DE10036961A1

DE10036961A1 - Verfahren zum Testen von Halbleiterwafern

Info

Publication number: DE10036961A1
Application number: DE10036961A
Authority: DE
Inventors: Cindy Chiou
Original assignee: MOSEL VITELIC Inc HSINCHU; Infineon Technologies AG; Mosel Vitelic Inc; Promos Technologies Inc
Current assignee: Qimonda AG; Mosel Vitelic Inc; Promos Technologies Inc
Priority date: 2000-02-02
Filing date: 2000-07-28
Publication date: 2001-08-16
Anticipated expiration: 2020-07-29
Also published as: US6392434B1; TW442880B; DE10036961B4

Abstract

Offenbart wird ein Verfahren zum Testen von Halbleiterwafern, bei dem die Verteilung von Ausfallsignaturen in verschiedenen Bereichen der Wafer analysiert wird. Eine Anzahl von Wafern wird getestet, wobei auf jedem Wafer jeder Chip getestet wird, um zu bestimmen, ob der Chip bestimmte Ausfallsignaturen aufweist. Jeder Wafer wird in mehrere Bereiche aufgeteilt, wobei jeder Bereich in mehrere Unterbereiche aufgeteilt wird. Für jeden Unterbereich wird die Anzahl der Wafer bestimmt, die einen höheren Prozentsatz von defekten Chips in dem Unterbereich als der Prozentsatz von defekten Chips in dem den Unterbereich umgebenden Bereich aufweist. Eine graphische Ausgabe wird erzeugt, um die Unterbereiche der Reihe nach aufzulisten, die die größte Anzahl von Wafern aufweisen, bei denen der Anteil von defekten Chips in diesem Unterbereich größer ist als der Anteil von defekten Chips in dem den Unterbereich umgebenden Bereich.

Description

Die Erfindung betrifft das Testen von Halbleitern, insbesondere ein verbessertes Verfahren zum Auffinden von Ursachen von Wafer-Fehlern durch Bestimmen der Ausfallarten, die einen größeren Einfluss auf die Ertragsrate haben.

Die Fertigung von Halbleiterwafern weist komplexe Herstellungsverfahren auf, um integrierte Schaltkreise auf der Oberfläche von Silizium-Wafern herzustellen. Um die Qualität der IC-Chips (integrierte Schaltkreise-Chips) sicher zu stellen, wurden verschiedene Testverfahren gefunden, um Defekte auf dem Wafer zu finden, und so die Herstellungsverfahren zu verbessern. Ein Verfahren besteht darin, einen Testschaltkreis an verschiedenen Positionen des Wafers zu platzieren und Testsignale anzulegen, um die Funktionalität des Schaltkreises zu bestimmen. Üblicherweise wird der Testschaltkreis in die Chips auf dem Wafer integriert und Testanschlüsse werden entlang der Chips hergestellt, um mithilfe von Sensorstiften Testsignale einzuspeisen und die Antwortsignale zu messen. Entsprechend dieser Antwortsignale werden die Chips als intakte Chips oder als defekte Chips eingestuft. Die fehlerhaften Chips werden auf dem Wafer eingezeichnet, um Defekt-Wafer-Karten zu erzeugen. Üblicherweise analysiert dann ein erfahrener Ingenieur die Defekt-Wafer-Karten, um die grundlegende Ursache der Defekte zu bestimmen. Eine Defekt-Wafer-Karte mit Defekt- Mustern, die krummlinige Züge aufweisen, kann zum Beispiel einem mechanischen Kratzer gleichen. Die durch ein Ansammeln von lichten, dünnen Strukturen in amorphen Clustern charakterisierten Defekt-Muster können der Spur einer herunterlaufenden Träne gleichen.

Verschiedene Arten von elektrischen Tests (wie z. B. Gleichstromtests, Funktionalitätstests, etc.) können auf den Chips durchgeführt werden. Bei jeder Art von Test werden die Chips, die den Test nicht bestehen, als defekt erachtet und können auf einer Karte des Wafers markiert werden, um somit eine Defekt-Wafer-Karte zu erzeugen. Falls ein Fehler in einem bestimmten Herstellungsschritt oder einer bestimmten Apparatur auftritt, neigen die durch diesen Fehler verursachten Defekte dazu, sich in einem bestimmten Bereich des Wafers zu konzentrieren. Daher kann ein Verfahrensingenieur die Ursache der Defekte durch Untersuchen der Wafer-Karten und durch Analysieren der Bereiche bestimmen, die eine Konzentration von Defekten aufweisen. Weil in einer Halbleiterfabrik jeden Tag Hunderte von Wafern hergestellt werden und viele Arten von Fehlersignaturen analysiert werden müssen, ist ein automatisiertes Verfahren erwünscht, mit dem Wafer-Karten analysiert werden können, um dem Anwender ein schnelles Bestimmen der Ursache für die Wafer-Defekte zu ermöglichen.

Um die Bestimmung der Ursache von Defekten auf Halbleiterwafern zu erleichtern, schafft die Erfindung ein verbessertes Verfahren zum Analysieren von Wafer-Karten, indem die Defekt- Dichte in verschiedenen Bereichen des Wafers analysiert wird und graphische Vergleichskarten erzeugt werden.

Offenbart wird ein Verfahren zum Testen von Halbleiterwafern, bei dem die Verteilung von Ausfallsignaturen in verschiedenen Bereichen des Wafers analysiert wird. Eine Anzahl von Wafern wird getestet, wobei auf jedem Wafer jeder Chip getestet wird, um zu bestimmen, ob der Chip bestimmte Ausfallsignaturen aufweist. Jeder Wafer wird in mehrere Bereiche aufgeteilt, wobei jeder Bereich in mehrere Unterbereiche aufgeteilt wird. Für jeden Unterbereich wird die Anzahl der Wafer bestimmt, die einen höheren Prozentsatz von fehlerhaften Chips in dem Unterbereich aufweisen als der Prozentsatz von defekten Chips in dem den Unterbereich umgebenden Bereich. Eine graphische Ausgabe wird erzeugt, um die Unterbereiche zu darzustellen, die die größte Anzahl von Wafern aufweisen, bei denen der Anteil von defekten Chips in diesem Unterbereich größer ist als der Anteil von fehlerhaften Chips in dem den Unterbereich umgebenden Bereich.

Ein Ausführungsbeispiel der Erfindung ist in den Figuren dargestellt und wird im weiteren näher erläutert.

Es zeigen:

Fig. 1 eine typische Karte eines Wafers, der in fünf konzentrische Bereiche aufgeteilt ist, wobei jeder konzentrische Bereich in vier Unterbereiche unterteilt ist;

Fig. 2 ein Blockdiagramm eines Systems, welches ein Ausführungsbeispiel der Erfindung darstellt;

Fig. 3 ein Balkendiagramm, wobei jeder Balken die Anzahl von Wafern darstellt, bei denen ein bestimmter Unterbereich mehr Fehlersignaturen aufweist als der Durchschnittswert;

Fig. 4 ein Balkendiagramm, welches im Vergleich zu dem goldenen Wafer den Anteil von Ausfallsignaturen in verschiedenen Unterbereichen eines Wafers darstellt;

Fig. 5 ein Flussdiagramm zum Vergleichen der Wafer, um das Balkendiagramm von Fig. 3 zu erzeugen; und

Fig. 6 ein Flussdiagramm zum Vergleichen der Wafer, um das Balkendiagramm von Fig. 4 zu erzeugen.

Wie aus Fig. 1 ersichtlich, weist ein Halbleiterwafer 100 eine als Referenzmarkierung dienende Markierung 102 auf, um die Orientierung des Wafers 100 zu bestimmen. Der Wafer 100 ist in fünf konzentrische Bereiche A, B, C, D, E aufgeteilt. Jeder der konzentrischen Bereiche ist ferner in vier Viertel aufgeteilt, wodurch 20 Unterbereiche entstehen. Mit der Markierung 102 als Referenz werden die 20 Unterbereiche als A1, A2, . . . E3 und E4 bezeichnet. Auf den Wafern gibt es keine physikalischen Trennlinien. Vielmehr wird jeder Chip auf den Wafer einem Unterbereich entsprechend seiner Platzierung auf dem Wafer in Relation zu der Referenzmarkierung 102 zugeordnet. Die Aufteilung eines Wafers in 20 Unterbereiche wird als Beispiel angeführt. Der Wafer kann in mehr Unterbereiche aufgeteilt werden und es können verschiedene Formen für die Unterbereiche verwendet werden. Die Anzahl und die Form, der Unterbereiche werden gemäß der Apparatur und den Herstellungsschritten eines bestimmten Halbleiterfertigungswerkes gewählt. Die Unterbereiche werden derart gewählt, dass entsprechend den Fehlern in bestimmten Herstellungsschritten oder Apparaturen in einem bestimmten Bereich eine größere Anzahl von Unterbereichen vorhanden ist.

Eine Anfangsmenge von Wafern wird hergestellt. Eine Reihe von elektrischen und/oder physikalischen Tests wird an jedem Chip auf den Wafern durchgeführt. Typischerweise wird eine Testmaschine mit Testsensoren verwendet, um Signalströme durch verschiedene Testpunkte auf den Chips zu schicken, und die Antwortsignale werden gemessen. Diese Antwortsignale werden mit Referenz-Testdaten verglichen, um zu bestimmen, ob der Chip intakt oder defekt ist. So kann zum Beispiel mit einem Test bestimmt werden, ob es einen DC-Leitungspfad zwischen zwei Testpunkten gibt. Mithilfe eines weiteren Tests kann festgestellt werden, ob die Schwellenspannung ein bestimmtes Kriterium erfüllt. Durch einen anderen Test kann festgestellt werden, ob der Leckstrom innerhalb gesetzter Grenzen liegt. Anhand eines weiteren Tests kann die Funktionalität der Chips gemessen werden. Die Tests variieren mit jeder Testmaschine, und variieren auch mit jedem Typ von Chip, der getestet wird. Manchmal kann ein Test einige Untertests kombinieren. Falls ein Chip einen bestimmten Test X nicht besteht, wird gesagt, dass der Chip die Ausfallsignatur X aufweist.

Vorzugsweise entspricht jede Ausfallsignatur einem bestimmten Herstellungsschritt oder einer bestimmten Apparatur. Falls ein Chip eine bestimmte Ausfallsignatur aufweist (der Chip hat einen bestimmten Test nicht bestanden), kann der Anwender daher den Herstellungsschritt oder die Apparatur lokalisieren, der/ die den Fehler verursacht hat. Wenn sich Herstellungsschritte ändern und neue Apparaturen zu der Produktionslinie hinzugefügt werden, ist manchmal mehr als eine Ausfallsignatur notwendig, um die Stelle des Produktionsschrittes oder die Apparatur zu lokalisieren, die den Fehler verursacht hat.

Verschiedene elektrische und/oder physikalische Tests können an einem Chip durchgeführt werden, so dass jeder Chip mehr als eine Ausfallsignatur aufweisen kann (z. B. mehr als einen Test nicht bestanden). Für jede Art von Test werden die Chips als defekt markiert, die den Test nicht bestanden haben. Die defekten Chips werden auf einem Wafer eingezeichnet, um eine Defekt-Wafer-Karte als Referenz-Wafer-Karte (reference wafer map) zu erzeugen. Der Wafer mit den wenigsten defekten Chips wird als der Referenzwafer (goldener Wafer) ausgewählt. Die entsprechende Wafer-Karte wird als die Referenzwafer-Karte (goldene Wafer-Karte) bezeichnet. Wafer-Karten von aufeinanderfolgend hergestellten Wafern werden dann mit dieser goldenen Wafer-Karte verglichen.

Wie aus Fig. 2 ersichtlich, weist ein Wafer-Karten- Vergleichssystem 200 ein Testwerkzeug 202, eine Datenbank 204, einen Computer 206, und eine Ausgabevorrichtung 208 auf. Das Testwerkzeug 202 führt elektrische und/oder physikalische Tests auf dem Chip des Wafers durch und übermittelt die Testdaten an den Computer 206. Der Computer 206 kann entweder die Testdaten verarbeiten oder die Daten an die Datenbank 204 zur Speicherung übergeben. Der Computer 206 erzeugt basierend auf der von dem Testwerkzeug 202 gewonnenen Testergebnisse eine Wafer-Karte. Die Wafer-Karte wird mit einer Referenz-Wafer-Karte oder der goldenen Wafer-Karte verglichen, die in der Datenbank 204 gespeichert ist. Nachdem der Computer 206 die Wafer-Karten von aufeinanderfolgend hergestellten Wafern mit der Referenz-Wafer- Karte oder der goldenen Wafer-Karte verglichen hat, wird ein Vergleichsdiagramm zusammengestellt und an die Ausgabevorrichtung 208 übergeben, um eine Ausgabe auf einem Bildschirm oder einem Ausdruck zu erzeugen.

Der Computer 206 kann zum Erzeugen von Vergleichsdiagrammen mehrere Vergleichsprogramme verwenden, um die Verteilung von verschiedenen Ausfallsignaturen auf den Wafer besser anzeigen zu können. Der Zweck dieser Vergleiche besteht darin, einen Unterbereich zu finden, der eine höhere Konzentration von Ausfallarten aufweist als der Durchschnittsbereich. In einer Ausführungsform der Erfindung vergleicht ein erstes Vergleichsprogramm die Defektdichte eines Unterbereiches (z. B. Unterbereich E1) mit der Defektdichte eines Bereiches (z. B. Bereich E). Der Ausdruck "Defektdichte" bezieht sich auf den Anteil von Chips, welche innerhalb eines Bereiches oder Unterbereiches eine bestimmte Ausfallsignatur aufweisen. Wenn zum Beispiel der Unterbereich E1 40 Chips aufweist und vier Chips die Ausfallsignatur "YdcABI" aufweisen, dann weist für die Ausfallsignatur "YdcABI" der Unterbereich E1 eine Defektdichte von 10% auf. Für das Verständnis der Beschreibung sei angemerkt: falls ein Chip den "YdcABI"-Test nicht besteht, bedeutet dies, dass der Chip eine Ausfallsignatur "YdcABI" aufweist.

Für jede Art von Ausfallsignatur wird für jeden Unterbereich des Wafers ein Vergleich der Defektdichten (Unterbereich verglichen mit konzentrischem Bereich) durchgeführt, um zu bestimmen, welche Unterbereiche eine höhere Defektdichte als die Defektdichte im Bereich aufweist. Solche Vergleiche werden bei einer Anzahl von Wafern durchgeführt, die innerhalb eines bestimmten Zeitintervalls hergestellt wurden. Für jede Art von Ausfallsignatur und für jeden Unterbereich wird die Anzahl von Wafern gezählt, bei denen ein Unterbereich eine höhere Defektdichte aufweist als die Defektdichte im Bereich. Die Ergebnisse werden sortiert und in einem Vergleichsdiagramm angezeigt.

Wie aus Fig. 3 ersichtlich, zeigt ein Vergleichsdiagramm 300 die Anzahl von Wafern, bei denen ein bestimmter Unterbereich für eine bestimmte Ausfallsignatur eine höhere Defektdichte als die Bereichsdefektdichte aufweist. Die in diesem Diagramm gezeigten Daten wurden von 3000 Wafern gewonnen. Der erste Balken 302 im Diagramm 300 zeigt, dass es 2400 Wafer gibt, bei denen B4 einen höheren Anteil von Chips mit der Ausfallsignatur "YdcABI" aufweist als B. Dies bedeutet, dass im Unterbereich B4 der Anteil von Chips, die den "YdcABI"-Test nicht bestanden haben, höher ist als der Anteil im Bereich B. Der zweite Balken 304 zeigt, dass es 2200 Wafer gibt, bei denen B4 einen höheren Anteil von Chips mit der Ausfallsignatur "Ya" aufweist als B. Der vierte Balken 306 zeigt, dass es 2000 Wafer gibt, bei denen B1 einen höheren Anteil von Chips mit der Ausfallsignatur "YB_S3" aufweist als B. Der siebte Balken 308 zeigt, dass es 1600 Wafer gibt, bei denen C2 einen höheren Anteil von Chips mit der Ausfallsignatur "YdcABI" aufweist als C. Die anderen Balken in dem Diagramm 300 werden entsprechend interpretiert. Beim Betrachten des Diagramms 300 kann ein Verfahrensingenieur einfach feststellen, dass der Unterbereich B4 eine hohe Defektdichte aufweist, und kann daher seine Anstrengungen optimieren, indem er zuerst diejenigen Verfahrensschritte oder Apparaturen einstellt, die mit dem Unterbereich B4 und der Ausfallsignatur "YdcABI" zusammenhängen.

Der Computer 206 verwendet ein zweites Vergleichsprogramm, um die Defektdichte eines Unterbereiches mit der Defektdichte des goldenen Wafers zu vergleichen. Bei einer gut gewarteten Wafer- Produktionslinie sollten sich die Defekte über den Wafer gleichmäßig oder zufällig verteilen. Falls die defekten Chips in einem bestimmten Unterbereich gehäuft auftreten oder falls die Verteilung von defekten Chips ein bestimmtes Muster bildet, dann zeigt dies, dass ein bestimmter Herstellungsschritt oder eine bestimmte Apparatur Probleme bereitet.

Wie aus Fig. 4 ersichtlich, zeigt ein Vergleichsdiagramm 400 den Anteil von Defekten in einem Bereich für jede Ausfallsignatur verglichen mit den von einem goldenen Wafer erzeugten Referenzdaten (goldene Daten). Die goldenen Daten wurden von 30 bis 50 Wafern mit der besten Ertragsrate gesammelt, um die Datenverteilung für jede Ausfallsignatur zu bestimmen. Der erste Balken 402 im Diagramm 400 zeigt, dass im Bereich E die Anzahl von die Ausfallsignatur "BLK16M" aufweisenden Wafer genau 12% von der die Ausfallsignatur "BLK16M" aufweisenden Wafer in dem goldenen Wafer ist. Dies ist zum Beispiel der Fall, wenn es in dem goldenen Wafer 100 Wafer gibt, die den "BLK16M"-Test nicht bestanden haben, und wenn es im Bereich E 12 Wafer gibt, die den "BLK16M"-Test nicht bestanden haben. Wenn die Daten von jedem Wafer mit den Referenzdatenbereich (goldener Datenbereich) verglichen werden, wird ein Wafer gezählt, sofern der Bereich des Wafers, der die erwähnte Ausfallsignatur aufweist, außerhalb des goldenen Datenbereichs (3σ von dieser Ausfallsignatur des goldenen Wafers) liegt. Der zweite Balken 404 zeigt, dass die Anzahl von die Ausfallsignatur "BLK16M" im Bereich D aufweisenden Wafern genau 11% von der die Ausfallsignatur "BLK1M" aufweisenden Wafern in dem goldenen Wafer ist. Der dritte Balken 406 zeigt, dass die Anzahl der die Ausfallsignatur "TOTAL" aufweisenden Wafern im Bereich B genau 10% von der Anzahl der die Ausfallsignatur "TOTAL" aufweisenden Wafern in dem goldenen Wafer ist. Der siebte Balken 408 zeigt, dass die Anzahl von die Ausfallsignatur "SINGLE" aufweisenden Wafern in dem Bereich E genau 6,5% von der die Anzahl von die Ausfallsignatur "SINGLE" aufweisenden Wafern in dem goldenen Wafer ist. Die anderen Balken in dem Diagramm 400 werden entsprechend interpretiert. Beim Betrachten des Diagramms 400 kann ein Verfahrensingenieur einfach feststellen, dass der Bereich E eine hohe Defektdichte aufweist, und kann daher seine Anstrengungen konzentrieren, indem er zuerst die Verfahrensschritte oder die Apparatur, die mit dem Bereich E und der Ausfallsignatur "BLK16M" zusammenhängen, einstellt.

In Fig. 5 ist ein Flussdiagramm zum Erzeugen des Vergleichsdiagramms von Fig. 3 dargestellt. Eine Gesamtzahl von "P" Wafern wird in diesem Vorgang gestestet. Eine Gesamtzahl von N elektrischen Tests werden an den P Wafern durchgeführt. Das Verfahren 500 beginnt in Box 502. Verschiedene Initialisierungsverfahren können an dieser Stelle durchgeführt werden. In der Box 504 wird der erste Wafer ausgewählt. In der Box 506 werden N elektrische Tests an jeden Chip auf den Wafer durchgeführt. In der Box 508 wird für jeden Unterbereich auf dem ersten Wafer der Anteil von Chips berechnet, die jeden der N elektrischen Tests nicht bestanden haben. Wenn ein Chip einen elektrischen Test nicht bestanden hat, weist dieser Chip die entsprechende Ausfallsignatur auf. In der Box 510 wird für jede Ausfallsignatur die Defektdichte von jedem Unterbereich mit der des konzentrischen Bereichs verglichen. Informationen über die Unterbereiche mit höheren Defektdichten werden gespeichert. In der Box 512 werden die Wafer #2 bis #P ausgewählt und die Schritte A bis C werden wiederholt, das heißt, die elektrischen Tests werden durchgeführt und die Defektdichte für jeden Unterbereich wird mit der des konzentrischen Bereichs verglichen. In der Box 514 wird für jeden Unterbereich und für jede Ausfallsignatur die Anzahl von Wafern bestimmt, bei denen ein bestimmter Unterbereich einen höheren Anteil an Chips mit einer bestimmten Ausfallsignatur aufweist als der konzentrische Bereich. In der Box 516 wird ein wie in Fig. 3 dargestelltes Vergleichsdiagramm erzeugt.

In Fig. 6 ist ein Flussdiagramm zum Erzeugen des Vergleichsdiagramms von Fig. 4 dargestellt. Elektrische Tests werden auf einem Wafer durchgeführt und die Testergebnisse werden mit den von einem goldenen Wafer erhaltenen Testdaten verglichen. Das Verfahren 600 beginnt mit der Box 602. Verschiedene Initialisierungsverfahren können an dieser Stelle durchgeführt werden. In der Box 604 werden an jedem Chip auf dem Wafer elektrische Tests durchgeführt. In der Box 606 werden die Testdaten des Referenz-Wafers aus der Datenbank geladen. In Box 608 wird für jede Ausfallsignatur und für jeden Unterbereich auf dem Wafer der Anteil an defekten Chips in diesem Unterbereich relativ zu dem Anteil an defekten Chips in dem goldenen Wafer bestimmt. In der Box 610 wird ein solches Vergleichsdiagramm erzeugt, wie es in Fig. 4 gezeigt ist.

Da nur eine bevorzugte Ausführungsform der Erfindung erläutert und beschrieben wurde, sei angemerkt, dass in dieser bevorzugten Ausführungsform verschiedene Änderungen gemacht werden können. So können zum Beispiel entsprechend der Anwendung die Arten des Vergleichs von Defektdichten verändert werden. Ebenso kann mehr als ein Unterbereich in dem Vergleichsvorgang berücksichtigt werden.

Claims

1. Verfahren zum Testen von Halbleiterwafern, die eine Mehrzahl von Chips aufweisen, aufweisend folgende Schritte:

a) Aufteilen von jedem Wafer in eine Mehrzahl von Bereichen,
b) Aufteilen von jedem Bereich in eine Mehrzahl von Unterbereichen,
c) Durchführen eines elektrischen Tests auf jedem der Chips auf jedem der Wafer,
d) für jeden Unterbereich von jedem Wafer: Bestimmen des Anteils an Chips, die den elektrischen Test nicht bestanden haben,
e) für jeden Bereich von jedem Wafer: Bestimmen des Anteils an Chips, die den elektrischen Test nicht bestanden haben,
f) für jeden Unterbereich: Bestimmen der Anzahl von Wafern, die einen höheren Anteil von Chips, die den elektrischen Test nicht bestanden haben, in dem Unterbereich aufweisen als der Anteil von Chips in dem den jeweiligen Unterbereich umgebenden Bereich, die den elektrischen Test nicht bestanden haben, und
g) Erzeugen einer Ausgabe, die den Unterbereich darstellt, der die höchste Anzahl von Wafern aufweist, in denen der Anteil von defekten Chips in dem Unterbereich größer ist als der Anteil von defekten Chips in dem den Unterbereich umgebenden Bereich.

2. Verfahren gemäß Anspruch 1, bei dem der Schritt (a) den Schritt des Aufteilens des Wafers in eine Mehrzahl von konzentrischen Bereichen aufweist und der Schritt (b) den Schritt des Aufteilens jedes konzentrischen Bereichs in eine Mehrzahl von Unterbereichen aufweist.

3. Verfahren gemäß Anspruch 2, bei dem der Schritt (b) den Schritt des Aufteilens von jedem der konzentrischen Bereiche in vier Unterbereiche aufweist.

4. Verfahren gemäß einem der Ansprüche 1 bis 3, welches nach dem Schritt (c) ferner den Schritt (c1) aufweist, bei dem ein zweiter elektrischer Test auf jedem der Chips auf jedem der Wafer durchgeführt wird.

5. Verfahren gemäß Anspruch 4, welches nach dem Schritt (d) ferner den Schritt (d1) aufweist, bei dem für jeden Unterbereich von jedem Wafer der Anteil von Chips bestimmt wird, der den zweiten elektrischen Test nicht bestanden hat.

6. Verfahren gemäß Anspruch 4 oder 5, welches nach dem Schritt (e) ferner den Schritt (e1) aufweist, bei dem für jeden Bereich von jedem Wafer der Anteil von Chips bestimmt wird, die den zweiten elektrischen Test nicht bestanden haben.

7. Verfahren gemäß einem der Ansprüche 4 bis 6, welches nach dem Schritt (f) ferner den Schritt (f1) aufweist, bei dem für jeden Unterbereich die Anzahl von Wafern bestimmt wird, die in dem Unterbereich einen höheren Anteil von Chips aufweisen, die den zweiten Test nicht bestanden haben, als der Anteil von Chips in dem den Unterbereich umgebenden Bereich, die den zweiten elektrischen Test nicht bestanden haben.

8. Verfahren gemäß einem der Ansprüche 1 bis 7, bei dem der Schritt (g) den Schritt des Erzeugens einer Ausgabe aufweist, die den Unterbereich darstellt, der die höchste Anzahl von Wafern aufweist, bei denen in dem Unterbereich der Anteil von Chips, die entweder den elektrischen Test oder den zweiten elektrischen Test nicht bestanden haben, höher ist als der Anteil von Chips in dem den Unterbereich umgebenden Bereich, die den entsprechenden Test nicht bestanden haben.

9. Verfahren zum Testen von eine Mehrzahl von Chips aufweisenden Halbleiterwafern, aufweisend folgende Schritte:

a) Bereitstellen eines goldenen Wafers,
b) Durchführen eines elektrischen Tests auf jedem Chip des goldenen Wafers,
c) Aufteilen des Halbleiterwafers in eine Mehrzahl von Bereichen,
d) Durchführen des elektrischen Tests bei jedem der Chips auf dem Halbleiterwafer,
e) für jeden Bereich des Halbleiterwafers: Bestimmen des Verhältnisses von der Anzahl von Chips in dem jeweiligen Bereich, die den elektrischen Test nicht bestanden haben zu dem goldenen Datenbereich des goldenen Wafers, die den elektrischen Test nicht bestanden haben, und
f) Erzeugen einer Ausgabe, die den Bereich darstellt, der das höchste Verhältnis von defekten Chips im Vergleich zu der Anzahl von defekten Chips in dem goldenen. Wafer aufweist.

10. Verfahren gemäß Anspruch 9, bei dem der Schritt (c) den Schritt des Aufteilens des Wafers in eine Mehrzahl von konzentrischen Bereichen aufweist.

11. Verfahren gemäß Anspruch 8 oder 9, welches nach dem Schritt (b) ferner den Schritt (b1) aufweist, bei dem ein zweiter elektrischer Test mit jedem Chip des goldenen Wafers durchgeführt wird.

12. Verfahren gemäß Anspruch 11, welches nach dem Schritt (d) ferner den Schritt (d1) aufweist, bei dem der zweite elektrische Test bei jedem der Chips auf dem Halbleiterwafer durchgeführt wird.

13. Verfahren gemäß einem der Anspruch 11 oder 12, welches nach dem Schritt (e) ferner den Schritt (e1) aufweist, bei dem für jeden Bereich des Halbleiterwafers das Verhältnis der Anzahl von Chips in dem Bereich, die den zweiten elektrischen Test nicht bestanden haben, zu der Anzahl von Chips in dem Referenzwafer bestimmt wird, die den zweiten elektrischen Test nicht bestanden haben.

14. Verfahren gemäß einem der Ansprüche 11 bis 13, bei dem Schritt (f) den Schritt des Erzeugens einer Ausgabe aufweist, die den Bereich darstellt, der das größte Verhältnis von der Anzahl von Chips in dem Bereich, die entweder den elektrischen Test oder den zweiten elektrischen Test nicht bestanden haben, zu der Anzahl von Chips auf dem Referenzwafer aufweist, die den entsprechenden Test nicht bestanden haben.