JP4724988B2 - マルチチップモジュール作製用の疑似ウエハを作製する方法 - Google Patents

マルチチップモジュール作製用の疑似ウエハを作製する方法 Download PDF

Info

Publication number
JP4724988B2
JP4724988B2 JP2001269051A JP2001269051A JP4724988B2 JP 4724988 B2 JP4724988 B2 JP 4724988B2 JP 2001269051 A JP2001269051 A JP 2001269051A JP 2001269051 A JP2001269051 A JP 2001269051A JP 4724988 B2 JP4724988 B2 JP 4724988B2
Authority
JP
Japan
Prior art keywords
chip
resin layer
pseudo wafer
adhesive tape
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001269051A
Other languages
English (en)
Other versions
JP2003078069A (ja
Inventor
裕二 高岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2001269051A priority Critical patent/JP4724988B2/ja
Publication of JP2003078069A publication Critical patent/JP2003078069A/ja
Application granted granted Critical
Publication of JP4724988B2 publication Critical patent/JP4724988B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01015Phosphorus [P]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0103Zinc [Zn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、マルチチップモジュール作製用の疑似ウエハ、及びその作製方法に関し、更に詳細には、反り等の変形が発生せず、従来のウエハ・ハンドリング装置により容易にハンドリングできるようにした疑似ウエハ、及びその作製方法に関するものである。
【0002】
【従来の技術】
半導体装置の高密度実装の要求に伴い、パッケージICの小型化を図るために、QFP(Quad Flat Package)等の従来のパッケージICに代る新しいパッケージICの開発が求められている。
そして、新しいパッケージICの一つとして、CSP(Chip Scale Package)が開発され、一部実用化されつつあるものの、ベアチップでフリップチップ方式による実装が可能なICが求められている。
【0003】
そこで、デジタル電子機器の回路ブロックが、特定の回路構成の特定回路ブロックと、他のデジタル電子機器と共通の回路構成の共通回路ブロックとで構成されていることが多いことに注目して、半導体装置を構成する回路ブロックをマルチチップパッケージ化、つまりマルチチップモジュール(MCM:Multi Chip Module)化することが試みられている。
例えば、デジタル携帯電話では、SRAM(スタティック・ラム)、フラッシュメモリー、マイクロコンピュータ等の各半導体素子を1個のパッケージとしたマルチチップモジュール化が進められている。
【0004】
特に、最近の1チップシステムLSIの分野では、MCM技術は、システムLSIの1チップパッケージ化にとって極めて有力で効果的な技術である。
例えば、メモリー素子、ロジック素子、更にはアナログLSIを1チップ化する場合、従来のやり方で1チップ化しようとすると、各素子の構成に対応する異なったLSI加工プロセスを同一ウエハに施すことが必要になるので、マスク数やプロセス工程数が著しく増加してコストの増大を招き、また開発TAT(Turn around time)の長期化が問題となり、製品歩留りの低下も懸念される。
そこで、各素子、LSIを個別に作り、ワイヤボンディング方式により、或いはフリップチップ方式により、MCM化する方式が提案されている。
【0005】
ここで、図3を参照して、ワイヤボンディング方式のMCMの構成を説明する。図3(a)及び(b)は、それぞれ、ワイヤボンディング方式のMCMの構成を示す斜視図及び断面図である。
ワイヤボンディング方式のMCM10は、図3に示すように、裏面に電極11を有し、表面に電極11と接続する配線パターン(図示せず)を有する回路基板12と、回路基板12上にダイボンディングされ、かつ回路基板12上の配線パターンに金線等のワイヤ13によりワイヤボンディングされた半導体チップ14A〜Cとから構成されている。
【0006】
次に、図4を参照して、フリップチップ方式のMCMの構成を説明する。図4(a)及び(b)は、それぞれ、フリップチップ方式のMCMの構成を示す斜視図及び断面図である。
フリップチップ方式のMCM20は、図4に示すように、裏面に電極22、電極22と電気的に接続する接合電極24を接合面に有する回路基板26と、回路基板26の接合電極24にバンプ28を介してフリップチップ方式でフェイスダウンで接合させた半導体チップ30A〜Cとから構成され、半導体チップ30A〜Cと回路基板26との間はアンダーフィル材32で充填されている。
MCMの薄型化及び小型化のためには、フリップチップ方式が、ワイヤボンディング方式に比べて有利であって、今後、フリップチップ方式が主流となると思われる。
【0007】
【発明が解決しようとする課題】
ところで、フリップチップ方式のMCMを作製するには、各半導体チップにバンプを形成することが必要であるが、ベアチップの形態の個々の半導体チップにバンプを形成するやり方は、ウエハ単位でウエハの各半導体チップにバンプを形成するやり方に比べて、著しくコスト高になる。
つまり、ウエハ上に形成されている半導体チップにウエハ毎に一括してバンプを形成するやり方が、技術的にもコスト的にも好ましい。
しかし、ウエハ毎に一括してバンプを形成する際には、ウエハ上の半導体チップが良品であろうと不良品であろうと、全半導体チップを一括して処理するので、最終的な製品であるMCMの製品歩留りが悪いという問題があった。
ここでは、バンプ形成を例に上げて説明しているが、MCMに配線構造を形成する際にも、同様のことが該当する。
【0008】
そこで、合格率の低い最先端のLSIであっても、ウエハ一括処理の利点を活かしつつ、複数個の最先端のLSIからなるMCMを高い信頼性、高歩留り、低コストで作製するために、いわゆる疑似ウエハを形成する方法が、提案されている。
即ち、少なくとも電極が一方の面上にのみ設けられ、この一方の面以外の全面が連続した保護物質で覆われている半導体チップ等のチップ状電子部品の複数個又は複数種が、これらのチップ状電子部品の間及びその裏面に連続して被着された保護物質によって互いに固着されている疑似ウエハである。
【0009】
ここで、図5を参照して、上述の疑似ウエハの構成を更に説明する。図5(a)及び(b)は、それぞれ、疑似ウエハの構成を示す斜視図である。
疑似ウエハ40は、図5(a)に示すように、良品の半導体ベアチップ42のみを、電極面を露出させて、円形の樹脂製基板44に埋め込んだものである。半導体チップ42は、集積回路を形成したウエハをダイシングし、チップ化して得た、LSIチップ、メモリチップ等の半導体チップにオープン/ショート検査、DC(直流)電圧測定試験等の検査を施し、良品と確認された半導体チップである。
また、疑似基板40は、図5(b)に示すように、円形の樹脂基板ではなく、方形の樹脂製基板46に埋め込んだ形でも良い。
【0010】
以下に、図6から図8を参照して、疑似ウエハ40の作製方法及びその利用方法を説明する。図6(a)から(d)は、それぞれ、疑似ウエハを作製する際の工程毎の断面図であり、図7(e)から(g)、及び図8(h)から(j)は、疑似ウエハを利用する際の工程毎の断面図である。
図6(a)に示すように、仮の支持基板となる石英基板48上に、紫外線が照射されると、粘着力が低下する粘着シート50を貼り付ける。粘着シート50は、例えば、ウエハプロセスの通常のダイシング工程で用いられている、例えばアクリル系の粘着シートである。
尚、石英基板に代えて、安価なガラス基板を使用することもできる。
【0011】
次に、図6(b)に示すように、良品と確認した複数個の半導体チップ42を、チップ表面(電極面)を下にして所定の配列で粘着シート50に貼り付ける。ここで重要なことは、良品の半導体チップのみを石英基板48上に貼り付けることである。
次に、図6(c)のように、半導体チップ42上から有機系絶縁性樹脂、例えばアクリル系等の樹脂をスピンコート法又は印刷法等で均一に塗布して樹脂層52を形成する。
次に、図6(d)に示すように、石英基板48の裏側48aから紫外線を照射して、粘着シート50の粘着力を低下させて、粘着シート50の粘着面50aから樹脂層52及び半導体チップ42を剥離して、樹脂層52によって側面及び裏面が固められた複数の半導体チップ42からなる疑似ウエハ40を作製することができる。
【0012】
次に、図7(e)のように、半導体チップ42の表面42a(電極面)が上向きになるように疑似ウエハ40をひっくり返して、表裏を逆にする。疑似ウエハ40に保持されている半導体チップ42は、図7(e)の拡大図に示すように、Si基板上にSiO2膜42dを介してAl電極パッド42bが形成され、更に、Al電極パッド42b及びSiO2 膜42dは、Al電極パッド42bの上面を除いて、パッシベーション膜42cで被覆されている。
次に、図7(f)に示すように、Al電極パッド42bの露出した上面のみに、Ni無電解めっき法により選択的にNi無電解めっき層(UBM、Under Bump Metal)53を形成する。
次いで、図7(g)に示すように、印刷マスク54を当てて、はんだペースト56を印刷法によりNi無電解めっき層(UBM)53上に転写する。
【0013】
続いて、図8(h)に示すように、ウエットバック(加熱溶融)法ではんだペースト56を溶融して、はんだバンプ58を形成する。このように、Ni無電解めっき法及びはんだペーストスクリーン印刷法等を用いることにより、フォトプロセスを用いることなく、容易にはんだバンプ58を形成することができる。
なお、このNi無電解めっき層(UBM)53は、Al電極パッド42bの上面をリン酸系エッチ液で前処理した後に、Zn処理によりZnを置換析出させ、さらにNi−Pめっき層に浸漬させることにより、容易に形成でき、Al電極パッド42bとはんだバンプとの接続を助けるUBM(Under Bump Metal)として作用する。
【0014】
次いで、図8(i)に示すように、疑似ウエハ40をスクライブライン60に沿ってブレード64等でダイシングして、複数個の半導体チップ42を有するマルチチップモジュール(MCM)66を作製する。
続いて、図8(j)に示すように、フリップチップ方式によりMCM66をフェイスダウンで、ソルダー(はんだ)ペーストを有する配線基板68上に位置決めし、リフロー法等によりはんだ接合する。
【0015】
しかし、上述した方法のように、スピンコート法又は印刷法により樹脂を塗布し、半導体チップを樹脂で埋め固め、いわゆる疑似ウエハするやり方には、以下の問題があった。
第1の問題は、樹脂層を硬化させる再、樹脂層の収縮等によって疑似ウエハに反り等の変形が発生するということである。
第2の問題は、スピンコート法又は印刷方法により樹脂層を形成すると、樹脂層の裏面(半導体チップとは反対側の面)の状態が安定しない、つまり凹凸が生じてフラットにならないということから、どうしても裏面研磨の導入が必要になって、コスト高になるということである。
第3の問題は、上述の疑似ウエハでは、基板が樹脂基板であるので、通常のウエハプロセス装置の搬送系では、樹脂基板の変形、摩擦等によって疑似ウエハを円滑に搬送できなかったり、また、搬送系に設けられている静電チャック、センサ等が円滑に動作しなかったりして搬送を制御できないということである。
【0016】
そこで、本発明の目的は、簡単な方法で、反り等の変形が発生せず、従来のウエハ・ハンドリング装置により容易にハンドリングできるようにした疑似ウエハを作製する方法を提供することである。
【0017】
【課題を解決するための手段】
本発明者は、上記の問題を解決するために、半導体チップを埋め込んだ樹脂層の裏面にシリコンウエハを貼り付けて、樹脂硬化時に発生する反り等の変形を防止し、且つ疑似ウエハの裏面を平滑、平坦にすることにより、疑似ウエハの搬送の安定化、円滑化を実現することを着想し、実験の末に、本発明を発明するに到った。
【0021】
上記目的を達成するために、本発明に係る擬似ウエハを作製する方法は、基板上に接着されている樹脂層に電極面を露出して埋め込まれている複数個の、少なくとも電極が一方の面上にのみ設けられた半導体チップ又は少なくとも電極が一方の面上にのみ設けられたチップ状電子部品を備えている、マルチチップモジュール作製用の疑似ウエハを作製する方法であって、紫外光を照射する処理、又は加熱により発泡させる処理を施すことにより粘着力が低下する粘着テープ上に、良品として確認された半導体チップ又はチップ状電子部品のみを、前記半導体チップ又は前記チップ状電子部品の電極面を前記粘着テープと接触させて、接着させる工程と、前記半導体チップ又は前記チップ状電子部品の電極面を前記粘着テープと接触させた状態で、前記半導体チップ又は前記チップ状電子部品を埋め込みつつ前記粘着テープ上に樹脂層を形成する工程と、前記樹脂層の平面的寸法より大きな基板を前記樹脂層上に貼り付ける工程と、前記樹脂層を硬化させる工程と、前記紫外光を照射する処理、又は前記加熱により発泡させる処理を施して前記粘着テープの粘着力を低下させ、前記粘着テープを前記樹脂層及び前記半導体チップ又は前記チップ状電子部品から剥離させる工程とを含む。
【0022】
樹脂層を形成する工程では、射出成形法又は型成形法により樹脂を成形することにより、樹脂層を形成する。これにより、表面が平滑で平坦な樹脂層を形成することができるので、基板の貼り付けが容易になり、接着性が向上する。
半導体チップを接着させる工程では、半導体チップを所定の配列で粘着手段上に接着させる。また、粘着手段として、紫外光の照射により粘着力が低下する粘着テープ、又は加熱により発泡して粘着力が低下する熱発泡性テープを使用する。
【0023】
本発明方法では、良品と確認された半導体チップのみを粘着テープに貼り付けているので、あたかも全チップが良品チップであるウエハとして疑似ウエハを作製することができる。また、良品の半導体チップのみを有する疑似ウエハに、ウエハ一括で、バンプ処理、再配線処理等を施すことが可能となり、マルチチップモジュールの製品歩留りが向上する。
更には、疑似ウエハをダイシングして、複数個の半導体チップを有するマルチチップモジュールを作製する際、半導体チップ間の樹脂層部分及び基板部分を切断することになるので、半導体チップ本体に歪み、バリ、亀裂等のダメージを与えないようにして、容易に疑似ウエハを切断することができる。
【0024】
【発明の実施の形態】
以下に、実施形態例を挙げ、添付図面を参照して、本発明の実施の形態を具体的かつ詳細に説明する。
疑似ウエハの実施形態例
本実施形態例は、本発明に係る疑似ウエハの実施形態の一例であって、図1(a)及び(b)は、それぞれ、本実施形態例の疑似ウエハの平面図及び図1(a)の線I−Iでの断面図である。
本実施形態例の疑似ウエハ70は、図1に示すように、シリコン基板72と、シリコン基板72上に接着剤により接着されている断面円形の樹脂層74と、シリコン基板72と反対側の樹脂層74の表面に電極面を露出して樹脂層74に埋め込まれている複数個の半導体チップ76とを備えている。
【0025】
シリコン基板72は、半導体装置の作製に際し、通常使用している8インチのシリコン半導体基板であって、樹脂層74の直径より僅かに、例えば100μm程度大きな直径を有する。シリコン基板72は、8インチである必要はなく、6インチ、或いは12インチでも良い。シリコン基板72は、8インチ基板のときは基板厚さが600〜625μmであり、6インチ基板のときは基板厚さが500〜525μmである。
樹脂層74は、シリコン系、セラミック系のモールド樹脂であって、シリコン基板72が8インチのときには、樹脂層74の厚さは約500μmである。
半導体チップ76は、例えばDRAMメモリチップ、フラッシュメモリーチップ、SRAMチップ、マイクロコンピュータチップ、更にCPU(中央演算処理ユニット)等であって、それぞれが既に検査により良品であると確認されているものである。
【0026】
本実施形態例の疑似ウエハ70は、樹脂層74の裏面にシリコン基板72で裏打ちされているので、従来の疑似ウエハとは異なり、反り、撓み等の変形が抑制されている。
また、疑似ウエハ70の外形がシリコン基板72で規定されているので、疑似ウエハ70のハンドリングに際し、従来のウエハ・ハンドリング装置をそのまま使用することができる。
【0027】
疑似ウエハの作製方法の実施形態例
本実施形態例は、本発明に係る疑似ウエハの作製方法を上述の疑似ウエハ70の作製に適用した実施形態の一例である。図2(a)から図2(d)は、それぞれ、本実施形態例の方法に従って疑似ウエハを作製する際の工程毎の断面図である。
先ず、図2(a)に示すように、粘着テープ78上に半導体チップ76を所定の配列で貼り付ける。
半導体チップ76は、例えばDRAMメモリチップ、フラッシュメモリーチップ、SRAMチップ、マイクロコンピュータチップ、更にCPU(中央演算処理ユニット)等であって、それぞれが既に検査により良品であると確認されているものである。
粘着テープ78は、例えば約200℃に加熱すると、発泡して、粘着力が低下する性質を有する粘着テープであって、市販品を使用することができる。また、従来と同様に、紫外光を照射すると、粘着力が低下する性質を有する粘着テープを使用しても良い。
【0028】
次いで、図2(b)に示すように、粘着テープ78上の半導体チップ76を埋め込みつつ粘着テープ78上に、直径が8インチのウエハより僅かに小さく、膜厚が500μmのシリコン系樹脂からなる樹脂層74を形成する。
樹脂層74の形成は、例えば射出成形法又は型成形法により行う。これにより、印刷法、スピンコート法に比べて、樹脂面が平滑で平坦な樹脂層74を成形でき、樹脂層74上へのシリコン基板72の接着が容易になると共に疑似ウエハ70のハンドリングが円滑になる。
【0029】
次に、図2(c)に示すように、樹脂層74の粘着テープ78とは反対側の面に、樹脂層74より直径が僅かに大きな8インチのシリコン基板72を接着剤によって貼り付ける。続いて、樹脂層74を200℃以下の所定温度まで加熱して、樹脂層74を硬化させる。
次いで、図2(d)に示すように、粘着テープ78を約200℃に加熱して発泡させ、粘着力を低下させる。そして、樹脂層74及び半導体チップ76から剥離して、上下逆にすると、図1に示すような疑似ウエハ70を作製することができる。
【0030】
以下、本実施形態例の疑似ウエハ70を使って、従来の疑似ウエハ40と同様にして、はんだバンプを形成し、配線基板上に実装することができる。また、従来の半導体装置の配線構造の形成と同様にして、疑似ウエハ70上の半導体チップ76に配線構造を形成することもできる。
【0031】
【発明の効果】
本発明によれば、基板と、基板上に接着されている樹脂層と、基板と反対側の樹脂層の表面に電極面を露出して樹脂層に埋め込まれている複数個の半導体チップとを備える、マルチチップモジュール作製用の疑似ウエハを実現している。
これにより、従来の疑似ウエハとは異なり、疑似ウエハの反り、撓み等の変形が抑制され、疑似ウエハの後続処理が容易になる。また、疑似ウエハの裏面を基板とすることにより、疑似ウエハの裏面が、平滑、平坦になり、疑似ウエハのハンドリングが容易になり、後続処理の製品歩留りが向上する。更には、基板としてシリコンウエハを使用することにより、通常のウエハプロセス装置の搬送系をそのまま使用することができる。
また、本発明では、粘着テープを使用する簡単な方法により疑似ウエハを作製することができるので、製作コストを低減することが可能となる。
本発明方法は、本発明に係る疑似ウエハの好適な作製方法を実現している。
【図面の簡単な説明】
【図1】図1(a)及び(b)は、それぞれ、実施形態例の疑似ウエハの平面図及び図1(a)の線I−Iでの断面図である。
【図2】図2(a)から(d)は、それぞれ、実施形態例の方法に従って疑似ウエハを作製する際の工程毎の断面図である。
【図3】図3(a)及び(b)は、それぞれ、ワイヤボンディング方式のMCMの構成を示す斜視図及び断面図である。
【図4】図4(a)及び(b)は、それぞれ、フリップチップ方式のMCMの構成を示す斜視図及び断面図である。
【図5】図5(a)及び(b)は、それぞれ、疑似ウエハの構成を示す斜視図である。
【図6】図6(a)から(d)は、それぞれ、従来の方法で疑似ウエハを作製する際の工程毎の断面図である。
【図7】図7(e)から(g)は、それぞれ、疑似ウエハを利用する際の工程毎の断面図である。
【図8】図8(h)から(j)は、それぞれ、図7(g)に続いて、疑似ウエハを利用する際の工程毎の断面図である。
【符号の説明】
10……ワイヤボンディング方式のMCM、11……電極、12……回路基板、13……ワイヤ、14……半導体チップ、20……フリップチップ方式のMCM、22……電極、24……接合電極、26……回路基板、28……バンプ、30……半導体チップ、32……アンダーフィル材、40……疑似ウエハ、42……良品の半導体ベアチップ、円形の樹脂製基板、46……方形の樹脂製基板、48……石英基板、50……粘着シート、52……樹脂層、53……Ni無電解めっき層(UBM、Under Bump Metal)、54……印刷マスク、56……はんだペースト、58……はんだバンプ、60……スクライブライン、64……ブレード、66……マルチチップモジュール(MCM)、68……配線基板、70……実施形態例の疑似ウエハ、72……シリコン基板、74……樹脂層、76……半導体チップ、78……粘着テープ。

Claims (4)

  1. 基板上に接着されている樹脂層に電極面を露出して埋め込まれている複数個の、少なくとも電極が一方の面上にのみ設けられた半導体チップ又は少なくとも電極が一方の面上にのみ設けられたチップ状電子部品を備えている、マルチチップモジュール作製用の疑似ウエハを作製する方法であって、
    紫外光を照射する処理、又は加熱により発泡させる処理を施すことにより粘着力が低下する粘着テープ上に、良品として確認された半導体チップ又はチップ状電子部品のみを、前記半導体チップ又は前記チップ状電子部品の電極面を前記粘着テープと接触させて、接着させる工程と、
    前記半導体チップ又は前記チップ状電子部品の電極面を前記粘着テープと接触させた状態で、前記半導体チップ又は前記チップ状電子部品を埋め込みつつ前記粘着テープ上に樹脂層を形成する工程と、
    前記樹脂層の平面的寸法より大きな基板を前記樹脂層上に貼り付ける工程と、
    前記樹脂層を硬化させる工程と、
    前記紫外光を照射する処理、又は前記加熱により発泡させる処理を施して前記粘着テープの粘着力を低下させ、前記粘着テープを前記樹脂層及び前記半導体チップ又は前記チップ状電子部品から剥離させる工程と
    を含む
    疑似ウエハを作製する方法。
  2. 前記樹脂層を形成する工程では、射出成形法又は型成形法によって樹脂を成形することにより、前記樹脂層を形成する
    請求項1に記載の疑似ウエハを作製する方法。
  3. 前記半導体チップ又は前記チップ状電子部品を接着させる工程では、前記半導体チップ又は前記チップ状電子部品を所定の配列で前記粘着テープ上に接着させる
    請求項1又は2に記載の疑似ウエハを作製する方法。
  4. 前記基板は、シリコン半導体基板である
    請求項1〜3のいずれかに記載の疑似ウエハを作製する方法。
JP2001269051A 2001-09-05 2001-09-05 マルチチップモジュール作製用の疑似ウエハを作製する方法 Expired - Fee Related JP4724988B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001269051A JP4724988B2 (ja) 2001-09-05 2001-09-05 マルチチップモジュール作製用の疑似ウエハを作製する方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001269051A JP4724988B2 (ja) 2001-09-05 2001-09-05 マルチチップモジュール作製用の疑似ウエハを作製する方法

Publications (2)

Publication Number Publication Date
JP2003078069A JP2003078069A (ja) 2003-03-14
JP4724988B2 true JP4724988B2 (ja) 2011-07-13

Family

ID=19094936

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001269051A Expired - Fee Related JP4724988B2 (ja) 2001-09-05 2001-09-05 マルチチップモジュール作製用の疑似ウエハを作製する方法

Country Status (1)

Country Link
JP (1) JP4724988B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004027489B4 (de) 2004-06-04 2017-03-02 Infineon Technologies Ag Verfahren zum Anordnen von Chips eines ersten Substrats auf einem zweiten Substrat
JP4666583B2 (ja) * 2005-01-18 2011-04-06 株式会社ディスコ 保護被膜の被覆方法
KR100688560B1 (ko) 2005-07-22 2007-03-02 삼성전자주식회사 웨이퍼 레벨 칩 스케일 패키지 및 그 제조 방법
JP5799532B2 (ja) * 2011-03-10 2015-10-28 住友ベークライト株式会社 半導体封止用樹脂組成物、半導体装置および半導体装置の製造方法
JP2014216606A (ja) * 2013-04-30 2014-11-17 日東電工株式会社 封止シート貼付け方法および封止シート貼付け装置
TW201837009A (zh) * 2017-03-30 2018-10-16 日商日本碍子股份有限公司 暫時固定基板及電子元件的模塑方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61156792A (ja) * 1984-12-28 1986-07-16 株式会社東芝 回路モジユ−ルの製造方法
JP2001028422A (ja) * 1999-07-14 2001-01-30 Sony Corp マルチチップモジュール及びその製造方法、製造装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61156792A (ja) * 1984-12-28 1986-07-16 株式会社東芝 回路モジユ−ルの製造方法
JP2001028422A (ja) * 1999-07-14 2001-01-30 Sony Corp マルチチップモジュール及びその製造方法、製造装置

Also Published As

Publication number Publication date
JP2003078069A (ja) 2003-03-14

Similar Documents

Publication Publication Date Title
EP1150552B1 (en) Chip-like electronic components, a method of manufacturing the same, a pseudo wafer therefor and a method of manufacturing thereof
TWI420640B (zh) 半導體封裝裝置、半導體封裝結構及其製法
JP3701542B2 (ja) 半導体装置およびその製造方法
US7061106B2 (en) Structure of image sensor module and a method for manufacturing of wafer level package
KR100517075B1 (ko) 반도체 소자 제조 방법
TWI508245B (zh) 嵌埋晶片之封裝件及其製法
US20070184583A1 (en) Method for fabricating semiconductor package
US11508671B2 (en) Semiconductor package and manufacturing method thereof
JP2001313350A (ja) チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法
TWI233188B (en) Quad flat no-lead package structure and manufacturing method thereof
JP2002093830A (ja) チップ状電子部品の製造方法、及びその製造に用いる疑似ウェーハの製造方法
TW201916293A (zh) 半導體元件用基板及其製造方法、半導體裝置及其製造方法
TWI421956B (zh) 晶片尺寸封裝件及其製法
JP2002299546A (ja) チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法
JP2001338932A (ja) 半導体装置及び半導体装置の製造方法
JP4724988B2 (ja) マルチチップモジュール作製用の疑似ウエハを作製する方法
TW201405673A (zh) 晶片尺寸封裝件之製法
JP2002110714A (ja) チップ集積ボード及びその製造方法、チップ状電子部品及びその製造方法、電子機器及びその製造方法
JP2004128286A (ja) チップ状電子部品及びその製造方法、その製造に用いる疑似ウェーハ及びその製造方法、並びに実装構造
JP2002299500A (ja) チップ状電子部品の製造方法及びチップ状電子部品、並びにその製造に用いる疑似ウェーハの製造方法及び疑似ウェーハ
US20070114672A1 (en) Semiconductor device and method of manufacturing the same
JP2003197659A (ja) チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウェーハ及びその製造方法
JP2002124527A (ja) チップ状電子部品の製造方法、及びその製造に用いる疑似ウェーハの製造方法
TWI807660B (zh) 封裝元件及其製作方法
TWI381508B (zh) 半導體封裝裝置、半導體封裝結構及其製法

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20040319

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20040604

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080819

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100729

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100810

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100930

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101221

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110218

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110315

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110328

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140422

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees