TW201916293A - 半導體元件用基板及其製造方法、半導體裝置及其製造方法 - Google Patents

半導體元件用基板及其製造方法、半導體裝置及其製造方法 Download PDF

Info

Publication number
TW201916293A
TW201916293A TW107132390A TW107132390A TW201916293A TW 201916293 A TW201916293 A TW 201916293A TW 107132390 A TW107132390 A TW 107132390A TW 107132390 A TW107132390 A TW 107132390A TW 201916293 A TW201916293 A TW 201916293A
Authority
TW
Taiwan
Prior art keywords
resin
semiconductor element
element mounting
substrate
terminal portion
Prior art date
Application number
TW107132390A
Other languages
English (en)
Other versions
TWI801417B (zh
Inventor
金子健太郎
佐藤晴信
中西元
中村順一
渡邊孝治
Original Assignee
日商新光電氣工業股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商新光電氣工業股份有限公司 filed Critical 日商新光電氣工業股份有限公司
Publication of TW201916293A publication Critical patent/TW201916293A/zh
Application granted granted Critical
Publication of TWI801417B publication Critical patent/TWI801417B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49579Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49586Insulating layers on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4803Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
    • H01L21/481Insulating layers on insulating parts, with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828Etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4839Assembly of a flat lead with an insulating support, e.g. for TAB
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49558Insulating layers on lead frames, e.g. bridging members
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49579Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582Metallic layers on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/16258Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the bump connector connecting to a bonding area protruding from the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199Material of the matrix
    • H01L2224/29294Material of the matrix with a principal constituent of the material being a liquid not provided for in groups H01L2224/292 - H01L2224/29291
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298Fillers
    • H01L2224/29299Base material
    • H01L2224/293Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339Silver [Ag] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147Copper (Cu) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4905Shape
    • H01L2224/49051Connectors having different shapes
    • H01L2224/49052Different loop heights
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector

Abstract

一種半導體元件用基板,其包括端子部及樹脂部,該端子部具有第1面、與該第1面為相反面的第2面、及連接該第1面及該2面的側面,該樹脂部覆蓋該側面並露出該端子部的該第1面,該樹脂部是包括第1樹脂及第2樹脂的多層構造,該第1樹脂與該端子部的側面相接觸設置,該第1樹脂及該第2樹脂包含充填物,且該第1樹脂包含的充填物的量少於該第2樹脂包含的充填物的量。

Description

半導體元件用基板及其製造方法、半導體裝置及其製造方法
本發明係關於一種半導體元件用基板及其製造方法、半導體裝置及其製造方法。
現已有可載置半導體元件並構成該半導體裝置之一部分的半導體元件用基板。例如,藉由在金屬板之一側形成用於構成配線的溝狀構造,並在溝狀構造內埋入液體狀的預成型樹脂,然後對該液體狀的預成型樹脂進行加熱使之硬化的工序,可製作成半導體元件用基板。 <先前技術文獻> <專利文獻>
專利文獻1:(日本)專利第5526575號
<發明所欲解決之問題> 然而,上述構造的半導體元件用基板中,預成型樹脂與金屬板的密接性差,且,因預成型樹脂與金屬板之熱膨脹係數相異,可導致半導體元件用基板發生翹曲。
鑒於上述問題,本發明之目的在於提高半導體元件用基板中的樹脂與金屬之密接性,進而抑制翹曲。
<用於解決問題之手段> 根據本發明之一形態,半導體元件用基板包括端子部及樹脂部,該端子部具有第1面、與該第1面為相反面的第2面、及連接該第1面與該第2面的側面,該樹脂部覆蓋該側面並露出該端子部的該第1面,該樹脂部為多層構造具有第1樹脂及第2樹脂,該第1樹脂與該端子部的側面相接觸設置,該第1樹脂及該第2樹脂包含充填物,且該第1樹脂包含的充填物之量少於該第2樹脂包含的充填物之量。
根據本發明之另一形態,半導體裝置包括上述半導體元件用基板、及載置於該半導體元件用基板之一個面上的半導體元件,且該半導體元件與該端子部電連接。
<發明之功效> 根據本發明的技術,能夠提高半導體元件用基板中樹脂與金屬之密接性,並抑制翹曲。
以下,參照附圖說明用於實施本發明的形態。在此,各附圖中,對相同的構成部分採用相同符號,重複之處省略說明。
<第1實施方式> [半導體元件用基板的構造] 圖1是例示第1實施方式之半導體元件用基板的平面圖。參照圖1,半導體元件用基板1具有在一俯視時呈大致矩形之基板框架10之上分離排列有複數個單位基板群20的構造。
於圖1的例中,3個單位基板群20排成1列,但排列的單位基板群20之數可任意決定。此外,單位基板群20亦可排成複數列。且,圖1的例中,於鄰接之單位基板群20之間設有溝槽10x,但此項並非必備構造。
作為半導體元件用基板1的材料,例如可以使用銅(Cu)、Cu基合金、鐵-鎳(Fe-Ni)、Fe-Ni基合金或不鏽鋼等。
單位基板群20中,複數個單位基板30被排列成矩陣狀。單位基板30是最終用於載置半導體元件,並在切割位置C進行切割而形成各個半導體裝置之一部分的區域。圖1的例中,單位基板群20由排列成6行6列的單位基板30構成,然而構成單位基板群20的單位基板30之數量可任意決定。
圖2A至圖2C是例示構成第1實施方式之半導體元件用基板的單位基板的圖,圖2A是平面圖,圖2B是沿著圖2A中的A-A線的剖面圖,圖2C是沿著圖2A中的B-B線的剖面圖。圖3是例示構成第1實施方式的半導體元件用基板的單位基板的底面圖。
參照圖2A至圖2C及圖3,單位基板30包括晶片墊31、引線32、樹脂部33、金屬膜34及35、框部38及支承桿39。
本實施方式中,方便起見,將單位基板30的形成有金屬膜34及35之側稱為上側或第1側,將與該上側或第1側為相反側且未形成金屬膜34及35之側稱為下側或第2側。且,可將單位基板30配置成上下顛倒的狀態使用,或配置成任意的角度使用。另外,俯視是指沿著晶片墊31的上面31a之法線方向觀視對象物的情形,平面形狀則指沿著晶片墊31的上面31a之法線方向觀視對象物時的形狀。
晶片墊31為半導體元件載置部,其具有用於載置半導體元件的上面31a、及與上面31a為相反面的下面31b。晶片墊31例如形成於單位基板30之大致中央部,且平面形狀為矩形。相鄰接的單位基板30之間設有框部38,俯視時框部38內側的四個角及晶片墊31外側的四個角,藉由斜設的4條細長狀支承桿39被連接。晶片墊31的上面31a、引線32的上面32a、框部38的上面及支承桿39的上面,例如可以構成同一平面。
在晶片墊31外周部之下面31b側,設有例如環狀的切口部311。未設切口部311的部分(未經薄化之部分)的晶片墊31的厚度T1 例如可為75~200μm程度。設有切口部311的部分(薄化的部分)的晶片墊31的厚度T2 可為例如厚度T1 的一半程度。在此,框部38及支承桿39的下面側被進行半蝕刻,框部38及支承桿39的厚度與晶片墊31的設有切口部311的部分的厚度T2 大致等同。
俯視時,從框部38內側的規定區域向晶片墊31,設有細長狀的複數個引線32。且,於半導體裝置(後述)的製造工序中藉由在切割位置C進行切割,可使各個引線32從框部38分離,彼此電絕緣。
引線32為端子部,其與晶片墊31之外周部分離配置。複數個引線32彼此分離地排列於晶片墊31之周圍。在引線32的位於晶片墊31外周部側的端部的下面32b側,設有切口部321。未設切口部321的部分(未經薄化的部分)的引線32的厚度T3 例如可為75~200μm程度。設有切口部321的部分(被薄化的部分)的引線32的厚度T4 例如可為厚度T3 的一半程度。在此,厚度T1 與厚度T3 大致相同,厚度T2 與厚度T4 大致相同。
樹脂部33被設置成,以露出晶片墊31的上面31a及引線32的上面32a的狀態保持晶片墊31及引線32,並添埋切口部311及切口部321的方式。
更詳細而言,俯視下,以添埋未形成晶片墊31、引線32、框部38及支承桿39的區域的方式設置樹脂部33。此外,樹脂部33添埋切口部311及321的同時,還覆蓋被半蝕刻的框部38及支承桿39的下面。換言之,框部38及支承桿39被設置在樹脂部33上。因此,在圖3所示的單位基板30的底面圖中,切口部311及321的內壁面、框部38及支承桿39的下面不見從樹脂部33露出。樹脂部33使晶片墊31的下面31b及引線32的下面32b露出。
樹脂部33是包括第1樹脂331及第2樹脂332的多層構造。第1樹脂331與切口部311的內壁面及切口部321的內壁面相接觸配置。以在第2樹脂332與切口部311的內壁面及切口部321的內壁面之間夾設第1樹脂331的方式,設置該第2樹脂。即,第1樹脂331存在於第2樹脂332與切口部311的內壁面及切口部321的內壁面之間,第2樹脂332不與切口部311的內壁面及切口部321的內壁面接觸。
第1樹脂331從切口部311內伸向晶片墊31的側面的一部分(側面的下方側),並直接覆蓋晶片墊31的側面的一部分。另外,第1樹脂331從切口部321內伸向引線32的側面的一部分(側面的下方側),並直接覆蓋引線32的側面的一部分。第2樹脂332延伸於從切口部311內直接覆蓋晶片墊31之側面的一部分(側面的下方側)的第1樹脂331上。另外,第2樹脂332延伸於從切口部321內直接覆蓋引線32之側面的一部分(側面的下方側)的第1樹脂331上。
晶片墊31的相對於切口部311形成部分位於上面31a側的側面,從樹脂部33露出。另外,引線32的相對於切口部321形成部分位於上面32a側的側面,從樹脂部33露出。
引線32具有沿著樹脂部33的上面在平面方向伸延的引線本體。引線32的引線本體的上面及側面從樹脂部33露出,引線本體的下面與樹脂部33(第1樹脂331)相接。引線32的上面32a成為引線本體的上面。
引線32具有從引線本體向下方突出並從樹脂部33的下面露出的外部連接部。外部連接部的側面與樹脂部33(第1樹脂331)相接,外部連接部的下面從樹脂部33的下面露出。從樹脂部33露出的引線32的下面32b成為外部連接部的下面。
如上所述,樹脂部33充填於切口部311內及切口部321內,並覆蓋晶片墊31及引線32的側面的下方側。換言之,晶片墊31及引線32的上面側從樹脂部33的上面突起。且,第1樹脂331具有與晶片墊31及引線32相接的部分,但第2樹脂332不具備與晶片墊31及引線32相接的部分。
另外,以與框部38的下面及支承桿39的下面相接的方式配置第1樹脂331。以第2樹脂332與框部38的下面及支承桿39的下面之間夾著第1樹脂331的方式配置第2樹脂332被。即,第1樹脂331存在於第2樹脂332與框部38的下面及支承桿39的下面之間,第2樹脂332不與框部38的下面及支承桿39的下面接觸。
樹脂部33的下面(第1樹脂331的下面及第2樹脂332的下面)例如能夠與晶片墊31的下面31b及引線32的下面32b構成同一平面。
作為第1樹脂331及第2樹脂332,例如能夠使用環氧類樹脂或聚亞胺類樹脂等。第1樹脂331及第2樹脂332例如包含二氧化矽(silica)或氧化鋁(alumina)等的充填物。第1樹脂331包含的充填物之量少於第2樹脂332包含的充填物之量。第1樹脂331包含的充填物的種類與第2樹脂332包含的充填物的種類即可相同,亦可不同。
藉由將與晶片墊31、引線32、框部38及支承桿39相接的第1樹脂331中包含的充填物設成較少的量,可增大晶片墊31、引線32、框部38及支承桿39與構成第1樹脂331的樹脂部分(除了充填物之外的部分)的接觸面積。由此,能夠提高樹脂部33與晶片墊31、引線32、框部38及支承桿39之間的密接性。
另一方面,藉由將第2樹脂332中包含的充填物設成較多的量,容易調整樹脂部33的熱膨脹係數。例如,藉由調整第2樹脂332中包含的充填物的量,可使樹脂部33的熱膨脹係數接近晶片墊31、引線32、框部38及支承桿39的熱膨脹係數,從而能夠降低半導體元件用基板1的翹曲。
在晶片墊31的上面31a的位於晶片墊31的外周部的區域,形成有環狀的金屬膜34。另外,從引線32的長度方向的大致中央部至晶片墊31外周部側的部分的寬度縮小,並且,在引線32的上面32a的寬度縮小的區域的端部(晶片墊31的外周部側的端部)形成有金屬膜35。然而,這種從引線32的長度方向的大致中央部至晶片墊31側的部分的寬度縮小的構造並非是必要項,引線32也可以具有均一寬度。
金屬膜34及35可用為接合墊,其藉由金屬線與載置於晶片墊31上的半導體元件的電極連接。作為金屬膜34及35能夠使用例如Ag膜、Au膜、Sn膜、Ni/Au膜(依序疊層Ni膜及Au膜而成的金屬膜)、Ni/Pd/Au膜(依序疊層Ni膜及Pd膜及Au膜而成的金屬膜)等。
[半導體元件用基板的製造方法] 以下,關於第1實施方式的半導體元件用基板的製造方法,參照單位基板30的圖示進行說明。
圖4A至圖4E、圖5A至圖5D、圖6A至圖6C是例示第1實施方式的半導體元件用基板的製造工序的圖,表示與圖2B對應的剖面。
首先,在圖4A所示的工序中,準備與圖1所示的基板框架10相同形狀的金屬製板材10A(金屬板)。作為板材10A的材料,例如能夠使用銅(Cu)、Cu基合金、鐵-鎳(Fe-Ni)、Fe-Ni基合金或不鏽鋼等。板材10A的厚度例如可為75~200μm程度。
其次,在板材10A的上面全體形成感光性的抗蝕劑300,在板材10A的下面全體形成感光性的抗蝕劑310。作為抗蝕劑300及310,例如可以使用乾膜抗蝕劑等。並且,對抗蝕劑300進行曝光及顯影,以露出欲進行半蝕刻的區域的方式,進行圖案化。以露出欲形成切口部311及321的區域、欲形成框部38及支承桿39的區域的方式,對抗蝕劑310進行圖案化。在此,抗蝕劑300依舊覆蓋板材10A的上面全體。
然後,在圖4B所示的工序中,以抗蝕劑300及310作為蝕刻掩膜,對板材10A進行半蝕刻。未被抗蝕劑310覆蓋的區域,從板材10A的下面側被施以半蝕刻,形成從板材10A的下面側向上面側凹陷的凹部10y。在板材10A為銅的情形下,例如,藉由使用氯化銅(II)水溶液進行濕式蝕刻,能夠形成凹部10y。凹部10y形成在用於構成切口部311及321的區域、用於構成框部38及支承桿39的區域。換言之,該工序中對欲形成框部38及支承桿39的區域的下面側進行半蝕刻。
接下來,在圖4C所示的工序中,除去圖4B所示的抗蝕劑300及310。除去抗蝕劑300及310之後,可根據需要對包括凹部10y的內壁面在內的板材10A的上面及下面實施粗化處理。關於粗化處理並無特別限定,作為一例,可以舉出氧化處理或噴砂(blasting)處理等。藉由實施粗化處理,能夠進一步提高板材10A與第1樹脂331的密接性。
然後,在圖4D所示的工序中,準備設在金屬箔400上的薄膜狀樹脂部33。樹脂部33是在金屬箔400上依序疊層第2樹脂332及第1樹脂331的多層構造。第2樹脂332及第1樹脂331在該階段為B級狀態(半硬化狀態)。並且,在金屬箔400的兩面粗糙度相異的情形下,為了便於在後續工序中從樹脂部33上剝離金屬箔400,優選在粗糙度較小的面上疊層樹脂部33。
作為金屬箔400,例如能夠使用厚度12~25μm程度的銅箔。作為第1樹脂331及第2樹脂332,例如能夠使用環氧類樹脂或聚亞胺類樹脂等。第1樹脂331的厚度例如可為10~30μm程度。第2樹脂332的厚度例如可為30~50μm程度。第1樹脂331及第2樹脂332包含例如二氧化矽或氧化鋁等的充填物。第1樹脂331包含的充填物的量少於第2樹脂332包含的充填物的量。
另外,在圖4D的工序中,還能夠使用在支承膜上依序疊層有第2樹脂332及第1樹脂331的樹脂部33,來代替金屬箔400上依序疊層有第2樹脂332及第1樹脂331的樹脂部33。作為支承膜,例如能夠使用聚對苯二甲酸乙二酯、聚乙烯等的樹脂薄膜。支承膜的厚度例如可為30~40μm程度。在後述的圖5D的工序中,例如採用機械方式剝離該支承膜。
接下來,如圖4E所示,將樹脂部33粘貼在板材10A的下面,同時由樹脂部33添埋凹部10y。具體而言,將疊層有樹脂部33的金屬箔400配置成第1樹脂331與板材10A的下面相對的方式,並向金屬箔400側按壓板材10A。B級狀態的第1樹脂331及第2樹脂332會根據凹部10y的形狀變形,添埋凹部10y。此時,只有作為樹脂部33之上層的第1樹脂331可接觸包括凹部10y的內壁面在內的板材10A的下面。然後,藉由將第1樹脂331及第2樹脂332加熱至硬化溫度以上來進行硬化,可將樹脂部33粘貼在板材10A的下面側。也可以在向圖4D所示的金屬箔400側按壓板材10A的同時,對第1樹脂331及第2樹脂332進行加熱。在此,由於金屬箔400形成在樹脂部33的下面,即,樹脂部33的用於粘貼板材10的上面的相反側,因此能夠提高製造工序內的產品剛性,從而能夠穩定地進行下續製造工序。
接下來,在圖5A所示的工序中,在板材10A的上面全體形成感光性的抗蝕劑320,並在金屬箔400的下面全體形成感光性的抗蝕劑330。作為抗蝕劑320及330,例如能夠使用乾膜抗蝕劑等。然後,對抗蝕劑320進行曝光及顯影,以露出欲進行蝕刻的區域的方式,進行圖案化。以俯視時可覆蓋圖2A中形成有晶片墊31、引線32、框部38及支承桿39的區域的方式,對抗蝕劑320進行圖案化。在此,抗蝕劑330依舊覆蓋金屬箔400的下面全體。
然後,在圖5B所示的工序中,以抗蝕劑320及330作為蝕刻掩膜,對板材10A進行蝕刻。藉此,除去構成板材10A的凹部10y的底部的一部分區域,形成平面形狀如圖2A所示的晶片墊31、引線32、框部38及支承桿39。此時,在晶片墊31的外周部的下面31b側,形成凹部10y被分離的切口部311,並在引線32的晶片墊31側的區域的下面32b側,形成凹部10y被分離的切口部321。
在板材10A為銅的情形下,例如,藉由使用氯化銅(II)水溶液進行濕式蝕刻,能夠形成包括切口部311的晶片墊31、包括切口部321的引線32、框部38及支承桿39。且,經過圖4B所示工序中的半蝕刻,凹部10y的底部已被薄化,容易進行蝕刻,因此能夠製作窄間距配置的引線32。引線32的間距例如可為30~70μm程度。
然後,在圖5C所示的工序中,除去圖5B所示的抗蝕劑320及330。
接下來,在圖5D所示的工序中,首先,除去金屬箔400。與金屬箔400相接的第2樹脂332的充填物的含量較多,因此與金屬箔400的密接性較低。從而,藉由機械性剝離,可從第2樹脂332上容易地除去金屬箔400。此外,亦可採用拋光研磨或濕噴砂處理除去金屬箔400。
除去金屬箔400之後,除去形成在比晶片墊31的下面31b及引線32的下面32b更為下側位置的樹脂部33,以露出晶片墊31的下面31b及引線32的下面32b。除去不必要部分後的樹脂部33的下面,例如可與晶片墊31的下面31b及引線32的下面32b成為同一平面。例如,可採用拋光研磨或濕噴砂處理來除去樹脂部33的不必要部分。
在晶片墊31的下面31b及引線32的下面32b殘留有研磨劑的情形下,優選對晶片墊31的下面31b及引線32的下面32b實施軟蝕刻來除去研磨劑。軟蝕刻是指在對象物的表面進行數μm程度的均勻蝕刻。在晶片墊31及引線32為銅的情形下,例如能夠使用氯化銅(II)水溶液進行軟蝕刻。在此,實施用於除去研磨劑的軟蝕刻的情形下,晶片墊31的下面31b及引線32的下面32b相對於樹脂部33的下面會稍有凹陷。
然後,在圖6A所示的工序中,在晶片墊31的上面31a、引線32的上面32a、框部38的上面及支承桿39的上面,形成感光性的抗蝕劑340。同樣,在晶片墊31的下面31b、引線32的下面32b及樹脂部33的下面形成感光性的抗蝕劑350。作為抗蝕劑340及350,例如能夠使用乾膜抗蝕劑等。並且,對抗蝕劑340進行曝光及顯影,以露出欲形成金屬膜34及35的區域的方式,進行圖案化。在此,抗蝕劑350依舊覆蓋晶片墊31的下面31b、引線32的下面32b及樹脂部33的下面整體。
然後,在圖6B所示的工序中,在未被抗蝕劑340覆蓋的區域的晶片墊31的上面31a形成金屬膜34,在未被抗蝕劑340覆蓋的區域的引線32的上面32a形成金屬膜35。金屬膜34及35的材料如前文所述。例如能夠採用電鍍法形成金屬膜34及35。各個單位基板30的晶片墊31及引線32藉由框部38及支承桿39彼此電連接,因此,框部38及支承桿39可作為進行電鍍時的供電路徑。
然後,在圖6C所示的工序中,除去圖6B所示的抗蝕劑340及350。由此,完成單位基板30被配置成行列狀的半導體元件用基板1(參照圖1)。
接下來,參照圖7A至圖7D,關於在單位基板30上載置半導體元件來製作半導體裝置的工序進行說明。圖7A至圖7D是例示第1實施方式的半導體裝置的製造工序的圖。
首先,在圖7A所示的工序中,在各單位基板30的晶片墊31的上面31a,以面朝上的狀態載置半導體元件40。例如,可利用銀膏體等的導電性黏著材50將半導體元件40載置(晶片接合)於晶片墊31的上面31a。
其次,在圖7B所示的工序中,利用由金線或銅線等構成的金屬線60,使形成在半導體元件40的電路形成面側的電極端子41電連接於金屬膜34及35。金屬線60例如可藉由引線接合法,連接於半導體元件40的電極端子41、金屬膜34及35。
然後,在圖7C所示的工序中,形成封裝樹脂70,其用於封裝各單位基板30、半導體元件40及金屬線60。作為封裝樹脂70,例如能夠使用環氧類樹脂等的絕緣性樹脂中包含充填物的所謂的鑄模樹脂等。例如能夠採用轉注成型法或壓縮成型法等,形成封裝樹脂70。封裝樹脂70設於單位基板30的上面側。
然後,在圖7D所示的工序中,在引線32的下面32b形成外部連接用金屬膜36之後,進行單片化。作為金屬膜36,能夠應用與金屬膜34、35相同的金屬膜。舉其一例,作為金屬膜36能夠使用Sn膜。
形成金屬膜36時,在晶片墊31的下面31b、引線32的下面32b、及樹脂部33的下面形成感光性的抗蝕劑,並進行曝光及顯影,以露出欲形成金屬膜36的區域的方式進行圖案化。然後,在未被抗蝕劑覆蓋的區域的引線32的下面32b,例如採用以框部38及支承桿39作為供電路徑的電鍍法,形成金屬膜36,然後除去抗蝕劑。在此,也可以在晶片墊31的下面31b設置金屬膜36。此情形下,可省略形成抗蝕劑並進行電鍍,由此,在引線32的下面32b形成金屬膜36的同時,能夠在晶片墊31的下面31b形成與金屬膜36相同的金屬膜。
形成金屬膜36之後,在切割位置C切割進行單片化,從而完成複數個半導體裝置2。例如能夠使用切片機等進行切割。另外,藉由金屬線60與金屬膜34連接的電極端子41,例如將晶片墊31連接於GND,由此能夠固定在GND電位。
在半導體裝置2中,晶片墊31的上面31a、及晶片墊31的上面31a側的側面被封裝樹脂70覆蓋。另外,引線32的上面32a、及引線32的上面32a側的側面被封裝樹脂70覆蓋。此外,經切割形成的引線32的側面露出在經切割形成的封裝樹脂70的側面及樹脂部33的側面。
在此,半導體裝置2可作為1個產品出貨,或者,或者具備圖2及圖3所示的單位基板30的單片化前的半導體元件用基板1(圖1)可作為1個產品出貨。後者之情形,作為產品購買該半導體元件用基板1者,藉由實施圖7A至圖7D所示的各工序,能夠製作成複數個半導體裝置2。
<第1實施方式的變形例1> 在第1實施方式的變形例1中,例示下面側具備金屬箔的半導體元件用基板。在第1實施方式的變形例1中,關於與上述實施方式相同的構成部,省略重複說明。
圖8A至圖8C是例示構成第1實施方式的變形例1的半導體元件用基板的單位基板的圖,圖8A是平面圖,圖8B是沿著圖8A的A-A線的剖面圖,圖8C是沿著圖8A的B-B線的剖面圖。
參照圖8A至圖8C,單位基板30A不同於單位基板30(參照圖2A至圖2C等)之處在於,在晶片墊31的下面31b及引線32的下面32b粘貼有金屬箔400、第2樹脂332及第1樹脂331的疊層體。
在單位基板30A中,與單位基板30同樣,以俯視時添埋未形成晶片墊31、引線32、框部38及支承桿39的區域的方式,形成樹脂部33。另外,樹脂部33添埋切口部311及321的同時,覆蓋半蝕刻後的框部38及支承桿39的下面。然而,與單位基板30不同,單位基板30A中的樹脂部33覆蓋晶片墊31的下面31b及引線32的下面32b。
具體而言,第2樹脂332形成在金屬箔400上,第1樹脂331形成在第2樹脂332上。並且,第1樹脂331從切口部311內伸向晶片墊31的下面31b,並直接覆蓋晶片墊31的下面31b全體,並且從切口部321內伸向引線32的下面32b,並直接覆蓋引線32的下面32b全體。另外,第2樹脂332延伸於從切口部311內直接覆蓋晶片墊31的下面31b的第1樹脂331上,並延伸於從切口部321內直接覆蓋引線32的下面32b的第1樹脂331上。
圖9A及圖9B是例示第1實施方式的變形例1的半導體元件用基板的製造工序的圖,表示與圖8B對應的剖面。製作單位基板30A被配置成行列狀的半導體元件用基板1時,首先,實施與第1實施方式的圖4A~圖5C同樣的工序,製作如圖9A所示的構造體。
其次,在圖9B所示的工序中,按照與圖6A~圖6C同樣的工序,在晶片墊31的上面31a的規定區域形成金屬膜34,在引線32的上面32a的規定區域形成金屬膜35。由此,完成單位基板30A被排列成行列狀的半導體元件用基板1(參照圖1)。在本實施方式中,半導體元件用基板1的製造工序中並不實施相當於圖5D的工序。
接下來,參照圖10A至圖10C,關於在單位基板30A上載置半導體元件製作半導體裝置的工序進行說明。圖10A至圖10C是例示第1實施方式的變形例1的半導體裝置的製造工序的圖。首先,除了使用單位基板30A代替單位基板30之外,實施與第1實施方式的圖7A~圖7C相同的工序,製作如圖10A所示的構造體。
其次,在圖10B所示的工序中,與圖5D所示的工序同樣,除去金屬箔400。並且,除去形成在比晶片墊31的下面31b及引線32的下面32b更為下側的位置的樹脂部33,以露出晶片墊31的下面31b及引線32的下面32b。除去不必要的部分之後的樹脂部33的下面,例如,晶片墊31的下面31b及引線3的下面32b可構成同一平面。
然後,在圖10C所示的工序中,與圖7D所示工序同樣,在引線32的下面32b形成外部連接用的金屬膜36之後,於切割位置C切割進行單片化,由此完成複數個半導體裝置2A。半導體裝置2A的構造與半導體裝置2相同。
在此,半導體裝置2A可作為1個產品出貨,或是具備圖8A至圖8C所示的單位基板30A的單片化前的半導體元件用基板1可作為1個產品出貨。後者之情形,作為產品購買半導體元件用基板1者,實施圖10A至圖10C所示各工序,製作複數個半導體裝置2A。
如上所述,藉由將單位基板30A上的金屬箔40保留至半導體裝置製作工序的最終階段,能夠提高至此為止的製造工序內的產品剛性,由此能夠穩定地進行各個製造工序。
<第1實施方式的變形例2> 在第1實施方式的變形例2中,例示具備另一樹脂部的半導體元件用基板。在第1實施方式的變形例2中,關於與上述實施方式相同的構成部,省略重複說明。
圖11A至圖11C是例示構成第1實施方式的變形例2的半導體元件用基板的單位基板的圖,圖11A是平面圖,圖11B是沿著圖11A的A-A線的剖面圖,圖11C是沿著圖11A的B-B線的剖面圖。
參照圖11A至圖11C,單位基板30B不同於單位基板30A(參照圖8等)之處在於,在未形成晶片墊31、引線32、框部38及支承桿39的區域的樹脂部33上形成有另一樹脂部37。
以俯視時添埋未形成晶片墊31、引線32、框部38及支承桿39的區域的方式,在樹脂部33的上面形成樹脂部37。具體而言,樹脂部37是具備第3樹脂371及第4樹脂372的層構造。並且,第3樹脂371與從樹脂部33露出的晶片墊31的側面、從樹脂部33露出的引線32的長度方向的側面、從樹脂部33露出的引線32的與晶片墊31相對的端面、框部38的內側面、支承桿39的側面及第1樹脂331的上面相接觸配置。
另外,以第4樹脂372與從樹脂部33露出的晶片墊31的側面、從樹脂部33露出的引線32的長度方向的側面、從樹脂部33露出的引線32的與晶片墊31相對的端面、框部38內側面、支承桿39側面及第1樹脂331的上面之間夾著第3樹脂371的方式,配置第4樹脂372。在此,樹脂部37使晶片墊31的上面31a、引線32的上面32a、框部38的上面及支承桿39的上面露出。
作為第3樹脂371及第4樹脂372,例如能夠使用環氧類樹脂或聚亞胺類樹脂等。第3樹脂371及第4樹脂372例如包含二氧化矽或氧化鋁等的充填物。第3樹脂371包含的充填物的量少於第4樹脂372包含的充填物的量。第3樹脂371包含的充填物的種類與第4樹脂372包含的充填物的種類即可相同,亦可不同。
藉由將與晶片墊31、引線32、框部38及支承桿39接觸的第3樹脂371中包含的充填物設定成較少的量,可增大晶片墊31、引線32、框部38及支承桿39與構成第3樹脂371的樹脂部分(除去充填物的部分)的接觸面積。由此,能夠提高樹脂部37與晶片墊31、引線32、框部38及支承桿39之間的密接性。
另一方面,藉由將第4樹脂372中包含的充填物設定成較多的量,易於調整樹脂部37的熱膨脹係數。例如,藉由調整第4樹脂372包含的充填物的量,使樹脂部37熱膨脹係數接近晶片墊31、引線32、框部38及支承桿39的熱膨脹係數,由此能夠降低半導體元件用基板1的翹曲。
圖12A至圖12C是例示第1實施方式的變形例2的半導體元件用基板的製造工序的圖,表示與圖11B對應的剖面。製作單位基板30B被配置成行列狀的半導體元件用基板1時,首先,實施與第1實施方式的圖4A~圖5C相同的工序,製作如圖9A所示的構造體。
其次,在圖12A所示的工序中,準備設在金屬箔450上的薄膜狀樹脂部37。樹脂部37是在金屬箔450上依序疊層第4樹脂372及第3樹脂371而成的多層構造。第4樹脂372及第3樹脂371在該階段為B級狀態(半硬化狀態)。並且,在金屬箔450的兩面粗糙度相異之情形下,為了便於在後續工序中從樹脂部37上剝離金屬箔450,優選在粗糙度較小的面疊層樹脂部37。
作為金屬箔450,例如能夠使用厚度12~25μm程度的銅箔。作為第3樹脂371及第4樹脂372,例如能夠使用環氧類樹脂或聚亞胺類樹脂等。第3樹脂371的厚度例如可為10~30μm程度。第4樹脂372的厚度例如可為30~50μm程度。第3樹脂371及第4樹脂372例如包含二氧化矽或氧化鋁等的充填物。第3樹脂371包含的充填物的量少於第4樹脂372包含的充填物的量。
然後,將樹脂部37粘貼在晶片墊31的上面31a、引線32的上面32a、框部38的上面及支承桿39的上面,並由樹脂部37添埋樹脂部33上的未形成晶片墊31、引線32、框部38及支承桿39的區域。具體而言,將疊層有樹脂部37的金屬箔450配置成其第3樹脂371與晶片墊31的上面31a、引線32的上面32a、框部38的上面及支承桿39的上面相對的方式,並將金屬箔450壓向金屬箔400側。B級狀態的第3樹脂371及第4樹脂372變形並添埋樹脂部33上的未形成晶片墊31、引線32、框部38及支承桿39的區域。
此時,只有作為樹脂部37之上層的第3樹脂371,與從樹脂部33露出的晶片墊31的側面、從樹脂部33露出的引線32的長度方向的側面、從樹脂部33露出的引線32的與晶片墊31相對的端面、框部38的內側面、支承桿39的側面及第1樹脂331的上面相接觸配置。然後,將第3樹脂371及第4樹脂372加熱至硬化溫度以上,進行硬化。還可以在向金屬箔400側按壓金屬箔450的同時,對第3樹脂371及第4樹脂372進行加熱。
接下來,在圖12B所示的工序中,首先,除去金屬箔450。與金屬箔450相接的第4樹脂372的充填物含量較多,因此與金屬箔450的密接性較低。從而,藉由機械性剝離,易從第4樹脂372上除去金屬箔450。此外,還可以利用拋光研磨或濕噴砂處理,除去金屬箔450。
除去金屬箔450之後,除去形成在比晶片墊31的上面31a、引線32的上面32a、框部38的上面及支承桿39的上面更為上側位置的樹脂部37,使晶片墊31的上面31a、引線32的上面32a、框部38的上面及支承桿39的上面露出。除去不必要部分之後的樹脂部37的上面,例如,能夠與晶片墊31的上面31a、引線32的上面32a、框部38的上面及支承桿39的上面構成同一平面。除去樹脂部37時,例如與圖5D所示的工序同樣,能夠採用拋光研磨或濕噴砂處理。
在晶片墊31的上面31a、引線32的上面32a、框部38的上面及支承桿39的上面殘留有研磨劑的情形下,優選藉由對晶片墊31的上面31a、引線32的上面32a、框部38的上面及支承桿39的上面實施軟蝕刻來除去研磨劑。在晶片墊31、引線32、框部38及支承桿39為銅的情形下,例如可以使用氯化銅(II)水溶液進行軟蝕刻。在此,為了除去研磨劑而實施軟蝕刻的情形下,晶片墊31的上面31a、引線32的上面32a、框部38的上面及支承桿39的上面,將會相對於樹脂部37的上面略微凹陷。
然後,在圖12C所示的工序中,與圖6A~圖6C的工序同樣,在晶片墊31的上面31a的規定區域形成金屬膜34,在引線32的上面32a的規定區域形成金屬膜35。由此,完成單位基板30B被配置成行列狀的半導體元件用基板1(參照圖1)。
接下來,參照圖13A至圖13C,關於在單位基板30B上載置半導體元件來製作半導體裝置的工序進行說明。首先,除了使用單位基板30B代替單位基板30之外,其他實施與第1實施方式的圖7A~圖7C相同的工序,製作如圖13A所示的構造體。
然後,在圖13B所示的工序中,與圖5D所示工序同樣,剝離金屬箔400之後,除去形成在比晶片墊31的下面31b及引線32的下面32b更為下側位置的樹脂部33。除去不必要部分之後的樹脂部33的下面,例如,能夠與晶片墊31的下面31b及引線32的下面32b構成同一平面。
然後,在圖13C所示的工序中,與圖7D所示工序同樣,在引線32的下面32b形成外部連接用金屬膜36之後,於切割位置C切割進行單片化,從而完成複數個半導體裝置2B。
在此,半導體裝置2B可作為1個產品出貨,或者具備圖11A至圖11C所示的單位基板30B的單片化前的半導體元件用基板1可作為1個產品出貨。後者之情形,作為產品購買半導體元件用基板1者可實施圖13A至圖所示的各工序,製作成複數個半導體裝置2B。
如上所述,藉由樹脂部37添埋樹脂部33上未形成晶片墊31、引線32、框部38及支承桿39區域,可提高產品剛性的同時,能夠進一步抑制翹曲。
另外,藉由將金屬箔400保留至半導體裝置的製作工序的最終階段,能夠提高至此為止的製造工序內的產品剛性,因此能夠穩定地進行各製造工序。
另外,在圖12C所示的工序之後,如圖14所示,與第1實施方式同樣,可剝離金屬箔400,除去形成在比晶片墊31的下面31b及引線32的下面32b更為下側位置的樹脂部33。此情形下,製作半導體裝置工序中雖不具備金屬箔400,但由於具備樹脂部37,仍可提高產品剛性,而能夠穩定地進行各製造工序。
<第1實施方式的變形例3> 在第1實施方式的變形例3中,例示在晶片墊的上面形成有複數個金屬膜的半導體元件用基板。在第1實施方式的變形例3中,關於與上述實施方式相同的構成部分,省略重複說明。
圖15A至圖15C是例示構成第1實施方式的變形例3的半導體元件用基板的單位基板的圖,圖15A是平面圖,圖15B是沿著圖15A中的A-A線的剖面圖,圖15C是沿著圖15A中的B-B線的剖面圖。
參照圖15A至圖15C,單位基板30C不同於單位基板30(參照圖2A至圖2C)之處在於,在晶片墊31的上面31a形成有複數個金屬膜34A。
在晶片墊31的上面31a,縱橫(面陣列)排列有複數個金屬膜34A。藉由與第1實施方式的圖4A~圖6C同樣的工序,能夠形成單位基板30C。在此,在圖6A所示的工序中,以與圖15A的形成有金屬膜34A的區域對應的方式,對抗蝕劑340進行圖案化。金屬膜34A的材料例如可以採用與金屬膜34同樣的材料。金屬膜34A及35可用為墊片,藉由焊料凸塊等,與半導體元件的電極構成倒裝芯片連接。
接下來,參照圖16A至圖16C,說明在單位基板30C上載置半導體元件來製作半導體裝置的工序。圖16A至圖16C是例示第1實施方式的變形例3的半導體裝置的製造工序的圖。首先,在圖16A所示的工序中,在各單位基板30C上以面朝下的方式載置半導體元件40。具體而言,將形成在半導體元件40的電路形成面側的電極端子41,藉由焊料凸塊80,電連接於金屬膜34A及35。
然後,在圖16B所示的工序中,與圖7C所示的工序同樣,形成用於封裝各單位基板30C、半導體元件40及焊料凸塊80的封裝樹脂70。在此,封裝樹脂70也可以是露出半導體元件40的背面的構造。另外,還可以在半導體元件40與單位基板30C之間充填底部填充(underfill)樹脂,然後形成封裝樹脂70。
然後,在圖16C所示的工序中,與圖7D所示的工序同樣,在引線32的下面32b形成外部連接用金屬膜36之後,於切割位置C切割進行單片化,從而完成複數個半導體裝置2C。在此,藉由焊料凸塊80與金屬膜34A連接的電極端子41,例如使晶片墊31連接於GND,而能夠固定於GND電位。
在此,半導體裝置2C可作為1個產品出貨,或者具備圖15A至圖15C所示的單位基板30C的單片化前的半導體元件用基板1可作為1個產品出貨。後者之情形,作為產品購入半導體元件用基板1者,可實施圖16A至圖16C所示各工序,而能夠製作成複數個半導體裝置2C。
如上所述,能夠實現在單位基板30C上以倒裝晶片方式設置半導體元件40的半導體裝置。
另外,與第1實施方式的變形例1同樣,在單位基板30C中,可以在晶片墊31的下面31b及引線32的下面32b粘貼金屬箔400、第2樹脂332及第1樹脂331的疊層體。此情形下,在半導體裝置2C的製造工序中,剝離金屬箔400之後,要除去形成在比晶片墊31的下面31b及引線32的下面32b更為下側位置的樹脂部33。
<第1實施方式的變形例4> 在第1實施方式的變形例4中,例示不具備晶片墊及支承桿的半導體元件用基板。並且,在第1實施方式的變形例4中,關於與上述實施方式相同的構成部分,省略重複說明。
圖17A至圖17C是例示構成第1實施方式的變形例4的半導體元件用基板的單位基板的圖,圖17A是平面圖,圖17B是沿著圖17A中的A-A線的剖面圖,圖17C是沿著圖17A中的B-B線的剖面圖。
參照圖17A至圖17C,單位基板30D不具備晶片墊31、金屬膜34A及支承桿39,這一點與單位基板30C(參照圖15A至圖15C)不同。單位基板30D不具備晶片墊31,因此也不具備切口部311,單位基板30C中被配置在晶片墊31的下面31b側的區域被樹脂部33添埋。
圖18是例示第1實施方式的變形例4的半導體元件用基板的製造工序的圖,其表示與圖17B對應的剖面。製作單位基板30D被配置成行列狀的半導體元件用基板1時,首先,與圖16A所示的工序同樣,在各單位基板30D上以面朝下的狀態載置半導體元件40。具體而言,將形成在半導體元件40的電路形成面側的電極端子41,藉由焊料凸塊80,電連接於金屬膜35。
其次,與圖16B所示的工序同樣,形成用於封裝各單位基板30D、半導體元件40及焊料凸塊80的封裝樹脂70。在此,封裝樹脂70可露出半導體元件40的背面。或者,還可以在半導體元件40與單位基板30D之間充填底部填充樹脂,然後形成封裝樹脂70。
然後,在圖18所示的工序中,與圖16C所示工序同樣,在引線32的下面32b形成外部連接用金屬膜36之後,於切割位置C切割進行單片化,從而完成複數個半導體裝置2D。
在此,半導體裝置2D可作為1個產品出貨,或是具備圖17A至圖17C所示單位基板30D的單片化前的半導體元件用基板1也可以作為1個產品出貨。後者之情形,作為產品購入半導體元件用基板1者,可實行圖18所示的工序等,製作複數個半導體裝置2D。
如上所述,能夠實現在單位基板30D上以倒裝晶片的方式設置半導體元件40的半導體裝置。
<第1實施方式的變形例5> 在第1實施方式的變形例5中,例示不具備框部及支承桿的半導體元件用基板。並且,在第1實施方式的變形例5中,關於與上述實施方式相同的構成部分,省略重複說明。
圖19A至圖19C是例示構成第1實施方式的變形例5的半導體元件用基板的單位基板的圖,圖19A是平面圖,圖19B是沿著圖19A中的A-A線的剖面圖,圖19C是沿著圖19A中的B-B線的剖面圖。
參照圖19A至圖19C,單位基板30E不具備框部38及支承桿39,這一點與單位基板30(參照圖2等)相異。
圖20A至圖20D是例示第1實施方式的變形例5的半導體元件用基板的製造工序的圖,表示與圖19B對應的剖面。製造單位基板30E被配置成行列狀的半導體元件用基板1時,首先,實行與1實施方式的圖4A~圖4E同樣的工序。然後,不進行圖5A~圖5D的工序,而進行與圖6A~圖6C同樣的工序,製造成圖20A所示的構造體。在此,例如藉由以板材10A作為供電路徑的電鍍法,能夠形成金屬膜34及35。
其次,在圖20B所示的工序中,在板材10A的上面全體形成感光性的抗蝕劑360,在金屬箔400的下面全體形成感光性的抗蝕劑370。作為抗蝕劑360及370,例如能夠使用乾膜抗蝕劑等。並且,對抗蝕劑360進行曝光及顯影,以露出蝕刻區域的方式進行圖案化。以俯視時形成有圖19A的晶片墊31及引線32的區域被覆蓋的方式,對抗蝕劑360進行圖案化。並且,抗蝕劑370依舊覆蓋金屬箔400的下面全體。
然後,在圖20C所示的工序中,以抗蝕劑360及370作為蝕刻掩膜,對板材10A進行蝕刻。由此,可除去構成板材10A的凹部10y的底部的一部分區域,形成圖19A所示的平面形狀的晶片墊31及引線32。此時,在晶片墊31的外周部的下面31b側形成凹部10y被分離的切口部311,並在引線32的晶片墊31側區域的下面32b側形成凹部10y被分離的切口部321。
在板材10A是銅的情形下,例如使用氯化銅(II)水溶液進行濕式蝕刻,能夠形成包括切口部311的晶片墊31及包括切口部321的引線32。在此,相當於圖2A至圖2C所示框部38及支承桿39的部分也經由蝕刻被除去,而晶片墊31及引線32僅由樹脂部33支承。
其次,在圖20D所示的工序中,除去圖20C所示的抗蝕劑360及370。在進行圖20D所示的工序之後,與圖5D所示工序同樣,除去金屬箔400。然後,除去形成在比晶片墊31的下面31b及引線32的下面32b更為下側位置的樹脂部33,露出晶片墊31的下面31b及引線32的下面32b,完成單位基板30E被配置成行列狀的半導體元件用基板1(參照圖1)。
接下來,參照圖21A及圖21B,關於在單位基板30E載置半導體元件來製造半導體裝置的工序進行說明。首先,使用單位基板30E代替單位基板30,其他實行與第1實施方式的圖7A~圖7C同樣的工序,製作圖21A所示的構造體。
其次,在圖21B所示的工序中,與圖7D所示工序同樣,在引線32的下面32b形成外部連接用金屬膜36之後,於切割位置C切割進行單片化,完成複數個半導體裝置2E。例如可採用無電鍍法形成金屬膜36。在半導體裝置2E中,引線32的側面的下方側被樹脂部33覆蓋,方側被封裝樹脂70覆蓋,因此引線32的側面不會露出在外部。
在此,可將半導體裝置2E作為一個產品出貨,還可以將具有圖19A至圖19c所示的單位基板30E的單片化前的半導體元件用基板1作為1個產品出貨。後者之情形,作為產品購入該半導體元件用基板1者,可實行圖18所示各工序,製造成複數個半導體裝置2E。
如上所述,單位基板亦可不具備框部及支承桿,此情形下,也能夠由樹脂部33支承晶片墊31及引線32,因此,能夠形成半導體元件用基板1。
<第1實施方式的變形例6> 在第1實施方式的變形例6中,例示不具備框部及支承桿的半導體元件用基板的其他例子。並且,在第1實施方式的變形例6中,關於與上述實施方式相同的構成部分,省略重複說明。
圖22A至圖22C是例示構成第1實施方式的變形例6的半導體元件用基板的單位基板的圖,圖22A是平面圖,圖22B是沿著圖22A中的A-A線的剖面圖,圖22C是沿著圖22A中的B-B線的剖面圖。
參照圖22A至圖22C,單位基板30F不具備框部38及支承桿39,這一點與單位基板30A(參照圖8A至圖8C等)相異。
藉由實施第1實施方式的變形例5中參照圖20A至圖20D說明的工序,能夠形成單位基板30F。然而,圖20D是其最終工序,在圖20D所示工序之後,不除去金屬箔400及樹脂部33。
接下來,參照圖23A至圖23C,關於在單位基板30F上載置半導體元件來製作半導體裝置的工序進行說明。首先,使用單位基板30F代替單位基板30,其他實行與第1實施方式的圖7A~圖7C同樣的工序,製作圖23A所示的構造體。
其次,在圖23B所示的工序中,與圖5D所示工序同樣,除去金屬箔400。然後,除去形成在比晶片墊31的下面31b及引線32的下面32b更為下側位置的樹脂部33,使晶片墊31的下面31b及引線32的下面32b露出。除去不必要部分之後的樹脂部33的下面,能夠與例如晶片墊31的下面31b及引線32的下面32b構成同一平面。
然後,在圖23C所示的工序中,與圖7D所示工序同樣,在引線32的下面32b形成外部連接用金屬膜36之後,於切割位置C切割進行單片化,從而完成複數個半導體裝置2F。半導體裝置2F具有與半導體裝置2E相同的構造。例如能夠採用電鍍法形成金屬膜36。半導體裝置2F中,引線32的側面的下方側被樹脂部33覆蓋,上方側被封裝樹脂70覆蓋,因此,引線32的側面不會露出於外部。
在此,半導體裝置2F可作為1個產品出貨,或是具有圖22A至圖22C所示的單位基板30F的單片化前的半導體元件用基板1也可以作為1個產品出貨。後者之情形,作為產品購入半導體元件用基板1者,可實行圖23A至圖23C所示各工序,製作成複數個半導體裝置2F。
如上所述,單位基板亦可不具備框部及支承桿,此情形下,仍有樹脂部33保持晶片墊31及引線32,因此能夠形成半導體元件用基板1。另外,可將金屬箔400保留至半導體裝置的製作工序的最終階段,由此,可提高此前的製造工序內的產品剛性,從而能夠穩定地進行各製造工序。
<第2實施方式> 在第2實施方式中,第1實施方式的變形例3的單位基板30C與第1實施方式的變形例5及6同樣,可採用不具備框部及支承桿的構造。並且,可以在不具備框部及支承桿的單位基板上,以倒裝晶片的方式安裝半導體元件。
<第3實施方式> 在第3實施方式中,第1實施方式的變形例4的單位基板30D與第1實施方式的變形例5及6同樣,可採用不具備框部的構造。
<第4實施方式> 在第4實施方式中,可以在第1實施方式、第1實施方式的變形例3~6的構造,設置與第1實施方式的變形例2同樣的另一樹脂部。
在實施方式及變形例等中採用的序號,例如“第1”、“第2”及“第3”等,並不表示實施方式等的優先順序。本領域技術人員可容易構想到更多其他實施方式或變形例。
以上,詳細說明了優選的實施方式等,但本發明並不限定於上述的實施方式等,只要不脫離申請專利範圍記載的範圍,可對上述實施方式等進行各種變形及置換。
1‧‧‧半導體元件用基板
2、2A、2B、2C、2D、2E、2F‧‧‧半導體裝置
10‧‧‧基板框架
10A‧‧‧板材
10x‧‧‧溝槽
10y‧‧‧凹部
20‧‧‧單位基板群
30、30A、30B、30C、30D、30E、30F‧‧‧單位基板
31‧‧‧晶片墊
32‧‧‧引線
33、37‧‧‧樹脂部
34、34A、35、36‧‧‧金屬膜
38‧‧‧框部
39‧‧‧支承桿
40‧‧‧半導體元件
41‧‧‧電極端子
50‧‧‧黏著材
60‧‧‧金屬線
70‧‧‧封裝樹脂
80‧‧‧焊料凸塊
311、321‧‧‧切口部
331‧‧‧第1樹脂
332‧‧‧第2樹脂
371‧‧‧第3樹脂
372‧‧‧第4樹脂
400、450‧‧‧金屬箔
圖1是例示第1實施方式的半導體元件用基板的平面圖。 圖2A至圖2C是例示構成第1實施方式的半導體元件用基板的單位基板的圖。 圖3是例示構成第1實施方式的半導體元件用基板的單位基板的底面圖。 圖4A至圖4E是例示第1實施方式的半導體元件用基板的製造工序的圖。 圖5A至圖5D是例示第1實施方式的半導體元件用基板的製造工序的圖。 圖6A至圖6C是例示第1實施方式的半導體元件用基板的製造工序的圖。 圖7A至圖7D是例示第1實施方式的半導體裝置的製造工序的圖。 圖8A至圖8C是例示構成第1實施方式的變形例1的半導體元件用基板的單位基板的圖。 圖9A及圖9B是例示第1實施方式的變形例1的半導體元件用基板的製造工序的圖。 圖10A至圖10C是例示第1實施方式的變形例1的半導體裝置的製造工序的圖。 圖11A至圖11C是例示構成第1實施方式的變形例2的半導體元件用基板的單位基板的圖。 圖12A至圖12C是例示第1實施方式的變形例2的半導體元件用基板的製造工序的圖。 圖13A至圖13C是例示第1實施方式的變形例2的半導體裝置的製造工序的圖。 圖14是例示第1實施方式的變形例2的半導體元件用基板的製造工序的圖。 圖15A至圖15C是例示構成第1實施方式的變形例3的半導體元件用基板的單位基板的圖。 圖16A至圖16C是例示第1實施方式的變形例3的半導體裝置的製造工序的圖。 圖17A至圖17C是例示構成第1實施方式的變形例4的半導體元件用基板的單位基板的圖。 圖18是例示第1實施方式的變形例4的半導體元件用基板的製造工序的圖。 圖19A至圖19C是例是構成第1實施方式的變形例5的半導體元件用基板的單位基板的圖。 圖20A至圖20D是例示第1實施方式的變形例5的半導體元件用基板的製造工序的圖。 圖21A及圖21B是例示第1實施方式的變形例5的半導體裝置的製造工序的圖。 圖22A至圖22C是例示構成第1實施方式的變形例6的半導體元件用基板的單位基板的圖。 圖23A至圖23C是例示第1實施方式的變形例6的半導體裝置的製造工序的圖。

Claims (22)

  1. 一種半導體元件用基板,其包括: 端子部,具有第1面、與該第1面為相反面的第2面、及連接該第1面與該第2面的側面;及, 樹脂部,露出該端子部的該第1面,並覆蓋該側面, 該樹脂部是包括第1樹脂及第2樹脂之多層構造, 該第1樹脂與該端子部的該側面相接觸設置, 該第1樹脂及該第2樹脂包含充填物, 該第1樹脂包含的充填物之量少於該第2樹脂包含的充填物之量。
  2. 根據申請專利範圍第1項之半導體元件用基板,其中, 該半導體元件用基板還包括半導體元件載置部,其具有用於載置半導體元件的第3面、及與該第3面為相反面的第4面,並在其外周部的該第4面側設有第1切口部, 該端子部與該半導體元件載置部分離配置,並在該端子部的該半導體元件載置部側的端部之該第2面側設有第2切口部, 該樹脂部以露出該半導體元件載置部的該第3面及該端子部的該第1面的狀態,保持該半導體元件載置部及該端子部,並添埋該第1切口部及該第2切口部, 該第1樹脂與該第1切口部的內壁面及該第2切口部的內壁面相接觸配置。
  3. 根據申請專利範圍第2項之半導體元件用基板,其中, 該第1樹脂從該第1切口部內伸向該半導體元件載置部的側面的一部分並直接覆蓋該半導體元件載置部的該側面的該一部分,並且從該第2切口部內伸向該端子部的該側面的一部分並直接覆蓋該端子部的該側面的該一部分, 該第2樹脂延伸於從該第1切口部內伸向該半導體元件載置部的該側面的一部分並直接覆蓋該半導體元件載置部的該側面的該一部分的該第1樹脂上,並且延伸於從該第2切口部內伸向該端子部的該側面的一部分並直接覆蓋該端子部的該側面的該一部分的該第1樹脂上。
  4. 根據申請專利範圍第3項之半導體元件用基板,其中, 該半導體元件用基板還具有另一樹脂部,其以添埋未形成該半導體元件載置部及該端子部的區域的方式被設置在該樹脂部的一個面上, 該半導體元件載置部的該第3面側及該端子部的該第1面側,從該樹脂部的該一個面突起, 該另一樹脂部是包括第3樹脂及第4樹脂之多層構造, 該第3樹脂被配置成與從該樹脂部露出的該半導體元件載置部的側面、從該樹脂部露出的該端子部的該側面、從該樹脂部露出的該端子部的與該半導體元件載置部相對的端面、及該第1樹脂的一個面相接觸, 該第4樹脂被配置成與從該樹脂部露出的該半導體元件載置部的該側面、從該樹脂部露出的該端子部的該側面、從該樹脂部露出的該端子部的與該半導體元件載置部相對的該端面、及該第1樹脂的該一個面之間夾有該第3樹脂, 該第3樹脂及該第4樹脂包含充填物, 該第3樹脂包含的充填物的量少於該第4樹脂包含的充填物的量。
  5. 根據申請專利範圍第2項之半導體元件用基板,其中, 該樹脂部露出該半導體元件載置部的該第4面及該端子部的該第2面。
  6. 根據申請專利範圍第2項之半導體元件用基板,其中, 該第2樹脂形成在金屬箔或支承膜上,該第1樹脂形成在該第2樹脂上, 該第1樹脂從該第1切口部內伸向該半導體元件載置部的該第4面並直接覆蓋該半導體元件載置部的該第4面,並且從該第2切口部內伸向該端子部的該第2面並直接覆蓋該端子部的該第2面, 該第2樹脂延伸於從該第1切口部內伸向該半導體元件載置部的該第4面並直接覆蓋該半導體元件載置部的該第4面的該第1樹脂上,並且延伸於從該第2切口部內伸向該端子部的該第2面並直接覆蓋該端子部的該第2面的該第1樹脂上。
  7. 根據申請專利範圍第2項之半導體元件用基板,其中, 相對於該半導體元件載置部,在複數處設有該端子部。
  8. 根據申請專利範圍第7項之半導體元件用基板,其中, 在該半導體元件用基板上的複數個區域設有該半導體元件載置部。
  9. 根據申請專利範圍第8項之半導體元件用基板,其中, 該半導體元件載置部分別被設置在該半導體元件用基板上矩陣狀配置的複數個區域中, 該半導體元件用基板上的該複數個區域能夠被切割成複數個單片,以形成分別包含該半導體元件的複數個單位基板。
  10. 一種半導體裝置,其包括: 半導體元件用基板;及 載置於該半導體元件用基板的一個面上的半導體元件, 該半導體元件用基板包括端子部及樹脂部, 該端子部具有第1面、與該第1面為相反面的第2面、及連接該第1面及該第2面的側面, 該樹脂部露出該端子部的該第1面,並覆蓋該側面, 該樹脂部是包括第1樹脂及第2樹脂的多層構造, 該第1樹脂與該端子部的該側面相接觸設置, 該第1樹脂及該第2樹脂包含充填物, 該第1樹脂包含的充填物的量少於該第2樹脂包含的充填物的量, 該半導體元件與該端子部電連接。
  11. 根據申請專利範圍第10項之半導體裝置,其中, 該半導體元件用基板還包括半導體元件載置部,其具有用於載置半導體元件的第3面、及與該第3面為相反面的第4面,並在其外周部的該第4面側設有第1切口部, 該端子部與該半導體元件載置部分離配置,並在該端子部的該半導體元件載置部側的端部之該第2面側設有第2切口部, 該樹脂部以露出該半導體元件載置部的該第3面及該端子部的該第1面的狀態,保持該半導體元件載置部及該端子部,並添埋該第1切口部及該第2切口部, 該第1樹脂與該第1切口部的內壁面及該第2切口部的內壁面相接觸配置。
  12. 根據申請專利範圍第11項之半導體裝置,其中, 該第1樹脂從該第1切口部內伸向該半導體元件載置部的側面的一部分並直接覆蓋該半導體元件載置部的該側面的該一部分,並且從該第2切口部內伸向該端子部的側面的一部分並直接覆蓋該端子部的該側面的該一部分, 該第2樹脂延伸於從該第1切口部內伸向該半導體元件載置部的該側面的一部分並直接覆蓋該半導體元件載置部的該側面的該一部分的該第1樹脂上,並且延伸於從該第2切口部內伸向該端子部的該側面的一部分並直接覆蓋該端子部的該側面的該一部分的該第1樹脂上。
  13. 根據申請專利範圍第12項之半導體裝置,其中, 該半導體元件用基板還具有另一樹脂部,其以添埋未形成該半導體元件載置部及該端子部的區域的方式被設置在該樹脂部的一個面上, 該半導體元件載置部的該第3面側及該端子部的該第1面側,從該樹脂部的該一個面突起, 該另一樹脂部是包括第3樹脂及第4樹脂的多層構造, 該第3樹脂被配置成與從該樹脂部露出的該半導體元件載置部的側面、從該樹脂部露出的該端子部的該側面、從該樹脂部露出的該端子部的與該半導體元件載置部相對的端面、及該第1樹脂的一個面相接觸, 該第4樹脂被配置成與從該樹脂部露出的該半導體元件載置部的該側面、從該樹脂部露出的該端子部的該側面、從該樹脂部露出的該端子部的與該半導體元件載置部相對的該端面、及該第1樹脂的該一個面之間夾有該第3樹脂, 該第3樹脂及該第4樹脂包含充填物, 該第3樹脂包含的充填物的量少於該第4樹脂包含的充填物的量。
  14. 根據申請專利範圍第11項之半導體裝置,其中, 該樹脂部露出該半導體元件載置部的該第4面及該端子部的該第2面。
  15. 根據申請專利範圍第11項之半導體裝置,其中, 該第2樹脂形成在金屬箔或支承膜上,該第1樹脂形成在該第2樹脂上, 該第1樹脂從該第1切口部內伸向該半導體元件載置部的該第4面並直接覆蓋該半導體元件載置部的該第4面,並且從該第2切口部內伸向該端子部的該第2面並直接覆蓋該端子部的該第2面, 該第2樹脂延伸於從該第1切口部內伸向該半導體元件載置部的該第4面並直接覆蓋該半導體元件載置部的該第4面的該第1樹脂上,並且延伸於從該第2切口部內伸向該端子部的該第2面並直接覆蓋該端子部的該第2面的該第1樹脂上。
  16. 根據申請專利範圍第11項之半導體裝置,其中, 該半導體元件載置部被分別設置在該半導體元件用基板上矩陣狀配置的複數個區域中, 該半導體元件用基板上的該複數個區域能夠被切割成複數個單片,以形成分別包含該半導體元件的複數個單位基板。
  17. 一種半導體元件用基板的製造方法,其包括: 對具有一個面及與該一個面相反的相反面的金屬板進行半蝕刻,形成從該相反面向該一個面側凹陷的凹部的工序; 準備具有半硬化狀態的第1樹脂及第2樹脂的多層構造的樹脂部,並將該樹脂部配置成該第1樹脂與該金屬板的該相反面相對的方式,將該樹脂部粘貼於該金屬板的該相反面上,並由該樹脂部添埋該凹部的底部工序;及 藉由對樹脂部進行硬化並除去構成該金屬板的該凹部的底部的一部分區域,形成具有第1面、與該第1面為相反面的第2面及側面的端子部, 在形成該端子部的工序中,該端子部的該第1面從該樹脂部露出,該端子部的該側面被該樹脂部覆蓋,該第1樹脂與該端子部的該側面相接, 該第1樹脂及該第2樹脂包含充填物,且該第1樹脂包含的充填物的量少於該第2樹脂包含的充填物的量。
  18. 根據申請專利範圍第17項之半導體元件用基板的製造方法,其中, 該樹脂部包括在金屬箔或支承膜上依序疊層而成的半硬化狀態的該第2樹脂及該第1樹脂。
  19. 根據申請專利範圍第17或第18項之半導體元件用基板的製造方法,其中, 在形成該端子部的工序中,與該端子部一同形成半導體元件載置部, 在該半導體元件載置部的外周部的另一面側形成該凹部被分離的第1切口部的同時,在該端子部的該半導體元件載置部的外周部側的端部的該第2面側形成該凹部被分離的第2切口部。
  20. 根據申請專利範圍第19項之半導體元件用基板的製造方法,還包括: 準備具有第3樹脂及第4樹脂的多層構造的另一樹脂部,將該另一樹脂部配置成該第3樹脂與該半導體元件載置部的一個面及該端子部的該第1面相對,並將該第3樹脂粘貼在該半導體元件載置部的一個面及該端子部的該第1面,同時由該另一樹脂部添埋樹脂部上的未形成該半導體元件載置部及該端子部的區域的工序;及 除去形成在比該半導體元件載置部的該一個面及該端子部的該第1個面更為上側位置的該另一樹脂部,以使該半導體元件載置部的該一個面及該端子部的該第1面露出的工序。
  21. 根據申請專利範圍第19或第20項之半導體元件用基板的製造方法,還包括, 在形成該半導體元件載置部及該端子部的工序之後,除去形成在比該半導體元件載置部的該另一面及該端子部的該第2面更為下側位置的該樹脂部,使該半導體元件載置部的該另一面及該端子部的該第2面露出的工序。
  22. 一種半導體裝置的製造方法,其包括: 採用申請專利範圍第17至21項中的任一項之半導體元件用基板的製造方法,製作半導體元件用基板的工序; 在該半導體元件用基板的一個面上載置半導體元件的工序; 在該半導體元件用基板的該一個面上,形成用於封裝該半導體元件的封裝樹脂的工序;及 除去形成在比該端子部的該第2面更為下側位置的該樹脂部,使該端子部的該第2面露出的工序。
TW107132390A 2017-09-20 2018-09-14 半導體元件用基板及其製造方法、半導體裝置及其製造方法 TWI801417B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017180608A JP6964477B2 (ja) 2017-09-20 2017-09-20 半導体素子用基板及びその製造方法、半導体装置及びその製造方法
JP2017-180608 2017-09-20

Publications (2)

Publication Number Publication Date
TW201916293A true TW201916293A (zh) 2019-04-16
TWI801417B TWI801417B (zh) 2023-05-11

Family

ID=65720563

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107132390A TWI801417B (zh) 2017-09-20 2018-09-14 半導體元件用基板及其製造方法、半導體裝置及其製造方法

Country Status (3)

Country Link
US (1) US10943857B2 (zh)
JP (1) JP6964477B2 (zh)
TW (1) TWI801417B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI767145B (zh) * 2019-05-31 2022-06-11 日商青井電子股份有限公司 半導體裝置及半導體裝置之製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7468056B2 (ja) 2020-03-26 2024-04-16 大日本印刷株式会社 リードフレーム及びその製造方法、並びに半導体装置及びその製造方法
JP7467214B2 (ja) * 2020-04-22 2024-04-15 新光電気工業株式会社 配線基板、電子装置及び配線基板の製造方法
KR102531701B1 (ko) * 2021-06-21 2023-05-12 해성디에스 주식회사 프리 몰드 기판 및 프리 몰드 기판의 제조 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001203313A (ja) * 1999-11-09 2001-07-27 Matsushita Electric Ind Co Ltd 熱伝導基板およびその製造方法
JP2002026198A (ja) * 2000-07-04 2002-01-25 Nec Corp 半導体装置及びその製造方法
JP3683179B2 (ja) * 2000-12-26 2005-08-17 松下電器産業株式会社 半導体装置及びその製造方法
JP3696820B2 (ja) * 2001-10-10 2005-09-21 新光電気工業株式会社 リードフレーム及びその製造方法
JP2004071801A (ja) * 2002-08-06 2004-03-04 Shinko Electric Ind Co Ltd リードフレーム及びその製造方法
JP4390541B2 (ja) * 2003-02-03 2009-12-24 Necエレクトロニクス株式会社 半導体装置及びその製造方法
JP5526575B2 (ja) 2009-03-30 2014-06-18 凸版印刷株式会社 半導体素子用基板の製造方法および半導体装置
JP5250524B2 (ja) * 2009-10-14 2013-07-31 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP5813335B2 (ja) * 2011-02-08 2015-11-17 新光電気工業株式会社 リードフレーム、半導体装置、リードフレームの製造方法及び半導体装置の製造方法
JP2015008261A (ja) * 2013-05-28 2015-01-15 京セラサーキットソリューションズ株式会社 配線基板およびその製造方法
JP6392654B2 (ja) * 2014-02-04 2018-09-19 エイブリック株式会社 光センサ装置
US10546808B2 (en) * 2014-03-07 2020-01-28 Bridge Semiconductor Corp. Methods of making wiring substrate for stackable semiconductor assembly and making stackable semiconductor assembly
KR101706470B1 (ko) * 2015-09-08 2017-02-14 앰코 테크놀로지 코리아 주식회사 표면 마감층을 갖는 반도체 디바이스 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI767145B (zh) * 2019-05-31 2022-06-11 日商青井電子股份有限公司 半導體裝置及半導體裝置之製造方法

Also Published As

Publication number Publication date
US20190088578A1 (en) 2019-03-21
TWI801417B (zh) 2023-05-11
JP2019057590A (ja) 2019-04-11
US10943857B2 (en) 2021-03-09
JP6964477B2 (ja) 2021-11-10

Similar Documents

Publication Publication Date Title
US11289346B2 (en) Method for fabricating electronic package
US9040361B2 (en) Chip scale package with electronic component received in encapsulant, and fabrication method thereof
TW579581B (en) Semiconductor device with chip separated from substrate and its manufacturing method
US7138706B2 (en) Semiconductor device and method for manufacturing the same
TW201711144A (zh) 具有可路由囊封的傳導基板的半導體封裝及方法
TWI801417B (zh) 半導體元件用基板及其製造方法、半導體裝置及其製造方法
JP2004095836A (ja) 半導体装置およびその製造方法
JP5112275B2 (ja) 半導体装置及び半導体装置の製造方法
US8716861B2 (en) Semiconductor package having electrical connecting structures and fabrication method thereof
JP2004071998A (ja) 半導体装置およびその製造方法
KR100622514B1 (ko) 회로 장치의 제조 방법
JP2007088453A (ja) スタックダイパッケージを製造する方法
WO2003098687A1 (fr) Dispositif a semiconducteur et procede de fabrication
JP2010010301A (ja) 半導体装置及びその製造方法
JP2004119728A (ja) 回路装置の製造方法
JP2010263080A (ja) 半導体装置
JP2010010174A (ja) 半導体装置の製造方法
JP2004119727A (ja) 回路装置の製造方法
US20120133053A1 (en) Surface mount semiconductor device
TWI643305B (zh) 封裝結構及其製造方法
JP2002093982A (ja) 半導体装置及びその製造方法
JP4724988B2 (ja) マルチチップモジュール作製用の疑似ウエハを作製する方法
JP2004006670A (ja) スペーサ付き半導体ウェハ及びその製造方法、半導体装置及びその製造方法、回路基板並びに電子機器
JP4337859B2 (ja) 半導体装置
JP2002231856A (ja) 半導体装置及びその製造方法