JP2021536678A - ３ｄ−ｉｃ及び構成可能ａｓｉｃのためのナノ加工技術及び設計技術 - Google Patents

Abstract

本技術の各種の実施形態は、ナノ精密ピックアンドプレースアセンブリによって可能にされる、超高密度ヘテロジニアス・インテグレーションを提供する。例えば、いくつかの実施形態は、プレハブブロック（ＰＦＢ）を用いたモジュールアセンブリ技術の統合を提供する。これらのＰＦＢは、一又は複数のソースウエハ上に生成できる。次に、ピックアンドプレース技術を用いて、ＰＦＢを目的地のウエハ上に選択的に配置でき、それによって、ナノスケール整列３Ｄ積層集積回路（Ｎ３ＳＩ）及びマイクロスケールモジュラーアセンブルＡＳＩＣ（Ｍ２Ａ２）を効率的に作ることができる。いくつかの実施形態は、ピックアンドプレースアセンブリを用いて、２６×３３ｍｍの標準的なフォトリソグラフィ照射野サイズよりも任意に大きい半導体デバイスを構築するためのシステム及び技術を含む。【選択図】図１

Description

（関連出願の相互参照）
本出願は、あらゆる目的のために全体が参照により本明細書に組み込まれる、２０１８年９月６日に出願された米国仮特許出願第６２／７２７，８８６号と、２０１９年８月８日に出願された米国仮特許出願第６２／８８４，５２４号との優先権を主張する。

（技術分野）
本発明の各種の実施形態は、概して、集積回路のナノ加工及び設計に関する。より詳細には、本技術のいくつかの実施形態は、高度な半導体デバイスのためのナノスケール整列３Ｄ積層集積回路（Ｎ３−ＳＩ）及びマイクロスケールモジュール組み立てＡＳＩＣ（Ｍ２Ａ２）技術に関する。

ほんの７０年前、安価で普遍的に利用可能な高性能コンピュータは夢物語と考えられていたであろう。迅速且つ一貫したトランジスタスケーリングは、今日の、費用効果が高く高性能なコンピューティング装置の主な理由である。過去５０年の大部分において、トランジスタのスケーリングは、それを法則（ムーアの法則）に体系化するのに十分なほど一貫している。しかしながら、スケーリングにおける将来の進歩は、いくつかの困難な課題に直面しており、最近の課題は、経済的に実行可能な方法でフォトリソグラフィを用いて２０ｎｍ未満(ハーフピッチ）フィーチャをパターニングすることに関連する。

今日、個々のトランジスタは２０ｎｍ未満のスケールで日常的に作られているが、底部の空間が急速に縮小していることはますます明らかである。計算の進歩は、もはや、トランジスタの従来のスケーリングを介した性能の改善には依存できない。物理的課題、物質的課題、発電−熱的課題、技術的課題、経済的課題等を含むいくつかの課題がある。

物理的課題は、例えば、トランジスタがより小さいトンネリングになり、漏れ電流が信号電流の一部分として増加してＣＭＯＳデバイスの性能や機能性に悪影響を与えるにつれて生じる。物質的課題は、現在使用されている誘電体や配線材料を用いても信頼性のある絶縁性や伝導性を提供できなくなり、フィーチャサイズが縮小するにつれて生じる。発電−熱的課題は、トランジスタ供給電圧がトランジスタのサイズほど急速にスケーリングしないことで生じる。よって、トランジスタの電力密度は増加している。これは、電力消費技術に問題を提起する。技術課題の例には、１９３ｎｍの浸漬ツール、又は問題のあるＥＵＶ露光ツールへのスイッチを用いた複雑な多重パターニングを必要とする、２０ｎｍ未満のフィーチャのパターニングが含まれるが、これに限定されない。

これらの因子の各々は、機能性や性能を相応に増大させることなく、製造コストや試験コストを著しく増大させる。これは、半導体製造業者の利益を減少させ、最終的には積極的なスケーリングに対するインセンティブを減少させる。

集積回路のナノ加工及び設計のためのシステム及び方法を説明する。より詳細には、本技術のいくつかの実施形態は、高度な半導体デバイスのためのナノスケール整列３Ｄ積層集積回路（Ｎ３−ＳＩ）及びマイクロスケールモジュール組み立てＡＳＩＣ（Ｍ２Ａ２）技術に関する。いくつかの実施形態は、所望サイズ（例えば９００ｍｍ^２）よりも大きいダイサイズを有する半導体デバイスを加工する方法を提供する。この方法は、多数のプレハブブロック（ＰＦＢ）にパーティション分割された高解像度回路素子を含む第１のタイプのソースウエハを提供することを含んでよい。いくつかの実施形態では、各ＰＦＢのサイズは最大でも９００ｍｍ^２である。第２のタイプのソースウエハが設けられてもよい。第２のタイプのソースウエハは、多数のＰＦＢにパーティション分割された低解像度回路素子を含んでよい。

いくつかの実施形態では、第２のタイプのソースウエハ上の各ＰＦＢの大きさは、最大でも１５００ｍｍ^２であってよい。製品基板上に前記第１のタイプのソースウエハからのＰＦＢが組み立てられ、続いて、前に組み立てられたＰＦＢ上に前記第２のタイプのソースウエハからのＰＦＢが組み立てられてよい。そうして、完全に組み立てられた高解像度ＰＦＢ及び低解像度ＰＦＢのグループは、モノリシックに構築されたＳｏＣと機能的に同等であってよいが、９００ｍｍ^２よりも任意にサイズが大きくてもよい。いくつかの実施形態では、前記高解像度ＰＦＢと前記低解像度ＰＦＢとの間のオーバーレイ精度は、１００ｎｍ、５０ｎｍ、２５ｎｍ又は他の解像度よりも良好であってよい。

各種の実施形態によれば、第１のタイプのソースウエハ及び／又は第２のタイプのソースウエハは、複数種類のＰＦＢを有する。いくつかの実施形態では、ＰＦＢは、１０μｍ未満の厚さ、１μｍ未満の厚さ、１００ｎｍ未満の厚さ又はそれよりも小さくてよい。いくつかの実施形態では、低解像度ＰＦＢは、金属層のみを含んでよく、カスタム金属ダイ（ＣＭＤ）と称される。いくつかの実施形態では、スーパーストレートアセンブリは、第１及び第２のソースウエハからＰＦＢをピックアンドプレースするために使用できる。スーパーストレートアセンブリは、一又は複数の、接続又は非接続サブスーパーストレートを有してよい。いくつかの実施形態では、オーバーレイ制御アーキテクチャは、ＰＦＢの歪みをナノメートルスケールに制御するために使用できる。スーパーストレートアセンブリ及び／又はサブスーパーストレートは、犠牲層エッチャントがイン・サイチュ(in-situ)でＰＦＢテザーをエッチングするためのルーティングを有してもよい。スーパーストレートアセンブリ及び／又はサブスーパーストレートは、真空ピックアップのための空気流ルーティングを有してよい。

いくつかの実施形態では、ピックアンドプレースアセンブリは、ウエハ厚さであるＰＦＢで実装されてよい。例えば、ピックアンドプレースアセンブリは、透明で熱機械的に安定な基板を提供し、接着剤を用いてＰＦＢを含むソースウエハを透明で熱機械的に安定な基板に取り付け、ソースウエハをＰＦＢへダイシングし、ナノ精密ピックアンドプレースアセンブリプロセスを用いて、透明で熱機械的に安定な基板から製品基板上へのＰＦＢのピックアンドプレースをするように、構成されてよい。

いくつかの実施形態は、アセンブリに対して良好な既知のＰＦＢを識別するためにソースウエハ上のＰＦＢを試験してよい。例えば、いくつかの実施形態では、試験は、機能性検査及び論理接続性検査によって良好な既知のＰＦＢを決定してよい。これは、例えば、第１のタイプのソースウエハ及び第２のタイプのソースウエハ上のＰＦＢの内側、周辺又は外側の領域を利用して実行してよい。ＰＦＢ全体の良さは、ＰＦＢの選択部分を試験して、統計モデルを用いて外挿することによって推測されてよい。

いくつかの実施形態は、半導体デバイスの製造中にハードウェアのセキュリティを保証する方法を提供する。いくつかの実施形態では、多数のプレハブブロック（ＰＦＢ）にパーティション分割された高解像度回路素子を含む第１のタイプのソースウエハが提供されてよい。第１のタイプのソースウエハは、一又は複数の信頼済み又は未信頼の設備で加工されてよい。いくつかの実施形態は、多数のＰＦＢにパーティション分割された低解像度回路素子を含む第２のタイプのソースウエハを使用してよい。第２のタイプのソースウエハは、一又は複数の信頼済み又は未信頼の設備で加工されてよい。製品基板上に第１のタイプのソースウエハからのＰＦＢが組み立てられてよい。続いて、前に組み立てられたＰＦＢ上に第２のタイプのソースウエハからのＰＦＢが組み立てられてよい。これにより、モノリシックに構築されたＳｏＣと機能的に同等である、完全に組み立てられた高解像度ＰＦＢ及び低解像度ＰＦＢのグループが作られてよい。いくつかの実施形態では、上記組み立ては、信頼済みの設備で実行されてよい。

いくつかの実施形態は、半導体デバイスを加工する方法を含む。一又は複数のソースウエハが提供されてよい。ソースウエハは、プレハブブロック（ＰＦＢ）のグリッドと、一又は複数のソースウエハのバルクからＰＦＢをはずすするためにエッチング除去されてよい犠牲層を有していてよい。テザーエッチングを適用してＰＦＢの下にテザーが作られてよい。単一のソースウエハ上の全てのＰＦＢをＰＦＢチャックに解放するテザーを溶解するためにエッチャントが用いられてよい。ＰＦＢの一又は複数が、ＰＦＢチャックから個別にピックされてよく、そして、ナノ精密アライメント技術を用いて、製品ウエハ上にプレースされてよい。ＰＦＢが製品ウエハに接合されてよい。

いくつかの実施形態では、ソースウエハが提供されてよい。このソースウエハは、プレハブブロック（ＰＦＢ）のグリッドと、当該ソースウエハのバルクからＰＦＢを解放するためにエッチング除去されてよい犠牲層とを有する。犠牲層を有するソースウエハは、例えばエピタキシャル成長プロセスを用いて成長させられた、異なるドーピングレベル及び／又はタイプの二層以上の層を有する基板から構成されてよい。ＰＦＢの下にテザーを作るためにテザーエッチングが適用されてよい。単一ソースウエハ上の全てのＰＦＢをＰＦＢチャックに解放するテザーを溶解するためにエッチャントが用いられてよい。ＰＦＢの一又は複数が、ＰＦＢチャックから個別にピックされてよく、そして、ナノ精密アライメント技術を用いて、製品ウエハ上にプレースされてよい。ＰＦＢが製品ウエハに接合されてよい。

いくつかの実施形態では、プレハブブロック（ＰＦＢ）のグリッドを有するソースウエハが使用されてよい。いくつかの実施形態では、ソースウエハは犠牲層を有さず、ソースウエハ内に埋め込み犠牲層を作るために、ポロシティラペリングフィールド(porosity repelling field)と共にポロシティ作成プロセスが適用されてよい。ＰＦＢの下の埋め込み犠牲層内にテザーを作るためにテザーエッチングが適用されてよい。単一のソースウエハ上の全てのＰＦＢをＰＦＢチャックに解放するテザーを溶解するためにエッチャントが用いられてよい。ＰＦＢの一又は複数が、ＰＦＢチャックから個別にピックされてよく、そして、ナノ精密アライメント技術を用いて、製品ウエハ上にプレースされてよい。ＰＦＢが製品ウエハに接合されてよい。

いくつかの実施形態では、プレハブブロック（ＰＦＢ）のグリッドを有する複数のソースウエハの第１のセットと、カスタム金属ダイ（ＣＭＤ）のグリッドを夫々有する複数のソースウエハの第２のセットとを用いて、半導体デバイスが加工されてよい。複数のソースウエハの第１のセットからのＰＦＢの上部に、第２のセットからのＣＭＤが組み立てられてよい。そうして、複数のソースウエハの第１のセットは、製品ウエハとして機能してよい。

いくつかの実施形態では、プレハブブロック（ＰＦＢ）のグリッドを含む一又は複数のソースウエハが提供又は作成されてよい。そして、製品ウエハ上にＰＦＢが二層以上の層で組み立てられてよい。いくつかの実施形態では、第２、第３又はそれ以降の層のＰＦＢは、金属構造のみを含む。

本技術の実施形態は、一又は複数のプロセッサに、本明細書に記載の方法、方法の変形、及びその他の動作を実行させるための命令セットを含むコンピュータ可読記憶媒体も含む。

いくつかの実施形態は、半導体デバイスを加工するシステムを提供する。該システムは、エッチングチャンバ、ナノ精密ピックアンドプレースアセンブリユニット、記憶ユニット、移送アーム及び／又は他の構成要素（例えば、処理・試験ユニット等）を含んでよい。記憶ユニットは、複数のソースウエハ及び製品ウエハを内部に記憶していてよい。いくつかの実施形態では、複数のソースウエハは、夫々が異なるプレハブブロックを有する第１のタイプのソースウエハ及び第２のタイプのソースウエハを含んでよい。移送アームは、ソースウエハの一又は複数を、テザーエッチングを適用するエッチングチャンバに、移送するように構成されてよい。また移送アームは、テザーエッチングの完了時に、一又は複数のソースウエハをエッチングチャンバからナノ精密ピックアンドプレースアセンブリユニットに移送するようにも構成されてよい。ナノ精密ピックアンドプレースアセンブリユニットは、一又は複数のソースウエハから製品基板にプレハブブロック（ＰＦＢ）を組み立ててよい。いくつかの実施形態では、システムはミニマルファブの一部であってよい。ミニマルファブは、複数のソースウエハ内の既知の良好なダイを試験するための一又は複数の試験ユニット、及び／又は、複数のソースウエハの上面を研磨するための一又は複数の化学機械研磨（ＣＭＰ）ユニットを更に含んでよい。

複数の実施態様を開示しているが、本発明の更なる他の実施態様は、本発明の例示的な実施態様を示して説明する以下の詳細な説明から当業者には明らかとなるだろう。後に理解されるように、本発明は、全てが本発明の範囲から逸脱することなく、各種の態様で変更可能である。従って、図面及び詳細な説明は、事実上の例示であると見なされ、制限的ではない。

本技術の実施形態について、添付の図面を用いて記載及び説明する。

本技術の各種の実施形態で使用されてよい３Ｄ−ＩＣを組み立てるためのピックアンドプレースシーケンスの一例を示す図である。 本技術のいくつかの実施形態において使用されてよいマイクロスケールモジュール組み立てＡＳＩＣ（Ｍ２Ａ２）のためのピックアンドプレースシーケンスの一例を示す図である。 本技術の一又は複数の実施形態で使用されるナノインプリントリソグラフィ及びピックアンドプレースアセンブリにおける単位ステップ間の類似性を示す図である。 本技術の各種の実施形態で使用されてよいピックアンドプレースステッパの一例を示す図である。 図５Ａは、本技術の各種の実施形態に係る、ソースウエハ及び製品ウエハの両方が同じキャリッジ上にある単一ステージを有するウエハステージ構成の一例を示す図である。図５Ｂは、本技術のいくつかの実施形態に係る、複数のＴ字構成ステージを有するウエハステージ構成の一例を示す図である。 本技術のいくつかの実施形態で使用されてよい熱作動ウエハチャックの一例である。 本技術の一又は複数の実施形態で使用されてよいトポグラフィ制御熱作動ウエハチャックの一例である。 本技術の各種の実施形態で使用されてよい２Ｄダイピックアップ用のＮＩＬテンプレートに基づくスーパーストレートの一例である。 本技術のいくつかの実施形態で使用されてよいＰＦＢピックアップ用のＮＩＬテンプレートに基づくスーパーストレートの一例である。 本技術の一又は複数の実施形態で使用されてよい超並列スーパーストレート設計の一例である。 本技術の各種の実施形態で使用されてよいマルチゾーンスーパーストレートチャックの一例である。 本技術のいくつかの実施形態で使用されてよいピックアンドプレース用のノンシリコンソースウエハの一例である。 本技術の一又は複数の実施形態に係る、各ウエハフィールド内に全てのＰＦＢを含むソースウエハの一例を示す図である。 本技術の各種の実施形態に係る、ＳＯＩウエハ上に加工されたＣＭＤのアセンブリのためのシーケンスの一例である。 本技術のいくつかの実施形態に係る、Ｓｉウエハ上に加工されたＣＭＤのアセンブリのためのシーケンスの一例である。 本技術の一又は複数の実施形態に係る、通常のＳｉウエハ上のＰＦＢ／２Ｄダイ／ＣＭＤのピックアンドプレースアセンブリのためのシーケンスの一例である。 本技術の各種の実施形態で使用されてよい熱伝導率を改善するためのマイクロスケールピンホールを有するキャリア基板の概略図の一例である。 本技術のいくつかの実施形態に係る、ロールツーロールキャリア基板上における、通常のＳｉウエハ上のＰＦＢ／２Ｄダイ／ＣＭＤのピックアンドプレースアセンブリのためのシーケンスの一例である。 本技術の一又は複数の実施形態に係る、スーパーサイズのＦＰＧＡを製造（設計及び編成）するシーケンスの一例である。 本技術の各種の実施形態に係る、スーパーサイズのＡＳＩＣを製造（設計及び編成）するシーケンスの一例である。 本技術のいくつかの実施形態で使用されてよいドメイン固有ＳｏＣのためのメモリＰＦＢの一例である。 本技術の一又は複数の実施形態で使用されてよいドメイン固有ＳｏＣのためのデジタル論理ＰＦＢの一例である。 本技術の各種の実施形態で使用されてよいドメイン固有ＳｏＣのための混合信号ＰＦＢの一例である。 本技術のいくつかの実施形態に係る、ドメイン固有ＳｏＣを実現するために、ＰＦＢ、ＦＰＧＡ、ＡＳＩＣ及び他のブロックを編成するシーケンスの一例である。 本技術の一又は複数の実施形態に係る、ドメイン固有ＳｏＣを実現するために、編成ＰＦＢ／他の構成要素−ＳｏＣ上にＣＭＤを組み立てるシーケンスの一例である。 本技術の各種の実施形態に係る、論理ＰＦＢに基づくＳｏＣのためのＭ２Ａ２−ＥＤＡフローの一例である。 本技術のいくつかの実施形態に係る、ＰＦＢ設計アルゴリズムの概要の一例である。 本技術の一又は複数の実施形態で使用されてよいＰＦＢ設計アルゴリズムにおける非類似度コスト分析の一例を示す図である。 本技術の一又は複数の実施形態で使用されてよいＰＦＢ設計アルゴリズムにおける非類似度コスト分析の一例を示す図である。 本技術の一又は複数の実施形態で使用されてよいＰＦＢ設計アルゴリズムにおける非類似度コスト分析の一例を示す図である。 本技術の一又は複数の実施形態で使用されてよいＰＦＢ設計アルゴリズムにおける非類似度コスト分析の一例を示す図である。 本技術の各種の実施形態で使用されてよいＰＦＢ設計アルゴリズムにおいて最終ＰＦＢを作るためのＫ平均クラスタリングの一例である。 本技術のいくつかの実施形態で使用されてよいＰＦＢ編成アルゴリズムの概要の一例である。 本技術の一又は複数の実施形態に係る、最終ＳｏＣを実現するために、編成ＰＦＢ−ＳｏＣを用いてＣＭＤを組み立てる例である。 本技術の各種の実施形態に係る、最終ＳｏＣを実現するためのＰＦＢ編成ＳｏＣのナッケンド処理の一例である。 本技術の各種の実施形態に係る、ＡＳＩＣ及びＭ２Ａ２に基づく模範フロアプランの一例である。 本技術のいくつかの実施形態に係る、ＡＳＩＣ及びＭ２Ａ２に基づく模範フロアプランの一例である。 本技術の一又は複数の実施形態で使用されてよいＭ２Ａ２に基づくＳｏＣの試験方法の一例である。 本技術の各種の実施形態で使用されてよいＭ２Ａ２に基づく設計におけるＰＦＢ、ＣＭＤ、及び最終レベルＳｏＣのための試験論理の例を示す図である。 本技術の各種の実施形態で使用されてよいＭ２Ａ２に基づく設計におけるＰＦＢ、ＣＭＤ、及び最終レベルＳｏＣのための試験論理の例を示す図である。 本技術の各種の実施形態で使用されてよいＭ２Ａ２に基づく設計におけるＰＦＢ、ＣＭＤ、及び最終レベルＳｏＣのための試験論理の例を示す図である。 本技術の各種の実施形態で使用されてよいＭ２Ａ２に基づく設計におけるＰＦＢ、ＣＭＤ、及び最終レベルＳｏＣのための試験論理の例を示す図である。 本技術の各種の実施形態で使用されてよいＭ２Ａ２に基づく設計におけるＰＦＢ、ＣＭＤ、及び最終レベルＳｏＣのための試験論理の例を示す図である。 本技術のいくつかの実施形態で使用されてよいスプリット加工アプローチを示す図である。 本技術の一又は複数の実施形態に係る、Ｎ−ＭＡＰを用いたスプリットファブ（ＳＤＳＦ）を示す図である。 本技術の各種の実施形態で使用されてよいＪ−ＦＩＬの線に沿ってモデル化された真空に基づくピックアンドプレースアセンブリ処理の一例を示すブロック図である。 本技術のいくつかの実施形態に係る、アクセスホール形成及びカプセル化層コーティングを示す図である。 本技術の一又は複数の実施形態に係る、エーテルを残す犠牲層の時限エッチングの一例を示す図である。 本技術の各種の実施形態に係る、ソースウエハからピックアップされるＰＦＢの一例を示す図である。 本技術のいくつかの実施形態に係る、デフォルトアセンブリ構成におけるカプセル化層除去のためのプロセスシーケンスの一例である。 本技術の一又は複数の実施形態に係る、ダイバイダイ（ｄｉｅ−ｂｙ−ｄｉｅ）ピックアップスーパーストレートを用いた製品ウエハへのピックアンドプレースの一例である。 本技術の各種の実施形態に係る、ＰＦＢ金属接点が製品ウエハからの面アレイに接するアセンブリ構成２のためのプロセスシーケンスの一例である。 ソースウエハからのピックアップ中に、ギャップ圧が大気圧よりもかなり大きいシナリオの一例を示す図である。 本技術の一又は複数の実施形態に係る、ソースウエハからのピックアップ中におけるＰＦＢのスナップショットを示す図である。 本技術のいくつかの実施形態で使用されてよいスーパーストレートピンの孔を示す図である。 本技術の各種の実施形態における、製品ウエハ上に配置される前のＰＦＢのスナップショットを示す。 本技術の各種の実施形態における、ＰＦＢピックアップのＤＳＭＣシミュレーションのためのドメインを示す図である。 本技術のいくつかの実施形態に係る、吸引確保ピックアッププランの導出に使用されてよい動作セットの一例を示すフローチャートである。 本技術の各種の実施形態における、圧力のＤＳＭＣシミュレーションの一例を示す図である。 本技術の各種の実施形態における、平均ギャップ圧の変化の一例を示すプロットである。 本技術の各種の実施形態における、ソースウエハからの２Ｄダイピックアップのための吸引確保モーションプランの一例のプロットである。 本技術のいくつかの実施形態で使用されてよい配置時間推定値を導出するための動作セットの一例を示すフローチャートである。 本技術の一又は複数の実施形態における、ＰＦＢ配置のための平均ギャップ圧の変化の一例を示すプロットである。 本技術の各種の実施形態に係る、バルクシリコン内に埋め込み犠牲層を作るためのプロセスフローの一例である。 本技術のいくつかの実施形態に係る、バルクシリコン内に埋め込み犠牲層を作るためのプロセスフローの一例である。 薄膜クロム層でコーティングされたシリコンにおけるポロシティラペリングを示す図である。 本技術の各種の実施形態で使用されてよいポロシティ作成のための光電気化学エッチャーを示す図である。 本技術の各種の実施形態に係る、剛性計算用エアベアリングの一例を示す図である。 １０倍減少するエアベアリングギャップの一例を示す図である。 個別のマイクロバルブ層及びピン層を示すＰＦＢチャックの一例を示す図である。 本技術の各種の実施形態に係る、Ｎ−ＭＡＰを用いたスーパーリソグラフィダイの一例を示す図である。 本技術のいくつかの実施形態で使用されてよいミニマルファブの各種の構成要素を示すブロック図である。 本技術のいくつかの実施形態で使用されてよいコンピュータシステムの一例である。

これらの図面は必ずしも一定の縮尺で描かれているわけではない。同様に、本技術の実施形態のいくつかを説明する目的で、いくつかの構成要素及び／又は動作を異なるブロックに分離するか、又は単一のブロックに組み合わせてよい。更に、本技術は各種の変更形態及び代替形態を受けることができるが、特定の実施形態について例として図面に示し、以下で詳細に説明する。しかしながら、その意図は、記載された特定の実施形態に本技術を限定するものではない。それどころか、本技術は、添付の特許請求の範囲によって定義される技術の範囲内にある変更物、等価物、及び代替物の全てを包含することが意図される。

本発明の各種の実施形態は、概して、集積回路のナノ加工及び設計に関する。より詳細には、本技術のいくつかの実施形態は、高度な半導体デバイスのためのナノスケール整列３Ｄ積層集積回路（Ｎ３−ＳＩ）及びマイクロスケールモジュール組み立てＡＳＩＣ（Ｍ２Ａ２）技術に関する。半導体デバイス用の従来の集積アーキテクチャは、高品質シリコン上に加工された単一のトランジスタ層と、階層的な方法でトランジスタを接続する多数の導電線層とからなる。先に加工された層の上部に高品質結晶シリコンが成長することに関連する課題のため、素子は、ヘテロジニアス・インテグレーションされたトランジスタ層のいくつかのスタックの代わりに、このようなアーキテクチャ、即ち、単一に高密度に詰められたトランジスタ層に歴史的に限定されてきた。

しかしながら、スケーリングの課題は、ついにヘテロジニアス・インテグレーションスキームに向けて業界を押し進めている。パッケージ及び接合パッドレベルの集積から、個々のトランジスタのレベルでの逐次的なモノリシック集積まで、一連の方法が探索されている。本技術の各種の実施形態は、ナノ精密ピックアンドプレースアセンブリによって可能にされる、超高密度ヘテロジニアス・インテグレーションを提供する。例えば、いくつかの実施形態は、プレハブブロック（ＰＦＢ）を用いたモジュールアセンブリ技術の統合を提供する。これらのＰＦＢは、一又は複数のソースウエハ上に作成できる。次に、ピックアンドプレース技術を用いて、ＰＦＢを目的地のウエハ上に選択的に配置でき、それによって、Ｎ３ＳＩ及びＭ２Ａ２を効率的に作ることができる。いくつかの実施形態は、ピックアンドプレースアセンブリを用いて、２６×３３ｍｍの標準的なフォトリソグラフィ照射野サイズよりも任意に大きい半導体デバイスを構築するためのシステム及び技術を含む。

スケーリングは半導体産業にとって中心的な問題であるが、ここで探求される方法を用いて対処することもできる他の問題がある。ハードウェアセキュリティはこのような問題の１つである。デバイスが初期設計から大規模な加工製造及び配備に移行するためには、多くの組織及び州境を越えて機密知的財産を共有することが必要である。関連する情報により、サプライチェーン内の未信頼のメンバーは、潜在的に、オリジナル設計を偽造し、及び／又は、悪意のある構成要素をデバイスに挿入する可能性がある。

半導体産業は、知的財産権侵害のために年間４０億ドルまでの損失を被り、偽造ＩＣ（リサイクルＩＣ、リマークＩＣ、改ざんＩＣ、及び過剰生産ＩＣを含む）により年間１，６９０億ドルと推定される。本技術の各種の実施形態は、ハードウェアセキュリティ問題に対する解決策としてスプリット加工アプローチを提供する。これは、高度且つおそらく未信頼のファウンドリで回路の高解像度フロントエンド部分を加工することを含むことができ、低解像度の回路加工は、信頼済みの（おそらく局所又は社内の）が、あまり高度ではないファウンドリで行われる。従って、いくつかの実施形態は、デバイスの部品が未信頼の設備で加工される場合であっても、ハードウェアセキュリティが保証される半導体デバイスの製造を可能にする。

加えて、いくつかの実施形態は、上記の用途のための関連回路設計方法論を提供する。いくつかの実施形態は、ピックアンドプレースアセンブリのために、バルクシリコンソースウエハを埋め込み犠牲層を含むものに変換するシステム及び方法も含む。更に、ピックアンドプレースアセンブリ中にナノスケール空気流モデリングを介してナノ精密アセンブリを可能にする方法もある。半導体加工設備の概念、即ちミニマルファブは、従来の大規模ファブに比べて設置面積や資本要件はかなり小さいが、必ずしも半導体加工を専門としない事業体／企業によるカスタム半導体デバイス加工のための大規模ファブと併用できる。

本技術の各種の実施形態は、加工システム及び構成要素に対して広範囲の技術的効果、利点、及び／又は改善を提供する。例えば、各種の実施形態は、以下の技術的効果、利点、及び／又は改善のうちの一又は複数を含む。即ち、１）回路素子のナノメートル精密アセンブリを必要とする多数のアプリケーション（例えば、３Ｄ集積回路、スーパーリソグラフィフォームファクタを有するダイ、ハードウェアセキュリティ、及び高混合低容積ＡＳＩＣ等のアプリケーション）を可能にすること、２）バルクシリコンソースウエハ内に埋め込み犠牲層を作るための新規なプロセスを含む、様々な技術を利用することによって達成されるナノメートル精密アセンブリ、３）リソグラフィ精度を維持しながらソースウエハから回路素子をピックし、ナノメートル精密アセンブリを作るナノスケール空気流認識スーパーストレート設計の使用、４）製品ウエハ上への回路素子のナノ精密配置のためにモアレに基づくアライメント計測を更に利用して、様々な技術を利用することによって達成されるナノメートル精密アセンブリを作るインエア(in-air)オーバーレイ補正方法の統合、及び／又は、５）高混合低容量ＡＳＩＣのための新規な回路設計（ＥＤＡ）スキームである。いくつかの実施形態は、本明細書で論じられるような他の技術的効果、利点、及び／又は改善を含んでよい。

以下の説明では、説明の目的上、本技術の実施形態の完全な理解を提供するために、多数の特定の詳細が記載される。しかしながら、当業者には、本技術の実施形態が、これらの特定の詳細のいくつかがなくても実施されてよいことは明らかであろう。

本明細書で導入される技術は、専用ハードウェア（例えば、回路）として、ソフトウェア及び／又はファームウェアで適切にプログラムされたプログラマブル回路として、又は専用及びプログラマブル回路の組合せとして具現化できる。従って、実施形態は、プロセスを実行するようにコンピュータ（又は他の電子デバイス）をプログラムするために使用される命令を記憶した機械可読媒体を含んでよい。機械可読媒体は、フロッピーディスケット、光ディスク、コンパクトディスク読み取り専用メモリ（ＣＤ−ＲＯＭ）、光磁気ディスク、ＲＯＭ、ランダムアクセスメモリ（ＲＡＭ）、消去可能プログラマブル読み取り専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル読み取り専用メモリ（ＥＥＰＲＯＭ）、磁気又は光カード、フラッシュメモリ、或いは電子命令を記憶するのに適した他のタイプの媒体／機械可読媒体を含んでよいが、これらに限定されない。

「いくつかの実施形態では」、「いくつかの実施形態に係る」、「示す実施形態では」、「他の実施形態では」等の語句は、一般に、語句に続く特定の特性、構造、又は特徴が、本技術の少なくとも一の実装形態に含まれ、二以上の実装形態に含まれてよいことを意味する。更に、そのような語句は、必ずしも同じ実施形態又は異なる実施形態を指すものではない。

本技術の各種の実施形態は、ナノ精密ピックアンドプレースアセンブリ技術を用いて、３Ｄ−ＩＣ及びマイクロスケールモジュール組み立てＡＳＩＣ（Ｍ２Ａ２）を加工するためのシステム及び方法に関する。各種の実施形態に係る３Ｄ−ＩＣ及びＭ２Ａ２を組み立てるための一般的なピックアンドプレースシーケンスについて、それぞれ図１及び図２に示す。

図１は、本技術の各種の実施形態で使用されてよい３Ｄ−ＩＣを組み立てるためのピックアンドプレースシーケンスの一例を示す。図１に示すように、複数の異なるソースウエハ１１０Ａから１１０Ｎは、３Ｄ−ＩＣ１３０を作るためにピックアンドプレースプロセス１２０を用いて組み立てることができる様々な２Ｄダイを含むことができる。図１に示す３Ｄ−ＩＣプロセスの各種の実施形態は、アセンブリが表表（Ｆ２Ｆ）、表裏（Ｆ２Ｂ）、裏表（Ｂ２Ｆ）、又は裏裏（Ｂ２Ｂ）方式で起こり得るように構成されてよい。Ｂ２Ｆ、Ｆ２Ｂ及びＢ２Ｂ積層３Ｄ−ＩＣは、後に、例えばシリコン貫通ビア（ＴＳＶ）を用いて接続できる。Ｆ２Ｆ積層３Ｄ−ＩＣは、３Ｄ−ＩＣ１３０の拡大部分を示すコールアウト１４０に示すように、層間ビア（ＩＬＶ）を用いて接続できる。

図２は、本技術のいくつかの実施形態で使用されてよいマイクロスケールモジュール組み立てＡＳＩＣ（Ｍ２Ａ２）のためのピックアンドプレースシーケンス２００の一例を示す。図２に示す実施形態に示すように、それぞれが異なるプレハブブロック（ＰＦＢ）を含む複数のソースウエハ２１０Ａから２１０Ｎを含むことができる。各種の実施形態によれば、ソースウエハ２１０Ａから２１０Ｎは、犠牲層（例えば、埋め込み酸化物層）の上に複数のＰＦＢを含むことができる。これにてついて、ソースウエハ２１０Ｎの断面２１５に示す。

ピックアンドプレーススーパーストレートは、ピックアンドプレースプロセス２２０が、ソースウエハをピックアップし、一又は複数のＰＦＢをソースウエハから製品基板に移送してカスタマイズ組み立てＡＳＩＣ２３０を作ることを可能にする、プログラマブルピックアップ位置を有するように設計できる。ＡＳＩＣ２３０の一部２３５の拡大断面図を示すコールアウト２４０に見られるように、異なるＰＦＢ２５０を製品基板２６０上に所望の順序で並んで配置できる。

任意の一般的なピックアンドプレースアセンブリシーケンスについて、様々な中間ステップ中に誤差が生じてよいが、全て、最終的なオーバーレイ誤差に潜在的に寄与する。表Iに、これらの誤差源の概要を示す。

各種の実施形態は、上記のオーバーレイ誤差源を低減及び／又は解消するための様々な技術を提供する。後続のセクションで説明する前記オーバーレイ制御技術は、簡潔に、「オーバーレイ制御アーキテクチャ」と称することができる。特に明記しない限り、開示された方法は、本明細書で探求されるアプリケーションのいずれにも適用できる。

（Ｊ−ＦＩＬ ＳＴＥＰＰＥＲに基づくマシン設計）
本技術の各種の実施形態は、ナノインプリントリソグラフィステッパからの設計要素を統合する一般的なピックアンドプレースツールの新しい設計を提供する。図３は、一般的なピックアンドプレースアセンブリシーケンス３００とナノインプリントリソグラフィシーケンス３５０とを平行に並べて示す。例えば、ＮＩＬ／Ｊ−ＦＩＬは、ガラステンプレートを使用するが、本技術のいくつかの実施形態は、真空スーパーストレートを用いるピックアンドプレースステッパを組み込む。いくつかの実施形態では、ピックアンドプレースステッパは、本質的に、真空ラインを有するように改造されたＮＩＬテンプレートであってよい。ＮＩＬ／Ｊ−ＦＩＬは、ＵＶ硬化性レジストを使用する。本技術のいくつかの実施形態は、ＵＶ硬化性液体を使用できるピックアンドプレースステッパを組み込むことができる。これは、配合においてＵＶ硬化性レジストと同様であってよい。ＮＩＬ／Ｊ−ＦＩＬは、モアレに基づくオーバーレイ計測、及びＭＳＣＳに基づくオーバーレイ補正を使用する。ピックアンドプレースステッパにおけるオーバーレイ計測は、各種の実施形態において、モアレに基づく計測を用いて行うこともできる。ＮＩＬ／Ｊ−ＦＩＬは、ＵＶ曝露後に、硬化レジストを損傷しないように注意が払われる分離ステップを含む。本技術の各種の実施形態で使用されるピックアンドプレースステッパは、それらのソース基板から２Ｄダイをピックアップするために同様の制御分離を用いることができる。

図４は、ナノインプリントステッパの線に沿ってモデル化されたピックアンドプレースステッパ４００を示す。図４に示す実施形態では、ステッパ４００は、ｚヘッドアセンブリ４１０を含むことができる。ｚヘッドアセンブリ４１０は、次の特性、即ち、移動z軸、インラインオーバーレイ計測、スーパーストレートチャック、及び真空及びエッチャントのルーティングのうちの一又は複数を有してよい。ｚヘッドアセンブリ４１０は、花崗岩ベース４３０上の花崗岩ブリッジ４２０上に移動可能に搭載できる。ソースウエハ４４０及び製品ウエハ４５０は、ｚヘッドアセンブリ４１０上に位置するスーパーストレート４７０によるピックアンドプレースを可能にするウエハチャックアセンブリ４６０上で配置できる。いくつかの実施形態は、同じキャリッジ上に搭載されたソース基板及び製品基板の両方を含む動作状態４８０を含んでよい。

ステッパ４００の各種の実施形態は、一又は複数のウエハステージを有することができる。それらは、エアベアリングステージ、ローラベアリングステージ、又はナノメートル精度で平面運動を生成できるが、精度を失うことなく法線方向の力に耐えることができる任意の他の様々な／組み合わせのステージであってよい。図５Ａ及び図５Ｂは、いくつかの実施形態で使用されるウエハステージ構成の例を示す。図５Ａでは、ソースウエハ及び製品ウエハの両方が同じキャリッジ上にある単一のステージが示されている。図５Ａにおいて、ソースウエハ及び製品ウエハ５１０（及びチャックアセンブリ）は、シグナルステージキャリッジに含まれてよい。チャックアセンブリは、（Ｘ，Ｙ）自由度を共有できるが、独立したシータを有することが可能であり、より高次の作動を有してよい。単一ステージの場合、そのステージは、様々なソースウエハ及び製品ウエハを保持するために多数のチャックを有してよい（図５Ａ）。

図５Ｂは、複数のＴ字構成ステージを有する実施形態を示す。複数のＴ字構成では、ソースウエハ及び製品ウエハ５２０（及びチャックアセンブリ）は、「Ｔ」形状に配置できる（例えば、一番上の列には３つのチャックアセンブリを有し、その真下に単一のチャックアセンブリを配置）。これらの実施形態では、（Ｘ，Ｙ，シータ）自由度は、ウエハ５２０の各々について独立して制御できる。いくつかの実施形態では、付随的なより高次の自由度を独立して制御できる。従って、ステッパ４００は複数の独立移動ステージを有してよく、それぞれがそれ自身の単一チャック又は複数のチャックを備える（図５Ｂ）。

ウエハチャックは、その内部に熱アクチュエータユニット（加熱／冷却素子）を埋め込むことができる。このようなチャックの設計例を図６に示す。多数の熱アクチュエータを制御するために必要な追加の数の電気ワイヤ及び構成要素は、ステージワイヤ軌道を通る配線接続の数を減らすためのオンボードマルチプレクサと共に、ステージキャリッジ上のアセンブリ内に収容できる。熱アクチュエータは、チャックを所望の一定温度に維持するために使用されるだけでなく、熱プロファイルを意図的に変化させて加熱冷却素子６１０に示すような特定の歪みプロファイルを得るためにも使用されてよい。図６の下部のチャックの断面図では、加熱素子を分離するフィン６２０が見られる。あらゆる目的のために全体が参照により本明細書に組み込まれる次の参考文献は、そのような特性を説明している。Ajay, Paras, et al.「インプリントリソグラフィにおけるマルチフィールドサブ５ｎｍオーバーレイ」, Journal of Vacuum Science & Technology B, Nanotechnology and Microelectronics: Materials, Processing, Measurement, and Phenomena 34.6 (2016): 061605.
各種の実施形態によれば、ウエハチャックは、アルミナ及び透明ＳｉＣ等の透明材料（関連スペクトルにおいて）から作ることができ、底部からの計測及び接着剤−液体硬化を可能にする。図７は、本技術の一又は複数の実施形態で使用されてよいトポグラフィ制御熱作動ウエハチャックの一例である。図７に示す実施形態では、ウエハチャック７００は、ピックアンドプレースステップ中にウエハのトポグラフィを変化させるために、埋め込みzアクチュエータ（圧電、ボイスコイルベース等）のアレイを更に有してよい。図７において、底面図７１０を線ＡＡに沿った断面図７２０と共に示す。

ウエハチャック７００は、トポグラフィ制御素子７３０を含むことができる。断面図７２０に示すように、これらの素子のそれぞれは、熱アクチュエータ７４０と、薄い頂部７５０と、熱アクチュエータ７４０及び厚い底部７６０間に挟まれたトポグラフィ制御素子７３０とを含むことができる。従って、ウエハチャック７００は、ピン表面７７０に所望のトポグラフィを設定できる。例えば、いくつかの実施形態では、ウエハ上にパターン化されたチャープ状モアレアライメントマークを用いて、トポグラフィ誤差（並びに面内歪み）をインライン方式で検知できる。スーパーストレート−基板トポグラフィマッチングは、ピックアンドプレースアセンブリにおいて重要であり、ましてＮＩＬではなおさらである。なぜなら、ピックアップステップ中に、２Ｄダイ／ＰＦＢがスーパーストレートと異なるインスタンスで接触すると、スーパーストレート−基板トポグラフィが十分にマッチングされない場合と同様に、犠牲テザーの早期破損が起こる局所領域を作る可能性があり、オーバーレイ損失の可能性を増大させるからである。更に、配置ステップ中に、トポグラフィの不整合（又は、その事ならば他の原因）によるオーバーレイ誤差を補正するための液中アライメントの範囲が減少する。なぜなら、２Ｄダイ／ＰＦＢは、ＮＩＬテンプレートと比較して、かなり小さい面積にわたって、スーパーストレートに保持されるからである（これは、滑りに対する摩擦抵抗を減少させる）。上記の不測の事態を減らすために、各種の実施形態は、「インエア(in-air)」でトポグラフィとオーバーレイ誤差との両方を補正する。

（スーパーストレート設計）
本技術の各種の実施形態は、ＮＩＬ溶融シリカテンプレートに基づくスーパーストレートの設計を含む。図８は、本技術の各種の実施形態で使用されてよい２Ｄダイピックアップ用のＮＩＬテンプレートに基づくスーパーストレートの一例である。図９は、本技術のいくつかの実施形態で使用されてよいＰＦＢピックアップ用のＮＩＬテンプレートに基づくスーパーストレートの一例である。溶融シリカは熱膨張係数が低いため、ピックアンドプレースアセンブリ中に熱的に安定な基板として適している。それはまた、可視、ＵＶ及び近赤外スペクトルに対して透明であり、これは、計測及びレジスト／接着剤硬化中の光透過を可能にする。また、ＳｉＣやアルミナ等の他の硬質基板と比較して、機械加工が比較的容易である。ＮＩＬ用の溶融シリカテンプレートは、市販されている。特に明記しない限り、本開示では、２つの方法、即ち、気相ＨＦに基づくデタック及びテザー破壊に基づくデタックが主に探求される。しかしながら、本技術の他の実施形態は、異なる技術を用いてもよい。

スーパーストレートアセンブリは、単一のスーパーストレート又は複数の接続又は非接続サブスーパーストレートを有してよい。スーパーストレートの可能な設計上の選択肢の連続体において、１つの可能な漸近的ケースは、数千個の可能なピックされたＰＦＢのための、数千個の個々に作動可能なサブスーパーストレートを有するスーパーストレートアセンブリである。

図１０は、本技術の一又は複数の実施形態で使用されてよい超並列スーパーストレート設計１０００の一例である。図１０に示す実施形態に示すように、システムは、大域的z作動軸１０１０、熱アクチュエータ１０２０、スーパーストレートチャック１０３０（例えば、大域空気流及び／又はエッチャントルーティングを伴う）、超並列スーパーストレートアセンブリ１０４０、及び磁気アクチュエータ１０５０を含むことができる。いくつかの実施形態では、大域的z作動軸１０１０は、ボイスコイルアクチュエータ、ピエゾアクチュエータ等であってもよい。

いくつかの実施形態では、各サブスーパーストレート１０６０は、アクチュエータ１０８０（例えば、マイクロスケールの圧電素子）を用いて作動されてよい。大域的スーパーストレートアセンブリ１０４０及び／又はサブスーパーストレート１０６０は、スーパーストレートを一定温度に保つために、若しくは、例えばウエハ熱アクチュエータと関連して歪み制御用にスーパーストレートの温度を能動的に変化させるために、熱アクチュエータ１０２０を取り付けられてよい。スーパーストレートは、オーバーレイ補正用に制御された方法でスーパーストレートを歪ませるために、マグアクチュエータ１０５０セットアップを追加的に使用できる。各サブスーパーストレートアセンブリは、犠牲層エッチャントがイン・サイチュ(in-situ)でＰＦＢ／２Ｄダイテザーをエッチングするためのルーティング１０７０と、真空ピックアップのための空気流ルーティングを有してよい。

図１１は、本技術の各種の実施形態で使用されてよいマルチゾーンスーパーストレートチャック１１００の一例である。図１１に示すスーパーストレートチャックの実施形態は、複数のゾーン１１１０を有してよく、多層スーパーストレートアセンブリ１１３０内に空気流及びエッチャント経路１１２０の大域的ソースを提供する。いくつかの実施形態では、腐食性エッチャントからツールを保護するために、ガス経路は、テフロン（登録商標）、酸化アルミニウム、又は他の何らかの不活性材料でコーティングできる。更に、漏れや腐食からの更なる保護を確実にするために、大域空気流は、ツール内の重要な部分から離れて、廃棄口に向けることができる。更に、エアカーテンを確立することで、漏れたエッチャントの拡散を更に阻止できる。

イン・サイチュエッチングチャンバ内にガス状エッチャントを含むために、例えばテフロン製のＯリングを用いてチャンバを密封できる。気相ＨＦに基づくデタッチの意図は２Ｄダイをできるだけ迅速に分離することだけであり、エッチングの過渡速度の均一性ではないので、気相ＨＦエッチングは、スーパーストレート及びウエハチャック上の熱アクチュエータを用いて、及び／又はエッチングチャンバに入る前に気相ＨＦ自体を加熱して、高温で行うことができる。

溶融シリカで作られたスーパーストレート内のスーパーストレート真空孔は、コンピュータ数値制御（ＣＮＣ）機械加工、レーザ加工、又は様々な他の材料除去技術を用いて作ることができる。図８及び図９に示すピンは、緩衝酸化物エッチングや気相ＨＦエッチング等の化学エッチング技術を用いて作ることができる。

（異種材料アセンブリ）
本技術の各種の実施形態は、ピックアンドプレースアセンブリにおいて、ＧａＡｓやＩｎＰ等のノンシリコン半導体材料で作られた２Ｄダイ／ＰＦＢを使用できる。ＧａＡｓやＩｎＰ等で作られた２Ｄダイ／ＰＦＢをピックアンドプレースする１つの可能な方法は、好ましくはガス状反応物を用いて、選択的にエッチング除去できる適切な埋め込み犠牲層を有することである。これらのＰＦＢのカプセル化層は、ＰＴＥＥ、パリレン、スピンオンカーボン等の、気相エッチャントに耐性のある材料で構成できる。図１２は、本技術のいくつかの実施形態で使用されてよいピックアンドプレース用のノンシリコンソースウエハ１２００の一例である。図１２に示す実施形態では、ノンシリコンソースウエハ１２００は、デバイス層１２１０、犠牲層１２２０、及びバルク層１２３０を含むことができる。複数のグループが以前にこれを探求してきた。これらの努力の概要については表３を参照されたい。

（Ｍ２Ａ２コスト分担パラダイム）
いくつかの実施形態は、個々のＰＦＢに対して別個のソースウエハを使用してよい。しかしながら、これは必ずしもそうである必要はない。単一のソースウエハは、複数タイプのＰＦＢを有する可能性がある。図１３は、本技術の一又は複数の実施形態に係る、各ウエハフィールド１３２０内に全てのＰＦＢ１３１０Ａから１３１０Ｃを含むソースウエハ１３００の一例を示す。他の実施形態は、ソースウエハ上に、より多く又はより少ないタイプのＰＦＢを含むことができる。設計に必要な全てのＰＦＢが単一のウエハ上に存在する場合、高価なマスクは１つのみ作成されなければならず、マスクコスト償却は最大となるであろう。

（Ｍ２Ａ２パラダイム：ＰＦＢアセンブリ＋カスタム金属ダイ（ＣＭＤＳ））
いくつかの実施形態では、一旦ＰＦＢ層が組み立てられると、その後のメタライゼーションのために、ウエハをファブに送り返してもよい。多くの状況／用途では、これは推奨されない場合がある。例えば、メタライゼーションファブは、ピックアンドプレースアセンブラ等の非標準装置を用いて処理されたウエハを受け入れない可能性がある。セキュリティ上の懸念を伴う用途（例えば、防衛用途）及び非常に競争的なドメイン（例えば、新興の機械学習の用途）では、設計者は、ウエハが第三者のメタライゼーションファブに戻ることを好まないかもしれないが、パーソナルファブを所有するための財源を持っていないかもしれない。

上記に対する１つの可能な解決策として、メタライゼーション構造自体を、埋め込み犠牲層を有するウエハ上の２Ｄダイ、即ち、カスタム金属ダイ（ＣＭＤ）として作り、ＰＦＢ層上にピックアンドプレースしてよい。このようにして、ピックアンドプレースアセンブリステップは、ここで、回路加工プロセス全体の最後のステップとなるであろう。ＰＦＢ及びＣＭＤの加工は、別々のファブで行うことができることに留意されたい。これは、設計者が、ＰＦＢファブとは異なる、ＣＭＤに好ましいファブを有する場合に有益でありうる。

図１４は、本技術の各種の実施形態に係る、ＳＯＩウエハ上に加工されたＣＭＤのアセンブリのためのシーケンス１４００の一例である。図１４に示すように、組み立てられたＰＦＢ層を有する製品ウエハ１４１０は、ＳＯＩウエハ１４３０上のＣＭＤ １４２０に沿って使用できる。金属サイズ（及びピッチ）は、層番号１４４０の増加とともに減少してよいことに留意されたい。これにより、ＣＭＤの反転時に、正しい金属ピッチがＰＦＢに面することが可能になる。図１４に示すように、プロセスは、スルーホールエッチング１４５０、カプセル化１４６０、テザー形成１４７０、及びピックアンドプレース１４８０（反転あり又はなし）等の様々なステップを含むことができ、Ｄ１、Ｄ２、及び本開示で以前に説明したプロセスを用いて実行できる。加えて、図１４に示す実施形態では、回路パッケージング用のはんだバンプ１４９０にアクセスするために、反転ＣＭＤ内の薄いシリコン層にビアをドリル加工しなければならないであろう。

図１５は、本技術のいくつかの実施形態に係る、Ｓｉウエハ上に加工されたＣＭＤのアセンブリのためのシーケンス１５００の一例である。図１５に示す実施形態では、組み立てられたＰＦＢ層を有する製品ウエハ１５１０を提供することができ、ＣＭＤは、Ｓｉウエハ１５２０上に作成できる。先ず、酸化物層１４３０をＳｉウエハ１５２０の上部に形成でき、次に、カプセル化層１５４０でカプセル化できる。その後、金属層を加工してＣＭＤ１５５０を作る。いくつかの実施形態では、ＣＭＤ１５５０を覆うように第２のカプセル化層１５５５を作成できる。次に、スルーホールエッチング１５６０、テザー形成１５６５、及びピックアンドプレース１５７０（反転あり又はなし）を行う。図１５に示す実施形態では、Ｓｉ上の酸化物層の堆積は、化学蒸着（ＣＶＤ）や物理蒸着（ＰＶＤ）等の標準的な半導体プロセスを用いて達成できる。イン・サイチュアッシング１５７５は、ツール内酸素プラズマチャンバを用いて達成できる。アッシングプロセスは、一般にカプセル化層２よりも薄いカプセル化層１がエッチング除去されるとアッシングが停止するように、タイミングを合わせることができる。

図１５のシーケンスでは、カプセル化層はかなり厚いことに留意されたい。これは、ピックアンドプレース中に酸化物層に更なる機械的な支えを提供するためである。カプセル化層材料は、犠牲層エッチャントに対して耐性があり、標準的な半導体プロセスと適合性があり、ピックアンドプレースが行われると（好ましくはガス状エッチャントで）容易にエッチング可能でなければならない。これは、パッケージ用はんだバンプへの直接接続１５８０を可能にする。表４は潜在的な選択肢のリストを提供する。

（Ｍ２Ａ２／３Ｄ−ＩＣパラダイム:ウエハ厚さであるＰＦＢ／ＣＭＤ／２Ｄダイのアセンブリ）
いくつかの実施形態は、犠牲層（例えば、図１２の１２２０参照）を利用して、バルク基板からのＰＦＢ／ＣＭＤ／２Ｄダイの分離を容易にする可能性があるが、この構成は、様々な用途において好ましくない場合がある。例えば、このような構成は、埋め込み犠牲層を有するこのようなウエハを利用できない場合、及び／又はファブでの標準的なプロセスと適合しない場合には好ましくない可能性がある。上記に対する解決策として、ピックアンドプレースは、ウエハの厚さである２Ｄダイ／ＰＦＢで実施できる。２Ｄダイ／ＰＦＢ基板は、前述のように、Ｓｉ、ＧａＮ、ＧａＡｓ、又は様々な他の材料であってもよい。

図１６は、ＵＶデタック接着剤を用いて、先ず、ソースウエハを透明で熱伝導性のキャリア基板上に接合させるシーケンス１６００を示す。ソースウエハ１６１０（例えば、通常のＳｉウエハ上の２Ｄダイ／ＰＦＢ）は、カプセル化層３ １６２０でコーティングしてよい。いくつかの実施形態では、カプセル化は、キャリア基板１６３０からの汚染物質や、ダイシングプロセス中に生成されるデブリ（破片）から保護するために、接合ステップの前に行うことができる。キャリア基板は、いくつかの実施態様において、透明なヘッド導電性キャリア基板であってよい。カプセル化は、非半導体グレードのキャリア基板にも関連しているが、その加工プロセスは、一般に、半導体グレードの粒子レベルを達成するようには最適化されていない。

このカプセル化層は、例えば、ポリイミドで作られてよい。次にウエハダイシング１６４０は、２Ｄダイ／ＰＦＢを個片化するために行われる。ダイシングは、レーザ切断等のアブレーティブプロセス、及び／又はシリコン中に孔を深くエッチングする能力を示す金属支援化学エッチング（ＭＡＣＥ）等の化学プロセスを用いて行われてよい。ダイシングプロセス中に発生した任意の熱は、導電性キャリア基板を通って搬出されてよい。

イン・サイチュアッシング１６６０は、ピックアンドプレーススーパーストレート１６７０によるピックアップの前にカプセル化層を除去するために実行できる。２Ｄダイ／ＰＦＢは、デジタルマイクロミラーデバイス（ＤＭＤ）１６８０を介したＵＶデタック接着剤１６５０の選択的なＵＶ曝露を用いて、選択的にデタックできる。キャリア基板の選択例は、サファイア、透明ＳｉＣ、及びディスプレイグレードガラスであってもよい。ディスプレイガラスは、その伝導性を改善するためにマイクロスケールのピンホールを有してよい。

図１７は、本技術の各種の実施形態で使用されてよい熱伝導率を改善するためのマイクロスケールピンホール１７１０を有するキャリア基板１７００の概略図の一例である。ピンホール１７１０は、インジウム錫酸化物（ＩＴＯ）やアルミニウムドープ酸化亜鉛（ＡＺＯ）等の、透明でありってよい熱伝導性材料を用いて充填できる。ガラス基板１７２０は、更にその上面及び下面を、ＩＴＯ、ＡＺＯ、及び／又は例えば銅の金属メッシュの透明導電膜がコーティングしてもよい。いくつかの実施形態では、ピンホール１７１０の直径１７４０は、１０ミクロンから１００ミクロンであってよい。

或いは、図１６において、２Ｄダイ／ＰＦＢは、赤外線（ＩＲ）硬化性ハイドロゲルに基づく接着剤を用いて選択的にデタックされてよい。これらにより、シリコンはＩＲ放射をかなりよく透過するので、通常のシリコンウエハをキャリアウエハとして使用できる。

図１８は、マイクロ穿孔を有するロールツーロール金属基板上にソースウエハが接合されるシーケンス１８００を示す。ソースウエハ１８１０（例えば、通常のＳｉウエハ上に２Ｄダイ又はＰＦＢを有する）を提供できる。ソースウエハは、マイクロ穿孔を有するロールツーロールキャリア基板１８２０と位置合わせできる。いくつかの実施形態では、スロットダイコーティングされた接着剤１８３０を使用してよい。次にウエハダイシング１８４０は、２Ｄダイ／ＰＦＢを個片化するために行われる。ダイシングプロセス中に発生した任意の熱は、導電性金属基板を通って搬出されてよい。次に、接合２Ｄダイ／ＰＦＢ間の接着剤の選択的Ｏ_２プラズマアッシングを用いて、２Ｄダイ／ＰＦＢを個別にデタックできる。スーパーストレート１８５０及びチャック１８６０を用いて、ダイをピックアンドプレースできる。いくつかの実施形態によれば、スーパーストレート１８５０及びチャック１８６０は、真空孔１８７０を含むことができる。金属ロールの材料の可能な選択肢は、鋼であってよい。マイクロ穿孔は反応性イオンエッチング（ＲＩＥ）、レーザ加工、集束イオンビーム（ＦＩＢ）加工等の異方性プロセスを用いて行ってよい。この方法は、アセンブリプロセスのスループットを改善しうるロールツーロールシステム上でピックアンドプレースアセンブリを行うことができるという利点がある。

（ＰＦＢ＋ＣＭＤアセンブリを用いたスーパーサイズのダイの加工）
２６ｍｍ×３３ｍｍの標準リソグラフィフィールドよりも大きいダイサイズを必要とするアプリケーションの場合、ＣＭＤは、おそらく多層積層において、ＰＦＢ層上に充填(tessellate)され、それによって、２６ｍｍ×３３ｍｍのフィールド領域を跨いでダイ幅の金属接続性を確実にする。これは、高混合低容積アプリケーションである必要はなく、従って、ＰＦＢは、寸法がフィールドスケールであり、新しいデバイス毎にカスタムメイドであってよいことに留意されたい。

（Ｍ２Ａ２技術を用いたスーパーサイズのＦＰＧＡ及びＡＳＩＣの設計とＥＤＡ）
Ｍ２Ａ２技術の大きな利点の一つは、フィールドサイズよりも大きい寸法を有するスーパーサイズのダイの加工を可能にすることである。現行のリソグラフィ技術では、フィールドサイズが２６ｍｍ×３３ｍｍに限定されるため、既存の商用加工技術を用いてスーパーサイズのダイを製造することはできない。更に、ダイのサイズがフィールドサイズに近づくと、収率が著しく低下する。しかしながら、Ｍ２Ａ２技術を用いて、ＡＳＩＣ又はＦＰＧＡダイを、複数のより小さいダイス／パーティションにセグメント化でき、次に、ピックアンドプレース機構を用いて組み立て／編成できる。以下のサブセクションは、ＡＳＩＣ又はＦＰＧＡをより小さいダイ／パーティションにセグメント化するための方法論と、より小さいダイ／パーティションの各々を設計及び編成するために必要とされるＥＤＡ方法論を説明する。

本技術の各種の実施形態には、ＡＳＩＣ又はＦＰＧＡをより小さいパーティションにセグメント化し、これらのパーティションを設計する技術が含まれる。ＦＰＧＡ又はＡＳＩＣ−ＳｏＣは、既存の商用／従来型を用いるか、任意の他のＥＤＡフローを用いて設計できる。そして、ＦＰＧＡ又はＡＳＩＣ大型ダイは、以下の方法のいずれかを用いて、複数のより小さいダイ／パーティションに分割できる。即ち、（１）所望の小型サイズのパーティションへのランダムセグメント化、（２）より小さいサイズのパーティションを達成するための物理的座標に基づく均一なセグメント化、（３）社内の、第三者の、又は新しく開発されたソフトウェアツールを用いた機械学習（ＭＬ）による学習技術、アニーリング、線形／非線形離散最適化、ｍｉｎ−ｆｌｏｗ、ｍｉｎ−ｃｕｔ等である、最適化技術のいずれかを用いた目的関数の最適化に基づくパーティション分割、である。

パーティションが設計されると、パーティション間接続は、カスタム金属ダイ（ＣＭＤ）を用いて、より高い金属層で配線される。各パーティションは、ベース層及びフロントエンド相互接続からなり、ＣＭＤは、異なるパーティション間の接続をルーティングするためのより高い金属層からなる。これらのより高い金属層の接続は、既存の市販のＥＤＡツール、若しくは任意の社内／第三者の、又は新しく開発されたソフトウェアツールを用いて、ルーティングできる。ＡＳＩＣフローと比較して、より高いピッチ、より高い幅、余分なルーティング妨害等のルーティング制約が存在してもしなくてもよい。

図１９から図２０は、Ｍ２Ａ２技術を用いて、スーパーサイズのＦＰＧＡ及びＡＳＩＣ−ＳｏＣを設計する概念を示す。しかしながら、これらの実施形態は、単に例示の目的のために含まれており、可能な設計及びパーティション分割アプローチは、実施形態に示されたものに限定されない。

（ＰＦＢに基づくドメイン固有ＳＯＣの設計及びＥＤＡ）
本技術の各種の実施形態は、ＰＦＢに基づく構成可能及び／又は高性能及び／又は低電力ドメイン固有のＳｏＣを実装及び設計するために、回路設計及びＥＤＡ方法論を使用できる。特定ＳｏＣは、一般に、所与のドメインの機能を実装するＳｏＣ(システムオンチップ）を意味する。例えば、画像分類子を実装するＳｏＣは、一のドメインに属し、通信動作を実行するＳｏＣは、別のドメインに属する。回路設計及びＥＤＡ技術は、ＰＦＢ構成可能ハードウェアアクセラレータのドメインＳｏＣ用に実施されてきた。しかしながら、ＰＦＢ構成可能ドメイン固有ＳｏＣを設計するアイデアは、ハードウェアアクセラレータのみに限定されるのではなく、通信、プロセッサ、コントローラ、サーバ用高性能コンピューティング（ＨＰＣ）等の他のドメインに拡張できる。

近年、スマートアプリケーション用センサの使用が指数関数的に増加している。これにより、センサで収集したデータは爆発的に増加した。機械学習は、センサデータから有意義な情報を抽出する際に重要な役割を果たす。機械学習は、典型的には、有意義な情報を抽出するためにニューラルネットワーク技術を利用する。この分析では、データが高速で大量に収集されるので、かなりの量の計算が必要とされる。これは、高度にエネルギー効率のよい動作を実行できる特殊ハードウェア（ハードウェアアクセラレータと称される）の必要性を余儀なくする。計算は、クラウド又はエッジレベルのいずれかで実行できる。クラウドでの計算は、帯域幅の問題をもたらす可能性がある。更に、通信における高いエネルギーコストは、クラウドコンピューティングに関連する。従って、クラウドで分析を行うよりはむしろ、センサ（エッジ）で局所的に分析を行う必要性が高まっている。エッジコンピューティングでは、プライバシー、レイテンシー、セキュリティに関する重要な問題にも対処する。しかしながら、エッジコンピューティング装置は、エネルギー消費に厳しい制約を有し、バッテリ寿命の延長を必要とする。従って、エッジコンピューティングのための正確でエネルギー効率の良い回路を考案する必要がある。

機械学習アルゴリズムは、より良い性能／精度を達成するために急速に進化している。更に、ハードウェアアクセラレータにおける画像分類、ビデオ分類、音声認識等の異なるタスクは、異なるタイプのニューラルネットワークアーキテクチャ（異なるタイプのＣＮＮ（畳み込みニューラルネットワーク）及びＲＮＮ（リカレントニューラルネットワーク）アーキテクチャ）を必要とする。従って、このドメインで特定のアプリケーションを実装するために必要なデバイス／ＳｏＣの数は低いが、高性能のエネルギー効率を必要とする。ＣＭＯＳプロセス技術のスケーリングにより、ナノスケール構造を加工するためのマスクコストは、これらの低容積ＡＳＩＣアプリケーションに対して法外に高価になったので、極めて準最適なＦＰＧＡに向かわざるを得なくなった。

Ｍ２Ａ２技術を用いて、本技術の各種の実施形態は、これらのタイプのＳｏＣに以下の利点を提供する。即ち、（１）（既存のニューラルネットワークのために設計された）既存の回路を用いて、新しく発展したニューラルネットワークアーキテクチャを実装するための設計者への構成可能性、(２)ＣＮＮ又はＲＮＮアーキテクチャ間で同じＰＦＢを用いること。例えば、同じＰＦＢを用いて、ＬｅＮｅｔ−５及びＡｌｅｘＮｅｔアーキテクチャで畳み込み層を実装できる。(３)複数のニューラルネットワークタイプにわたって同じＰＦＢを使用すること、即ち、同じＰＦＢを用いてＣＮＮ又はＲＮＮ等を設計すること。このようにして、マスクコストは、ハードウェアアクセラレータのドメインで様々なアプリケーションを実装する複数変種及びタイプのニューラルネットワークにわたって共有できる。従って、Ｍ２Ａ２技術を用いて、このドメインでのアプリケーションのために構成可能でエネルギー効率のよい回路を設計できる。

典型的なニューラルネットワークに基づく機械学習（ＭＬ）ハードウェアアクセラレータは、畳み込み層、活性化層、プーリング層、完全接続層等の異なるタイプのニューロン層を含む。これらの層は、デジタル論理、アナログドメイン処理、時間ドメイン処理、メモリ内計算又は近メモリ計算、混合信号設計等の異なる信号処理及び設計ドメインを用いてハードウェアに実装される。

本技術の各種の実施形態は、様々なニューラルネットワークに基づく機械学習アプリケーションを実装する高度に構成可能なエネルギー効率のよい回路の新規なアーキテクチャ、設計、及びＥＤＡを提供する。ＰＦＢを用いて構成可能性及びエネルギー効率を達成するこの概念は、機械学習（ＭＬ）固有のドメインに限定されないことに言及する価値がある。エネルギー効率のよい回路の新規なアーキテクチャ及び設計について、以下の特徴のうちの一又は複数を用いて説明する。
１．畳み込み層、及び／又は活性化層、及び／又はプーリング層、及び／又は完全接続層、及び他の機能ブロックは、「マイクロスケール回路」によって実装される。このマイクロスケール回路は、信号処理技術、即ち、時間ドメイン、及び／又はアナログドメイン、及び／又は混合信号ドメイン、メモリ内計算、及び／又は近メモリ計算のうちの一又は複数に基づいて、並びに／或いはデジタルドメイン処理技術に基づいて、ＰＦＢと称される。
２．それぞれが異なる設計構成を有し、以下の回路のうちの一又は複数を含んでよい複数タイプのＰＦＢが存在できる。即ち、
ａ．静的ランダムアクセスメモリ（ＳＲＡＭ）、
ｂ．ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、
ｃ．不揮発性メモリ（ＮＶＭ）、
ｄ．任意の機能を実装する標準セル／論理ゲートを含むデジタル合成ブロック、
ｅ．アナログデジタル変換器（ＡＤＣ)、及び／又はデジタルアナログ変換器（ＤＡＣ）、及び／又は電圧制御発振器（ＶＣＯ）、及び／又は時間デジタル変換器（ＴＤＣ）等のようなアナログ及び混合信号成分、である。
３．各タイプのＰＦＢは、有限数の層nを含む（但し、n＞＝１）。構成可能性を可能にするために、全ての構成要素が接続されず、開放／浮遊したままであってよい。
４．典型的なドメイン固有ＳｏＣは、上述の一又は複数タイプのＰＦＢの複数のインスタンスを含む（＃２）。
５．典型的なドメイン固有ＳｏＣは、カスタムＡＳＩＣブロック、ＦＰＧＡ、メモリブロック、他の第三者のＩＰ（知的財産）ブロック等を含んでよい。
６．このタイプのＳｏＣでは、構成要素（ＰＦＢ、カスタム及び他のブロック）は、所与の機能を実装するために配線される。

上述のように、ＰＦＢは、ニューラルネットワークの特定の層を実現するために使用されるマイクロスケール回路（典型的には、５０μｍ×５０μｍ〜５０００μｍ×５０００μｍのサイズ）である。各タイプのＰＦＢは、ランダムに、又は電力、面積、性能、ＰＰＡ、エネルギー効率、データ移動の低減、ニューラルネットワーク要件等の目的／考慮事項のいずれかを念頭に置いて設計できる。ＰＦＢの設計は、これらの目的のみに限定されないことに言及する価値がある。

図２１は、本技術のいくつかの実施形態で使用されてよいドメイン固有ＳｏＣのためのメモリＰＦＢの一例である。メモリＰＦＢは、記憶及び／又は計算の目的のために使用できる。アレイ寸法は、ランダムに、又は仕様（ＰＰＡ、エネルギー効率、データ移動、又は任意の他のメトリックを最適化するための記憶及び計算要件）に基づいて選択できる。仕様に基づいてサイズを決定する場合、既存の社内の、又は既存の第三者の、又は新しく開発された社内／第三者のソフトウェア及び／又はハードウェアツールを用いた回路に基づく設計技術、機械学習に基づく教師あり／教師なし又は任意の他の学習技術、最適化技術（離散、線形、非線形等）、グラフ技術等の各種の技術を使用できる。

これらのタイプのＰＦＢ内のメモリセルは、互いに接続されてもされなくてもよく、ランダムに、又は最適化アルゴリズムのいずれか（上記のいくつか）を用いた構成可能性対性能のトレードオフに基づいて決定される。このタイプのＰＦＢは、ベース層とn層の金属層とを含む（但し、n＞＝１）。これらのＰＦＢは、任意のメモリ技術及び技術ノードを含んでよい。即ち、１４ｎｍ、２０ｎｍ、２８ｎｍ、４５ｎｍ等の任意の技術ノードを用いて、ＳＲＡＭ、ＤＲＡＭ、ｅＤＲＡＭ、ＮＶＭ等を用いて作製できる。図２１は、ドメイン固有ＳｏＣのためのメモリＰＦＢの一例を示す。しかしながら、この実施形態は、単に例示の目的のために含まれており、メモリＰＦＢの可能な設計構成は、実施形態に示されたものに限定されない。

図２２は、本技術の一又は複数の実施形態で使用されてよいドメイン固有ＳｏＣのためのデジタル論理ＰＦＢの一例である。デジタル論理ＰＦＢは、計算及び他の目的のために使用されるデジタル合成マクロブロックを実装するために使用できる。これらのＰＦＢ内の標準セル及び他の構成要素は、ＰＰＡ、電力、性能、面積、エネルギー効率、又は任意の他のメトリックのうちの一又は複数を最適化するために、ランダムに、若しくは最適化技術（既存の社内の、又は既存の第三者の、又は新しく開発された社内／第三者のソフトウェア及び／又はハードウェアツールを用いた回路に基づく設計技術、機械学習に基づく最適化、最適化技術（離散、線形、非線形等）、グラフ技術等）のいずれかを用いて、n層の金属層（n＞＝１）を用いて互いの間で配置及び接続される。

これらのＰＦＢは、コンパレータ、シフタ、パルス発生器等の標準的なミニＩＰマクロブロックからも構成できる。これらのＩＰマクロブロックは、社内で設計することも、第三者の販売者が提供することもできる。更に、これらのＰＦＢは、任意の特定の機能を実装するためにＦＰＧＡを含んでよい。図２２は、ドメイン固有ＳｏＣのためのデジタル論理ＰＦＢの概念を提示する実施形態の一例を示す。しかしながら、この実施形態は、単に例示の目的のために含まれており、デジタル論理ＰＦＢの可能な設計構成は、実施形態に示されたものに限定されない。

図２３は、本技術の各種の実施形態で使用されてよいドメイン固有ＳｏＣのための混合信号ＰＦＢの一例である。混合信号及びアナログドメインＰＦＢを用いて、増幅器（ＯＰＡＭＰ、ＯＴＡ、差動増幅器、ＰＬＬ等）、ＶＣＯ、フィルタ等のアナログドメイン信号処理要素を実装して、ドメイン固有のＳｏＣで必要なアナログドメイン信号を生成できる。これらのタイプのＰＦＢは、アナログ又は混合信号ドメイン計算に必要な混合信号機能（例えば、アナログ時間又は電圧ドメインに実装されるＭＡＣ演算）を実装するために、ＡＤＣ、ＤＡＣ、ＴＤＣ、ＤＴＣ等の混合信号ドメイン要素を含んでも含まなくてもよい。

このタイプのＰＦＢの構成要素は、n層の金属層（但し、n＞＝１）を用いて互いに接続されてもされなくてもよい。これらのＰＦＢは、完全に社内で設計できるか、或いはこれらのタイプのＰＦＢのいくつか又は全ての構成要素は、第三者の販売者によって提供できる。これらのタイプのＰＦＢにどの構成要素を配置するかの配置及び選択は、ランダムに、若しくは回路に基づく又は他の最適化技術のいずれか（＃１及び＃２に記載のいくつか）を用いた回路要件に基づいて決定される。図２３は、ドメイン固有ＳｏＣのための混合信号アナログドメインＰＦＢの概念を提示する実施形態の一例である。しかしながら、この実施形態は、単に例示の目的のために含まれており、混合信号／アナログドメインＰＦＢの可能な設計構成は、実施形態に示されたものに限定されない。

いくつかの実施形態は、ＰＦＢを編成する回路設計及びＥＤＡ方法論と、ドメイン固有ＳｏＣ（例：ハードウェアアクセラレータ）を実現するための他のＩＰブロック（ＦＰＧＡ、カスタムＡＳＩＣ、マクロブロック等）を提供する。異なるタイプのＰＦＢ及び他のＩＰブロックは、ランダムに、又は電力、面積、性能、PPA、エネルギー効率、データ移動の低減、ニューラルネットワーク要件等の目的／考慮事項のいずれかを念頭に置いて編成できる。

ＰＦＢの編成は、これらの目的のみに限定されないことに言及する価値がある。いくつかの特定のメトリック／目標の最適化に基づいてＰＦＢを編成する場合、既存の社内の、又は既存の第三者の、又は新しく開発された社内／第三者のソフトウェア及び／又はハードウェアツールを用いた回路に基づく設計技術、機械学習に基づく教師あり／教師なし又は任意の他の学習技術、最適化技術（離散、線形、非線形等）、グラフ技術等の各種の技術を使用できる。図２４は、本技術のいくつかの実施形態に係る、ドメイン固有ＳｏＣを実現するために、ＰＦＢ、ＦＰＧＡ、ＡＳＩＣ、及び他のブロックを編成するシーケンスの一例である。しかしながら、この実施形態は、単に例示の目的のために含まれており、ＰＦＢに基づくドメイン固有ＳｏＣの可能な設計構成は、実施形態に示されたものに限定されない。

ＰＦＢ編成ＳｏＣは、トランジスタのベース層とフロントエンド相互接続からなる。同じ又は異なるＰＦＢの構成要素間の接続は、より高い金属層を用いて行われる。ＰＦＢ編成ＳｏＣは、カスタム金属ダイ（ＣＭＤ）で組み立てられる。ＣＭＤにおけるこれらのより高い金属層は、既存の市販のＥＤＡツール、又は任意の社内／第三者の、又は新しく開発されたソフトウェアツールを用いて、設計／ルーティングできる。ＡＳＩＣフローと比較して、より高いピッチ、より高い幅、余分なルーティング妨害等のルーティング制約が存在しても存在しなくてもよい。

図２５は、本技術の一又は複数の実施形態に係る、ドメイン固有ＳｏＣを実現するために、編成ＰＦＢ／他の構成要素−ＳｏＣ上にＣＭＤを組み立てるためのシーケンスの一例である。しかしながら、この実施形態は、単に例示の目的のために含まれており、編成ＰＦＢを有するＣＭＤを設計／組み立てるための可能なアプローチは、実施形態に示されたものに限定されない。

（論理ＰＦＢに基づくＳＯＣのためのＥＤＡ方法論）
図２６は、本技術の各種の実施形態に係る、論理ＰＦＢに基づくＳｏＣのためのＭ２Ａ２−ＥＤＡフローの一例である。図２６に示すように、トレーニングセット設計は、ＰＦＢ設計生成モジュール２６１０に供給できる。ベースラインＡＳＩＣフロー、論理ＰＦＢの数、及び技術ライブラリを用いた設計の配置データは、ＰＦＢに基づくＳｏＣを設計できるＰＦＢ編成モジュール２６２０に供給できる。この設計は、合成用準備モジュール２６３０に供給でき、マスキングモジュール２６４０は、合成用ポストマスクＥＣＯを準備できる。最適化モジュール２６５０は、ポストマスクＣＴＳ２６６０を作るために、一又は複数のプレＣＴＳ最適化を実行できる。ルーティングエンジン２６７０は、ポストマスクルートを作成でき、これはサインオフ分析モジュール２６８０によって分析できる。決定ブロックは、ＱｏＲが満たされたかどうかを判定でき、設計の更新設計要求又は検証２６９０をファウンドリに提出できる。

図２７は、本技術のいくつかの実施形態に係るＰＦＢ設計アルゴリズム２７００の概要の一例である。図２８は、論理ＰＦＢに基づくＳｏＣの設計実装のためのＥＤＡ方法論を説明する。ＰＦＢ設計生成では、限定数のＰＦＢが、複数のベースラインＡＳＩＣからのタイミング及び配置データに基づいて生成される。一旦ＰＦＢが生成されると、それは設計ライブラリとしての役割を果たす。Ｍ２Ａ２設計実装段階では、ＰＦＢは、所与の設計の機能要件を満たすように編成される。本発明者らは、この設計をプレ配置ＰＦＢ−ＳｏＣ（ｐＳｏＣ)と称す。次に、ＰＦＢとpＳｏＣ設計配置データを処理して、ネットリスト及び設計交換フォーマット（ＤＥＦ）ファイルを生成する。次に、業界標準のＥＣＯツール（ケイデンスＣｏｎｆｏｒｍａｌ)を用いて、ポストマスクＥＣＯ合成を実行する。これにより、pＳｏＣにプレ配置（予め配置）されたスペアセルを用いて、設計を合成できる。これらはフロントエンド設計段階を形成する。

バックエンド設計段階では、先ず、市販のＥＤＡツール(ケイデンスＩｎｎｏｖｕｓ)を用いて、プレクロックツリー合成（プレＣＴＳ）の最適化が実行される。ポストマスクＣＴＳを実施するために、セルをＳｏＣ内の所望の領域に挿入することによってクロックツリーを構築するように、先ず、市販のＥＤＡツール(ケイデンスＩｎｎｏｖｕｓ)を用いる。所望の領域は、スペアクロックバッファ、インバータ及びクロックゲーティングセルが配置される領域である。次に、新たに追加されたクロックツリーセルは、最小コスト二部マッチングアルゴリズムを用いて既存のスペアセルにマッピングされる。スペアセルを用いてクロックツリーが最適に構築されると、市販のＥＤＡツールを用いてルーティング及びサインオフ分析が実行される。

（汎用又はドメイン固有ＳＯＣのための論理ＰＦＢの設計）
ＰＦＢ設計問題は、複数のＡＳＩＣを実装するために使用できる限定数の汎用ＰＦＢを設計することとして定式化できる。ＰＦＢにおける標準セルのランダム選択及び配置は、輻輳、高い相互接続遅延、及びタイミング閉鎖問題を引き起こす可能性がある。更に、設計は、最後には多数のＰＦＢを使用することになり、Ｍ２Ａ２設計のＰＰＡを劣化させる可能性がある。他方、グリーディ（ｇｒｅｅｄｙ）マッピングに基づくクラスタリング及び反復マッピングに基づくクラスタリング技術は、ＰＦＢ設計に使用できる。しかしながら、これらの方法は、全体的な目的関数を最適化するよりはむしろ、各反復において利用可能な情報に基づいて反復的に判定が行われるので、大域最適解を保証しない。

最適なＰＦＢを設計するために、各種の実施形態は、グラフマッチング及び教師なし学習技術に基づくＰＦＢ設計アルゴリズム（図２７）を用いる。このアイデアは、複数のベースラインＡＳＩＣ（トレーニングセット設計）の標準セル配置情報からの学習によりＰＦＢを設計することである。いくつかの実施形態は、最初に、標準セルの配置に類似性を有するトレーニングセット設計内の領域を識別できる。そして、同様の標準セル配置の領域をグループ化してＰＦＢを生成する。類似性分析は、グラフマッチング技術を用いて実行されるが、類似領域のグループ化は、Ｋ平均アルゴリズムを用いて実行される。Ｋ平均におけるセントロイド（質量中心）のランダム初期化は、通常、準最適解をもたらす。この問題に対処するために、各セントロイドが固有のクラスタ内にあるように初期セントロイドの位置を決定した。

ＰＦＢ設計アルゴリズムは、２つの段階に分けることができる。即ち、（１）ｋ平均アルゴリズム用の初期セントロイドとしての役割を果たす初期ＰＦＢを生成する段階、及び（２）ｋ平均クラスタリングを実行して初期ＰＦＢを改善し、ＰＦＢの最終セットを生成する段階である。第１段階の詳細は以下の通りである。トレーニングセット設計は、ベースラインＡＳＩＣフローを用いて合成及び配置される。

ステップ１では、全てのセルについてのタイミングパス段数、クロック周期等の配置分布及びタイミングパス属性を取得する。全てのトレーニングセット設計は、互いに隣接して配置され、これらのマージ設計のセル配置情報が処理される。ＰＦＢはスペアゲート（フローティング入力及び出力ピンを有する標準セル）を含むので、トレーニングセット設計におけるセルの接続性は考慮されないことに言及する価値がある。ステップ２では、マージ設計のフロアプランが、ビンと名付けられた複数の小領域にセグメント化される。ビンの寸法は、ＰＦＢ(ユーザ入力）の寸法と同じに保たれる。

ステップ３からステップ５は、異なるビンにわたる標準セル配置の類似性を判定する。各ビンに対するセルインスタンスの相対位置が評価される。ビン内の各セルの相対位置は、ビンの左下隅を原点として計算される（図２８Ｂ）。ステップ３では、式（１）で与えられるように、各セルインスタンスのセルタイミング重み（ｃｅｌｌＴｉｍｉｎｇＷｅｉｇｈｔ）が評価される。これは、クロック周波数と、所与のセルを通過する各タイミングパスの段数との積の最大値として定義される。典型的には、段数の増加、及び／又はクロック速度の高速化は、タイミングパスの各段におけるタイミングスラックマージンの低下につながる。
従って、セルタイミング重みは、所与のセルに対するタイミングクリティカル因子を意味する。次に、各ビンに対するビンタイミング重み（ｂｉｎＴｉｍｉｎｇＷｅｉｇｈｔ）メトリックが、所与のビンに配置された全てのセルに対するセルタイミング重み値を累算することによって計算される（図２８Ａ）。クリティカルタイミングパスセルが配置されるビン、及び／又は、より多数のセルを有するビンは、より高い値のビンタイミング重みメトリックを有する。

但し、ｍはビンに存在するセルの総数である。ステップ４では、最もタイミングクリティカルなビン（最も高いビンタイミング重みを有するビン）が、タイムクリティカルビンとして割り当てられる。他のビンは、全て、タイムクリティカルビンと比較される。類似性分析は、二部グラフを用いて行われる。二部グラフは、互いに素な２つの集合、例えばＡとＢに分解されたグラフ頂点の集合であり、全ての辺がＡの頂点をＢの頂点に結びつける。所与のビン（集合Ａ）のセルは、タイムクリティカルビン（集合Ｂ）のセルにマッチングされる。次に、セルの各ペアに対する二部グラフ内のエッジコスト（ｅｄｇｅＣｏｓｔ）が評価される。これは、所与のビン内のセルとタイムクリティカルビンのセルとの間のタイミング重み付けマンハッタン距離を表す。所与のビン及びタイムクリティカルビン内のセルの相対位置間のマンハッタン距離が計算される（図２８Ｂ）。次に、式（３）で与えられるように、セルタイミング重みと、そのタイムクリティカルビン内のマッピングされたセルを用いた距離との積によって、エッジコストメトリックが計算される。

但し、xはビン内のセルであり、yはタイムクリティカルビン内のセルである。ステップ５では、式（４）で与えられるように、所与のビン内の全てのセルのマッチングコスト(matchingCost)が評価される。所与のビン内のセルは、二部グラフ内のマッチングの総コスト（エッジコスト）を最小にするように、タイムクリティカルビン内の論理的に等価なセルにマッピングされる（図２８Ｄ）。

ランタイムを最適化するために、最小コスト二部グラフマッチングアルゴリズムがＯ（ｎｌｏｇｎ）時間複雑度で実行される（但し、nはマッチングされた頂点の数）。タイムクリティカルビン内のセルにマッチングされないセルについては、式（５）で与えられるように、ペナルティコスト(penaltyCost)が決定される。各非マッチングセルについて、所与のセルと最も遠いビンエッジとの間のマンハッタン距離にそのセル時間重みを乗算して、そのエッジコストを計算する。次に、ペナルティコストは、全ての非マッチングセル用のエッジコストを加算し、且つそれにペナルティ係数（p、＃ＰＦＢタイプに基づいてユーザによって設定される）を乗算することによって計算される。次に、式（６）で与えられる各ビンの非類似度コスト(disSimilarityCost)が、ビンに配置された全ての論理タイプのセルのマッチングコスト及びペナルティコストを加算することによって計算される。これは、所与のビンとタイムクリティカルビンとの間の標準セル配置における非類似性を定性的に表す（図２８）。

但し、ｍ＝所与の論理タイプの＃セル、ｑ＝＃非マッチングセル、ｎ＝ビン内に配置されたセルの総論理タイプ、及びp＝ペナルティ係数である。

非類似度コストが非類似度コスト閾値未満のビンは、グループ化される。非類似度コスト閾値の値は、タイムクリティカルビンに対して所与のビンに配置されたセルの相対位置において許容される最大変動を意味する。次に、ビンタイミング重みメトリックが評価される。これは、グループ化されたビンによって形成されるクラスタの相対的サイズを定性的に表す。このメトリックは、ＰＦＢタイプの数（ユーザ入力）に基づいて決定されるグループ化閾値と比較される。グループ化ビン重み(groupedBinsWeight)がグループ化閾値を超える場合には、タイムクリティカルビンは、初期ＰＦＢとして割り当てられる。グループ化された全てのビンが、マッチングビンとして割り当てられる。そうでなければ、初期ＰＦＢは形成されない。初期ＰＦＢを生成するこのプロセスは、必要な数の初期ＰＦＢを取得するまで繰り返される。その後の反復では、非マッチングビンのみが考慮されることに留意されたい。最後に、残りの非マッチングビンは、非類似度コストが最も低い初期ＰＦＢのうちの１つにマッチングされる。

ここで、初期ＰＦＢ設計を改善するためにＫ平均クラスタリングアルゴリズムを実行する。図２９は、本技術の各種の実施形態において使用されてよいＰＦＢ設計アルゴリズムにおいて最終ＰＦＢを生成するためのＫ平均クラスタリングの一例である。各ビンは、非類似度コストが最も低い初期ＰＦＢ(２９１０及び２９２０）のうちの１つにマッチングされる。全てのビンが初期ＰＦＢの１つに割り当てられると、マッチングビンに基づいて初期ＰＦＢ設計が更新される（２９３０）。標準セルは、マッチングビンに関してその非類似度コストを低減するために初期ＰＦＢにおいて追加／削除／移動される。これは、各セントロイドをそのクラスタの中心に移動させるものとして見ることができる。ｋ平均アルゴリズムは、非類似度コストの改善が観察されなくなるか又は最小限になるまで反復して実行される。最後に、標準セル配置認証(legalization)は、全セル変位が最小となるように、各ＰＦＢにおいて実行される。

（汎用又はドメイン固有ＳＯＣのための論理ＰＦＢの編成）
図３０は、本技術のいくつかの実施形態で使用されてよいＰＦＢ編成アルゴリズムの概要の一例である。図３０に示すＰＦＢ編成アルゴリズムの目標は、ＰＦＢ編成ＳｏＣが最適なＰＰＡで所与の設計の機能性を実現できるように、ＰＦＢを基板上に選択且つ配置することである。これを達成するために、標準セルの配置分布を得るように、ベースラインＡＳＩＣフローを用いて、所与の設計の合成及び配置が最初に実行される。次に、ＰＦＢは、ＡＳＩＣ設計の標準セル配置に類似するようにＳｏＣ上に編成される。アルゴリズムの詳細は以下の通りである。次に、ＡＳＩＣ設計におけるセルの配置及びタイミング情報が処理される。次のステップでは、ＡＳＩＣ設計フロアプラン全体が、ビン（３０１０）と名付けられた複数の小領域にセグメント化される。ビンの寸法は、ＰＦＢの寸法と同じに保たれる。次に、式（１）及び式（２）を用いて、全てのセル及びビンについてセルタイミング重み及びビンタイミング重みが決定される。次のステップでは、閾値よりも大きい標準セル使用率を有する（エリア制約に依存する）有効なＰＦＢサイトが定義される。

次に、有効ＰＦＢサイトを有する全てのビンが、最小コスト二部グラフマッチング技術を用いてＰＦＢにマッチングされる。所与のビンは、各ＰＦＢと比較され、非類似度コストが最も低いビンにマッピングされる（式（４）〜（６）、３０２０を用いて計算される）。これにより、ＰＦＢサイトの標準セル配置に最も類似した標準セル配置のＰＦＢが割り当てられる。このステップは、ＰＦＢの１つが各有効ＰＦＢサイトに割り当てられるまで繰り返される（３０３０）。全てのＰＦＢが割り当てられると、プレ配置ＰＦＢ設計における順次素子（フリップフロップ、ラッチ等）のカウントが、（ベースラインＡＳＩＣで使用される）必要カウント未満ではないことが保証される。

これは、（１）順次素子に対してより高いセルタイミング重みを設定することによって達成できる。従って、順次素子の非類似度コストはより高くなり、順次素子で支配される／順次素子が優位のＰＦＢは、より高い順次素子を有するＰＦＢサイトに割り当てられる。(２)必要な数の順次素子がＰＦＢ編成ＳｏＣに配置されるように、ＰＦＢを設計に追加することによっても達成できる。ＰＦＢの選択が洗練されると、設計におけるＰＦＢの配置認証が実行される。このステップでは、ＰＦＢは、総ＰＦＢ変位が最小となるように、標準セル行に整列される（３０４０）。このステップでは、ＰＦＢ間の空間がフィラーＰＦＢ寸法の整数倍であることも保証され、その結果、フィラーセルＰＦＢは、密度要件を満たすように空の場所に挿入できる。最後に、ＰＦＢ配置データをＥＣＯツール（ケイデンスコンフォーマル)に供給して、ＰＦＢ編成ＳｏＣにプレ配置されたスペアセルを用いて、ポストマスクＥＣＯ合成を実行する。

図３１は、本技術の一又は複数の実施形態に係る、最終ＳｏＣを実現するために、編成ＰＦＢ−ＳｏＣを用いてＣＭＤを組み立てる例である。図３２は、本技術の各種の実施形態に係る、最終ＳｏＣを実現するためのＰＦＢ編成ＳｏＣのナッケンド処理の一例である。図３３は、本技術の各種の実施形態に係る、ＡＳＩＣ及びＭ２Ａ２に基づく模範フロアプランの一例である。図３４は、本技術のいくつかの実施形態に係る、ＡＳＩＣ及びＭ２Ａ２に基づく模範フロアプランの一例である。これらの実施形態は、単に例示目的のために含まれており、編成ＰＦＢを設計／組み立てるための可能なアプローチは、実施形態に示されたものに限定されない。

（汎用又はドメイン固有ＳＯＣの論理ＰＦＢ設計及び編成の考慮事項）
ＰＦＢのサイジングは、各種の設計及びコストのトレードオフに依存するエンジニアリング最適化問題である。ＰＦＢサイズが小さいほど、ＰＦＢサイズの汎用性が低くなり、それによって必要なＰＦＢタイプの数が増加し、ＮＲＥコストの増加につながる。他方、ＰＦＢサイズが小さいほど、ＡＳＩＣと比較した場合、Ｍ２Ａ２設計の面積オーバーヘッドがより小さくなり、よってＰＰＡが改善する。従って、ＰＦＢ寸法は、ＮＲＥコストとＭ２Ａ２設計に対するＰＰＡの影響との間のトレードオフを理解することによって注意深く選択される必要がある。

ＰＦＢタイプの最適数を決定するために、ＰＦＢ設計アルゴリズム（ｋ平均）は、異なる値のkに対して実行される。kを増加させることによって非類似度コストが更に低減されないkの最小値は、ＰＦＢタイプの限定（最適）数として選択される。これは、トレーニングセット設計の領域／ビンにわたる標準セル配置において適度に良好な類似性を達成する最小数のＰＦＢが設計されることを保証する。

所与の設計の合成を成功させるためには、ＰＦＢ編成ＳｏＣ内で必要な数の標準セルを有することが不可欠である。所与の設計のために必要な連続セルと比較して、不十分な数の連続セルが存在する場合、設計は合成されなくてもよい。提案したＰＦＢ編成アルゴリズムは、十分な数の連続セルがＰＦＢ編成ＳｏＣ内に配置されることを保証する。不十分な組合せの標準セルの場合、スペアの組合せ論理ゲートを用いて必要な論理機能を実現するために、（既存のＥＤＡツールを用いた）ポストマスクＥＣＯ合成が実行される。論理再構成技術を適用した後でも合成がまだ失敗する場合、追加のＰＦＢが編成され、直線フロアプランが維持されることを保証する。最悪の場合では、フロアプランに単一のＰＦＢを追加すると、ＰＦＢの行／列全体だけフロアプラン面積が増加する可能性がある。このオーバーヘッドは、Ｍ２Ａ２面積計算において理解される。本願発明者らの分析では、一回のみのＰＦＢ包含とそれに続くポストマスクＥＣＯ合成が、設計の合成を成功させうることを発見した。

合成中のルーティング輻輳を緩和するためには、配置の最大利用を設定することができ、及び／又はスペアセルインスタンスのいくつかを、高度活用されるＰＦＢにおいて「使用不可」として割り当てることができる。スペアゲートの欠落により合成が失敗した場合、複製ＰＦＢは、元のＰＦＢに隣接して配置され、合成が再び実行される。

ＰＦＢは、機能カテゴリの特定セットに属する設計のトレーニングセットに学習技術（ｋ平均アルゴリズム)を適用することによって生成される。従って、類似の「機能構成」を有する所与の設計は、提案されたＰＦＢに基づくＭ２Ａ２を用いて実現できる。それは、複数変種の類似機能設計を必要とする低容量ＡＳＩＣによく適している。限定ＰＦＢは、トレーニングセット設計とは非常に異なる機能構成を有する「任意の」設計を実現しない可能性があることに留意されたい。所与の任意の設計は、ＰＦＢがそのような設計セットに対してトレーニングされていないため、正しく合成しない可能性がある。この限定は、機械学習におけるラベル付きデータセットに対するトレーニングに一般的であり、提案されたＭ２Ａ２方法論に特有のものではない。この限定は、既存のＰＦＢライブラリを拡張して、追加のＰＦＢによるＮＲＥコストの増加を犠牲にして、新しい設計の機能構成を理解することによって軽減できる。

最新ＣＭＯＳノードでは、下部金属層（Ｍ０及びＭ１）のみならず中間金属層（Ｍ２からＭ５）も、高いＮＲＥコストを負うクリティカルマスクセットを必要とする。そのようなシナリオでは、ＰＦＢは、中間金属層を含む必要がある場合があり、もはやスペア標準セルのみを含むことは不可能である。これは、ＰＦＢ設計の融通性を限定でき、設計を編成するために必要とされる＃ＰＦＢタイプ及び／又は高ＰＦＢインスタンスの著しい増加をもたらす可能性がある。従って、＃ＰＦＢタイプと、ＰＦＢ中の＃金属層と、Ｍ２Ａ２設計のＰＰＡとの間のトレードオフ分析が必要である。

（ＰＦＢに基づくＳＯＣ（汎用又はドメイン固有）の試験
本技術の各種の実施形態は、ＰＦＢに基づくＳｏＣの態様を試験するためのシステム及び技術を提供する。これらのＳｏＣは、プロセッサ、コントローラ、通信等の汎用ＡＳＩＣアプリケーション、又はハードウェアアクセラレータ等のドメイン固有アプリケーションであってよい。Ｍ２Ａ２技術の主な利点の１つは、中型から大型のダイの収率を改善できることである。これは、Ｍ２Ａ２技術がＰＦＢを編成して最終ＳｏＣを実現するという事実による。

ＰＦＢに基づくＳｏＣのサイズにかかわらず、ＰＦＢサイズは同じままである（はるかに小さい）。例えば、ＰＦＢが５００μｍ×５００μｍのサイズであり、最終ＳｏＣの寸法が４０ｍｍ×４０ｍｍであると仮定する。現行のリソグラフィ技術における２６ｍｍ×３３ｍｍのフィールドサイズ制限のために、既存の商用加工技術を用いたこのＳｏＣは加工できない。更に、ダイのサイズがフィールドサイズに近づくと、収率が低下する。しかしながら、Ｍ２Ａ２技術では、ＰＦＢは、既存の商用加工を用いて、５００μｍ×５００μｍスケールで高収率に製造され、次に、最終ＳｏＣを実現するために、６４００個（（４０ｍｍ×４０ｍｍ）／(５００μｍ×５００μｍ)）のそのようなＰＦＢが編成／組み立てられる。更に、不良ＰＦＢダイがあっても、最終ＳｏＣを実現するために組み立てられることはない。このようにして、Ｍ２Ａ２可能設計の収率は、既存のＡＳＩＣ、ＦＰＧＡ等よりも、特にスーパーサイズ設計に対して、かなり良好である。

Ｍ２Ａ２技術を用いて高収率設計を達成するために、各種の実施形態は、以下の一又は複数を実行できる。即ち、１）ＰＦＢに基づくＳｏＣのフロントエンド層を実現するために組み立てることができる良好な既知のＰＦＢダイを見つけること、２）ＰＦＢ編成設計で組み立てることができる良好な既知のカスタム金属ダイ（ＣＭＤ）ダイを見つけること、３）最終ＳｏＣ（ＰＦＢ及びＣＭＤで組み立てる）が良好な既知のダイであるかを確認すること、である。

上記の要件に対処するための試験アプローチ／方法論について、以下に議論する。良好な既知のＰＦＢダイを決定するために、ビルトイン自己テスト（ＢＩＳＴ）、スキャンチェーンに基づく試験（境界、部分的等）、スタックアットフォールト技術、及び機能、構造、物理及び接続性のための他の標準的な商用の試験技術等の、標準的な試験技術のいずれかを用いて、機能性及び接続性検査を実行する。この試験論理は、ＰＦＢ領域の内側又はＰＦＢ領域の外側（ＰＦＢの編成に使用される空間）に存在できる。

他の可能な技術の１つは、ＰＦＢ外(この空間はＰＦＢの編成に使用される）での加工／リソグラフィ（収率が難しい）に対するクリティカル／複雑／困難な要件を有する、論理／メモリセル／その他を配置することである。ＰＦＢのクリティカルな機能論理に類似したこの試験論理は、試験される。既存の、又は新しく開発された社内／第三者のツールを用いた収率分析及び統計に基づいて、ＰＦＢが良好な既知のＰＦＢであるかどうかを判定できる。カスタム金属ダイ（ＣＭＤ）は、接続性検査のために試験される。接続性試験には、市販の第三者の、又は社内の、又は新しく開発された試験ソフトウェアを使用できる。追加の金属層、ピン、及びポートのいくつかは、ＣＭＤが良好な既知のダイであるかどうかを判定するために、試験目的のためだけに、ＣＭＤにルーティング／追加／配置されてもよい。良好な既知のＰＦＢが編成され、良好な既知のＣＭＤが組み立てられると、最終的に完成したＳｏＣのレベル試験が行われる。このレベルでは、ビルトイン自己テスト（ＢＩＳＴ）、スキャンチェーンに基づく試験（境界、部分的等）、スタックアットフォールト技術、及び機能、構造、物理及び接続性のための他の標準的な商用の試験技術等の、標準的な試験技術のいずれかを用いて、機能レベル試験及び接続性レベル試験の両方が実行される。

図３５は、本技術の一又は複数の実施形態で使用されてよいＭ２Ａ２に基づくＳｏＣの試験方法３５００の一例である。図３５に示す実施形態では、ＰＦＢ試験動作３５１０は、ＰＦＢを試験して、ダイが良好な既知のダイであるか否かを判定する。ＣＭＤ試験動作３５２０は、ＣＭＤを試験する、ＣＭＤが良好な既知のダイであるか否かを判定する。ＰＦＢ試験動作３５１０又はＣＭＤ試験動作３５２０が、不良ＰＦＢ又はＣＭＤを識別する場合、不良素子の位置は、いくつかの実施形態では、使用不可リストに追加できる。編成動作３５３０は良好な既知のＰＦＢを編成し、良好な既知のＣＭＤを編成ＰＦＢ上に組み立てて、ＳｏＣの完成を実現する。これは、例えば、試験動作３５１０及び／又は３５２０から作成された使用不可リスト又はブラックリストに基づいて実行できる。次に、ＳｏＣテ試験動作３５４０は、完成ＳｏＣを試験する。

図３６Ａから図３６Ｅは、本技術の各種の実施形態で使用されてよいＭ２Ａ２に基づく設計におけるＰＦＢ、ＣＭＤ、及び最終レベルＳｏＣの試験論理の例を示す。これらの実施形態は、単に例示の目的のために含まれており、ＰＦＢ、ＣＭＤ、並びにＰＦＢ及びＣＭＤで組み立てられたＳｏＣを試験するための可能なアプローチは、実施形態に示されたものに限定されない。図３６Ａ及び図３６Ｂは、個々のＰＦＢを示す。多くの場合、ＰＦＢ全体を試験することはできない。このように、いくつかの実施形態は、内部が機能部品（例えば、メモリアレイ等）である一方で、ＰＦＢの周辺上に試験論理の統合を可能にする。図３６Ｃにおいて、既知の良好なＰＦＢは、一緒に編成可能である。図３６Ｄ及び図３６Ｅは、金属層の異なる断面を示す。

（３Ｄ−ＳＯＣにおける論理パーティション分割のためのＥＤＡ方法論）
近年、トランジスタのムーアの法則に基づく２Ｄスケーリングは、集積回路の進歩を持続させるためにパラダイムシフトを必要とする基本的な物理的限界に近づいている。同時に、エネルギー効率の高い高度なコンピューティング及びメモリに対する需要は、消費者モバイルデバイス、ＩｏＴ、並びに、機械学習及びビッグデータ分析等のハイエンドクラウドコンピューティングアプリケーションによって、前例のないレベルに達しつつある。高性能で豊富なデータコンピューティングの分野において、３Ｄ集積回路（３Ｄ−ＩＣ）技術は、小型でヘテロジニアス・インテグレーションされた論理−論理又は論理−メモリ３Ｄ−ＩＣを作るために探求されている。従来の２Ｄ−ＡＳＩＣ設計は、互いの上に複数の層／階層に積み重ねることができ、３Ｄシステムオンチップ（ＳｏＣ）を形成する。これは、設置面積がより低い場合に、より良好な電力及び性能メトリックをもたらす。典型的な２Ｄ−ＡＳＩＣ−ＳｏＣは、何百万もの標準セルを含む。３Ｄ設計パーティション分割問題は、３Ｄスタック内の各層／階層へのセルの最適な割り当てを扱う。最適とは、最も低い電力性能領域（ＰＰＡ）を達成するようにセルが配置されることを意味する。

（３Ｄ−ＡＳＩＣ設計パーティション分割問題）
最先端の設計ノード（２０ｎｍ以下）では、遅延は配線遅延に支配され、電力は漏れ電力に支配される。ワイヤ遅延はネットのワイヤ長に比例する。ワイヤ長を短くすると、遅延が小さくなり（性能が高くなることを意味する）、電力が低くなる（バッファの数が少なくてすみ、周波数目標を満たすためにＶＴセルが高くなる）。ワイヤ長を短くするために、セルは、２Ｄ空間の代わりに３Ｄ空間に配置できる。セルは、複数の階層に配置することができる。即ち、複数の２Ｄ平面を互いの上に積み重ねることができる。３Ｄ設計パーティション分割問題は、ＰＰＡが最小化されるように、異なる階層におけるセルの最適な割り当てを扱う。

この問題は、反復グリーディ(greedy)アプローチ、シミュレーテッドアニーリング、グラフに基づく技術、目的関数に基づく最適化技術等の各種のアプローチを用いて解決できる。本技術の各種の実施形態は、この問題を解決するために最適化技術を使用できる。この問題は最適化問題であり、各種の実施形態は、一組の所与の制約条件の下で目的関数を最小化している。この最適化問題は、ＮＰ困難問題の分類に属し、これは、以下の方法、即ち、線形計画（ＬＰ）、及び／又は整数線形計画、及び／又は混合整数計画（ＭＩＰ）モデルのうちの一又は複数を用いて、効率的且つ最適に解くことができる。

提案した方法論の詳細を以下に説明する。以下に示す分析は、２つの階層（階層０及び階層１）に対するものであることに言及する価値がある。しかしながら、この分析（同じ方法論）は、任意の（より多くの）数の階層に対してスケーリング／一般化できる。

（問題の定式化−目的関数と制約）
n個のセル（ノード）とk個のネット（エッジ）とを有するＡＳＩＣ設計を考える。目的は、最良のＰＰＡを得るために、２つの階層（階層０及び階層１）にパーティション分割された設計における全体的なエッジコストを最小にすることである。目的関数は、式（７）で与ることができる。

但し、γは設計（グラフ）におけるネット（エッジ）の総数である。

エッジコストは、設計における２Ｄタイミング及び物理的認識、並びに３Ｄビア及びルーティング妨害を意味する。これは、（８）式で与えられる。

但し、α_ｉ，ｊは、タイミング係数を表し、β_ｉ，ｊは、セルi及びセルｊの３Ｄビア及びルーティング妨害ペナルティ係数（自己ルーティング妨害及び隣接セルへのルーティング妨害）を表し、ｘ_ｉ、ｙ_ｉ、ｚ_ｉは、セルｉのＸ、Ｙ及びＺ座標である。ここで、|x_i - x_j| + |y_i - y_j|は、セルi及びセルｊ間の２Ｄマンハッタン距離を表す。ここで、

式（７）と式（８）を組み合わせると、目的関数は式（９）で与えられる。

但し、nはセルの総数、ｍ_ｉはセルｉに接続されたセルの総数である。

この設計では、セルは、標準セル行のみに配置できる。即ち、セルのｙ座標値は、標準セル高さの倍数である。これを考慮すると、目的関数は式（１０）で与えられる。

但し、ｈは標準セル高さであり、ｒ_ｉはセルｉの行数であり、ｒ_ｊはセルｊの行数である。ここで、行番号ｒはＺ^＋に属し、Ｚ^＋は正の整数の集合を表す。α_ｉ，ｊ、β_ｉ，ｊは設計係数／定数である。

上記問題の制約は、以下の通りであり、式（１１）から式（１５）で与えられる。

決定変数(ｘ_ｉ,ｒ_ｉ)の上限及び下限:

ここで、Ｒ^＋は正の実数の集合を表し、Ｚ^＋は正の整数の集合を表し、ｘ_２Ｄ及びr_２Ｄは、２Ｄ設計（平面）内の任意のセルのｘ座標（水平方向のセルの中心）及び行番号である。(ｘ_ｉ,ｒ_ｉ，ｚ_ｉ）は、それぞれ、セルｉのＸ座標、行番号及びＺ座標である。

設計において重ならないセル（同じ階層／平面）：
ここで、ｘ_ｉ及びｘ_ｊは中心水平座標であり、ｒ_ｉ及びｒ_ｊは行番号であり、ｚ_ｉ及びｚ_ｊはＺ座標であり、ｗ_ｉ及びｗ_ｊはそれぞれセルｉ及びセルｊの幅である。

各階層／層のエリアバランシング制約：

ここで、左辺のΣｗ_ｉｈ（ｉ＝１〜ｎ）は、総標準セル領域を表す。ｈは標準セルの高さである。ｗ_ｉは標準セルｉの幅である。ｐ_ｉ，ｋは、セルｉが層ｋに割り当てられている場合は１である。kの有効値は０及び１である。は、ヒューリスティックに決定できる領域緩和因子である。

プレ配置された、電力送達ネットワーク用のＭＩＶを考慮すべきである。これらのＭＩＶサイトは予約されており、信号ＭＩＶのために使用されるべきではない。これは、アップフロント制約として追加することもできるし、ＭＩＶ認証段階で注意を払うこともできる（アップフロント制約を必要としない）。

Ｆ２Ｆ又はＦ２Ｂ−３Ｄ技術の場合、ＩＯポート又はパッドの配置を考慮して、最適解を見つける探索空間を限定できる。従って、問題は、制約（１１）から（１５）の下で式（１０）を解くことである。

各種の実施形態は、上述のように、目的関数（１０）の係数（α_ｉ，ｊ，β_ｉ，ｊ）を評価できる。パラメータαは、ドライバセルとしてセルｉを有し、レシーバセルとしてセルｊを有するネットのタイミングプロファイル重みを表す。これは、以下の要因に基づいて決定される。
●クロック周波数：セルｉ及びセルｊを通過する所与のネットについて、これらのセルを通過するタイミングパスのリストを取得する。最も速いクロック周波数（最も低いクロック周期）を有する有効なタイミングパスは、αの決定において考慮される。
●タイミングパス及びスラックプロファイルの＃ステージ：タイミングパスのステージ数が多ければ、タイミングパスはより制約される。ステージの数が多いほど、各ステージ／ネット当たりのタイミングバジェットは低くなる。従って、各ネットに関連するスラックを評価できる。スラック／ステージ値が小さい場合、αは小さくなる。
●ソースセルの＃ファンアウト：所与のネットについて、ソースセルが高いファンアウトを有する場合、ソースセルのスルーレートは低くなり、これは、このソースセルを通過するネットのタイミングバジェットを制限する。
●ミクロン当たりの遅延:所与のテクノロジーについて、ミクロン当たりの遅延が評価される。これは、αの決定に用いられる。

パラメータβは、セルｉ及びセルｊに対する３Ｄビア及びルーティング妨害ペナルティ係数を表す。これは、以下の要因に基づいて決定される。
●寄生容量（Ｒ_ＭＩＶ，Ｃ_ＭＩＶ）及びＭＩＶの寸法: ＭＩＶサイズ（直径及び深さ）と寄生容量（Ｒ_ＭＩＶ，Ｃ_ＭＩＶ）は、２つのダイ間の結合容量を決定する。モノリシック階層間ビア（ＭＩＶ）のサイズが大きい場合、ＭＩＶ寄生はより大きくなる。
●＃ファンアウト（隣接セルへのルーティング妨害の影響）：ソースセル又はレシーバセルのファンアウトが高い場合、必要なルーティングリソースはより多くなる。ＭＩＶが挿入されると、より多くのパスで妨害物が生成される。従って、ファンアウトが高くなるほど、隣接セルへのＭＩＶ挿入によるルーティング妨害の影響が高くなる。
●自己ルーティング妨害の影響：ＭＩＶ挿入により、ルーティング妨害物が生成され、該妨害物が同じネットの２Ｄルーティングにいくらかの迂回路を追加する。この要因は、βの決定において考慮されるべきである。
●階層間距離：ダイ間結合容量はＭＩＶサイズと階層間の距離とに依存し、階層間距離が１ミクロン未満になると優勢になり始める。

（ハードセキュリティ）
スケーリングは、半導体産業にとって中心的な問題であり、この論文の主な目標であるが、ここで探求される方法を用いて対処することもできる他の問題がある。ハードウェアセキュリティはこのような問題の１つである。以下、簡単に説明する。

デバイスが初期設計から大規模な加工製造及び配備に移行するためには、多くの組織及び州境を越えて機密知的財産を共有することが必要である。関連する情報により、サプライチェーン内の未信頼のメンバーは、潜在的に、オリジナル設計を偽造し、及び／又は、悪意のある構成要素をデバイスに挿入する可能性がある。半導体産業は、知的財産権侵害のために年間４０億ドルまでの損失を被り、偽造ＩＣ（リサイクルＩＣ、リマークＩＣ、改ざんＩＣ、及び過剰生産ＩＣを含む）により年間１，６９０億ドルと推定される。スプリット加工アプローチは、ハードウェアセキュリティ問題に対する解決策として提案されている。これは、高度且つおそらく未信頼のファウンドリで回路の高解像度フロントエンド部分を加工することを含み、低解像度の回路加工は、信頼済みの（おそらく局所又は社内の）が、あまり高度でないファウンドリで行われる（図３７参照）。

図３７は、本技術のいくつかの実施形態で使用されてよいスプリット加工アプローチを示す図３７００である。しかしながら、スプリット製造は、セキュリティを保証しない。例えば、金属層nまでの加工が、高度であるが未信頼のファウンドリで起こる場合（但し、ｎ＞＝２）、トロジャン挿入、又はチップ接続性のリバースエンジニアリング（n＞３の場合）の可能性がある。他方、加工が未信頼のファウンドリで金属層１まで行われる場合、バックエンド層は、高度なＣＭＯＳノード用の既存の信頼済みのファウンドリインフラストラクチャを用いて製造できない。

（Ｎ−ＭＡＰを用いたハードウエアセキュリティのためのスプリット設計／ファブアプローチ）
各種の実施形態は、限定数の注意深く設計されたフロントエンドＰＦＢを組み立て、バックエンド金属層を用いてそれらを接続することができ、それにより、ＡＳＩＣのような電力、性能及び面積仕様を達成できる。ＥＤＡ方法論のいくつかの実施形態は、Ｎ−ＭＡＰと共に適合させて、ロバストなハードウェアセキュリティソリューションを可能にすることができる。潜在的に未信頼のファブでＰＦＢの一部としてフロントエンド回路素子を加工し、金属層のみを含むＰＦＢ（以後、カスタム金属ダイ、又はＣＭＤと称する）を用いてそれらを一緒に連結することによって、各種の実施形態は、未信頼のファブが、完成デバイスの最終的な構成及び機能性を知る由もないように、ＩＣの設計を本質的にスプリット分割できる。フロントエンドＰＦＢが金属層２まで又はそれ以下の回路素子を含むと仮定した場合、アセンブリは１４ｎｍノードで約１７ｎｍ（μ＋３σ）のオーバーレイ精度を必要とするであろう。

図３８は、本技術の一又は複数の実施形態に係る、Ｎ−ＭＡＰを用いたスプリットファブ（ＳＤＳＦ）を示す図３８００である。図３８に示すように、未信頼の設備３８１０（例えば、Ｐ１、Ｐ２、及びＰ３）は、ＰＦＢ（例えば、ＰＦＢ１、２、及び３）に使用できる。ＰＦＢは、同じであっても異なってもよい。同様に、更なる潜在的に未信頼の設備（例えば、Ｃ１及びＣ２）を用いて、ＣＭＤ（例えば、ＣＭＤ１及びＣＭＤ２）を作ることができる。ＣＭＤは、同じであってもなくてもよい。いくつかの実施形態では、ＰＦＢ設備は、ＣＭＤ設備と同じであっても同じでなくてもよい。ＰＦＢ及びＣＭＤは、信頼済みの設備３８２０に移送できる。ピックアンドプレースアセンブリを用いて、信頼済みの設備３８２０は、完成したＳｏＣを作ることができる。

ソースウエハは、理想的には、ファブ非依存性（アグノスティック）であるべきである。バルクシリコンは、半導体加工において最も一般的に使用される基板であるので、理想的には、ソースウエハもバルクシリコンを使用すべきである。いくつかの実施形態は、バルクシリコンにおいてＰＦＢ加工後（及びピックアンドプレース前）に埋め込み犠牲層を作るための各種の方法を使用できる。このように、ＰＦＢウエハは、１つのファウンドリで作ることができ、一方、ＣＭＤウエハは、第２のファウンドリで作ることができる。次に、信頼済みの設備３８２０において、本明細書に記載されるピックアンドプレース技術を用いて、複数のＰＦＢウエハ（又は複数のＰＦＢを有する単一のウエハ）からＳｏＣ３８３０のフロントエンドを作ることができる。次に、ピックアンドプレースアセンブリは、ＣＭＤをＳｏＣ３８３０のフロントエンド上に配置して、完成ＳｏＣ３８４０を作ることができる。

図３９は、本技術の各種の実施形態で使用されてよいＪ−ＦＩＬの線に沿ってモデル化された真空に基づくピックアンドプレースアセンブリ処理の一例を示すブロック図３９００である。ソースウエハは、ピックアンドプレースアセンブリの前に、以下の前処理ステップを経る（例えば、図４０及び図４１を参照）。化学機械研磨（ＣＭＰ）は、後に、鏡面研磨された接合表面を必要とするプロセスシーケンスにおけるＰＦＢ接合のために必要であってよい。カプセル化層コーティングは、汚染から研磨表面を保護するために、並びにテザー形成中の化学腐食からＰＦＢ中の回路素子を保護するために使用できる。アクセスホールエッチングを用いて、埋め込み犠牲層までエッチングされるアクセスホールを生成できる。いくつかの実施形態では、ＰＦＢの側面を保護するために、第２のカプセル化層コーティングを使用できる。次に、テザーエッチングを適用できる。これは、テザー構造が残されるように、埋め込まれた犠牲層を部分的にエッチングオフすることを含んでよい。エッチングは、スティクションによるＰＦＢの崩壊を防止するために、気相エッチャントを用いて実行できる。

デフォルトのアセンブリ構成では、ＰＦＢ金属接点は製品ウエハに向いている。この構成のために、ピックアンドプレースアセンブリは、３つの段階で実行できる。第１段階では、ＰＦＢチャックは、真空吸引（例えば、図４２参照）を用いて、（単一ソースウエハ上の）全てのＰＦＢにそれ自体を取り付ける。気相エッチャントは、ＰＦＢチャック上の断続的な孔を通して分配されてテザーをエッチング除去し、その後、ＰＦＢはソースウエハから持ち上げられる。ＰＦＢチャックは、ＰＦＢの一時的な保管部として機能する。真空吸引が維持され、温度条件が安定している限り、ＰＦＢはリソグラフィ精度でチャックに取り付けられたままになる。ＰＦＢチャック上の吸引領域は、その後のダイバイダイ（ｄｉｅ−ｂｙ−ｄｉｅ）ピックアップを可能にするために個々にアドレス指定可能であることに留意されたい。

製品ウエハ上にピックアンドプレースする前に、ＰＦＢ上のカプセル化層を除去する必要がある。この段階の処理では、ＰＦＢはＰＦＢチャックの方に向けられ、カプセル化層はＰＦＢとチャックの間に挟まれる。配向を反転させるために、ＰＦＢは、第２のＰＦＢチャック（例えば、図４３参照）に移送され、その後、大気圧Ｏ_２プラズマアッシャーに移送される。アッシャーは、ＰＦＢ上の有機汚染物質と共に、カプセル化層を除去する。ＰＦＢは、続いて、第１のＰＦＢチャックに戻される。

第３且つ最後の段階では、ダイバイダイピックアップスーパーストレートが用いられる。これは、ＰＦＢチャックから個々のＰＦＢをピックアップし、それらを製品ウエハ上に配置（及び接合）する（例えば、図４４を参照）。ダイバイダイピックアップスーパーストレートは、既知の良好なＰＦＢのみをピックアップすることを保証するので、Ｎ−ＭＡＰの高収率要件を可能にする。

図４５は、ＰＦＢ金属接点が製品ウエハからの面アレイに接する第２のアセンブリ構成のためのプロセスシーケンス４５００を示す。ＰＦＢチャック（バルクピックアップスーパーストレートと考えられる）及びダイバイダイピックアップスーパーストレートは、アセンブリプロセスの重要な部分である。これらは、ＰＦＢがソースウエハから製品ウエハに移送される際にリソグラフィ精度が維持されることを保証する。ソースウエハからのピックアップ中に、ＰＦＢの上部及び下部間の圧力差が、ＰＦＢチャックにそれらを取り付けたままにするのに十分であることが重要である。これは、主に、ソースウエハからのピックアップ中の懸念である。ＰＦＢがソースウエハからピックアップされ、例えばＰＦＢチャックからダイバイダイピックアップスーパーストレートに移送されていると、チャックは、ＰＦＢの片側を加圧することによってピックアップを支援できる。しかし、ソースウエハからのピックアップ中において、ＰＦＢの片側を加圧することは、深刻なエンジニアリング上の課題を生み出す。

図４６は、ソースウエハからのピックアップ中に、ギャップ圧が大気圧よりもかなり大きいシナリオ４６００の一例を示す。バルクピックアップ中に全てのＰＦＢをピックアップしなければならないので、例えば、ＰＦＢの片側で３００ｍｍウエハの領域にわたって２気圧を維持するには、約７ｋＮの余分な荷重を支持するためのｚアクチュエータ及び移動ステージが必要である。また、圧力が高いと、ソースウエハのエッジ及びスーパーストレートにシーリング問題が生じる。これらは基本的な課題ではないが、エンジニアリングの観点からは圧力を１気圧近くに保つことが好ましい。

従って、ＰＦＢの片側を加圧する能力を伴わずに、且つ（ＰＦＢとソースウエハとの間の）ミリメートルスケール長さでミクロンからサブミクロン薄さのギャップにおける限られた空気輸送を伴って、常に吸引を確保するには、ピックアップ中の空気流を注意深く分析する必要がある。スーパーストレートピンは、様々な機能に対応できる。例えば、スーパーストレートピンはアクセスホールを封止でき、よって真空吸引の維持を支援する。更に、スーパーストレートピンは、ＰＦＢに傷や損傷が生じないようにしながら、真空吸引力に反してＰＦＢを支持できる。ピンの幾何学的形状（サイズ、ピッチ、分布）は、ＰＦＢピン接触面積を可能な限り低く保ちながら、上記の２つの条件が満たされるように、各種の実施形態において選択できる。加えて、いくつかの実施形態において、これらは導電層でコーティングでき、またそれらのＰＦＢ対向表面上にパターン化されたでこぼこを有して、接着効果を低減する。ピンピッチを適切に修正することによって、真空力に反して任意に薄いＰＦＢを保持できることに留意されたい。このスーパーストレートの特徴は、犠牲層に対応したピックアンドプレースアセンブリに沿って、薄いＰＦＢの加工及び取り扱いのための研削に基づく方法に比べて、大きな利点を提供することに留意されたい。研削ウエハは、ソースウエハの上面及び下面の平行度限界により、本質的にミクロンスケール（約１０μｍ以上）の厚さに限定される。

スーパーストレートとＰＦＢとの間の接着力は、望ましくないスティクション問題につながる可能性がある。接着は、主に次の３つの力、即ち、１）表面張力と、２）ファンデルワールス力と、及び３）静電力との相互作用によって生じる複雑な現象である。表面張力は、接触表面上の吸着された水分の相互作用により生じる。表面張力を最小限にするためには、ピックアンドプレースツール内で乾燥条件を積極的に維持すべきである。ファンデルワールス力は、原子及び分子の瞬間的な分極（量子力学的効果に起因）によって生じ、１００ｎｍ未満のギャップスケールでのみ関連する。これらを減少させるためには、スーパーストレートピンの表面は約１００ｎｍ（Ｒａ）以上のパターン化されたでこぼこを有するべきである。静電気力は、接触中の電荷発生及び電荷移動によって生じ、一般に除去するのが最も困難である。本技術のいくつかの実施形態は、接触面間の接触電位が小さい材料を用いることによって、接触帯電を最小化する静電相互作用を低減できる。更に、いくつかの実施形態では、絶縁性が高い自然酸化物を容易に形成しない導電性材料を使用できる。接触面を粗くして、接触面積を最小にできる。また、接触部位における局所的な変形（これは、正味の接着力を増加できる）は、硬質材料を用いて低減できる。

いくつかの実施形態では、犠牲層エッチャント（例えば、気相ＨＦ）に耐性のあるスーパーストレート材料を使用できる。スーパーストレート材料は、半導体グレードであり、大きなフォームファクタで利用可能であり、微細加工可能であってよい。更に、いくつかの実施形態では、スーパーストレート材料は、複数のピックアンドプレースサイクルにわたる摩耗に耐えるために、並びにスティクション問題を低減するために、高い硬度を有してよい。いくつかの実施形態において使用されるスーパーストレート材料は、ソースウエハ及び製品ウエハに近い熱特性を有してよい。スーパーストレート材料は、理想的には、（オーバーレイ計測を容易にするために）可視スペクトル又はＩＲスペクトルの光に対して透明であるべきである。これらの制約を考慮すると、スーパーストレート材料の選択は、かなり限定される。シリコン、サファイア、溶融シリカ、及び炭化ケイ素（ＳｉＣ）は、上記の全て又は大部分を満たす唯一の一般的な材料である可能性が高い。これらのうち、シリコンのみが、それに利用可能な多種多様な微細加工技術を有し、スーパーストレート材料の最良の選択肢である可能性が高い。

（真空に基づくピックアンドプレースアセンブリの空気流機構）
図４７は、本技術の一又は複数の実施形態に係る、ソースウエハからのピックアップ中のＰＦＢのスナップショットを示す図４７００である。図４７に示すように、ＰＦＢはソースウエハから持ち上げられ、以下の２つの競合する効果が生じる。即ち、１）ＰＦＢとソースウエハとの間のギャップが広がるにつれて起こる空気の希薄化と、２）ＰＦＢのエッジから空気が突入するにつれて起こる均圧化である。但し、スーパーストレートの大孔（幅数十ミクロン）が圧力を約１気圧に維持している。

これらは著しく異なる時間尺度を有する。

Ｖ_{ｖｅｒｔｉｃａｌＰｒｅｓｓｕｒｅＦｒｏｎｔ}とＶ_{ｌａｔｅｒａｌＰｒｅｓｓｕｒｅＦｒｏｎｔ}とＶ_{ｓｏｕｎｄＡｔＲＴＰ}とが大まかに等しく、ｇａｐ_{ＰＦＢＴｏＳｕｂｓｔｒａｔｅ}を約１μｍとし、ｗｉｄｔｈ_ＰＦＢを約５ｍｍとすると、ｔｉｍｅ_{ｐｒｅｓｓｕｒｅＥｑｕａｌｉｚａｔｉｏｎ}は、ｔｉｍｅ_{ｒａｒｅｆａｃｔｉｏｎ}よりも約３桁大きい。従って、ＰＦＢが、ギャップ内の圧力が等しくなるよりも速くピックアップされる場合には、ＰＦＢは、吸引を失う危険性がある。実際、ミリメートルスケールの領域にわたって、ｐ_{ｓｕｐｅｒｓｔｒａｔｅ}よりも僅かに低い局所的なｐ_ｇａｐは、ＰＦＢの著しい歪みにつながり、潜在的に、オーバーレイの損失、並びにＰＦＢ回路素子への損傷につながる。例えば、ｐ_{ｓｕｐｅｒｓｔｒａｔｅ}が約０．１気圧であり、１ｍｍ幅の局所領域にわたって平均ｐ_ｇａｐがｐ_{ｓｕｐｅｒｓｔｒａｔｅ}よりも約５％低く、ｔｈｉｃｋｎｅｓｓ_ＰＦＢが約１μｍである場合には、約３０μｍの偏差が局所領域の中心で生じる。この時点でのｇａｐ_{ＰＦＢＴｏＳｕｂｓｔｒａｔｅ}が３０μｍよりも小さい場合、ＰＦＢがソースウエハ内に激突した可能性は高い。従って、ピックアップ中の良好な経験則は、ギャップ内で最小圧力ｐ_ｇａｐ ^ｍｉｎ＝ｋ_{ｐｒｅｓｓｕｒｅＭａｒｇｉｎ}*ｐ_{ｓｕｐｅｒｓｔｒａｔｅ}を常に維持することである。その後の分析では、ｋ_{ｐｒｅｓｓｕｒｅＭａｒｇｉｎ}＝５、ｐ_{ｓｕｐｅｒｓｔｒａｔｅ}＝０．１気圧、ｐ_ｇａｐ ^ｍｉｎ＝０．５気圧と仮定する。各種の実施形態は、ｔｉｍｅ_{ｐｒｅｓｓｕｒｅＥｑｕａｌｉｚａｔｉｏｎ}のより正確な推定値を用いてよく、それによって、吸引確保スーパーストレートモーションプランを導出できる。

ＰＦＢは、配置及び接合のために製品ウエハに付勢されるので、次の２つの競合する効果が生じる（ピックアップ中における対応する効果について大まかに時間反転されたバージョン）。即ち、１）ＰＦＢと製品ウエハとの間のギャップが収縮するにつれて起こる空気の圧縮と、２）空気がＰＦＢのエッジに向かって突出するにつれて起こる均圧化である。但し、スーパーストレートの大孔が圧力を約１気圧に維持している。

空気圧縮は、ＰＦＢと製品ウエハとの間の空気の剛性を増加させ、ＰＦＢ配置中のインエア(in-air)オーバーレイ補正のための潜在的なメカニズムを提供する。圧縮された空気は、最終的には、空気がエッジに向かって突出するにつれて散逸する。いくつかの実施形態は、この散逸時間についての推定値を用いてもよく、これは後に、インエア(in-air)オーバーレイ補正に利用可能な時間尺度についてツール設計者に知らせることができる。

図４８は、本技術のいくつかの実施形態で使用されてよいスーパーストレートピン４８１０の孔を示す。ＰＦＢはスーパーストレートに取り付けられる。ＰＦＢを引き抜くと、吸引力が生じてＰＦＢに損傷を与える可能性がある。いくつかの実施形態は、吸引を防止するためにスーパーストレートの孔を使用できる。図４９は、本技術の各種の実施形態における、製品ウエハ上に配置される前のＰＦＢのスナップショット４９００を示す。各種の実施形態は、ｗｉｄｔｈ_ＰＦＢ及びｔｈｉｃｋｎｅｓｓ_{ｓａｃｒｉｆｉｃｉａｌＬａｙｅｒ}における各種の値で、ＰＦＢピックアップシミュレーションの結果を使用でき、ＰＦＢチャックの吸引確保モーションプランを導出できる。

図５０は、本技術の各種の実施形態における、ＰＦＢピックアップのＤＳＭＣシミュレーション５０００のためのドメインを示す。シミュレーションの複雑さを低減するために、以下の予備的な仮定を行う。第１に、ＰＦＢとソースウエハとの間のギャップを立方体とする。ギャップ容積の僅かな部分を構成するアクセスホールは、モデル化されていない。第２に、空気流に関する立方体形状の二回転対称が与えられると、容積の４分の１のみがモデル化される。最後に、ＰＦＢのエッジは、１気圧であると仮定される。これは、約１気圧の圧力を維持するＰＦＢチャックのストリートにおける大孔によって保証される。

シミュレーション領域外における空気の固有状態は、以下のように定義される。１）空気は、それぞれ１．９０１×１０^２５ｍ⁻³及び０．５４６×１０^２５ｍ⁻³の数密度で存在する２つの分子種（Ｎ_２及びＯ_２）から構成されると仮定する。尚、上記数密度は、１気圧における空気中でのこれらの種の数密度に対応する。２）空気は静止状態（正味速度ゼロ）と仮定する。シミュレーション容積は、六面体メッシュ要素を用いて離散化できる。但し、全てのメッシュ要素の全てのエッジに対してｓｉｚｅ_ｍｅｓｈ＝３３ｎｍである。

いくつかの実施形態では、以下の境界条件を使用できる。シミュレーション領域の上部及び下部のシリコン表面は、壁としてモデル化され、壁−空気衝突は、混合（拡散及び鏡面）壁相互作用モデルを用いてモデル化される。壁の温度は３００Ｋに設定する。シミュレーション領域の４つの垂直面のうち、２つは流入境界に設定されており、この境界を通って１気圧の空気が流入又は流出でき、他の２つは図５０に示すような対称境界である。

シミュレーションのための外部パラメータは、ｔｈｉｃｋｎｅｓｓ_{ｓａｃｒｉｆｉｃｉａｌＬａｙｅｒ}及びｗｉｄｔｈ_ＰＦＢである。計算上の制約により、値の小さいｗｉｄｔｈ_ＰＦＢ及びｔｈｉｃｋｎｅｓｓ_{ｓａｃｒｉｆｉｃｉａｌＬａｙｅｒ}のみでシミュレーションが実行される。現行のシミュレーションセットでは、ｗｉｄｔｈ_ＰＦＢは６０μｍ未満に維持され、ｔｈｉｃｋｎｅｓｓ_{ｓａｃｒｉｆｉｃｉａｌＬａｙｅｒ}は２．５μｍ未満に維持される。その後、データをミリメートル幅の容積に外挿できる。ｔｈｉｃｋｎｅｓｓ_{ｓａｃｒｉｆｉｃｉａｌＬａｙｅｒ}及びｗｉｄｔｈ_ＰＦＢの値の所与の集合について、吸引確保ピックアッププランを進展できる。

図５１は、本技術のいくつかの実施形態に係る、吸引確保ピックアッププランの導出に使用されてよい動作のセットの一例を示すフローチャート５１００である。図５２は、本技術の様々な実施形態における、圧力のＤＳＭＣシミュレーション５２００の一例を示している。図５３は、各種の値のｇａｐ_{ＰＦＢＴｏＳｕｂｓｔｒａｔｅ}において、ｗｉｄｔｈ_ＰＦＢ＝５ｍｍに対するａｖｇ（ｐ_ｇａｐ）の変化５３００を示す。均圧化速度は、分子流が優位になり始める際に起こる可能性が高い約１００ナノメートルのギャップ付近で、著しく低下し始めることに留意されたい。

図５４は、ｔｈｉｃｋｎｅｓｓ_{ｓａｃｒｉｆｉｃｉａｌＬａｙｅｒ}＝０．０１μｍ、ｗｉｄｔｈ_ＰＦＢ＝５ｍｍについて導出された吸引確保モーションプラン５４００を示す。吸引確保モーションプランは、ソースウエハから２Ｄダイピックアップのためのものである。ここで、ｔｈｉｃｋｎｅｓｓ_{ｓａｃｒｉｆｉｃｉａｌＬａｙｅｒ}＝０．０１μｍ、ｗｉｄｔｈ_ＰＦＢ＝５ｍｍである。モーションプランは、ギャップ対時間の勾配が、任意の特定のギャップ値において、上記の限定モーションプランにおける対応する勾配よりも低い限り、吸引を確実にする。

（ＰＦＢ配置のＤＳＭＣシミュレーション）
いくつかの実施形態で使用されるＰＦＢ配置シミュレーションは、ピックアップの場合と同じであるシミュレーション領域及び固有パラメータを含むことができる。外部パラメータは、ｇａｐ_{ＰＦＢＴｏＰｒｏｄｕｃｔＷａｆｅｒ}及びｗｉｄｔｈ_ＰＦＢであってよい。計算上の制約により、シミュレーションは、いくつかの実施形態において、値の小さいギャップ及び幅のでのみ実行されてよい。現行のシミュレーションセットでは、ｗｉｄｔｈ_ＰＦＢは２０μｍ未満に維持され、ｇａｐ_{ＰＦＢＴｏＰｒｏｄｕｃｔＷａｆｅｒ}は４μｍ未満に維持される。しかしながら、データは、ミリメートル幅の容積に外挿できる。ｇａｐ_{ＰＦＢＴｏＰｒｏｄｕｃｔＷａｆｅｒ}及びｗｉｄｔｈ_ＰＦＢの値の所与の集合について、配置時間推定値は、以下のように導出される。

図５５は、本技術のいくつかの実施形態で使用されよい配置時間推定値を導出するための動作セットの一例を示すフローチャート５５００である。図５６は、本技術の一又は複数の実施形態における、ＰＦＢ配置のための平均ギャップ圧の変化の一例を示すプロット５６００である。図５６に示すように、上述のアルゴリズムに基づいて、ｗｉｄｔｈ_ＰＦＢ＝５ｍｍに対するａｖｇ（ｐ_ｇａｐ）の変化である。配置時間の推定値は約１０ミリ秒である。これは、より揮発性の液体をＰＦＢのエッジに分配して空気流を収縮させることによって増大できることに留意されたい。

（Ｎ−ＭＡＰ用ソースウエハ）
いくつかの実施形態では、適切な犠牲層を有するソースウエハが利用可能であると仮定してよく、この仮定を前提として、Ｎ−ＭＡＰプロセスの残りを探索できる。前述したように、ソースウエハは、理想的には、ファブ非依存性（アグノスティック）であるべきである。バルク＜１００＞配向シリコンは、半導体加工において最も広く使用される基板であるので、ソースウエハもこれを使用すべきである。しかしながら、バルクシリコンは、埋め込み犠牲層を全く含まず、従って、この本来の形態では、Ｎ−ＭＡＰに使用できない。

もし、回路素子を損傷することなく、ファブ処理されたバルクシリコンウエハに埋め込み犠牲層を作ることができれば、ソースウエハにとって理想的な技術選択肢となるであろう。一方、ＳＯＩ基板は、埋め込み犠牲層を既に含んでおり、更なるポストファブプロセスの開発を必要としない。しかしながら、ＳＯＩ基板は、現在、世界中の主要な４つの半導体ファブのうちの１つのみによって処理されている。各種の実施形態は、一方ではＳＯＩから、他方ではポストファブバルクシリコン犠牲層を作るための（潜在的な）方法までに及ぶソースウエハの技術選択肢を提供する。その各々は、独自の利点及びリスクを有する。

下記の表５．２は、ソースウエハのための３つの技術選択肢を示す。

ＳＯＩは、埋め込み犠牲層を既に含んでいるので、多くの実施形態ではデフォルトの選択肢である。しかしながら、ＳＯＩは、現在、唯一の大規模ファブ、即ちグローバルファウンドリでのみ処理されている。更に、ＳＯＩは、メモリアプリケーションに対してかなりのコスト障壁を有するであろう。

ＦＩＰＯＳの第２の変形に基づくＢＥＳＬは、多孔質な下地層を作るために必要なエピタキシャルウエハを処理するために、ファブとの連携を必要とする。しかしながら、ＦｉｎＦＥＴやゲートオールアラウンドＦＥＴ等の高度論理デバイスにおけるエピタキシャルウエハの最近の実装は、論理空間においてこれに対する機会を作っている。第３の選択肢であって、且つ適用可能性の観点から最も好ましい選択肢は、バルクＳｉにおける犠牲層のポストファブ作成である。

（バルクシリコン中の埋め込み犠牲層の作成）
図５７は、本技術の各種の実施形態に係る、バルクシリコン内に埋め込み犠牲層を作るためのプロセスフロー５７００の一例である。図５７に示すように、多孔質層は、続いて酸化されて、ポストファブ埋め込み犠牲酸化物層を作ることができる。しかしながら、このプロセスシーケンスは、ポロシティの等方性伝播に起因してＰＦＢの下側に大きなキンクが生成されるため、理想的ではない。図５８は、交互シーケンス５８００を示しており、このシーケンスでは、シリコンウエハの表面近くに電場を印加することによって、孔を反発させる（ポロシティ生成に必要）ことができ、潜在的には、垂直エッチングフロントを停止させて、キンクを著しく減少、更には排除しうる。

（実験的検証）
図５９は、薄膜クロム層でコーティングされたシリコンにおけるポロシティラペリングを示す。この場合、金属層電圧Ｖ_{ｍｅｔａｌ}は、単に電解質電位であった。陽極酸化は、社内エッチャーを用いて行った。図６０は、本技術の各種の実施形態で使用されてよいポロシティ作成のための光電気化学エッチャーを示す。

（エアベアリング剛性）
図６１は、本技術の各種の実施形態に係る、剛性計算用エアベアリング６１００の一例を示す。特定のギャップにおけるエアベアリング剛性は、気体に対する理想気体の状態方程式を用いて見出すことができる。図６２は、１０倍減少するエアベアリングギャップの一例６２００を示す。一例として、ギャップが約１μｍから約１００ｎｍに低下すると、エアベアリング剛性は約１００倍増加する。

（ＰＦＢチャック）
ＰＦＢチャックピンの分布は、ＰＦＢの寸法に基づいて変更する必要がある。新しいタイプのＰＦＢ毎に新しいバルブアレイを加工しなければならないことを避けるために、バルブアレイは別個の層に存在し、真空吸引を用いてピン層に取り付けられてよい。ピン層は、特定のＰＦＢタイプ毎に加工され、真空吸引に基づく方法を用いてバルブ層に取り付けられ、二層の迅速な着脱を可能にするであろう。下図に示す設計の場合、マイクロバルブアレイのピッチは、（遭遇の可能性が高い）最小ＰＦＢ寸法の約７０％であるべきである。この構成では、マイクロバルブアレイは任意のＰＦＢフォームファクタで空気流を制御できるはずである。図６３は、個別のマイクロバルブ層及びピン層を示すＰＦＢチャックの一例６３００を示す。

（Ｎ−ＭＡＰを用いたスーパーリソグラフィダイ）
図６４は、本技術の各種の実施形態に係る、Ｎ−ＭＡＰを用いたスーパーリソグラフィダイの一例６４００を示す。より具体的には、図６４は、それぞれのサイズが２６ｍｍ×３３ｍｍよりも小さいＰＦＢを、スーパーリソグラフィフォームファクタに充填（ｔｅｓｓｅｌｌａｔｅ）でき、ＣＭＤを用いて連結して、スーパーリソグラフィシステムオンチップ（ＳｏＣ）を形成できるアプローチの一例を示す。

（ミニマルファブ）
図６５は、本技術のいくつかの実施形態で使用できるミニマルファブの各種の構成要素を示すブロック図６５００である。図６５に示すミニマルファブの実施形態は、従来の大規模ファブに比べて設置面積及び資本要件はかなり小さいが、必ずしも半導体加工を専門としない事業体／企業によるカスタム半導体デバイスの加工のための大規模ファブと併用できる。上記のミニマルファブは、Ｎ−ＭＡＰツール、ダイ試験ステーション、並びにＣＭＰステーション及びベークステーション等のいくつかの他の補助ツールを含む。ベークステーションは、ナノ精密ピックアンドプレースアセンブリツールにおける接合ステップ後の接合品質を改善するためのものであることに注意する。図６５はまた、逆転構成のＰＦＢチャックを示す。この構成では、ＰＦＢの反転は必要とされない。

（例示的なコンピュータシステムの概要）
本開示の設計ツール及び／又は加工システムの態様及び実装を、各種のステップ及び動作の一般的な文脈で説明してきた。様々なこれらの工程及び動作は、ハードウェア構成要素によって実行されてよく、若しくは、ステップ又は動作を実行するための命令でプログラムされた（例えば、コンピュータ、サーバ、又は他のコンピューティング装置内の）汎用又は専用のプロセッサを生じさせるために用いられてよいコンピュータ実行可能命令で具現化されてよい。例えば、ステップ又は動作は、ハードウェア、ソフトウェア、及び／又はファームウェアの組み合わせによって実行されてよい。

図６６は、設計ツール及び／又は加工システムのコンピュータシステム化を表す例示的マシンを示すブロック図である。設計ツール及び／又は加工システムコントローラ６６００は、一又は複数のユーザ６６２５、クライアント／端末デバイス６６２０、ユーザ入力デバイス６６０５、周辺デバイス６６１０、任意の一（又は複数の）コプロセッサデバイス（例えば、暗号プロセッサデバイス）６６１５、及びネットワーク６６３０を含むエンティティと通信してよい。ユーザは、ネットワーク６６３０を通じて端末デバイス６６２０を介してコントローラ６６００に関与してよい。

コンピュータは、情報を処理するための中央処理装置（ＣＰＵ）又はプロセッサを使用してよい。プロセッサは、プログラマブル汎用又は専用マイクロプロセッサ、プログラマブルコントローラ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理デバイス（ＰＬＤ）、埋め込み構成要素、そのようなデバイスの組合せ等を含んでよい。プロセッサは、ユーザ及び／又はシステムが生成した要求に応答してプログラム部品（ｃｏｍｐｏｎｅｎｔ）を実行する。これらの部品のうち一又は複数を、ソフトウェア、ハードウェア、又はハードウェアとソフトウェアの両方で実装してよい。プロセッサは、各種動作を可能にする命令（例えば、動作命令及びデータ命令）を渡す。

コントローラ６６００は、クロック６６６５、ＣＰＵ６６７０、読出し専用メモリ（ＲＯＭ）６６８５やランダムアクセスメモリ（ＲＡＭ）６６８０等のメモリ、コプロセッサ６６７５などを含んでよい。これらのコントローラ構成要素は、システムバス６６６０に接続され、システムバス６６６０を介してインターフェースバス６６３５に接続されてよい。更に、ユーザ入力デバイス６６０５、周辺デバイス６６１０、コプロセッサデバイス６６１５等を、インターフェースバス６６３５を介してシステムバス６６６０に接続してよい。インターフェースバス６６３５は、プロセッサインターフェース６６４０、入出力（Ｉ／Ｏ）インターフェース６６４５、ネットワークインターフェース６６５０、メモリインターフェース６６５５等の多数のインターフェースアダプタに接続されてよい。

プロセッサインターフェース６６４０は、コプロセッサデバイス６６１５とコプロセッサ６６７５との間の通信を容易化しうる。一の実装形態では、プロセッサインターフェース６６４０は、要求又はデータの暗号化及び復号化を早めてよい。入出力（Ｉ／Ｏ）インターフェース６６４５は、ユーザ入力デバイス６６０５、周辺デバイス６６１０、コプロセッサデバイス６６１５等と、コントローラ６６００の構成要素との間の通信を、オーディオ、データ、ビデオインターフェース、無線トランシーバ等を取り扱うためのプロトコル（例えば、Ｂｌｕｅｔｏｏｔｈ、ＩＥＥＥ１３９４ａ−ｂ、シリアル、ユニバーサルシリアルバス（ＵＳＢ）、デジタルビジュアルインターフェース（ＤＶＩ）、８０２．１１ａ／ｂ／ｇ／ｎ／ｘ、セルラー等）を用いて容易にする。ネットワークインターフェース６６５０は、ネットワーク６６３０と通信してもよい。ネットワーク６６３０を介して、コントローラ６６００は、遠隔端末デバイス６６２０にアクセス可能であってもよい。ネットワークインターフェース６６５０は、直接接続、イーサネット、ＩＥＥＥ８０２．１１ａ−ｘ等の無線接続などの各種の有線及び無線接続プロトコルを使用してよい。

ネットワーク６６３０の例としては、インターネット、ローカルエリアネットワーク（ＬＡＮ）、メトロポリタンエリアネットワーク（ＭＡＮ）、ワイドエリアネットワーク（ＷＡＮ）、（例えば、ワイヤレスアプリケーションプロトコルＷＡＰを用いた）無線ネットワーク、安全なカスタム接続等が挙げられる。ネットワークインターフェース６６５０は、ある態様では、コンピュータネットワーク内のデータにアクセス／プロキシする許可を管理及び／又は管理し、異なるマシン及び／又はアプリケーション間における様々なレベルの信頼を追跡できるファイアウォールを含むことができる。ファイアウォールは、例えば、これらの様々なエンティティ間のトラフィックフロー及びリソース共有を規制するために、特定セットのマシン及びアプリケーション間、マシン及びマシン間、及び／又はアプリケーション及びアプリケーション間において所定セットのアクセス権を実施できる、ハードウェア及び／又はソフトウェア部品の任意の組み合わせを有する任意の数のモジュールであってよい。ファイアウォールは、更に、例えば、個人、マシン、及び／又はアプリケーションによるオブジェクトのアクセス権及び動作権を含む許可と、許可権が利用できる状況と、を詳細に示すアクセス制御リストを管理及び／又は利用可能であってよい。ファイアウォールの機能で実行又はそれに含まれる他のネットワークセキュリティ機能は、例えば、本開示の新規な技術から逸脱することなく、侵入防止、侵入検出、次世代ファイアウォール、パーソナルファイアウォール等であってよいが、これらに限定されない。

メモリインターフェース６６５５は、記憶デバイス６６９０、リムーバブルディスクデバイス等の多数の記憶デバイスと通信してよい。記憶インターフェース６６５５は、シリアルアドバンスドテクノロジーアタッチメント（ＳＡＴＡ）、ＩＥＥＥ１３９４、イーサネット、ユニバーサルシリアルバス（ＵＳＢ）等の各種の接続プロトコルを使用してよい。

ユーザ入力デバイス６６０５及び周辺デバイス６６１０は、Ｉ／Ｏインターフェース６６４５や、潜在的には他のインターフェース、バス、及び／又は構成要素に接続されてよい。ユーザ入力デバイス６６０５は、カードリーダ、指紋リーダ、ジョイスティック、キーボード、マイク、マウス、リモコン、網膜リーダ、タッチスクリーン、センサ等を含んでよい。周辺デバイス６６１０は、アンテナ、オーディオデバイス（例えば、マイク、スピーカ等）、カメラ、外部プロセッサ、通信デバイス、無線周波数識別子（ＲＦＩＤ）、スキャナ、プリンタ、記憶デバイス、トランシーバ等を含んでよい。コプロセッサデバイス６６１５は、インターフェースバス６６３５を介してコントローラ６６００に接続されてよく、マイクロコントローラ、プロセッサ、インターフェース、又は他のデバイスを含んでもよい。

コンピュータ実行可能命令及びデータは、プロセッサによってアクセス可能なメモリ（例えば、レジスタ、キャッシュメモリ、ランダムアクセスメモリ、フラッシュメモリ等）に記憶されてよい。これらの記憶された命令コード（例えば、プログラム）は、所望の動作を実行するために、プロセッサ構成要素、マザーボード及び／又は他のシステム構成要素を連動させてよい。コントローラ６６００は、オンチップＣＰＵメモリ（例えば、レジスタ）、ＲＡＭ６６８０、ＲＯＭ６６８５、及び記憶デバイス６６９０を含む各種形態のメモリを使用できる。記憶デバイス６６９０は、固定又は取外し可能磁気ディスクドライブ、光ドライブ、ソリッドステートメモリデバイス、及び他のプロセッサ可読記憶媒体等の、任意の数の有形且つ非一時的記憶デバイス又はシステムを使用できる。メモリに記憶されたコンピュータ実行可能命令は、特定のタスクを実行するか、又は特定の抽象データ型を実装する、ルーチン、プログラム、オブジェクト、構成要素、データ構造等の、一又は複数のプログラムモジュールを有する設計ツール及び／又は加工プラットフォームを含んでよい。例えば、メモリは、オペレーティングシステム（ＯＳ）コンポーネント６６９５、モジュール及び他の構成要素、データベース表等を含むことができる。これらのモジュール／構成要素は、インターフェースバスを介してアクセス可能な外部記憶デバイスからのものを含めて、記憶デバイスから記憶且つアクセスしてよい。

データベース構成要素は、プロセッサによって実行されるプログラムを記憶して、記憶データを処理できる。データベース構成要素は、リレーショナル、スケーラブル、及び安全なデータベースの形態で、実装されてよい。このようなデータベースの例としては、ＤＢ２、ＭｙＳＱＬ、Ｏｒａｃｌｅ、Ｓｙｂａｓｅ等が挙げられる。或いは、データベースは、アレイ、ハッシュ、リスト、スタック、構造化テキストファイル（例えばＸＭＬ）、表等の各種の標準データ構造を用いて実装されてもよい。このようなデータ構造は、メモリ及び／又は構造化ファイル内に記憶されてよい。

コントローラ６６００は、ローカルエリアネットワーク（ＬＡＮ）、ワイドエリアネットワーク（ＷＡＮ）、インターネット等の通信ネットワークを介して連結された遠隔処理装置によってタスク又はモジュールが実行される分散コンピューティング環境に実装されてよい。分散コンピューティング環境では、プログラムモジュール又はサブルーチンは、ローカルメモリ記憶デバイスと遠隔メモリ記憶デバイスとの両方に配置されてよい。分散コンピューティングは、処理用の集合リソース及び／又は負荷分散に使用してよい。或いは、コントローラ６６００の態様は、インターネットを介して、又は他のネットワーク（無線ネットワークを含む）を介して、電子的に分散されてもよい。設計ツール及び／又は加工システムの一部がサーバコンピュータ上に存在し、対応する部分がクライアントコンピュータ上に存在しうることを、当業者は認識するであろう。コントローラ６６００の態様に特有のデータ構造及びデータ伝送も、本開示の範囲内に包含される。

（結論）
文脈上別段の意味を有することが明らかな場合を除き、明細書及び特許請求の範囲を通じて、「備える」、「備えている」等の語句は、排他的又は網羅的な意味ではなく、包括的な意味で解釈されるべきである。即ち、「含むが、これらに限定されない」という意味である。ここで用いられるように、「接続された」、「結合された」、又はそれらの任意の変形の文言は、二以上の要素間の直接的又は間接的な任意の接続又は結合を意味する。要素間の結合又は接続は、物理的、論理的、又はそれらの組み合わせであってよい。更に、「ここに」、「上に」、「下に」、及び類似の語句は、本明細書で使用される場合、本出願全体を参照し、本明細書の特定の部分を参照するものではない。文脈が許す場合、単数又は複数を使用する上記詳細な説明における語句は、それぞれ、複数又は単数を含み得る。文脈が許す場合、上述した詳細な説明において単数又は複数を用いた語句は、夫々、複数又は単数を含んでもよい。「又は」という語句は、２つ以上の項目のリストに関連して、語句の次の解釈の全てを包含する。即ち、リスト内の項目のいずれか、リスト内の全ての項目、及びリスト内の項目の任意の組み合わせである。

本技術の例における上記の詳細な説明は、網羅的であること、又は本技術を上記に開示された厳密な形態に限定することを意図していない。本技術の特定の例が例示の目的のために上述されているが、当業者が認識するように、本技術の範囲内で各種の同等の変更が可能である。例えば、処理又はブロックは所与の順序で提示されているが、別の実施では、異なる順序で、ステップ含むルーチンを実行、又はブロックを含むシステムを用いてよい。いくつかの処理又はブロックは、削除、移動、追加、細分化、組合せ、及び／又は修正変更されて、代替物又は部分的組合せ（サブコンビネーション）を提供してよい。これらの処理又はブロックの各々は、様々な異なる方法で実施されてよい。また、処理又はブロックは、時には、連続して実行されるものとして示されているが、これらの処理又はブロックは、代わりに、並行して実行又は実施されてよく、或いは異なる時間に実行されてもよい。更に、本明細書で言及される任意の特定の数は単なる例であり、代替実施では、異なる値又は範囲を採用してよい。

本明細書に提供された技術の教示は、必ずしも上記のシステムではなく、他のシステムに適用できる。上述した各種の例の要素及び動作を組み合わせて、本技術の更なる実装を提供できる。本技術のいくつかの代替実施には、上述した実施に対して更なる要素が含まれるだけでなく、より少ない要素が含まれてもよい。

上記の詳細な説明に照らして、これらの変更及び他の変更を本技術に加えることができる。上記の説明では、本技術のある一定の例を説明し、考えられる最良の形態を説明するが、上記が文中でどれほど詳細に見えても、本技術は、多くの方法で実践できる。システムの詳細は、本明細書に開示される技術に包含されながらも、その特定の実施においてかなり変化してよい。上述したように、本技術のある特性又は態様を説明する際に使用される特定の用語は、その用語が関連する技術における特定の特徴、特性、又は態様に限定されるように本明細書で再定義されることを示唆するものと解釈されるべきではない。一般に、以下の特許請求の範囲で使用される文言は、上記の詳細な説明セクションでそのような文言を明確に定義しない限り、本技術を本明細書で開示される特定の例に限定するものと解釈されるべきではない。従って、本技術の実際の範囲は、開示された例だけでなく、特許請求の範囲下で本技術を実践又は実施する全ての同等の方法も包含する。

請求項の数を減らすために、本技術のある一定の態様を、ある一定の請求形態で以下に提示するが、出願人は、任意の数の請求形態で本技術の各種の態様を考えている。例えば、本技術の一の態様のみがコンピュータ可読媒体の請求項として記載されているが、他の態様も同様にコンピュータ可読媒体の請求項として、又はミーンズプラスファンクションクレームで具現化されるような他の形態で具現化されてよい。３５Ｕ．Ｓ．Ｃ§１１２（ｆ）に基づいて取り扱われることを意図された請求項は、「．．．するための手段（ｍｅａｎｓ ｆｏｒ）」という語句で始まるが、任意の他の文脈における用語「のための／用の」の使用は、３５Ｕ．Ｓ．Ｃ§１１２（ｆ）に基づく取り扱いを意図したものではない。従って、出願人は、本出願又は継続出願において、このような更なる請求形態を追求するために、本出願の提出後に更なる請求項を追求する権利を留保する。

Claims (86)

1. ９００ｍｍ^２よりも大きいダイサイズを有する半導体デバイスを加工する方法であって、
   夫々のサイズが最大でも９００ｍｍ^２である多数のプレハブブロック（ＰＦＢ）にパーティション分割された高解像度回路素子を含む第１のタイプのソースウエハを提供し、
   夫々のサイズが最大でも１５００ｍｍ^２である多数のＰＦＢにパーティション分割された低解像度回路素子を含む第２のタイプのソースウエハを提供し、
   製品基板上に前記第１のタイプのソースウエハからＰＦＢを組み立て、続いて、前に組み立てられたＰＦＢ上に前記第２のタイプのソースウエハからＰＦＢを組み立て、
   ここで、完全に組み立てられた高解像度ＰＦＢ及び低解像度ＰＦＢのグループは、モノリシックに構築されたＳｏＣと機能的に同等であるが、９００ｍｍ^２よりもサイズが大きい
   ことを特徴とする方法。
2. 前記高解像度ＰＦＢと前記低解像度ＰＦＢとの間のオーバーレイ精度は、１００ｎｍよりも良好であることを特徴とする請求項１に記載の方法。
3. 前記高解像度ＰＦＢと前記低解像度ＰＦＢとの間のオーバーレイ精度は、５０ｎｍよりも良好であることを特徴とする請求項１に記載の方法。
4. 前記高解像度ＰＦＢと前記低解像度ＰＦＢとの間のオーバーレイ精度は、２５ｎｍよりも良好であることを特徴とする請求項１に記載の方法。
5. 前記第１のタイプのソースウエハ又は前記第２のタイプのソースウエハは、複数種類のＰＦＢを有することを特徴とする請求項１に記載の方法。
6. 前記ＰＦＢは１０μｍ未満の厚さであることを特徴とする請求項１に記載の方法。
7. 前記ＰＦＢは１μｍ未満の厚さであることを特徴とする請求項１に記載の方法。
8. 前記ＰＦＢは１００ｎｍ未満の厚さであることを特徴とする請求項１に記載の方法。
9. 前記低解像度ＰＦＢは、金属層のみを含むカスタム金属ダイ（ＣＭＤ）を含むことを特徴とする請求項１に記載の方法。
10. スーパーストレートアセンブリは、ＰＦＢをピックアンドプレースするために使用され、前記スーパーストレートアセンブリは、一又は複数の、接続又は非接続サブスーパーストレートを有することを特徴とする請求項１に記載の方法。
11. 当該方法は更に、オーバーレイ制御アーキテクチャを用いて、ＰＦＢの歪みをナノメートルスケールに制御することを特徴とする請求項１０に記載の方法。
12. 前記スーパーストレートアセンブリ及び／又は前記サブスーパーストレートは、犠牲層エッチャントがイン・サイチュ(in-situ)でＰＦＢテザーをエッチングするためのルーティングを有することを特徴とする請求項１０に記載の方法。
13. 前記スーパーストレートアセンブリ及び／又は前記サブスーパーストレートは、真空ピックアップのための空気流ルーティングを有することを特徴とする請求項１０に記載の方法。
14. ピックアンドプレースアセンブリは、ウエハ厚さであるＰＦＢで実装されており、
    前記ピックアンドプレースアセンブリは更に、
    透明で熱機械的に安定な基板を提供し、
    接着剤を用いてＰＦＢ含有ソースウエハを前記透明で熱機械的に安定な基板に取り付け、
    ソースウエハをＰＦＢへダイシングし、
    ナノ精密ピックアンドプレースアセンブリプロセスを用いて、前記透明で熱機械的に安定な基板から製品基板上へのＰＦＢのピックアンドプレースをする
    ことを特徴とする請求項１に記載の方法。
15. 当該方法は更に、アセンブリに対して良好な既知のＰＦＢを識別するために、前記ソースウエハ上の前記ＰＦＢを試験し、
    前記試験は、機能性検査及び論理接続性検査によって良好な既知のＰＦＢを決定し、且つ、前記試験は、前記第１のタイプのソースウエハ及び前記第２のタイプのソースウエハ上の前記ＰＦＢの内側、周辺又は外側の領域を利用する
    ことを特徴とする請求項１に記載の方法。
16. 当該方法は更に、前記ＰＦＢの選択部分を試験して、統計モデルを用いて外挿することによってＰＦＢ全体の良さを推測することを特徴とする請求項１５に記載の方法。
17. 半導体デバイスの製造中にハードウェアのセキュリティを保証する方法であって、
    多数のプレハブブロック（ＰＦＢ）にパーティション分割された高解像度回路素子を含み、一又は複数の信頼済み(trusted)又は非信頼(untrusted)の設備で加工されてよい、第１のタイプのソースウエハを提供し、
    多数のＰＦＢにパーティション分割された低解像度回路素子を含み、一又は複数の信頼済み又は非信頼の設備で加工されてよい、第２のタイプのソースウエハを提供し、
    製品基板上に前記第１のタイプのソースウエハからＰＦＢを組み立て、続いて、前に組み立てられたＰＦＢ上に前記第２のタイプのソースウエハからＰＦＢを組み立て、
    ここで、完全に組み立てられた高解像度ＰＦＢ及び低解像度ＰＦＢのグループは、モノリシックに構築されたＳｏＣと機能的に同等であり、
    前記組み立ては、信頼済み設備で実行される
    ことを特徴とする方法。
18. 前記高解像度ＰＦＢと前記低解像度ＰＦＢとの間のオーバーレイ精度は、１００ｎｍよりも良好であることを特徴とする請求項１７に記載の方法。
19. 前記高解像度ＰＦＢと前記低解像度ＰＦＢとの間のオーバーレイ精度は、５０ｎｍよりも良好であることを特徴とする請求項１７に記載の方法。
20. 前記高解像度ＰＦＢと前記低解像度ＰＦＢとの間のオーバーレイ精度は、２５ｎｍよりも良好であることを特徴とする請求項１７に記載の方法。
21. ソースウエハは、複数種類のＰＦＢを有することを特徴とする請求項１７に記載の方法。
22. 前記ＰＦＢは１０μｍ未満の厚さであることを特徴とする請求項１７に記載の方法。
23. 前記ＰＦＢは１μｍ未満の厚さであることを特徴とする請求項１７に記載の方法。
24. 前記ＰＦＢは１００ｎｍ未満の厚さであることを特徴とする請求項１７に記載の方法。
25. 前記低解像度ＰＦＢは、金属層のみを有するカスタム金属ダイ（ＣＭＤ）のみを含むことを特徴とする請求項１７に記載の方法。
26. スーパーストレートアセンブリは、ＰＦＢをピックアンドプレースするために使用され、前記スーパーストレートアセンブリは、一又は複数の、接続又は非接続サブスーパーストレートを有することを特徴とする請求項１7に記載の方法。
27. オーバーレイ制御アーキテクチャは、ＰＦＢの歪みをナノメートルスケールに制御するために使用されることを特徴とする請求項２６に記載の方法。
28. 前記スーパーストレートアセンブリ及び／又はサブスーパーストレートは、犠牲層エッチャントがイン・サイチュ(in-situ)でＰＦＢテザーをエッチングするためのルーティングを有することを特徴とする請求項２６に記載の方法。
29. 前記スーパーストレートアセンブリ及び／又はサブスーパーストレートは、真空ピックアップのための空気流ルーティングを有することを特徴とする請求項２６に記載の方法。
30. ピックアンドプレースアセンブリは、ウエハ厚さであるＰＦＢで実装されており、
    前記ピックアンドプレースアセンブリは更に、
    透明で熱機械的に安定な基板を提供し、
    接着剤を用いてＰＦＢ含有ソースウエハを前記透明で熱機械的に安定な基板に取り付け、
    ソースウエハをＰＦＢへダイシングし、
    ナノ精密ピックアンドプレースアセンブリプロセスを用いて、前記透明で熱機械的に安定な基板から製品基板上へのＰＦＢのピックアンドプレースをする
    ことを特徴とする請求項１７に記載の方法。
31. 当該方法は更に、アセンブリに対して良好な既知のＰＦＢを識別するために、前記ソースウエハ上の前記ＰＦＢを試験し、
    前記試験は、機能性検査及び論理接続性検査によって良好な既知のＰＦＢを決定し、且つ、前記試験は、前記第１のタイプのソースウエハ及び前記第２のタイプのソースウエハ上の前記ＰＦＢの内側、周辺又は外側の領域を利用する
    ことを特徴とする請求項１７に記載の方法。
32. 当該方法は更に、前記ＰＦＢの選択部分を試験して、統計モデルを用いて外挿することによってＰＦＢ全体の良さを推測することを特徴とする請求項３１に記載の方法。
33. 半導体デバイスを加工する方法であって、
    プレハブブロック（ＰＦＢ）のグリッドを有するソースウエハ――ここで、前記ソースウエハは、前記ソースウエハのバルクから前記ＰＦＢをはずすためにエッチング除去されてよい犠牲層を有する――を提供し、よい
    前記ＰＦＢの下にテザーを作るために、テザーエッチングを適用し、
    前記ソースウエハ上の前記ＰＦＢをＰＦＢチャックに解放する前記テザーを溶解するためにエッチャントを用い、
    前記ＰＦＢチャックから前記ＰＦＢの一又は複数を個別にピックし、
    ナノ精密アライメント技術を用いて、製品ウエハ上に前記ＰＦＢの一又は複数をプレースし、
    前記ＰＦＢを前記製品ウエハに接合する
    ことを特徴とする方法。
34. 前記高解像度ＰＦＢと前記低解像度ＰＦＢとの間のオーバーレイ精度は、１００ｎｍよりも良好であることを特徴とする請求項３３に記載の方法。
35. 前記高解像度ＰＦＢと前記低解像度ＰＦＢとの間のオーバーレイ精度は、５０ｎｍよりも良好であることを特徴とする請求項３３に記載の方法。
36. 前記高解像度ＰＦＢと前記低解像度ＰＦＢとの間のオーバーレイ精度は、２５ｎｍよりも良好であることを特徴とする請求項３３に記載の方法。
37. ソースウエハは、複数種類のＰＦＢを有することを特徴とする請求項３３に記載の方法。
38. 前記ＰＦＢは１０μｍ未満の厚さであることを特徴とする請求項３３に記載の方法。
39. 前記ＰＦＢは１μｍ未満の厚さであることを特徴とする請求項３３に記載の方法。
40. 前記ＰＦＢは１００ｎｍ未満の厚さであることを特徴とする請求項３３に記載の方法。
41. 前記低解像度ＰＦＢは、金属層のみを含み、カスタム金属ダイ（ＣＭＤ）と称されることを特徴とする請求項３３に記載の方法。
42. スーパーストレートアセンブリは、ＰＦＢのピックアンドプレースをするために使用され、
    前記スーパーストレートアセンブリは、一又は複数の、接続又は非接続サブスーパーストレートを有する
    ことを特徴とする請求項３３に記載の方法。
43. オーバーレイ制御アーキテクチャは、ＰＦＢの歪みをナノメートルスケールに制御するために使用されることを特徴とする請求項４２に記載の方法。
44. 前記スーパーストレートアセンブリ及び／又はサブスーパーストレートは、犠牲層エッチャントがイン・サイチュ(in-situ)でＰＦＢテザーをエッチングするためのルーティングを有することを特徴とする請求項４２に記載の方法。
45. 前記スーパーストレートアセンブリ及び／又はサブスーパーストレートは、真空ピックアップのための空気流ルーティングを有することを特徴とする請求項４２に記載の方法。
46. ピックアンドプレースアセンブリは、ウエハ厚さであるＰＦＢで実装されており、
    前記ピックアンドプレースアセンブリは更に、
    透明で熱機械的に安定な基板を提供し、
    接着剤を用いてＰＦＢ含有ソースウエハを前記透明で熱機械的に安定な基板に取り付け、
    ソースウエハをＰＦＢへダイシングし、
    ナノ精密ピックアンドプレースアセンブリプロセスを用いて、前記透明で熱機械的に安定な基板から製品基板上へのＰＦＢのピックアンドプレースをする
    ことを特徴とする請求項３３に記載の方法。
47. 当該方法は更に、アセンブリに対して良好な既知のＰＦＢを識別するために前記ソースウエハ上の前記ＰＦＢを試験し、
    前記試験は、機能性検査及び論理接続性検査によって良好な既知のＰＦＢを決定し、且つ、前記試験は、前記ソースウエハ上の前記ＰＦＢの内側、周辺又は外側の領域を利用する
    ことを特徴とする請求項３３に記載の方法。
48. 当該方法は更に、前記ＰＦＢの選択部分を試験して、統計モデルを用いて外挿することによってＰＦＢ全体の良さを推測することを特徴とする請求項４７に記載の方法。
49. 半導体デバイスを加工する方法であって、
    プレハブブロック（ＰＦＢ）のグリッドを有するソースウエハ――ここで、前記ソースウエハは、前記ソースウエハのバルクから前記ＰＦＢをはずすためにエッチング除去されてよい犠牲層を有し、且つ、前記犠牲層を有する前記ソースウエハは、エピタキシャル成長プロセスを用いて成長させられた異なるドーピングレベル及び／又はタイプの二層以上の層を有する基板から構成されている――を提供し、よい
    前記ＰＦＢの下にテザーを作るためにテザーエッチングを適用し、
    前記ソースウエハ上の前記ＰＦＢをＰＦＢチャックに解放する前記テザーを溶解するためにエッチャントを用い、
    前記ＰＦＢチャックから前記ＰＦＢの一又は複数を個別にピックし、
    ナノ精密アライメント技術を用いて、製品ウエハ上に前記ＰＦＢの一又は複数をプレースし、
    前記ＰＦＢを前記製品ウエハに接合する
    ことを特徴とする方法。
50. 前記高解像度ＰＦＢと前記低解像度ＰＦＢとの間のオーバーレイ精度は、１００ｎｍよりも良好であることを特徴とする請求項４９に記載の方法。
51. 前記高解像度ＰＦＢと前記低解像度ＰＦＢとの間のオーバーレイ精度は、５０ｎｍよりも良好であることを特徴とする請求項４９に記載の方法。
52. 前記高解像度ＰＦＢと前記低解像度ＰＦＢとの間のオーバーレイ精度は、２５ｎｍよりも良好であることを特徴とする請求項４９に記載の方法。
53. ソースウエハは、複数種類のＰＦＢを有することを特徴とする請求項４９に記載の方法。
54. 前記ＰＦＢは１０μｍ未満の厚さであることを特徴とする請求項４９に記載の方法。
55. 前記ＰＦＢは１μｍ未満の厚さであることを特徴とする請求項４９に記載の方法。
56. 前記ＰＦＢは１００ｎｍ未満の厚さであることを特徴とする請求項４９に記載の方法。
57. 前記低解像度ＰＦＢは、金属層のみを含み、カスタム金属ダイ（ＣＭＤ）と称されることを特徴とする請求項４９に記載の方法。
58. スーパーストレートアセンブリは、ＰＦＢのピックアンドプレースをするために使用され、
    前記スーパーストレートアセンブリは、一又は複数の、接続又は非接続サブスーパーストレートを有する
    ことを特徴とする請求項４９に記載の方法。
59. オーバーレイ制御アーキテクチャは、ＰＦＢの歪みをナノメートルスケールに制御するために使用されることを特徴とする請求項５８に記載の方法。
60. 前記スーパーストレートアセンブリ及び／又はサブスーパーストレートは、犠牲層エッチャントがイン・サイチュ(in-situ)でＰＦＢテザーをエッチングするためのルーティングを有することを特徴とする請求項５８に記載の方法。
61. 前記スーパーストレートアセンブリ及び／又はサブスーパーストレートは、真空ピックアップのための空気流ルーティングを有することを特徴とする請求項５８に記載の方法。
62. ピックアンドプレースアセンブリは、ウエハ厚さであるＰＦＢで実装されており、
    前記ピックアンドプレースアセンブリは更に、
    透明で熱機械的に安定な基板を提供し、
    接着剤を用いてＰＦＢ含有ソースウエハを前記透明で熱機械的に安定な基板に取り付け、
    ソースウエハをＰＦＢへダイシングし、
    ナノ精密ピックアンドプレースアセンブリプロセスを用いて、前記透明で熱機械的に安定な基板から製品基板上へのＰＦＢのピックアンドプレースをする
    ことを特徴とする請求項４９に記載の方法。
63. 当該方法は更に、アセンブリに対して良好な既知のＰＦＢを識別するために前記ソースウエハ上の前記ＰＦＢを試験し、
    前記試験は、機能性検査及び論理接続性検査によって良好な既知のＰＦＢを決定し、且つ、前記試験は、前記ソースウエハ上の前記ＰＦＢの内側、周辺又は外側の領域を利用する
    ことを特徴とする請求項４９に記載の方法。
64. 当該方法は更に、前記ＰＦＢの選択部分を試験して、統計モデルを用いて外挿することによってＰＦＢ全体の良さを推測することを特徴とする請求項６３に記載の方法。
65. 半導体デバイスを加工する方法であって、
    プレハブブロック（ＰＦＢ）のグリッドを有する一方で犠牲層を有しないソースウエハを提供し、
    前記ソースウエハ内に埋め込み犠牲層を作るためにポロシティラペリングフィールド(porosity repelling field)と共にポロシティ作成プロセスを適用し、
    前記ＰＦＢの下の前記埋め込み犠牲層内にテザーを作るためにテザーエッチングを適用し、
    前記ソースウエハ上の前記ＰＦＢをＰＦＢチャックに解放する前記テザーを溶解するためにエッチャントを用い、
    前記ＰＦＢチャックから前記ＰＦＢの一又は複数を個別にピックし、
    ナノ精密アライメント技術を用いて、製品ウエハ上に前記ＰＦＢの一又は複数をプレースし、
    前記ＰＦＢを前記製品ウエハに接合する
    ことを特徴とする方法。
66. 前記高解像度ＰＦＢと前記低解像度ＰＦＢとの間のオーバーレイ精度は、１００ｎｍよりも良好であることを特徴とする請求項６５に記載の方法。
67. 前記高解像度ＰＦＢと前記低解像度ＰＦＢとの間のオーバーレイ精度は、５０ｎｍよりも良好であることを特徴とする請求項６５に記載の方法。
68. 前記高解像度ＰＦＢと前記低解像度ＰＦＢとの間のオーバーレイ精度は、２５ｎｍよりも良好であることを特徴とする請求項６５に記載の方法。
69. ソースウエハは、複数種類のＰＦＢを有することを特徴とする請求項６５に記載の方法。
70. 前記ＰＦＢは１０μｍ未満の厚さであることを特徴とする請求項６５に記載の方法。
71. 前記ＰＦＢは１μｍ未満の厚さであることを特徴とする請求項６５に記載の方法。
72. 前記ＰＦＢは１００ｎｍ未満の厚さであることを特徴とする請求項６５に記載の方法。
73. 前記低解像度ＰＦＢは、金属層のみを含み、カスタム金属ダイ（ＣＭＤ）と称されることを特徴とする請求項６５に記載の方法。
74. スーパーストレートアセンブリは、ＰＦＢのピックアンドプレースをするために使用され、
    前記スーパーストレートアセンブリは、一又は複数の、接続又は非接続サブスーパーストレートを有する
    ことを特徴とする請求項６５に記載の方法。
75. オーバーレイ制御アーキテクチャを用いて、ＰＦＢの歪みをナノメートルスケールに制御することを更に含むことを特徴とする請求項７４に記載の方法。
76. 前記スーパーストレートアセンブリ及び／又はサブスーパーストレートは、犠牲層エッチャントがイン・サイチュ(in-situ)でＰＦＢテザーをエッチングするためのルーティングを有することを特徴とする請求項７４に記載の方法。
77. 前記スーパーストレートアセンブリ及び／又はサブスーパーストレートは、真空ピックアップのための空気流ルーティングを有することを特徴とする請求項７４に記載の方法。
78. ピックアンドプレースアセンブリは、ウエハ厚さであるＰＦＢで実装されており、
    前記ピックアンドプレースアセンブリは更に、
    透明で熱機械的に安定な基板を提供し、
    接着剤を用いてＰＦＢ含有ソースウエハを前記透明で熱機械的に安定な基板に取り付け、
    ソースウエハをＰＦＢへダイシングし、
    ナノ精密ピックアンドプレースアセンブリプロセスを用いて、前記透明で熱機械的に安定な基板から製品基板上へのＰＦＢのピックアンドプレースをする
    ことを特徴とする請求項６５に記載の方法。
79. 当該方法は更に、アセンブリに対して良好な既知のＰＦＢを識別するために前記ソースウエハ上の前記ＰＦＢを試験し、
    前記試験は、機能性検査及び論理接続性検査によって良好な既知のＰＦＢを決定し、且つ、前記試験は、前記ソースウエハ上の前記ＰＦＢの内側、周辺又は外側の領域を利用する
    ことを特徴とする請求項６５に記載の方法。
80. 当該方法は更に、前記ＰＦＢの選択部分を試験して、統計モデルを用いて外挿することによってＰＦＢ全体の良さを推測することを特徴とする請求項７９に記載の方法。
81. 半導体デバイスを加工する方法であって、
    プレハブブロック（ＰＦＢ）のグリッドを有するソースウエハの第１のセットを提供し、
    カスタム金属ダイ（ＣＭＤ）のグリッドを夫々有するソースウエハの第２のセットを提供し、
    製品ウエハとして機能する前記ソースウエハの第１のセットからの前記ＰＦＢの上部に、前記第２のセットからのＣＭＤを組み立てる
    ことを特徴とする方法。
82. 半導体デバイスを加工するシステムであって、
    エッチングチャンバと、
    ナノ精密ピックアンドプレースアセンブリユニットと、
    互いに異なるプレハブブロックを有する第１のタイプのソースウエハ及び第２のタイプのソースウエハを含む複数のソースウエハと、複数の製品ウエハとを内部に記憶した記憶ユニットと、
    テザーエッチングを適用する前記エッチングチャンバに、前記ソースウエハの一又は複数を移送し、前記テザーエッチングの完了時に、前記一又は複数のソースウエハを前記エッチングチャンバから前記ナノ精密ピックアンドプレースアセンブリユニットに移送するための移送アームと、
    を備え、
    前記ナノ精密ピックアンドプレースアセンブリユニットは、前記一又は複数のソースウエハから製品基板にプレハブブロック（ＰＦＢ）を組み立てる
    ことを特徴とするシステム。
83. 前記システムはミニマルファブの一部であることを特徴とする請求項８２に記載のシステム。
84. 前記ミニマルファブは、
    前記複数のソースウエハ内の既知の良好なダイを試験するための一又は複数の試験ユニットと、
    前記複数のソースウエハの上面を研磨するための一又は複数の化学機械研磨（ＣＭＰ）ユニットと、
    を更に備えることを特徴とする請求項８３に記載のシステム。
85. 半導体デバイスを加工する方法であって、
    プレハブブロック（ＰＦＢ）のグリッドを含む一又は複数のソースウエハを提供し、
    製品ウエハ上にＰＦＢを二層以上の層――ここで、第２、第３又はそれ以降の層のＰＦＢは、金属構造のみを含む――に組み立てる
    ことを特徴とする方法。
86. ３Ｄ−ＳｏＣを設計する方法であって、
    マクロセル及び論理標準セルをフロアプランし、
    各層で重ならないセルの配置、電力送達ネットワーク用のＭＩＶの配置妨害、及び任意の層の配置密度が閾値を超えないことを保証するためのエリアバランシングを含む一組の制約条件の下で、２Ｄ及び３Ｄを含む全てのネットの総エッジコスト――ここで、前記ネットの総エッジコストは、ネットのタイミングプロファイル重み、クロック周波数、タイミングパスにおけるステージ、スラックプロファイル、ソース及びドライバセルのファンアウト、ミクロン当たりの遅延、ＭＩＶ寄生、ＭＩＶ寸法、隣接セルのルーティング妨害の影響、自己ルーティング妨害の影響、キャパシタンス、並びに、層間の距離を考慮することによって決定される――を最小化することを目的として、混合整数計画（ＭＩＰ）技術を利用するバックエンドＥＤＡ設計方法論を用いて、前記論理標準セルを複数の層に分割且つ配置し、
    前記マクロセル及び前記論理標準セルのクロックツリー合成を生成し、
    異なる回路素子間のルーティングをし、
    異なる回路素子又はブロックの時間調整及び物理的サインオフをする
    ことを特徴とする方法。

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