KR101182988B1 - 다층 반도체 스택을 위한 범용 층간 상호 연결 - Google Patents

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러셀 딘 후버
패트릭 로날드 바레캠프
제랄드 케이 바틀리
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Abstract

회로 배열 및 방법은 다층 반도체 스택의 표준화된 범용 층간 상호 연결을 통하여 반도체 다이의 스택에 배치된 기능적 유닛 상호간의 통신을 용이하게 한다. 다층 반도체 스택 내의 각각의 회로층은 그 회로층이 배치된 반도체 다이가 스택 내에 같이 배열되었을 때, 각각의 반도체 다이 내에 배치된 전도체가 또 다른 전도체와 함께 나란히 정렬되어 수직 방향 또는 횡방향으로 층간 버스에 각각의 회로층과의 관련성을 줄 수 있을 정도로 대체로 동일한 토포그래픽 위치에 배치된 층간 인터페이스 영역을 포함해야 한다. 각각의 회로층 내의 층간 인터페이스 영역의 표준화된 배치 및 층간 버스와 연관된 전도체의 표준화된 배열에 기초하여, 각각의 회로층은 층간 버스를 적용하는데 필요한 설계 피쳐가 이미 부여되어, 회로층 설계 및 기능적 유닛과 층간 버스의 연결을 단순화하는 표준화된 템플릿을 활용하여 구성될 수 있다. 여기에 더하여, 수직-방향 슈퍼노드는 반도체 스택에서 그 스택의 다수의 회로층에 배치된 기능적 유닛을 가지면서 독립적으로 동작하는 복수의 노드를 제공하는 것으로 정의될 수 있다.

Description

다층 반도체 스택을 위한 범용 층간 상호 연결{UNIVERSAL INTER-LAYER INTERCONNECT FOR MULTI-LAYER SEMICONDUCTOR STACKS}
본 발명은 일반적으로 스택(stack) 내의 복수의 반도체 다이(semiconductor dies)의 상호 연결 및 그를 위한 회로 논리 설계에 관한 것이다.
반도체 기술이 피쳐(feature) 사이즈의 관점에서 점차 현실적인 한계에 다다름에 따라 설계자들은 반도체 장치 또는 칩에 더 복합적인 회로를 집적시키고자하는 수요를 따라잡기 위한 대안을 찾는데 초점을 두고 있다. 더 나아가, 피쳐 사이즈가 감소함에 따라 그리고 주어진 반도체 칩에 더 빠르고 복합적인 회로가 집적됨에 따라, 설계자들은 반도체 칩 상의 다양한 기능적 유닛 사이의 데이터 통신이 많은 경우에 있어서 전체적인 성능의 관점에서 병목 현상을 유발하는 것을 인식하게 되었다. 대형 반도체 칩(300 또는 500 mm2 다이 사이즈)의 반대편에 배치되어 있는 기능적 유닛들 사이에서 데이터를 통신하는 경우 보통 몇 번의 클록 주기가 걸리거나 칩에 상당한 버퍼링 논리(buffering logic)를 요구한다. 더 나아가, 칩 설계에 집적되는 회로의 양과 사이즈가 증가함에 따라 일반적으로 제조 공정의 수율이 일반적으로 감소하며 그렇게 됨으로써 칩의 제조 비용은 증가하는 결과를 가져온다.
이러한 한계 상황의 문제점을 해결하기 위해 제안되는 한 가지 해결 방법은 복수의 반도체 칩 또는 다이를 물리적, 전기적으로 결합하여 스택 배열을 이루게 하는 것이다. 이렇게 함으로써 더 작고, 덜 복잡하고, 덜 비싼 개별적인 칩이 한 개의 크고, 더 복잡하고, 더 비싼 칩을 대체하여 사용될 수 있고, 대체적으로 이러한 칩이 전체적인 성능 차원에서도 더 나은 결과를 가져온다. 예를 들어, 많은 경우에 있어서 다층 반도체 스택의 다른 층에 배치되어 있는 회로 논리 사이의 수직 거리는 임의의 주어진 회로층 내의 최대의 수평 거리 보다 더 짧은 것으로 알려져있고, 다른 칩에 배치되어 있는 회로층 간의 데이터 통신은 같은 칩 내의 데이터 통신 시간 보다 더 적은 대기 시간(latency)을 가지는 것으로 알려져 있다. 예를 들어, 일부 스택 기술(stacking technologies)은 스택 내의 인접하는 다이의 회로층을 100 um 이내로 분리하는 것이 가능한데 이것은 여러 다이의 최대한의 수평 치수(예를 들어, 100 mm2 다이는 가로와 세로의 길이가 10,000 um) 보다도 적은 것이다.
그러나, 설계상의 관점에서 다층 반도체 스택 내의 복수의 칩에 회로를 집적하는 것은 문제가 있을 수 있다. 신호 경로와 전도체를 배치(laying out)하고 효과적으로 회로를 상호 연결하는 것은 상당한 설계 작업을 요구하며, 설계 재사용(design reuse)의 기회도 제한하게 된다.
따라서, 다층 반도체 스택에서의 설계와 제조를 더 용이하게 하기 위한 해당 기술 분야에서의 개선의 필요성은 여전히 존재한다.
반도체 기술이 피쳐 사이즈의 관점에서 점차 현실적인 한계에 다다름에 따라 설계자들은 반도체 장치 또는 칩에 더 복합적인 회로를 집적시키고자하는 수요를 따라잡기 위한 대안을 찾는데 초점을 두고 있다. 더 나아가, 피쳐 사이즈가 감소함에 따라 그리고 주어진 반도체 칩에 더 빠르고 복합적인 회로가 집적됨에 따라, 설계자들은 반도체 칩 상의 다양한 기능적 유닛 사이의 데이터 통신이 많은 경우에 있어서 전체적인 성능의 관점에서 병목 현상을 유발하는 것을 인식하게 되었다.
이러한 한계 상황의 문제점을 해결하기 위해 제안되는 한 가지 해결 방법은 복수의 반도체 칩 또는 다이를 물리적, 전기적으로 결합하여 스택 배열을 이루게 하는 것이다. 이렇게 함으로써 더 작고, 덜 복잡하고, 덜 비싼 개별적인 칩이 한 개의 크고, 더 복잡하고, 더 비싼 칩을 대체하여 사용될 수 있고, 대체적으로 이러한 칩이 전체적인 성능 차원에서도 더 나은 결과를 가져온다.
본 발명은 반도체 다이의 스택에 배치되어 있는 기능적 유닛 상호 간의 상호 연결 및 통신을 용이하게 하기 위하여 다층 반도체 스택 내의 표준화된 범용 층간 상호 연결을 이용하는 방법 및 회로 배열을 제공함으로써, 종래 기술과 관련된 위와 같은 문제점 및 그 밖의 문제점들을 해결한다. 다층 반도체 스택 내의 각각의 회로층은 반도체 다이에 배치된 회로층이 스택에서 함께 배열될 때, 각각의 반도체 다이에 배치된 전도체들이 층간 버스를 제공하기 위하여 개별적인 회로층에 대하여 수직으로(vertically) 또는 횡방향(transversely)으로 나란히 정렬되게 하는 실질적으로 동일한 토포그래픽 위치(topographic location)에 배치된 층간 인터페이스 영역을 요구한다. 이렇게 함으로써, 회로층에 배치된 기능적 유닛은 층간 버스에 결합되어 다른 회로층의 기능적 유닛 상호간에 통신이 행하여질 수 있게 한다. 더 나아가, 각각의 회로층 내의 층간 인터페이스 영역의 표준화된 배치, 및 층간 버스와 연관된 전도체의 표준화된 배열에 기초하여, 층간 버스를 구현하기 위해 필요한 설계 피쳐가 이미 제공되어 있는 표준화된 템플릿을 이용하여 각각의 회로층이 설계될 수 있으므로, 회로층 설계를 단순하게 하고 층간 버스에 기능적 유닛을 상호 연결하는 것을 단순하게 할 수 있다.
예를 들어, 본 발명의 일 태양에 따르면 복수의 반도체 다이(a plurality of semiconductor dies)가 스택 내에서 서로 물리적, 전기적으로 결합되어 있는데, 각각의 반도체 다이는 서로 대향하는 표면을 포함하고, 각각의 반도체 다이의 적어도 하나의 표면은 반도체 다이의 표면에 통합된 회로 논리(circuit logic)를 포함하고 적어도 하나의 기능적 유닛(functional unit)을 포함하는 회로층을 정의하고, 각각의 반도체 다이의 적어도 하나의 표면은 반도체 다이의 표면에 배치된 층간 인터페이스 영역(inter-layer interface region)을 포함하고, 각각의 반도체 다이의 각각의 층간 인터페이스 영역은 상기 스택 내에서 각각의 상기 반도체 다이가 배치될 때 실질적으로 동일한 토포그래픽 위치(topographic location)에 배치된다. 층간 버스(inter-layer bus)가 상기 복수의 반도체 다이 내의 상기 기능적 유닛 상호간을 전기적으로 결합하는데, 상기 층간 버스는 각각의 반도체 다이의 상기 층간 인터페이스 영역 내에 배치되고 각각의 반도체 다이의 서로 대향하는 표면 사이에서 연장되는 복수의 전도체(a plurality of electrical conductors)를 포함하고, 상기 스택 내의 인접하는(adjacent) 반도체 다이의 상기 층간 인터페이스 영역에 배치되는 각각의 전도체는 상기 스택 내에서 상기 복수의 회로층이 물리적, 전기적으로 상호 결합되어 있을 때 서로 전기적으로 결합된다.
본 발명의 일 태양에 따르면, 기능적 특성에 기반하여 회로 배열 내의 복수의 기능적 유닛 각각을 복수의 회로층의 하나에 할당하는 것에 의해 다층 회로 배열이 설계된다. 사용자 입력에 대응하여, 각각의 기능적 유닛을 그러한 기능적 유닛이 할당된 각각의 회로층에 배치(laying out)하는데, 각각의 회로층은 반도체 다이 위에 집적되기 위하여 구성된 회로 논리를 정의하고, 각각의 회로 층은 사전 정의된 토포그래픽 위치에 배치된 층간 인터페이스 영역을 포함하며, 복수의 회로층 위의 층간 인터페이스 영역은 각 반도체 다이가 물리적, 전기적으로 스택 내에서 각각에 결합될 때 실질적으로 동일 토포그래픽 위치에 배치되고, 각 내부층 인터페이스 영역은 각 반도체 다이가 물리적, 전기적으로 스택 내에서 각각에 결합될 때 전기적으로 복수의 회로층 각각을 상호 연결하는 층간 버스를 정의하기 위해 구성된 복수의 신호 경로를 포함한다. 또한 사용자 입력에 대응하여, 각각의 기능적 유닛은 그에 할당된 회로층의 층간 인터페이스 영역 내의 적어도 복수의 신호 경로의 서브셋(subset)에 상호 연결된다.
본 발명의 일 태양에 따르면, 회로 배열은 회로 논리가 정의되는 복수의 회로층을 포함하는 반도체 스택을 포함할 수 있는데, 상기 반도체 스택은 상호간에 물리적, 전기적으로 결합되는 복수의 반도체 다이를 포함하고, 각각의 반도체 다이는 서로 대향하는 표면을 포함하며, 반도체 다이의 적어도 하나의 표면은 그 위에 집적되며 상기 복수의 회로층으로부터 회로층을 정의하는 적어도 하나의 기능적 유닛을 포함하는 회로 논리를 포함한다. 회로 배열은 또한 상기 회로 논리에 의해서 정의되고 상기 반도체 스택의 복수의 회로층에 배치된 복수의 독립적으로 동작하는 수직-방향 슈퍼노드(vertically-oriented supernodes)를 포함하는데, 각각의 수직-방향 슈퍼 노드는 상기 복수의 회로층의 서브셋(subset)에 적어도 수직 방향으로 분배된 복수의 기능적 유닛을 포함하며, 복수의 층간 버스, 각각의 층간 버스는 상기 수직-방향 슈퍼 노드에 전용되고 상기 기능적 유닛에 서로 전기적으로 결합되며, 각각의 층간 버스는 각각의 반도체 다이에 배치된 층간 인터페이스 영역에 대응하는 복수의 전도체를 포함하고 각각의 반도체 다이의 서로 대향하는 표면 사이를 관통하며, 상기 스택의 인접하는 반도체 다이의 상기 층간 인터페이스 영역에 배치되어 있는 각각의 전도체는 상기 스택에서 서로 물리적, 전기적으로 상기 복수의 회로층이 결합될 때 상기 층간 인터페이스 영역과 전기적으로 결합하며, 각각의 수직-방향 슈퍼노드, 층간 인터페이스 영역은 상기 스택 내에서 각각의 반도체 다이가 실질적으로 동일한 토프그래픽 위치에 배치되며, 상기 복수의 회로층 중 하나에 배치되고 상기 복수의 수직-방향 슈퍼 노드 사이에 데이터 통신을 하도록 구성된 층간 버스를 포함할 수 있다.
본 발명을 설명해 주는 이러한 장점 및 특징을 비롯한 다른 장점 및 특징은 첨부된 특허청구범위에 기재되어 있다. 그러나, 본 발명에 대한 이해를 높이고 본 발명의 목적과 장점이 더 이용될 수 있게 하기 위해 본 발명의 예시적인 실시예를 도면과 그에 수반하는 상세한 설명과 함께 참조될 수 있게 하였다.
종래기술의 문제점을 해결하기 위한 한 가지 해결 방법은 복수의 반도체 칩 또는 다이를 물리적, 전기적으로 결합하여 스택 배열을 이루게 하는 것이다. 이렇게 함으로써 더 작고, 덜 복잡하고, 덜 비싼 개별적인 칩이 한 개의 크고, 더 복잡하고, 더 비싼 칩을 대체하여 사용될 수 있고, 대체적으로 이러한 칩이 전체적인 성능 차원에서도 더 나은 효과를 가져온다.
도 1은 본 발명에 따른 층간 버스를 통합하는 다층 반도체 스택의 블록도.
도 2는 도 1의 다층 반도체 스택의 회로층의 예를 나타내는 블록도.
도 3은 도 1의 다층 반도체 스택 내의 반도체 다이의 콘택트 패드 어레이를 도시하는 블록도.
도 4는 도 1의 다층 반도체 스택의 기능적 단면도.
도 5는 본 발명에 따른 다층 반도체 스택을 구현하기 위해 단일 회로층 설계를 재설계하는 과정을 도시하는 흐름도.
도 6은 도 5의 과정에 의해 재설계 가능한 단일 회로층 설계를 도시하는 블록도.
도 7은 단일 회로층 설계 내의 기능적 유닛을 복수의 회로층에 맵핑(mapping)하는 것을 도시하는 도 6의 단일 회로층 설계의 블록도.
도 8은 도 6의 단일 회로층 설계의 다층 반도체 스택 구현의 기능적 조립(분해)도.
도 9는 도 8의 다층 반도체 스택으로부터의 컴퓨팅 회로층의 블록도.
도 10은 도 8의 다층 반도체 스택으로부터의 가속기 회로층의 블록도.
도 11은 도 8의 다층 반도체 스택으로부터의 I/O 회로층의 블록도.
도 12는 본 발명에 따른 층간 버스를 위한 복수의 버스 세그먼트의 이용을 도시하는 다른 하나의 다층 반도체 스택 구현의 블록도.
도 13은 다른 사이즈의 반도체 다이의 이용을 도시하는 또 다른 하나의 다층 반도체 스택 구현의 블록도.
도 14는 상이한 반도체 제조 설계 법칙에 따라 통합되는 반도체 다이의 이용을 도시하는 또 다른 하나의 다층 반도체 스택 구현의 블록도.
도 15는 본 발명에 따른 다층 반도체 스택 구현을 설계하는데 적합한 컴퓨터 시스템의 블록도.
다층 반도체 스택 내의 다른 회로층(circuit layers)에 배치된 기능적 유닛(functional units) 사이의 통신을 용이하게 하기 위해서 본 발명의 일실시예에서는 표준화된 범용 층간 버스(universal, standardized inter-layer bus)를 이용한다. 이 점과 관련하여 개별적인 회로층은 반도체 기판 내에 배치된 2차원의 논리 회로의 배치를 포함할 수 있다. 제조 과정의 결과로 단일 회로층은 복수의 물리 계층(예를 들어, 금속층, 유전체층 등)을 포함하기도 하지만, 이러한 복수의 층은 본질적으로(essentially) 2차원의 풋프린트(two dimensional footprint)에 걸쳐 배치된 논리 회로를 집합적으로 정의하기도 한다. 따라서 다층 반도체 스택은 효과적으로 3차원 회로 설계를 정의하기 위해 상호 연결되어 중첩하는 관계에 있는 복수의 회로층, 개별적인 회로층의 평면 치수(planar dimensions)에 수직 또는 횡방향 치수를 추가하는 것, 및 개별적인 회로층 내에서 정의된 기능적 유닛 사이에서 수직 방향을 따라 통신하기 위해 층간 버스를 이용하는 것을 포함한다.
예를 들어 도 1은 각각 하나 이상의 기능적 유닛(14)을 포함하는 복수개의 반도체 다이 또는 칩(12)을 포함하는 다층 반도체 스택(10)을 도시한다. 복수의 칩(12) 내의 기능적 유닛(14)은 층간 버스(16)를 이용하여 수직 방향 또는 횡방향으로 서로 통신을 하며, 스택 배열(stacked arrangement) 내에서 기능적 유닛 상호간은 물리적, 전기적으로 결합되어 있다.
도 2에서 나타난 바와 같이 표준화된 범용 층간 버스를 구현하기 위해서, 각각의 반도체 다이(12)는 사전 결정된 다이의 토포그래픽 위치(topographic location)에 배치되어 있는 층간 인터페이스 영역(inter-layer interface region; 18)을 포함하고, 층간 인터페이스 영역은 다이(12)가 스택되었을 때 각각의 층간 인터페이스 영역(18) 및 전도체가 서로 토포그래픽적으로 나란히 정렬될 수 있게 본 발명의 내용에 따라 x-y-z 좌표를 가정했을 때, xy 평면은 회로의 면을 지칭하고 z 축의 차원은 회로의 면의 수직 방향을 지칭하는데, 2개의 피쳐는 그 피쳐가 형성된 다이가 스택 내에서 함께 배열될 때 실질적으로 같은 x, y 좌표를 가지는 경우에 토포그래픽적으로 나란히 정렬되고 사전 결정된 위치에 배치되어 있는 복수의 전도체(도 2에서 도시되지 않음)를 포함한다. 대부분의 경우 위와 같은 정렬로 인해, 층간 버스를 형성하기 위한 개별적인 다이 내의 전도체 간의 상호 연결은 스택 내부로의 다이 서로간의 물리적, 전기적 상호 연결의 결과로 인해 자동적으로 발생한다.
층간 인터페이스 영역은 요구되는 버스 세그먼트의 수(the number of bus segments), 버스를 구현하기 위해 요구되는 상호 연결의 수, 기능적 유닛의 수 및 기능적 유닛의 배열, 및 각각의 다이 사이즈의 요인에 따라 복수의 형태를 가질 수 있다. 예를 들어, 만약에 스택이 다양한 사이즈의 다이를 포함한다면, 서로 다른 다이에 있는 층간 인터페이스 영역은 사이즈가 달라지지만 그럼에도 불구하고 층간 인터페이스 영역에는 버스를 구현하기 위해 토포그래픽적으로 정렬되고 대응되는 전도체가 포함될 것이다. 또한, 인터페이스 영역은 단일의 인접하는 영역이 될 수 있거나 또는 복수의 인접하지 않는 영역으로 나누어질 수 있다. 더 나아가, 도 8과 관련하여 아래에서 설명된 것처럼, 스택에 있는 일부 회로층은 한 개의 회로층의 층간 인터페이스 영역이 다른 층의 층간 인터페이스 영역의 슈퍼셋 또는 서브셋이 될 수 있도록, 층간 버스의 복수의 버스 세그먼트를 상호 연결하기 위한 층 내부의 버스 상호 연결(intra-layer bus interconnections)을 포함할 수 있다.
도시된 실시예에서, 회로층에 대한 기능적 회로(functional circuitry), 즉 회로 설계상에 나타난 기능적 유닛(14)은 층간 인터페이스 영역 내에서 배치될 수 없고 다이의 기능적 영역(functional region; 20)에 배치될 것이 요구된다. 본 발명에서 기능적 유닛은 일반적으로 특정 기능을 수행하기 위한 목적으로 별개의 유닛으로 분할된, 기능상으로 연관된 논리 회로를 지칭하는 의미로 쓰인다. 도시된 실시예에서 기능적 유닛은 일반적으로 고도의 복합 회로로서 프로세서 코어(processor cores), 메모리 제어기(memory controllers), 가속 유닛(accelerator units)을 포함할 수 있는 반면, 다른 실시예에서는 기능적 유닛의 기능성이나 복합성은 더 또는 덜 복잡할 수 있고, 본원 발명의 층간 버스가 회로 설계에 통합될 수 있는 임의의 논리 회로 사이의 데이터의 통신을 가능하게 하기 위한 용도로도 사용될 수 있다.
도 3에서 반드시 의무적인 것은 아니지만 일반적으로 층간 버스 내의 전도체를 다층 반도체 스택의 모든 회로층에서도 반복할 수 있는 일정한 패턴에 의해 배치하는 것이 바람직하다. 예를 들어 도시된 일 실시예에서, 전도체를 직사각형 어레이처럼 일반적인 2차원의 어레이로 배치하는 것이 바람직할 수 있고, 더 나아가 이러한 어레이를 각각의 반도체 다이를 위한 전력 분배 네트워크(power distribution network)로서 동작하는 전력 분배 전도체의 어레이(array of power distribution electrical conductors)와 통합시키는 것도 바람직하다.
예를 들어 도 3은 반도체 다이(12)의 표면에 배치된 콘택트 패드(contact pads; 22)의 직사각형 어레이를 도시하고 있다. 층간 인터페이스 영역(18) 내에 배치되어 있는 회색 패드(24)는 층간 버스를 위한 전도체와 결합되어 있는 반면, 흑색 패드(26)는 전력 분배 패드(power distribution pads)로서 양의 전압(positive voltage; VDD) 또는 접지(ground)와 결합되어 있다. 흰색 패드(22)는 더미 패드(dummy pads)로서 능동 회로와는 전기적으로 분리된 패드이다. 그러나 더미 패드는 인접하는 반도체 다이의 연결을 보장해주는 추가적인 기계적 연결부로서의 역할을 수행한다.
본 실시예에서, 층간 버스 패드(24)의 피치(pitch)는 전력 분배 패드(26)의 3배이며, 층간 인터페이스 영역(18) 내의 임의의 패드의 3 x 3 그리드(3 x 3 grid of pads)에서 층간 버스 패드(24)는 9개가 있는 반면, 기능적 영역(20)의 임의의 패드의 3 x 3 그리드에서는 1개의 전력 분배 패드(26)와 8개의 더미 패드(28)가 있다.
예를 들어 일 실시예에서, 층간 버스 패드의 피치는 50 um인 반면 그것의 전력 분배 패드는 150 um인데 이는 일반적인 미세 C4 결합 기술(conventional micro C4 bonding techniques)과 호환 가능하다. 예를 들어, 210 mm2(18.6 mm x 11.3 mm)의 면적에 분배된 콘택트 패드를 포함하는 반도체 다이 및 84,072(226 x 372) 콘택트 패드의 어레이가 제공될 수 있다. 도 3에 도시된 방식대로 18.6 mm x 0.55 mm(또는 콘택트 패드 11줄의 폭과 동일한 폭)의 사이즈를 갖는 층간 인터페이스 영역이 구성된 경우, 다이내의 이용가능 공간의 5% 미만의 공간을 차지하고 4092개의 개별적인 신호 경로를 제공할 수 있다.
일부 실시예에서 전력 분배 패드는 층간 인터페이스 영역 내부에도 배치될 수 있고 다른 실시예에서, 일부 양의 전압 및 접지 전도체(ground electrical conductors)는 층간 버스 아키택쳐(inter-layer bus architecture)의 일부로 고려될 수 있는데, 이런 이유로 인해 이들은 층간 인터페이스 영역에 존재할 수 있다. 양의 전압의 분포 및 접지 콘택트 패드(ground contact pads)의 분포는 다른 실시예에서 다양한 형태로 나타날 수 있는데, 예를 들면 접지 패드보다 많은 또는 작은 양의 전압 콘택트 패드, 또는 불규칙적인 분배 패턴으로 기능적 영역에 걸쳐 분포된 전력 분배 패드로 나타날 수 있다.
일 실시예에서, 도 4에서 도시된 바와 같이(스케일에 맞추어 도시된 것은 아님) 다층 반도체 스택(10)에 있는 반도체 다이(12)는 스택 배열 내에서 상호간에 물리적, 전기적으로 결합되어 있다. 각각의 다이(12)는 (예를 들어, 실리콘 기판인) 기판(40)을 포함하고, 각각의 다이는 대향하는 표면 또는 면(42, 44)을 포함하는데, 적어도 하나의 다이는 그것에 통합된 회로 논리(circuit logic; 46) 및 다층 스택을 위한 회로층을 정의하는 회로 논리를 포함한다. 기판(40)의 표면에 집적 회로 논리가 제조될 수 있다는 것은 본 명세서의 내용을 이해할 수 있는 당업자에게 자명한 것이므로 본 명세서에서는 상세하게 다루지 않을 것이다.
층간 버스를 위해서 반도체 다이(12)를 서로 물리적, 전기적으로 결합하고 전도체를 연결하는 방법에는 다양한 기술이 사용될 수 있다. 예를 들어 일 실시예에서, 각각의 반도체 다이는 일반적인 두께(예를 들어, 두께가 대략 700 um)의 실리콘 웨이퍼 상에서 제조된다. 웨이퍼의 반대면은 회로 논리가 대략 50 내지 70 um 의 두께로 그라인딩(ground)되고 폴리싱된다(polished). 홀(holes)의 일반적인 어레이(예를 들어, 콘택트 패드의 일반적인 어레이와 동일한 피치, 본 실시예에서는 50 um)는 각각의 다이의 표면(42)과 표면(44) 사이에서 (예를 들어, 이온 에칭을 통하여) 형성되며 전도성 재료가 홀의 벽에 증착된다. 그 후에 홀은 실리콘으로 채워져 TSV(through silicon vias; 48)를 형성한다. 토포그래픽적으로 나란히 정렬된 콘택트 패드(22)의 일반적인 어레이는 각각의 다이(12)의 반대 표면(42, 44)에 형성되는데 반대 표면(42, 44)에 토포그래픽적으로 나란히 정렬된 콘택트 패드(22)는 패드(22) 사이에 연장된 각각의 TSV(48)와 전기적으로 결합되어 있다.
TSV는 각각의 다이(12) 사이를 완전히 관통하는 두께일 수 있고, 전부 또는 일부의 TSV는 각각의 다이의 두께 내에서 불연속적일 수 있다. 예를 들어 특정 실시예에서, Vdd/Gnd와 관련된 TSV는 다이 사이를 완전히 관통하는 두께인 것이 바람직한 반면 데이터 전달 신호와 관련되어 있는 임의의 TSV의 경우는, 데이터 신호가 콘택트 패드(22)를 통하여 단일한 회로층의 바닥(bottom)을 통해서 들어가 회로층의 회로와 연결되고 그 회로의 출력은 동일한 토프그래픽 위치로 라우팅되게 되고, 동시에 그 회로의 출력은 다이의 기판을 관통하여 반대면의 콘택트 패드(22)까지 연장된 TSV와 결합되어 있다.
도시된 일 실시예에서, 다이 내의 임의의 더미 콘택트 패드와 토포그래픽적으로 나란히 정렬된 각각의 다이의 비아(vias)는 형성하지 않는 것이 바람직하다. 예를 들어, 각각의 다이의 층간 인터페이스 영역(18) 내에서는 층간 버스 전도체(inter-layer bus electrical conductors)의 피치(본 실시예에서는 50 um)로 비아의 일반적인 어레이를 형성하지만, 기능적 영역(20) 내에서는 전력 분배 전도체의 피치(본 실시예에서는 150 um)로 비아의 일반적인 어레이를 형성하는 것이 바람직하다. 이렇게 함으로써, 그렇게하지 않을 경우 비아로 점유되어야 하는 능동 회로층의 기능적 영역에 있는 면적이 기능적 회로를 위해 이용될 수 있게 된다.
반도체 다이(12)의 표면 양쪽에 콘택트 패드가 형성된 후, 다이(12)는 웨이퍼로부터 분리되며 임의의 칩 결합 기술들, 예를 들어 압축 솔더링(compression soldering) 또는 미세 C4(Controlled Collapse Chip Connection) 기술을 이용하여 스택 배열이 되도록 다이 상호간에 물리적, 전기적으로 결합되고, 그 결과로 인접하는 반도체 칩(12)의 인접하는 표면(42, 44)에 있는 콘택트 패드(22)와 연결되는 물리적/전기적 상호 연결(50)의 일반적인 어레이가 형성된다. 조립을 완성하기 위해서 추가적인 제조 단계, 예를 들어, 케리어 또는 패키지에 스택(10)을 마운팅하는 단계, 써멀 그리스(thermal grease)를 적용하는 단계, 히트 싱크(heat sink)를 부착하는 단계, 스택을 캡슐화하는 단계 등이 수행될 수 있다.
각각의 반도체 다이(12)는 콘택트 패드를 양쪽 표면에 포함하고, 한쪽 표면에 단일 회로층이 배치되며, 모든 다이는 각 다이의 능동층이 아래를 향하는 방향으로 배치된 것으로 도시되었지만, 다른 실시예에서는 대안적인 배열도 가능하다는 것을 이해하여야 한다. 예를 들어, 다른 종류의 다이 상호 연결 기술이 동일한 스택 내의 서로 다른 다이에 적용될 수 있고, 스택의 상부 또는 하부에 배치된 다이의 경우는 스택 내의 다른 다이와 다르게 구성될 수 있다. 스택 내의 맨 위에 있는 다이(또는 상부 다이)는 비아를 포함하지 않을 수 있고, 단순히 다이의 단일 표면에 있는 능동 회로에 콘택트 패드가 직접적으로 결합된 형태일 수도 있다. 그러나 대부분의 실시예에서, 맨 위에 있는 다이가 능동 회로로부터 반대쪽의 표면에 비아와 콘택트 패드를 포함하는 것이 바람직할 수 있는데, 전도성 비아와 콘택트 패드가 전체 스택의 두께 내에서 토포그래픽적으로 나란히 정렬되었다는 전제 하에, 비아에 있는 전도성 재료가 열 파이프와 같은 역할을 할 수 있기 때문이다.
다른 예로서, 능동 회로는 반도체 다이의 양쪽 표면에 통합될 수 있거나, 또는 2개의 반도체 기판을 서로 마주보게 하거나 서로 등을 맞대는 웨이퍼 본딩(wafer bonding)에 의해서 양면 반도체 다이(dual sided semiconductor die)가 형성될 수 있다. 또 다른 예로서, 특정 반도체 다이에서의 능동 회로가 인접하는 반도체 다이의 능동 회로와 더 가깝거나 더 멀게 방향이 바뀔 수 있도록 스택 내에서 교대로 나타나는 다이의 방향을 바꿀 수 있다.
본 발명의 내용에 포함되는 다층 반도체 스택을 제조하는데 이미 알려진 또는 앞으로 개발될 많은 대체적인 제조, 패키징, 및 제조 기술이 사용될 수 있다. 따라서 본 발명은 본 명세서에서 설명되는 특정 기술에 의해서 제한되지 않는다.
도 5는 본 발명에 따른 다층 반도체 스택을 위한 회로 배열을 설계하기 위해 사용될 수 있는 예시적인 설계 과정(80)을 도시하고 있다. 단일 회로층 설계는 본 명세서에서 2차원 설계로도 지칭되는데 이는 다층 반도체 스택에서 구현되기에 적합한 3차원 설계로 재설계 또는 개조된다. 그러나 기타 설계 방법이 사용될 수 있으며 3차원의 설계 또는 다층 반도체 스택의 설계는 이미 존재하는 2 차원의 설계에 기반할 필요는 없다. 따라서 본 발명은 본 명세서에서 설명되는 특정 설계 방법에 의해서 제한되지 않는다.
과정(80)은 블록 82에서 기존의 2차원 설계 및 일반적인 플로어플랜(floorplan)으로부터 시작한다. 설계 내의 회로 논리는 일반적으로 복수의 기능적 유닛으로 조직화되고, 각각의 기능적 유닛은 공통의 컴퓨터 작업을 수행하도록 기능적으로 관련된 회로 논리를 포함한다. 특별히 하이 레벨의 작업(high level task)을 수행하지는 않지만 설계대로 동작하기 위해 요구되는 추가적인 지원 회로(additional support circuitry)도 과정(80)의 목적을 위한 기능적 유닛으로 조직화될 수 있으며, 연관되지는 않지만 기능적 유닛과 동일한 일반적 영역에 배치시키는 것이 가능한 회로 논리도 재설계 과정을 용이하게 하기 위해 그룹으로 조직화하는 것이 바람직하다. 하기에서 설명한 예와 같이, 예를 들어, 그룹화하지 않을 경우 특정 프로세싱 코어(processing core) 또는 가속기 유닛(accelerator unit)에 전용되지 않는 대부분의 회로(much of the circuitry)를, 외부 드라이버 및 인터페이스, 네트워킹, 테스팅, 디버깅, 클록 및/또는 전력 분배, 메모리 제어 등과 같은 보조적인 작업을 다루는 하나 이상의 I/O 기능적 유닛으로 그룹화하는 것이 바람직하다.
다음에, 블록 84에서는 단일 회로층 2차원 설계에서의 기능적 유닛은 N 개의 회로층으로 재분할된다. 다양한 대안적인 방법이 사용될 수 있지만 일반적으로 기능적으로 관련된 동일 회로층에서의 기능적 유닛을 함께 그룹화하는 것이 바람직하다. 게다가, 설계상에서 주어진 기능적 유닛의 복수의 인스턴스(instances)가 존재하는 경우, 동일한 회로층에서 모든 인스턴스의 위치를 찾을 수 있게 하는 것이 바람직하다. 예를 들어, 복수의 프로세싱 코어를 통합하는 설계에서, 상기의 프로세싱 코어를 동일한 층에 할당하는 것이 바람직할 수 있다.
다음에, 블록 86에서는 물리적, 논리적 관점에서 층간 상호 연결 또는 버스가 정의된다. 구체적으로, 각각의 회로층의 층간 인터페이스 영역의 치수와 위치는 물론 그 영역 내의 버스를 위한 전도체 및 비아의 구체적 위치가 결정된다. 유사하게, 블록 88에서는 층-층 전력 분배 네트워크(Vdd/Gnd)가 결정되고 그렇게 함으로써 양의 전압과 접지 비아(ground vias)의 위치를 지정할 수 있다.
다음에, 블록 90에서는 물리 층-층 탬플릿(a physical layer-layer template)이 생성되며, 층간 버스 전도체 위치(inter-layer bus electrical conductor locations) 및 전력 분배 네트워크 위치(power distribution network locations)를 이용하여 비아를 위한 적절한 영역을 차단하고(block out) 각각의 회로층의 논리 회로가 전기적으로 결합될 수 있는 접촉 점(contact points)을 제공한다. 추가적으로, 기능적 유닛 회로의 층간 버스로의 상호 연결을 용이하게 하기 위해 표준화된 버스 인터페이스 논리 회로(standardized bus interface logic)가 템플릿에 제공될 수 있다.
다음은 블록 92-96에서 도시된 바와 같이, 다층 설계의 각각의 회로층에 할당된 기능적 유닛을 각각의 층 설계(layer designs)에 배치하고 그 기능적 유닛을 백그라운드 탬플릿에 의해 정의된 층간 버스 및 전력 분배 네트워크에 결합시킴으로써 생성된 탬플릿을 다층 설계의 각각의 회로층의 백그라운드로 사용될 수 있다. 블록 98에서 보여지듯이, 각각의 층이 설계된 이후에는 N개의 층이 테스팅과 시뮬레이션의 목적으로 적층될(stacked) 수 있고 그 후 설계는 조립 및 제조에 적합하게 된다.
회로층 설계에서의 기능적 유닛의 배치는 물론 층간 버스의 신호 경로에 기능적 유닛을 상호 연결하는 것은 회로 설계자로부터의 사용자 입력에 응답하는 소프트웨어 기반 회로 설계 도구에 의해서 수행된다. 이러한 설계 과정으로 하나 이상의 설계 파일이 생성되며 이 설계의 결과는 테스팅, 시뮬레이션, 디버깅될 수 있으며 본 발명에 따른 다층 반도체 스택을 제조하는 제조 과정에도 사용될 수 있다.
도 6-11은 도 5에 도시된 과정의 예를 도시하고 있다. 특히 도 6은 멀티코어 네트워킹 장치(multi-core networking device)를 위한 2차원의 설계(100)를 도시하고 있다. 설계(100)는 복수의 기능적 유닛이 서로 결합되어 있는 것은 물론 설계 내의 기타 지원 및 인터페이스 논리 회로와 결합되어 있는 시스템 버스(102)를 포함한다. 예를 들어 시스템 버스(102)는 IBM에서 제공 가능한 파워 프로세서 아키택쳐와 연계되어 사용되는 파워버스나 피버스(PowerBus or PBus) 버스 아키택쳐를 이용하여 구현할 수 있다.
설계(100)는 복수(예를 들어 16개)의 노드(104)를 포함하며, 각각의 노드(104)는 L2 캐시(108)에 결합된 복수(예를 들어 4개)의 프로세싱 코어(106)를 포함한다. 예를 들어, 각각의 프로세싱 코어(106)는 파워 아키택쳐 호환가능 코어(Power architecture compatible core)로 구현될 수 있다.
설계(100)는 메모리 제어 논리 회로(110)도 포함하는데 메모리 제어 논리 회로는 오프-칩 메모리에 결합되기 위해 협조적인 물리적 메모리 인터페이스 블록(114)을 각각 가지는 복수(예를 들어 4개)의 메모리 제어 블록(112)을 포함한다. 설계(100)는, 예를 들어 패턴 매칭(블록 116), XML 프로세싱(블록 118), 크립토그래피(블록 120) 및 컴프레션/디컴프레션(블록 122)과 같이 설계상으로 요구되는 다양한 기능을 가속화하기 위해 특성화된 논리를 제공하는 가속기의 세트 블록도 포함한다. 가속기 블록(116-122)은 네 개의 그룹으로 그루핑되며(grouped) 각각의 그룹은 인터페이스 논리(PBIC) 블록(124)과 연관되어(associated) 있는 시스템 버스(102)와 인터페이싱되어(interfaced) 있다.
세 개의 칩/칩 인터페이스 블록(126)은 칩과 칩사이의 통신을 제공하고, 연결된 PBIC 블록(128)을 통해 시스템 버스(102)와 결합되어 있고 한편 다른 PBIC 블록(130)은 추가적인 네트워크 및 인터페이스 논리 블록을 시스템 버스(102)와 결합시킨다. 특히, PCI 익스프레스 블록(132)는 온-칩 PCI 버스(134)와 결합되어 있고, 패킷 프로세서 유닛(136) 및 호스트 이더넷 제어기 블록(138)은 온-칩 버스(140)에 결합되어 있다. 패킷 스위치 인터페이스 블록(142)와 40 기가비트 이더넷 미디어 접근 제어(Gigabit Ethernet Media Access Control) 블록(144)은 버스(134) 및 버스(140) 사이에 결합되어 있고, 복수의 물리적 인터페이스 블록(146)은 외부의 (오프-칩) 장치와 통신하기 위해 버스(134)와 결합되어 있다. 10 기가비트 이더넷 미디어 접근 제어 블록(148)은 버스(134)와도 결합되어 있고 물리적 인터페이스 블록(150)과 오프-칩과 인터페이싱되어 있다. 낮은 핀 카운트(low pin count; LPC) 블록(152)도 PBIC(130)을 통해 시스템 버스(102)와 인터페이싱되어 있으며, LPC IO 블록(154)와 결합되어 있다. 추가적인 회로 논리, 예를 들어 프로그램 가능 인터럽트 제어기(PIC) 블록(156) 및 편재 논리 회로(pervasive logic; 158) 등이 도 6에는 다른 기타 지원 논리 회로와 더불어 표시되지는 않았지만 회로 설계(100)에는 포함될 수 있다. 편재 논리(158)는 예를 들어 JTAG, 성능 모니터(performance monitor), 클록 제어기, POR 및 에러 제어 논리 회로(error control logic)를 포함할 수 있다.
회로 설계(100)를 재설계하여 다층 반도체 스택에서 사용하기 위해, 설계(100) 내의 기능적 유닛은 도 5의 블록 84와 연결되어 설명된 것처럼 복수의 회로층으로 재분할된다. 예를 들어 도 7은 회로 설계(100)의 기능적 유닛을 네 개의 회로층으로 재분할한 것을 도시한 것이다. 예를 들어, 제1층은 I/O층 1로 지정되는데 이는 메모리 제어기, 네트워크 및 인터페이싱 논리, 편재 논리, 및 기타 지원 논리에 사용되기 위한 것이고 오프-칩 통신을 구현하기 위해 요구되는 기타 논리도 포함한다. 16개의 프로세싱 노드(104) (총 64개의 프로세싱 코어를 통합)는 2개의 컴퓨팅 층(compute layers)에 할당되고 컴퓨팅 층 2 및 3으로 지정되며, 가속기 블록(116-122)은 가속기 층을 분리하기 위해 할당되고 가속기층 4 (Accelerator Layer 4)로 지정되며, 그 결과 총 네 개의 개별적인 회로층으로 나뉜다.
도 5의 블록 86과 관련하여 상기에서 설명된 것처럼, 층-층 또는 층간 상호 연결이 정의된다. 예를 들어, 도 8은 네 개의 층 162, 164, 166, 168 각각이 I/O 층 1, 컴퓨팅 층 2, 컴퓨팅 층 3, 및 가속기층 4로 대응되는 네 개의 층을 포함하는 다층 회로 설계(160)를 도시하고 있다.
본 실시예에서는, 층간 버스(170)는 4개의 세그먼트로 정의된다. 본 실시예에서는, 파워버스 아키택쳐와 호환가능한 버스가 사용되고 여기에는 개별적인 명령어 버스, 및 데이터 버스(172, 174로 도시), 및 편재 상호 연결(176으로 도시)이 포함된다. 예를 들어 일 실시예에서, 파워버스 데이터 버스는 8 x 32B 와이드 데이터 버스(wide data bus)를 제공하는 2560개 신호 경로 및 명령어 버스(46 어드레스 비트, 17 Ttag 비트, 6Ttype 비트, 7 Tsize 비트, 10 snoop 비트, 40개의 조합된 응답 비트)를 제공하는 210개의 신호 경로를 포함할 수 있다. 편재 신호 경로를 제공하기 위해 40 내지 80개의 신호 경로가 추가적으로 사용될 수 있는데 예를 들면, LBIST 채널, ABIST 인터페이스, 추적 및 성능 모니터 신호 경로(trace and performance monitor signal paths), 클록 제어 경로, 로컬 클록 버퍼(local clock buffer; LCB) 신호 경로 등을 들 수 있다. 그러나 층간 버스에 상호 연결되고 할당되는 신호 경로는 다른 실시예에서는 다양하게 변화할 수 있는 것이므로 본 발명은 본 명세서에서 설명한 특정 할당에 의해 발명의 범위가 제한되는 것은 아니다.
본 실시예에서, 다층 설계에서 기능적 유닛을 층으로 분할하는 것은 비록 설계상으로 동일 층에 분배되어 있지만 서로 독립적으로 동작하는 수직-방향 "슈퍼노드" 또는 슬라이스(slices)를 구현하기 위해 이용된다. 특히, 4개의 슈퍼노드가 정의되는데 각각은 4개의 컴퓨팅 노드를 포함하며 그 중 2개는 각각 컴퓨팅 층 (164, 166)에 속하며, 가속기의 전용 세트 블록은 가속기 층(168)에 속한다. 층간 버스(170) 내의 각각의 버스 세그먼트는 각각의 슈퍼 노드에 전용되며 그 결과 4개의 층간 인터페이스 영역(178)은 각각의 층(164, 166, 및 168)에서 정의된다. 그러나 슈퍼노드는 층(162)에 있는 I/O 리소스를 공유하는 것은 물론, 버스 세그먼트에 상호 연결된 층 내부 버스를 통하여 통신할 수 있으며 그 결과, 층(162)의 층-층 인터페이스 영역(180)은 공유될 수 있으며 추가적으로 각각의 버스 세그먼트 상호간을 논리적으로 연결하는 논리 회로를 포함할 수 있다. 층(162-168)의 각각의 층간 인터페이스 영역(178, 180) 밖의 영역은 기능적 영역(182)이며 이 기능적 영역 내부에 184로 표시된 기능 유닛이 배치될 수 있다.
도 5와 관련하여 위에서 설명되었듯이, 일단 층-층 상호 연결이 정의된 경우 탬플릿이 생성되며 개별적인 회로층의 설계를 위한 백그라운드로 사용된다. 도 8-11의 실시예에서, 2개의 개별적인 템플릿이 사용되는데, 첫 번째는 컴퓨팅 및 사속기 층(164-168)(이러한 층은 4개의 개별적인 버스 세그먼트를 포함하기 때문이다) 두 번째는 I/O 층(162)을 위한 것이다(4개의 버스 세그먼트가 이 층에서 효과적으로 연결되어있기 때문이다). 예를 들어 도 9는 컴퓨팅 층(164)에 적합한 한 가지 배치를 도시하는데 이는 컴퓨팅 층(166)에도 적합할 수 있을 것이다. 도 9는 물론 도 10-11에서 2XX로 번호가 붙여진 블록 또는 기능적 유닛은 도 6의 2차원 회로 설계상의 1XX로 번호가 붙여진 블록 또는 기능적 유닛에 대응되며, 많은 경우에 있어서 2차원 설계로부터의 블록 또는 기능적 유닛은 간단하게 3차원의 다층 반도체 스택 설계에도 재사용될 수 있다.
이 배치에서는, 각각의 슈퍼 노드는 2개의 컴퓨팅 노드(204)를 포함하며, 각 컴퓨팅 노드는 4개의 프로세싱 코어(206), 공유된 L2 캐시(208), 및 슈퍼노드를 위한 연관된 버스 세그먼트를 위한 층간 버스 논리 회로(200)와 결합되어 있다. 도 9에 도시된 방식대로 2개의 컴퓨팅 층이 구성되는 경우 각각의 슈퍼노드에는 총 4개의 컴퓨팅 노드(204)가 할당될 것이다.
도 10은 가속기 층(168)의 적절한 일 실시예를 도시하는데, 가속기 층은 층간 버스 세그먼트(200)를 포함하며, 각각의 슈퍼 노드는 패턴 매칭 블록(216), XML 프로세싱 블록(218), 크립토그래피 블록(220),및 컴프레션/디컴프레션 블록(222)을 포함하는 가속기 블록의 각각에 할당된다. 또한 각각의 슈퍼노드는 층간 버스와 각각의 가속기 블록을 인터페이싱하기 위해 연관된 버스 인터페이스 논리(PBIC) 블록(224)도 포함한다.
도 11은 I/O 층(162)의 적절한 일 실시예를 도시하는데, I/O 층은 층간 버스(200)의 부분을 포함하고 층간 버스는 추가적으로 4개의 층간 버스 세그먼트를 상호 연결하기 위한 하나 이상의 층 내부 버스를 포함하며, 그렇게 함으로써 각각의 슈퍼 노드가 I/O 층(162) 내의 기능적 유닛에 접근하고 상호간에 통신할 수 있게 된다.
상기에서 설명된 바와 같이, 본 발명에 따른 층간 버스는 다양한 방식으로 구현될 수 있다. 일반적으로, 층간 버스는 버스의 통신 데이터와 연관된 기능적 신호 경로(functional signal paths)는 물론 추가적인 지원 또는 편재 신호 경로를 포함할 것인데, 그 예를 들면 전력 분배 신호 경로, 클록 분배 신호 경로, 테스팅/디버깅 신호 경로, 인터럽트 신호 경로, 리셋 신호 경로 등이다. 기능적 신호 경로는 임의의 수의 버스 구현(any number of bus implementations)을 구현할 수 있는데 여기에는 개별적으로 명령어, 어드레스, 및 데이터 신호 경로를 구현하는 것을 포함하며 동일한 신호 경로를 따라 통신하는 명령어, 어드레스 및/또는 데이터도 포함한다. 예를 들어 포인트-투-포인트(point-to-point), 스위칭된(switched), 멀티-드롭 등과 같이 다양한 버스 또는 네트워크 아키택쳐가 구현될 수 있으며, 버스와 결합된 모든 기능적 유닛이 동일한 대역폭을 공유할 필요가 없도록 층간 버스를 복수의 세그먼트로 분할하는 아키택쳐에 제어 논리 회로가 사용될 수 있다. 본 명세서에서 "버스"라는 용어가 사용되는데, 층간 버스는 실질적으로 회로 설계 내의 복수의 논리 유닛이 서로 통신하는 것을 가능하게 하는 임의의 네트워킹 아키택쳐를 포함할 수 있고, 층간 버스 아키택쳐는 원하는 네트워킹 아키택쳐를 구현하기 위해 요구되는 다양한 버퍼, 제어기, 스위치, 라우터 등을 포함할 수 있다. 더 나아가, 일부 실시예에서는 주어진 버스 아키택쳐를 위해 적절한 버스 소스 및 종단 논리를 각각의 층을 구현하는데에 제공하기 위해 상이한 버스 제어 논리가 구현될 수 있으며 따라서 회로층은 소스, 종단(termination) 및/또는 내부 층으로 지정될 수 있다. 예를 들어, I/O 층(162)에 있는 하나 이상의 마스터 버스 제어기를 각각의 버스 세그먼트에서 통신되는 데이터를 관리하기 위해 이용하는 것이 바람직할 수 있다.
편재 신호 경로를 층간버스 아키택쳐에 통합하는 것은 회로 설계의 편재 논리를 다층 반도체 스택 상에 분배한다는 관점에서 추가적인 이익을 제공하는데, 이는 스택에 단순히 반도체 다이를 나란히 정렬하는 것 및 그들을 서로 결합하는 것은 층간 버스를 형성하는 것 뿐만 아니라 편재 논리를 복수의 회로층에 분배하기 때문이며 여기에는 클럭킹, 및 테스트/ 디버그 논리도 포함된다. 더 나아가, 제조 과정에서 추가적인 이익이 생기는데 그것은 각각의 반도체 다이의 층간 인터페이스 영역 내의 편재 신호 경로의 표준화된 위치는 콘택트 패드가 다이에 형성된 경우에 개별적인 반도체 다이에 대한 개별적인 테스팅을 하게 하며 더 나아가, 일단 반도체 다이가 스택에 결합되면, 외부의 반도체 다이 중 하나에 있는 동일한 콘택트 패드는 전체의 결합된 스택의 전체 테스트(global testing)를 수행하기 위해 사용될 수 있다.
추가적으로, 스택에서 토프그래픽적으로 오프셋(offset)되어 있는 복수의 버스 세그먼트를 상호 연결하기 위해 층간 버스는 층 내부에 있는 부분을 포함할 수 있다. 도 12는 다층 반도체 스택(300)을 도시하는데 2개의 층간 버스 세그먼트(302a, 302b)를 포함하는 층간 버스(302)와 여기에 추가적으로 기능적 유닛(306b)에 결합된 다른 층간 버스 세그먼트(302b)와 통신하기 위해 기능적 유닛 (306a)에 결합된 층간 버스 세그먼트(302a)를 활성화하는 층 내부 버스 세그먼트(304)를 포함한다. 일 실시예에서, 네트워킹 논리는 각각의 세그먼트(302a, 302b, 및 304) 사이에서 각각의 층간 세그먼트(302a, 302b)의 대역폭을 로컬화(localize)하기 위해 이용될 수 있고 층 내부 세그먼트(304)는 어드레스드된 한 개의 층간 버스 세그먼트(302a, 302b)를 다른 층간 버스 세그먼트(302a, 302b)의 기능적 유닛에 통신을 하기 위해서 사용될 수 있다. 그러나 다른 실시예에서 층간 버스는 모든 기능적 유닛이 동일한 대역폭 또는 복수의 층간 버스를 공유하도록 공통(global)될 수 있으며, 상호간에 완벽하게 분리되어 있는 다중 층간 버스가 주어진 다층 반도체 스택 내에서 구현될 수 있다.
표준화된 또는 범용 층간 버스 아키택쳐의 또 다른 이점은 주어진 스택 내의 반도체 다이 및 개별적인 회로층이 다른 치수(dimensions) 및/또는 구조(compositions)라는 점이다. 예를 들어, 도 13에서 나타난 것 처럼 본 발명에 따른 다층 반도체 스택(310)은 다이(312) 처럼 사이즈가 다른 스택에 있는 반도체 다이(314, 316)와 차이가 있는 하나 이상의 반도체 다이를 포함할 수 있다. 층간 버스를 위한 콘택트 패드가 다이가 스택으로 결합될 때 토포그래픽적으로 나란히 정렬되어 있는 한, 개별적인 다이의 물리적인 치수(dimensions)는 다른 다이와 다를 수 있다.
도 14에 도시된 바와 같이, 다른 예로서, 본 발명에 따른 다층 반도체 스택(320)은 다이(322)와 같이, 같은 스택 내의 다른 반도체 다이(324, 326)와는 다른 반도체 제조 설계 법칙에 의해 제조되고 설계되는 하나 이상의 반도체 다이도 포함할 수 있다. 특히 다이(322)는 45 nm 공정(process)을 거쳐서 제조된 것인 반면, 다이(324, 326)은 32 nm 공정을 이용하여 제조된 것으로 도시되어 있다. 층간 버스를 위한 콘택트 패드가, 다이가 스택으로 결합될 때 토포그래픽적으로 나란히 정렬되어 있는 한, 논리 회로를 위한 각각의 개별적인 다이의 피쳐 사이즈는 다른 다이와 다를 수 있다. 추가적으로, 이러한 구성은 특정 레거시 층(legacy layers)이 새롭고 더 개선된 층으로 재 사용될 수 있는 가능성을 열어준다. 예를 들어 도 8에 나타난 회로 설계에서 더 작은 피쳐 사이즈를 이용해 제조된 새로운 고성능 버전의 컴퓨팅 층이 레거시 컴퓨터 층을 대체할 수 있으며, 이때 기존에 사용되었던 가속기 및 I/O층은 새로운 다층 반도체 스택 내에서 재사용될 수 있다.
더 나아가, 본 명세서에서 설명된 방법론에 따를 때 공통 기능을 갖는 기능적 유닛은 특정 회로층으로 할당될 수 있고 설계 재사용의 관점에서 상당한 양의 유연성을 가능하게 한다. 예를 들어, 도 8-11과 관련하여 설명된 기본적인 다층 설계(160)는 개별적인 I/O, 컴퓨팅, 및 가속기 층(162, 164/166, 168)을 포함하는데 이는 다른 반도체 스택의 다른 기능적 층을 위해 반도체 다이를 혼합하고 매칭함으로써 모든 계통의 제품을 구현할 수 있다. 공통 I/O 층(162)가 모든 변화의 시작 점이 될 수 있는데 다음 예를 포함할 수 있다:
저전력 - I/O 층, 1 컴퓨팅 층
저전력+가속기 - I/O 층, 1 컴퓨팅 층, 1 가속기 층
중전력 - I/O 층, 2 컴퓨팅 층
중전력 +가속기 - I/O 층, 2 컴퓨팅 층, 1 가속기 층
고전력 - I/O 층, 3 컴퓨팅 층
고전력 +가속기 - I/O 층, 3 컴퓨팅 층, 1 가속기 층
또한 다른 가속기 층을 제공함으로써 동일한 목적의 컴퓨팅 플렛폼으로부터 다양한 종류의 특성화된 장치가 만들어질 수 있다. 예를 들어, 적절한 가속 하드웨어를 포함하는 가속기 층이 특정 어플리케이션을 위한 장치를 최적화하는데 사용될 수 있는데 그 예로서, 네트워킹, 그래픽 프로세싱, 클립토그래피 등을 들 수 있다. 유사하게, 다른 전력 소비 특성을 갖는 대안 층(alternative layers)은 동일한 플랫폼에서 고성능/고전력 및 저성능/저전력 어플리케이션 모두가 사용될 수 있게 하기 위해 다른 형태로 사용될 수 있다. 추가적으로, 본 명세서에서 설명된 기술은 추가적인 캐시 메모리를 요구하는 어플리케이션이 캐시의 복수의 레벨 또는 복수의 회로층에 걸쳐 구현된 보다 큰 캐시 메모리를 이용할 수 있게, 캐시 메모리의 다른 레벨 및/또는 사이즈를 다양한 상황에서 제공한다.
독립적인 회로층의 이용은 다른 층에 있는 다른 종류의 회로를 사용할 수 있는 능력을 제공할 수 있는데, 예를 들어, FPGA를 특정 층에 포함시킬 수 있다. 추가적으로, 독립적인 회로층은, 예를 들어 오프-칩 드라이버, 변화하는 전압, 수동 또는 아나로그 구성요소, 전압 조정 회로(voltage regulation circuits)를 설명하기 위해 불균일 특성을 요구하는 특성화된 회로가 단일 층으로 분리될 수 있는 것을 가능하게 할 수 있다. 일부 실시예에서, 특성화된 층은 오직 테스팅/디버깅 목적 또는 프로토타이핑으로 이용될 수 있고 이 층은 특정 설계가 제조에 들어가는 경우 다른 동작 층(operational layers)으로 대체될 수 있다.
상기에서 언급한 바와 같이, I/O 층에서 서로 인터페이싱하게 되는 수직-방향을 갖는 슈퍼 노드로부터의 개별적인 인스턴스는 동시에 독립적으로 동작하는 유닛이지만 각각의 회로층을 수직 단면으로 자르고 동일한 논리 회로의 복수의 인스턴스를 각각의 회로층에 이용할 수 있다는 것이 도 8-11에서 도시된 구성의 장점이다. 도 8-11의 구성은 4개의 독립적인 프로세서의 집합이며, 각각은 16개의 프로세싱 코어, 전용 L2 캐시, 전용 가속기 세트를 포함한다.
실질적으로 동일한 방식으로(예를 들어, 동일한 집적 회로로 복수의 프로세서 칩을 집적하는 것과 유사하게) 동작하는 그러한 회로와 인터페이싱 하는 외부의 회로 관점에서 복수의 회로를 정의하기 위하여 기능적으로 서로의 복제판인 복수의 독립적으로 동작하는 수직-방향 슈퍼노드를 정의하는 것이 바람직하다. 더 나아가 일부 실시예에서, 동일한 기능적 유닛의 인스턴스를 이용하여 복수의 슈퍼 노드를 구현하기 위하여 수직-방향 슈퍼노드 중의 하나에 의해 정의되는 기능적 유닛을 위한 각각의 회로층에 대하여, 대응하는 기능적 유닛의 인스턴스는 복수의 수직-방향 슈퍼노드 각각을 위한 회로층에서 정의되도록 구현하는 것이 설계, 제조, 및 테스팅의 용이성을 위해 바람직하다. 예를 들어 각각의 컴퓨팅 층(164, 166)은 컴퓨팅 노드(204)의 8개의 인스턴스로 도시되고 있으며, 그것의 2개의 인스턴스는 각각의 수직-방향 슈퍼노드에 할당되며, 한편 가속기 층(168)은 가속기 블록의 복수의 인스턴스로 도시되는데, 여기에는 패턴 매칭 블록(216), XML 프로세싱 블록(218), 크립토그래피 블록(220), 및 컴프레션, 디컴프레션 블록(222), 각각의 슈퍼노드에 개별적으로 할당된 인스턴스가 포함된다. 일부 실시예에서, 다른 슈퍼 노드에 할당된 기능적으로 동일한 인스턴스(functionally-identical instances)는 그러한 인스턴스를 구현하기 위해 이용되는 회로 논리의 관점에서 봤을 때 역시 동일할 수 있으며, 한편 다른 실시예에서, 회로 설계의 물리적 배치를 최적화하는 문제는 동일하지 않은 잠재적 회로 논리(non-identical underlying circuit logic)를 이용해 구현하는 기능적으로 동일한 인스턴스를 필요로 하게 할 수 있다.
더 나아가, 각각의 슈퍼 노드 내의 회로의 수직 방향으로 인해, 슈퍼 노드는 단일 회로층으로 구현되었을 때 보다 공간적으로 압축되어 있으며, 슈퍼 노드 내의 기능적 유닛 상호간의 신호 전파 지연에 의해 덜 영향을 받게 된다. 예를 들어, 컴퓨팅 층(164, 166)의 각각의 노드(204)가 7 mm x 7 mm (7000 um x 7000 um) 면적에서 구현되었다고 가정한다. 층간 버스(70 um 층의 두께를 가정하면)를 통해 통신을 했어야 하는 동일한 층에 나란히 배치된 두 개의 노드를 층 내부로 통신하게끔 강요하는 경우 신호 경로의 길이는 적어도 한 자릿수는 더 길고, 그러한 신호 경로에 존재하는 추가적인 전파 지연이 되는데 이를 설명하는 원인으로 느린 데이터 전송율을 들 수 있다. 유사하게, 더 큰 캐시 메모리의 경우에 있어서, 그러한 캐시 메모리를 별개의 층에 배치하는 것은 나란히 배치하는 경우보다 더 프로세싱 논리에 메모리를 더 가깝게 배치하는 방법이 될 것이다.
본 명세서에서 설명된 회로층 설계는 일반적인 게이트 네트리스트(generic gate netlists)로 당업자에 의해 구현될 수 있다. 네트리스트는 회로의 논리적 기능의 부울-대수적(Boolean-algebra) 표현(게이트, 표준화된 셀)이며, 고-레벨 응용 프로그램을 위한 어샘블리 코드 리스팅(assembly-code listing)과 유사하다. 예를 들어, 회로층 설계도 Verilog 나 VHDL과 같은 하드웨어 언어에서 설명하고 있는 것 처럼 합성가능한 형태로 구현될 수 있다. 네트리스트와 합성가능한 구현에 덧붙여, 회로층 설계는 저레벨, 물리적 설명(lower-level, physical descriptions)으로 전달될 수 있다. SERDES, PLL, DAC, ADC 등과 같은 아날로그 요소는 GDSII와 같은 트랜지스터 배치 포맷으로 분배될 수 있다. 회로층 설계의 디지털 구성요소도 특정 경우는 배치 포맷으로 제공되기도 한다. 회로층 설계는 물론 본 발명에 따라 구현된 논리 회로는 그러한 논리 회로를 구현하게 하는 기능성 및/또는 회로 배열의 배치를 다양한 상세한 레벨에서 정의하는 논리 정의 프로그램 코드(logic definition program code)와 같은 컴퓨터 데이터 파일의 형태로 분배될 수 있다. 완전하게 기능하는 집적 회로 장치 및 이러한 장치의 스택 배열된 장치, 이러한 장치를 이용한 데이터 프로세싱 시스템, 및 기타 물리적 하드웨어 회로를 구현하는 회로 배열에 관한 발명에 대해서 지금까지 설명되었고, 본 명세서의 내용을 접하는 당업자는 프로그램 제품, 이러한 프로그램 제품을 분배하기 위한 컴퓨터 판독가능 또는 신호 보유 매체에 본 발명이 동일하게 적용될 수 있음을 알 수 있다. 컴퓨터 판독가능 또는 신호 보유 매체는 휘발성 및 비휘발성 메모리 장치, 플로피 디스크, 하드 디스크 드라이브, CD-ROMs, DVDs(그 외), 및 디지털 및 아날로그 통신 링크(digital and analog communication links)와 같은 전송 형태 미디어(transmission type media)와 같은 물리적, 녹화가능한 미디어를 포함하지만 여기에만 한정되지 않는다.
상기에서 언급된 설계 과정은 적어도 부분적으로는 컴퓨화된 설계 및 시뮬레이션 도구에 의해서 수행될 수 있다. 도 15는 다양한 단계의 설계 공정이 수행될 수 있는 장치(400)를 도시한다. 도시된 실시예의 장치(400)는 네트워크(402)가 하나 이상의 클라이언트 컴퓨터(404)에 연결된 서버 또는 멀티유저 컴퓨터로 구현되어 있다. 본 발명의 목적을 위해 각각의 컴퓨터(400, 404)는 실질적으로 임의의 종류의 컴퓨터, 컴퓨터 시스템, 또는 기타 프로그램 가능 전자 기기를 나타낼 수 있다. 더 나아가, 각각의 컴퓨터(400, 404)는 클러스터 내의 하나 이상의 네트워킹된 컴퓨터 또는 기타 분산 컴퓨팅 시스템(distributed computing system)을 통해 구현될 수 있다. 대안적으로, 컴퓨터(400)는 단일 컴퓨터 또는 데스크톱 컴퓨터, 랩탑, 소형 컴퓨터, 휴대폰, 셋톱박스 등의 기타 프로그램 가능 전자 기기에 의해 구현될 수 있다.
컴퓨터(400)는 일반적으로 중앙 처리 유닛(406)을 포함하고 적어도 한 개의 마이크로프로세서와 결합된 메모리(408)를 포함할 수 있는데 이 메모리는 캐시 메모리, 비휘발성 또는 백업 메모리(예를 들어 프로그래밍 가능 또는 플래시 메모리), 판독 전용 메모리 등과 같은 보조 레벨의 메모리는 물론 컴퓨터(400)의 주요 저장소를 구성하는 RAM 장치를 나타낼 수 있다. 추가적으로, 메모리(408)는 컴퓨터(400)와 물리적으로 떨어진 메모리 저장소, 예를 들어 CPU(406) 내의 프로세서의 임의의 캐시 메모리는 물론 대형 저장 장치(410) 또는 컴퓨터(400)와 결합된 다른 컴퓨터와 같은 가상 메모리로 사용되는 임의의 저장소를 포함할 수 있다. 컴퓨터(400)는 일반적으로 외부와 정보를 교환할 때 복수의 입력과 출력을 수신한다. 유저 또는 오퍼레이터(operator)와 인터페이스하기 위해, 컴퓨터(400)는 일반적으로 하나 이상의 유저 입력 장치(예를 들어, 키보드, 마우스, 트랙볼, 조이스틱, 터치패드, 및/또는 마이크로폰 등) 및 디스플레이(예를 들어, CRT 모니터, LCD 디스플레이 패널, 및/또는 스피커 등)를 통합하는 유저 인터페이스(142)를 포함한다. 그 외에 유저 입력은 다른 컴퓨터 또는 단자를 통해 수신될 수 있다.
추가적인 저장을 위해 컴퓨터(400)는 하나 이상의 대형 저장장치(410), 즉 플로피 또는 기타 이동식 디스크 드라이브, 하드 디스크 드라이브, 직접 접근 저장장치(direct access storage device; DASD), 광학 드라이브(예를 들어, CD 드라이브, DVD 드라이브 등), 및/또는 테이프 드라이브 등을 포함할 수 있다. 더 나아가, 컴퓨터(400)는 다른 컴퓨터 및 전자기기와 정보 통신을 하기 위해 하나 이상의 네트워크(402)(예를 들어, LAN, WAN, 무선 네트워크, 및/또는 인터넷 등)와 함께 인터페이스(414)를 포함할 수 있다. 컴퓨터(400)는 일반적으로 구성요소(408, 410, 412, 414) 각각과 CPU(406) 사이를 인터페이싱하기 위해 적절한 아날로그 및/또는 디지털 인터페이스를 포함한다. 본 발명의 내용에 따라 다른 하드웨어 환경이 고려될 수 있다.
컴퓨터(400)는 운영체제(416)의 제어하에서 동작하며 실행되고 다양한 컴퓨터 소프트웨어 어플리케이션, 구성요소, 프로그램, 객체, 모듈, 데이터 구조 등에 의존하기도 한다. 예를 들어, 본 명세서에서 설명되고 있는 과정들은 입력 내지 출력으로서 하나 이상의 회로 설계(420)를 수신하거나 생성하는 다양한 설계 및 시뮬레이션 도구(418)의 도움을 받아 수행될 수 있다. 추가적으로, 상기에서 언급된 바와 같이, 층 탬플릿(422)은 범용 또는 표준화된 층간 버스를 구현하기에 적합한 피쳐들을 통합하는 회로층의 설계를 용이하게 하기 위해 이용될 수 있다. 더 나아가, 분산 또는 클라이언트-서버 컴퓨팅 환경에서 네트워크(402)를 통해 컴퓨터(400)와 결합된 다른 컴퓨터의 하나 이상의 프로세서 상에서 다양한 어플리케이션, 구성요소, 프로그램, 객체, 모듈 등이 수행될 수 있으며 그렇게 함으로써, 컴퓨터 프로그램의 기능을 구현하기 위해 요구되는 프로세싱이 네트워크를 통해 복수의 컴퓨터에 할당될 수 있다.
일반적으로, 본 발명의 구현을 이행하기 위해 실행되는 작업은, 그것이 작업 시스템이나 또는 특별한 어플리케이션, 구성 요소, 프로그램, 항목, 모듈이거나 아니면 명령어 순서 심지어는 부분 집합이든지 간에 상관없이 본 명세서에서는 “컴퓨터 프로그램 코드” 또는 간단히 “프로그램 코드”로 지칭될 것이다. 프로그램 코드는 일반적으로 다양한 시기에 컴퓨터의 다양한 메모리와 기억 장치 내에 존재하는 하나 또는 다수의 명령어로 구성되므로, 컴퓨터에서 하나 또는 다수의 처리 장치에 의해 판독되거나 실행되었을 때, 컴퓨터가 본 발명의 다양한 실시예를 구현하는 단계 또는 요소를 실행하는 데 필요한 단계들을 실행하게 한다. 더구나, 본 발명의 실시예는 완벽히 작동하는 컴퓨터와 컴퓨터 시스템의 측면에서 설명되었지만, 본 기술에 숙련된 당업자는 본 발명의 다양한 구현은 다양한 형태의 프로그램 제품으로 배포됨으로써 가능하며 그러므로 본 발명은 실제로 배포를 하기 위해 사용되는 특정 유형의 컴퓨터 판독가능 미디어에 관계없이 동등하게 적용된다는 점에 주목할 것이다.
추가적으로, 본 명세서에서 설명된 다양한 프로그램 코드는 본 발명의 특정한 구현에서 실행된 어플리케이션에 기반하여 구분될 수 있다. 그러나, 다음에 나오는 특정한 프로그램 목록도 결국 편리함을 위해 사용된다는 점이 인식되어야 할 것이며, 그러므로 본 발명은 오로지 그러한 목록으로 구분되고/되거나 구현되는 어떤 특정한 어플리케이션에서 사용되는 것으로 한정되어서는 안 될 것이다. 나아가, 컴퓨터 프로그램이 작업, 순서, 방법, 모듈, 항목 그리고 그와 비슷한 것들로 체계화되는 일반적으로 무수한 수의 방식, 그리고 프로그램 기능성이 일반 컴퓨터 내 상주하는 다양한 소프트웨어 층 (예를 들어 작업 시스템, 라이브러리, API, 어플리케이션, 어플렛 등) 간에 할당될 수 있는 다양한 방식 하에서, 본 발명은 특정한 구성과 본문에 설명된 프로그램 기능성 할당으로 한정되지 않는다는 점이 인식되어야 할 것이다.
다양한 변형이 본 발명의 사상과 범위를 벗어나지 않는 선에서 이루어질 수 있다. 예를 들어, 본 명세서에서 설명된 구현은 서로 간 통신을 위한 기능적 단위를 동작시키기 위하여 층간 버스를 사용하는 반면, 또한 층간 버스는 내부 기능 단위 통신(intra-functional unit communication)의 동작을 위하여 사용될 수 있다.
다른 변형들은 본 기술을 보통으로 숙지하고 있는 당업자에게도 명백할 것이다. 그러므로 본 발명은 다음에 첨부된 특허 청구 범위의 내용에 포함된다.
14 : 기능적 유닛
16 : 층간 버스
18 : 층간 인터페이스 영역
258 : 편재 논리
302 : 층간 세그먼트
304 : 층 내부 세그먼트

Claims (10)

  1. 스택 내에서 서로 물리적 및 전기적으로 결합되어 있고, 서로 대향하는 표면을 각각 포함하는 복수의 반도체 다이(a plurality of semiconductor dies) - 상기 반도체 다이 각각의 적어도 하나의 표면은 상기 반도체 다이의 표면에 통합된 회로 논리(circuit logic)를 포함하고 적어도 하나의 기능적 유닛(functional unit)을 포함하는 회로층을 정의하며, 상기 반도체 다이 각각의 적어도 하나의 표면은 상기 반도체 다이의 표면에 배치된 층간 인터페이스 영역(inter-layer interface region)을 포함하고, 상기 반도체 다이 각각의 층간 인터페이스 영역은 상기 스택 내에 상기 반도체 다이 각각이 배치될 때 실질적으로 동일한 토포그래픽 위치(topographic location)에 배치됨 - ; 및
    상기 복수의 반도체 다이 상의 상기 기능적 유닛을 전기적으로 서로 결합하고, 상기 반도체 다이 각각의 상기 층간 인터페이스 영역 내에 배치되고 상기 반도체 다이 각각의 서로 대향하는 표면 사이에서 연장되는 복수의 전도체(a plurality of electrical conductors)를 포함하는 층간 버스(inter-layer bus) - 상기 스택 내의 인접하는(adjacent) 반도체 다이의 상기 층간 인터페이스 영역에 배치되는 각각의 전도체는 상기 스택 내에서 상기 복수의 회로층이 물리적 및 전기적으로 상호 결합되어 있을 때 서로 전기적으로 결합됨 - ;
    를 포함하는, 다층 반도체 스택.
  2. 제1항에 있어서, 상기 반도체 다이 각각의 상기 복수의 전도체는 복수의 기능적 버스 전도체(a plurality of functional bus conductors) 및 복수의 편재 상호 연결(a plurality of pervasive interconnects)을 포함하는, 다층 반도체 스택.
  3. 제1항에 있어서, 상기 반도체 다이의 적어도 하나 내의 상기 복수의 전도체는 상기 반도체 다이를 통해 연장되는 복수의 전도성 관통 비아(a plurality of conductive through vias)를 포함하는, 다층 반도체 스택.
  4. 제1항에 있어서, 상기 반도체 다이의 적어도 하나 내의 상기 회로층은 상기 회로 논리 내에 배치된 층 내부 버스(intra-layer bus)를 포함하고, 상기 층 내부 버스는 상기 회로층 내에 배치된 상기 기능적 유닛 각각을 상기 층간 버스에 전기적으로 결합하며, 상기 층 내부 버스는 상기 층간 버스 내의 대응하는 전도체와 결합된 복수의 전도체를 포함하는, 다층 반도체 스택.
  5. 제1항에 있어서, 상기 층간 버스는 상기 복수의 반도체 다이를 통하여 연장되는 복수의 버스 세그먼트를 포함하고, 상기 버스 세그먼트의 각각은 상이한 토포그래픽적 위치에 배치되고, 상기 반도체 다이의 적어도 하나 내의 상기 회로층은 해당 반도체 다이의 상기 회로 논리 내에 배치되고 상기 복수의 버스 세그먼트를 서로 전기적으로 결합하는 층 내부 버스를 포함하는, 다층 반도체 스택.
  6. 삭제
  7. 회로 논리가 정의되는 복수의 회로층을 포함하는 반도체 스택 - 상기 반도체 스택은 상호간에 물리적 및 전기적으로 결합되는 복수의 반도체 다이를 포함하고, 상기 반도체 다이 각각은 서로 대향하는 표면을 포함하며, 상기 반도체 다이의 적어도 하나의 표면은 그 위에 집적되며 상기 복수의 회로층으로부터 회로층을 정의하는 적어도 하나의 기능적 유닛을 포함하는 회로 논리를 포함함 - ;
    상기 회로 논리에 의해서 정의되고, 상기 반도체 스택의 복수의 회로층 상에 배치되며, 각각 적어도 상기 복수의 회로층의 서브셋(subset) 사이에서 수직 방향으로 분포된 복수의 기능적 유닛을 포함하는 복수의 독립적으로 동작하는 수직-방향 슈퍼노드(vertically-oriented supernodes);
    상기 수직-방향 슈퍼 노드에 전용되고, 상기 기능적 유닛을 서로 전기적으로 결합하며, 상기 반도체 다이 각각에 배치된 층간 인터페이스 영역에 대응하는 복수의 전도체를 포함하고 상기 반도체 다이 각각의 서로 대향하는 표면 사이에서 연장되는 복수의 층간 버스 - 상기 스택의 인접하는 반도체 다이의 상기 층간 인터페이스 영역에 배치되어 있는 각각의 전도체는 상기 스택에서 상기 복수의 회로층이 서로 물리적 및 전기적으로 결합될 때 상기 층간 인터페이스 영역과 전기적으로 결합하며, 상기 수직-방향 슈퍼노드의 각각에 대해, 상기 스택 내에 각각의 반도체 다이가 배치될 때, 상기 층간 인터페이스 영역이 실질적으로 동일한 토포그래픽 위치에 배치됨 - ; 및
    상기 복수의 회로층 중 하나에 배치되고 상기 복수의 수직-방향 슈퍼노드 사이에서 데이터 통신을 하도록 구성된 층간 버스
    를 포함하는, 다층 반도체 스택.
  8. 다층 회로 배열을 설계하는 컴퓨터 구현 방법으로서,
    기능적 특성에 기반하여 상기 회로 배열 내의 복수의 기능적 유닛 각각을 복수의 회로층의 하나에 할당하는 단계;
    사용자 입력에 응답하여, 상기 기능적 유닛 각각을 상기 기능적 유닛이 할당된 상기 회로층 각각에 배치하는(laying out) 단계 - 상기 회로층 각각은 반도체 다이 위에 집적되기 위하여 구성된 회로 논리를 정의하고, 상기 회로층 각각은 사전 정의된 토포그래픽 위치에 배치된 층간 인터페이스 영역을 포함하며, 상기 복수의 회로층 상의 상기 층간 인터페이스 영역은 스택 내에서 상기 반도체 다이 각각이 물리적 및 전기적으로 서로 결합될 때 실질적으로 동일한 토포그래픽 위치에 배치되며, 상기 층간 인터페이스 영역 스택 내에서 상기 반도체 다이 각각이 물리적 및 전기적으로 서로 결합될 때 전기적으로 상기 복수의 회로층을 서로 연결하는 층간 버스를 정의하도록 구성된 복수의 신호 경로를 포함함 - ; 및
    사용자 입력에 응답하여, 각각의 기능적 유닛을 그에 할당된 상기 회로층의 상기 층간 인터페이스 영역 내의 복수의 신호 경로의 적어도 서브셋(subset)에 상호 연결하는 단계
    를 포함하는 컴퓨터 구현 방법.
  9. 적어도 하나의 프로세서; 및
    다층 회로 배열을 설계하기 위하여 상기 적어도 하나의 프로세서에 의해 실행되도록 구성된 프로그램 코드
    를 포함하고,
    상기 프로그램 코드는,
    기능적 특성에 기반하여 상기 회로 배열 내의 복수의 기능적 유닛 각각을 복수의 회로층의 하나에 할당하고,
    사용자 입력에 응답하여, 상기 기능적 유닛 각각을 상기 기능적 유닛이 할당된 상기 회로층 각각에 배치하고, 상기 회로층 각각은 반도체 다이 위에 집적되기 위하여 구성된 회로 논리를 정의하고, 상기 회로층 각각은 사전 정의된 토포그래픽 위치에 배치된 층간 인터페이스 영역을 포함하며, 상기 복수의 회로층 상의 상기 층간 인터페이스 영역은 스택 내에서 상기 반도체 다이 각각이 물리적 및 전기적으로 서로 결합될 때 실질적으로 동일한 토포그래픽 위치에 배치되며, 상기 층간 인터페이스 영역 스택 내에서 상기 반도체 다이 각각이 물리적 및 전기적으로 서로 결합될 때 전기적으로 상기 복수의 회로층을 서로 연결하는 층간 버스를 정의하도록 구성된 복수의 신호 경로를 포함하고,
    사용자 입력에 응답하여, 상기 기능적 유닛 각각을 그에 할당된 상기 회로층의 상기 층간 인터페이스 영역 내의 복수의 신호 경로의 적어도 서브셋에 상호 연결하는, 장치.
  10. 프로그램 코드를 포함하는 컴퓨터 판독 가능 기록 매체로서,
    상기 프로그램 코드는, 컴퓨터에 의해 실행될 경우,
    기능적 특성에 기반하여 회로 배열 내의 복수의 기능적 유닛 각각을 복수의 회로층의 하나에 할당하는 단계,
    사용자 입력에 응답하여, 상기 각각의 기능적 유닛을 당해 기능적 유닛이 할당된 제 각기의 회로층에 배치하는 단계 - 상기 각각의 회로층은 반도체 다이에 집적되기 위하여 구성된 회로 논리를 정의하고, 상기 각각의 회로층은 사전 정의된 토포그래픽 위치에 배치된 층간 인터페이스 영역을 포함하며, 상기 복수의 회로층 상의 상기 층간 인터페이스 영역들은 스택 내에서 상기 각각의 반도체 다이들이 물리적 및 전기적으로 서로 결합될 때 실질적으로 동일한 토포그래픽 위치에 배치되며, 상기 층간 인터페이스 영역 스택 내에서 상기 각각의 반도체 다이들이 물리적 및 전기적으로 서로 결합될 때 전기적으로 상기 복수의 회로층을 서로 연결하는 층간 버스를 정의하도록 구성된 복수의 신호 경로를 포함함 - ;
    사용자 입력에 응답하여, 상기 각각의 기능적 유닛을 그에 할당된 상기 회로층의 상기 층간 인터페이스 영역 내의 복수의 신호 경로의 적어도 서브셋에 상호 연결하는 단계를 수행함으로써, 다층 회로 배열 설계가 실행될 수 있도록 구성된, 컴퓨터 판독 가능 기록 매체.
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