CN111386604B - 半导体装置 - Google Patents

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Abstract

提供一种抑制了电流路径的电阻值的偏差的半导体装置。提供具备具有并联连接的多个第一电路部的第一电路块、具有并联连接的多个第二电路部的第二电路块以及将第一电路块与第二电路块电连接的块间连接部的半导体装置，块间连接部具有电阻调整部，所述电阻调整部使从第一电路块到第二电路块中最靠近第一电路块配置的第二电路部为止的电流路径的电阻值增大。

Description

半导体装置
技术领域
本发明涉及一种半导体装置。
背景技术
以往，已知具有多个半导体芯片，并在多个半导体芯片中的各个半导体芯片流通电流的半导体装置(例如，参照专利文献1)。
专利文献1：日本特表2016-9496号公报
发明内容
技术问题
在半导体装置中，期望消除在多个半导体芯片中的各个半导体芯片流通的电流的不均衡。
技术方案
在本发明的第一方式中，提供一种半导体装置。半导体装置可以具备具有并联连接的多个第一电路部的第一电路块。半导体装置可以具备具有并联连接的多个第二电路部的第二电路块。半导体装置可以具备将第一电路块与第二电路块电连接的块间连接部。块间连接部可以具有电阻调整部，所述电阻调整部使从第一电路块到第二电路块中最靠近第一电路块配置的第二电路部为止的电流路径的电阻值增大。
多个第一电路部可以沿第一方向排列而配置。多个第二电路部可以沿第一方向排列而配置。第一电路块和第二电路块可以沿第一方向排列而配置。
电阻调整部可以使从第二电路块到第一电路块中最靠近第二电路块配置的第一电路部为止的电流路径的电阻值增大。
块间连接部可以具有板状部分。电阻调整部可以是设置于板状部分的狭缝。
块间连接部可以具有针对每个第一电路部而设置，并以从板状部分的端边突出的方式与第一电路部连接的第一连接端部。块间连接部可以具有针对每个第二电路部而设置，并以从板状部分的端边突出的方式与第二电路部连接的第二连接端部。电阻调整部可以具有端边狭缝，所述端边狭缝在板状部分的端边，设置在最靠第二连接端部侧配置的第一连接端部与最靠第一连接端部侧配置的第二连接端部之间，并从端边延伸到板状部分的内部。电阻调整部可以具有在板状部分以与端边狭缝连接的方式设置，并沿着端边向第一连接端部侧延伸的第一内部狭缝。电阻调整部可以具有在板状部分以与端边狭缝连接的方式设置，并沿着端边向第二连接端部侧延伸的第二内部狭缝。
第一内部狭缝可以设置为延伸到比至少一个第一连接端部更靠外侧的位置。第二内部狭缝可以设置为延伸到比至少一个第二连接端部更靠外侧的位置。
半导体装置可以具备在与第一方向垂直的第二方向上与第二电路块排列而配置，并与第二电路块电连接的第三电路块。半导体装置可以具备在第二方向上与第一电路块排列而配置，且在第一方向上与第三电路块排列而配置，并与第一电路块电连接的第四电路块。第三电路块可以具有在电气上并联连接且沿第一方向排列而配置的多个第三电路部。第四电路块可以具有在电气上并联连接且沿第一方向排列而配置的多个第四电路部。
半导体装置可以具备与第三电路块电连接的第一块内连接部。第一块内连接部可以具有设置有狭缝的板状部分。第一块内连接部可以具有以从板状部分突出的方式设置的外部连接端部。第一块内连接部可以具有针对每个第三电路部而设置，并以从板状部分的端边突出的方式与第三电路部连接的第三连接端部。狭缝可以被设置为横穿将第三连接端部中的最靠第四电路块侧配置的第三连接端部与外部连接端部连结的直线。
半导体装置可以具备与第四电路块电连接的第二块内连接部。第二块内连接部可以具有板状部分。第二块内连接部可以具有以从板状部分突出的方式设置的外部连接端部。第二块内连接部可以具有针对每个第四电路部而设置，并以从板状部分的端边突出的方式与第四电路部连接的第四连接端部。第一块内连接部的外部连接端部可以配置在板状部分的比第一方向上的中央更靠第四电路块侧的位置。第二块内连接部的外部连接端部可以配置在板状部分的比第一方向上的中央更靠与第三电路块相反侧的位置。在第二块内连接部的板状部分，可以未设置有横穿将各个第四连接端部与外部连接端部连结的各直线的狭缝。
应予说明，上述发明内容并未列举本发明的全部特征。此外，这些特征组的子组合也能构成发明。
附图说明
图1示出本发明的一个实施例的半导体装置100的立体图的一例。
图2是第一实施例的半导体装置100的俯视图的一例。
图3是示出半导体装置100的内部电路的电路构成的一例的图。
图4A是说明各个电路块CB的概要的图。
图4B是示出沿着第一方向排列的第一电路部211的一例的图。
图4C是示出沿着第一方向排列的第一电路部211的另一例的图。
图4D是示出沿着第一方向排列的第一电路部211的另一例的图。
图5是示出块间连接部202的形状例的图。
图6是示出第一块内连接部204的形状例的图。
图7是示出第二块内连接部206的形状例的图。
图8是示出第四块内连接部209的形状例的图。
图9是示出第三块内连接部208的形状例的图。
图10是示意性地示出各个电路部间的、块间连接部202的电阻和块内连接部的电阻的图。
图11示出第二实施例的内部电路的配置例。
图12是示出图11所示的半导体装置100的内部电路的电路构成的一例的图。
图13是说明图11所示的半导体装置100中的各个电路块CB的概要的图。
图14是示出块间连接部203的形状例的图。
图15是示意性地示出第二实施例中的块间连接部的电阻和块内连接部的电阻的图。
符号说明
12：双向开关元件、36：导电性图案、50：绝缘基板、90：连接部件、100：半导体装置、110：壳体部、112：切口部、114：端子配置面、116：凸部、120：底座部、201：直线、202：块间连接部、203：块间连接部、204：第一块内连接部、206：第二块内连接部、208：第三块内连接部、209：第四块内连接部、210：连接区域、211：第一电路部、212：第二电路部、213：第三电路部、214：第四电路部、220：板状部分、222：外部连接端部、224：端边、226：端边、228：窄幅区域、230：电流路径、231：第一连接端部、232：第二连接端部、242：端边狭缝、244：内部狭缝、250：板状部分、251：外部连接端部、252：端边、253：端边、254：第三连接端部、255：端边、256：狭缝、257：狭缝、258：直线、259：直线、260：板状部分、261：外部连接端部、262：端边、263：端边、264：第四连接端部、268：直线、270：板状部分、271：外部连接端部、272：端边、273：端边、274：第五连接端部、280：板状部分、281：外部连接端部、282：端边、283：端边、284：第六连接端部、290：板状部分、292：端边、293：端边
具体实施方式
以下，通过发明的实施方式来说明本发明，但是以下的实施方式并不限定权利要求所涉及的发明。此外，实施方式中说明的特征的全部组合未必是发明的解决方案所必须的。
在本说明书中，将与半导体芯片所具有的半导体基板的深度方向平行的方向上的一侧称为“上”，将另一侧称为“下”。将基板、层或其他部件的两个主面中的一侧的面称为上表面，将另一侧的面称为“下表面”。“上”、“下”、“正面”、“背面”的方向不限于重力方向或安装半导体装置时向基板等安装的方向。
在本说明书中，有时利用X轴、Y轴和Z轴的直角坐标轴来说明技术事项。在本说明书中，将与半导体芯片的上表面平行的面设为XY面，将与XY面垂直的轴设为Z轴。
此外，在本说明书中，对于距离、电阻值、电流的大小等，有时说明为相等。这些相等的情况不限于完全相同的情况，可以在不脱离本说明书记载的发明的范围内有所不同。例如，相等是指允许10％以内的误差。
图1示出本发明的一个实施例的半导体装置100的立体图的一例。半导体装置100具备壳体部110、底座部120和多个端子。在一例中，半导体装置100用于功率调节器(PCS：Power Conditioning Subsystem)。
壳体部110容纳半导体芯片和布线等的内部电路。壳体部110由绝缘性树脂成型。壳体部110设置于底座部120上。在壳体部110可以设置用于增大爬电距离而提高绝缘性的切口部112。
底座部120在上表面侧通过粘结剂等固定于壳体部110。底座部120可以设定为接地电位。底座部可以在下表面侧通过螺钉等固定于散热片等散热部件。底座部120在XY平面具有主面。在从Z轴方向观察的俯视时，底座部120和壳体部110可以具有两组对置的边。本例的底座部120和壳体部110沿Y轴具有长边，并沿X轴具有短边。
端子配置面114是多个端子在壳体部110的上表面侧露出的面。各个端子将壳体部110所容纳的内部电路与外部的装置电连接。在端子配置面114设置有第一辅助端子ts1～第十一辅助端子ts11。端子配置面114具有在Z轴方向上突出的凸部116。
凸部116在俯视时设置于端子配置面114的中央附近。本例的凸部116在端子配置面114的X轴方向上的中央，沿着Y轴方向延伸地配置。在凸部116上设置有第一外部连接端子tm1～第五外部连接端子tm5。第一外部连接端子tm1～第五外部连接端子tm5在凸部116处沿着Y轴方向按顺序排列，但外部连接端子的配置不限于此。
第一外部连接端子tm1(P)是与设置于半导体装置100的外部的直流电源的正侧端子连接的端子。第四外部连接端子tm4(N)是与外部的直流电源的负侧端子连接的端子。第一外部连接端子tm1(P)和第四外部连接端子tm4(N)作为半导体装置100的内部电路中的电源端子P、N而发挥功能。
第五外部连接端子tm5(U)作为半导体装置100的内部电路中的交流输出端子U而发挥功能。第二外部连接端子tm2(M1)和第三外部连接端子tm3(M2)连接于半导体装置100的内部电路中的预定的连接点。例如，第二外部连接端子tm2(M1)和第三外部连接端子tm3(M2)作为将半导体装置100的内部电路中的预定的连接点的电压进行钳位的中间端子M1、M2而发挥功能。
第一辅助端子ts1～第五辅助端子ts5沿着端子配置面114的沿Y轴的一侧端边(在本例中为长边)配置。第六辅助端子ts6～第十一辅助端子ts11沿着端子配置面114的沿Y轴方向的另一侧端边配置。
第一辅助端子ts1(T4P)输出后述的晶体管T4的集电极电压。第二辅助端子ts2(T4G)是提供晶体管T4的栅极电压的栅极端子。第三辅助端子ts3(T4E)输出晶体管T4的发射极电压。
第四辅助端子ts4(T3G)是提供后述的晶体管T3的栅极电压的栅极端子。第五辅助端子ts5(T3E)输出晶体管T3的发射极电压。
第六辅助端子ts6(T1E)输出后述的晶体管T1的发射极电压。第七辅助端子ts7(T1G)是提供晶体管T1的栅极电压的栅极端子。
第八辅助端子ts8(T2E)输出后述的晶体管T2的发射极电压。第九辅助端子ts9(T2G)是提供晶体管T2的栅极电压的栅极端子。
第十辅助端子ts10(TH2)和第十一辅助端子ts11(TH1)是与检测壳体部110的内部温度的热敏电阻连接的热敏电阻用的端子。例如，热敏电阻在第十辅助端子ts10(TH2)和第十一辅助端子ts11(TH1)的下方埋设在壳体部110内。
(第一实施例)
图2是第一实施例的半导体装置100的俯视图的一例。该图示出在壳体部110的内部设置在底座部120上的内部电路的配置例。本例的内部电路是三电平电力转换装置(逆变器)电路，但内部电路并不限于此。
本例的半导体装置100在底座部120上具备6块绝缘基板50a～绝缘基板50f。本例的6块绝缘基板50a、50b、50c、50d、50e、50f按该顺序沿Y轴方向排列。绝缘基板50接合于底座部120。绝缘基板50在导热性良好的陶瓷(例如氧化铝)基板的两面具有导体性的图案。例如，绝缘基板50是在陶瓷基板上直接接合有铜电路板的DCB(Direct Copper Bonding：直接铜键合)基板。
在各个绝缘基板50可以配置有一个以上的晶体管T。各个晶体管T可以是绝缘栅双极型晶体管(IGBT)、场效应晶体管(FET)。在图2中，示出了设置有晶体管T的半导体芯片。本例的半导体装置100具备彼此并联连接的多个晶体管。在图2的例子中，三个晶体管T1并联连接。同样地，三个晶体管T2并联连接，三个晶体管T3并联连接，三个晶体管T4并联连接。在本说明书中，有时将并联连接的多个晶体管Tk(k为整数)统称为晶体管Tk。
并联连接的多个晶体管Tk可以沿着预定的第一方向(在图2中为Y轴方向)排列而配置。在本例中，多个晶体管T1和多个晶体管T2沿着底座部120的一侧的长边排列而配置，多个晶体管T3和多个晶体管T4沿着底座部120的另一侧的长边排列而配置。
此外，晶体管T1和T4可以安装于同一绝缘基板50。晶体管T2和T3可以安装于同一绝缘基板50。绝缘基板50a～50c均是安装有晶体管T4和T1的绝缘基板。绝缘基板50d～50f均是安装有晶体管T3和T2的绝缘基板。
此外，在各个绝缘基板50可以设置有二极管Dk。二极管Dk可以是与晶体管Tk反向并联连接的续流二极管(Free Wheel Diode)。在本例中，针对各个晶体管Tk设置有二极管Dk，但是在其他例子中，也可以针对一部分晶体管Tk设置二极管Dk。此外，本例的晶体管和二极管分别设置于不同的半导体芯片，但是也可以是设置于同一半导体芯片的反向导通型IGBT(RC-IGBT)等。
在本例中，在俯视时，将设置有绝缘基板50的区域分割为四个电路块CB1～CB4。第一电路块CB1是设置有并排设置的多个晶体管T1的区域，第二电路块CB2是设置有并排设置的多个晶体管T2的区域，第三电路块CB3是设置有并排设置的多个晶体管T3的区域，第四电路块CB4是设置有并排设置的多个晶体管T4的区域。在电路块CBk，可以分别设置二极管Dk。
本例的电路块CB1～CB4被虚拟的中央线L1和中央线L2分割。中央线L2将底座部120分割为设置有绝缘基板50a、50b、50c的区域和设置有绝缘基板50d、50e、50f的区域。本例的中央线L2是通过绝缘基板50c与绝缘基板50d之间的与X轴平行的直线。
中央线L1将绝缘基板50a、50b、50c分割为设置有多个晶体管T1的区域和设置有多个晶体管T4的区域。此外，中央线L1将绝缘基板50d、50e、50f分割为设置有多个晶体管T2的区域和设置有多个晶体管T3的区域。本例的中央线L1是通过设置有绝缘基板50的区域的X轴方向上的中央的与Y轴平行的直线。
半导体装置100具有设置在绝缘基板50上的多个导电性图案36。导电性图案36由铜等导电材料形成。此外，半导体装置100具有将内部电路中的各部件电连接的多个连接部件90。连接部件90是例如导线或引线框架等设置在绝缘基板50的上方的布线。在图2中，用实线示出连接部件90。此外，用黑点示出连接部件90与其他部件之间的连接点。连接部件90在连接点处通过直接接合或焊料等连接于其他部件。
导电性图案36a在绝缘基板50a～50c中的各个绝缘基板设置于X轴方向上的一端。导电性图案36a将对应的晶体管T4的发射极焊盘和二极管D4的阳极焊盘与第三辅助端子ts3(T4E)电连接。
导电性图案36b在绝缘基板50a～50c中的各个绝缘基板设置于X轴方向上的一端。导电性图案36b将对应的晶体管T4的栅极焊盘与第二辅助端子ts2(T4G)电连接。本例的导电性图案36a和36b是配置在第四电路块CB4并在Y轴方向上具有长边的布线。
导电性图案36c设置在绝缘基板50a～50c中的各个绝缘基板。在本例的导电性图案36c上设置有晶体管T4和二极管D4。导电性图案36c介由焊料等而与晶体管T4的集电极电极和二极管D4的阴极电极连接。此外，各个导电性图案36c与第一辅助端子ts1(T4P)电连接。
导电性图案36d设置在绝缘基板50a～50c中的各个绝缘基板。本例的导电性图案36d将晶体管T4的发射极焊盘和二极管D4的阳极焊盘与导电性图案36a电连接。导电性图案36c和36d配置在第四电路块CB4。
导电性图案36h在绝缘基板50a～50c中的各个绝缘基板设置于X轴方向上的另一端。导电性图案36h将对应的晶体管T1的发射极焊盘和二极管D1的阳极焊盘与第六辅助端子ts6(T1E)电连接。
导电性图案36g在绝缘基板50a～50c中的各个绝缘基板设置于X轴方向上的另一端。导电性图案36g将对应的晶体管T1的栅极焊盘与第七辅助端子ts7(T1G)电连接。本例的导电性图案36h和36g是配置在第一电路块CB1并在Y轴方向上具有长边的布线。
导电性图案36f设置在绝缘基板50a～50c中的各个绝缘基板。在本例的导电性图案36f上设置有晶体管T1和二极管D1。导电性图案36f介由焊料等而与晶体管T1的集电极电极和二极管D1的阴极电极连接。本例的导电性图案36f与导电性图案36d连续地设置。由此，晶体管T1的集电极焊盘与晶体管T4的发射极焊盘彼此电连接。
导电性图案36e设置在绝缘基板50a～50c中的各个绝缘基板。本例的导电性图案36e将晶体管T1的发射极焊盘和二极管D1的阳极焊盘与导电性图案36h电连接。导电性图案36f和36e配置在第一电路块CB1。
导电性图案36i在绝缘基板50d～50f中的各个绝缘基板设置于X轴方向上的一端。导电性图案36i将对应的晶体管T3的发射极焊盘和二极管D3的阳极焊盘与第五辅助端子ts5(T3E)电连接。
导电性图案36j在绝缘基板50d～50f中的各个绝缘基板设置于X轴方向上的一端。导电性图案36j将对应的晶体管T3的栅极焊盘与第四辅助端子ts4(T3G)电连接。本例的导电性图案36i和36j是配置在第三电路块CB3并在Y轴方向上具有长边的布线。
导电性图案36k设置在绝缘基板50d～50f中的各个绝缘基板。在本例的导电性图案36k上设置有晶体管T3和二极管D3。导电性图案36k介由焊料等而与晶体管T3的集电极电极和二极管D3的阴极电极连接。
导电性图案36l设置在绝缘基板50d～50f中的各个绝缘基板。本例的导电性图案36l将晶体管T3的发射极焊盘和二极管D3的阳极焊盘与导电性图案36i电连接。导电性图案36k和36l配置在第三电路块CB3。
导电性图案36o在绝缘基板50d～50f中的各个绝缘基板设置于X轴方向上的另一端。导电性图案36o将对应的晶体管T2的发射极焊盘和二极管D2的阳极焊盘与第八辅助端子ts8(T2E)电连接。
导电性图案36n在绝缘基板50d～50f中的各个绝缘基板设置于X轴方向上的另一端。导电性图案36n将对应的晶体管T2的栅极焊盘与第九辅助端子ts9(T2G)电连接。本例的导电性图案36o和36n是配置在第二电路块CB2并在Y轴方向上具有长边的布线。
导电性图案36m设置在绝缘基板50d～50f中的各个绝缘基板。在本例的导电性图案36m上设置有晶体管T2和二极管D2。导电性图案36m介由焊料等而与晶体管T2的集电极电极和二极管D2的阴极电极连接。
导电性图案36p设置在绝缘基板50d～50f中的各个绝缘基板。本例的导电性图案36p将晶体管T2的发射极焊盘和二极管D2的阳极焊盘与导电性图案36o电连接。导电性图案36m和36p配置在第二电路块CB2。本例的导电性图案36p与导电性图案36k连续地设置。由此，晶体管T3的集电极焊盘与晶体管T2的发射极焊盘彼此电连接。
本例的半导体装置100具备块间连接部202、第一块内连接部204、第二块内连接部206、第三块内连接部208和第四块内连接部209。块间连接部202将两个电路块CB电连接。本例的块间连接部202将第一电路块CB1与第二电路块CB2电连接。
块间连接部202与各个电路块CB中的某一电路要素电连接。本例的块间连接部202与第一电路块CB1的多个导电性图案36e和第二电路块CB2的多个导电性图案36m连接。
各个块内连接部与一个电路块CB内的多个电路要素电连接。本例的第一块内连接部204与第三电路块CB3的多个导电性图案36l连接。本例的第二块内连接部206与第四电路块CB4的多个导电性图案36c连接。本例的第三块内连接部208与第一电路块CB1的多个导电性图案36f连接。本例的第四块内连接部209与第二电路块CB2的多个导电性图案36p连接。
块间连接部202和块内连接部可以是配置在绝缘基板50的上方的板状的导电部件。块间连接部202和块内连接部的至少一部分的板状部分可以配置为与绝缘基板50垂直。块间连接部202和块内连接部可以由铜、铝等导电材料形成。在图2中，将在各个导电性图案36中与块间连接部202或块内连接部连接的区域示为连接区域210。
图3是示出半导体装置100的内部电路的电路构成的一例的图。本例的内部电路是三电平电力转换(逆变器)电路的三相(U相、V相、W相)中的一相(U相)的电路。
在第一外部连接端子tm1(P)与第四外部连接端子tm4(N)之间依次串联连接有晶体管T4、晶体管T1、晶体管T2和晶体管T3。如图2中说明的那样，各个晶体管Tk是多个并联连接，但在图3的电路中示为一个晶体管。例如，多个晶体管T4彼此并联连接，多个晶体管T1彼此并联连接，且多个晶体管T4与多个晶体管T1串联连接。在各个晶体管Tk反向并联连接有二极管Dk。
将晶体管T1的发射极端子与晶体管T2的集电极端子之间的连接点设为连接点C1。连接点C1连接于作为交流输出端子的第五外部连接端子tm5(U)。
晶体管T1的集电极端子与晶体管T2的发射极端子介由串联设置的两个二极管D5、D6而连接。二极管D5和D6以使从晶体管T2的发射极端子朝向晶体管T1的集电极端子的方向为正向的方式配置。应予说明，在图2中省略二极管D5、D6。二极管D5、D6可以设置在导电性图案36上，可以设置在第三块内连接部208或第四块内连接部209，也可以设置在其他位置。
将二极管D5和D6之间的连接点设为连接点C2。连接点C2连接于第二外部连接端子tm2(M1)和第三外部连接端子tm3(M2)。通过这样的构成，内部电路作为将四个晶体管T串联连接而成的I型的三电平电力转换电路而动作。
图4A是说明各个电路块CB的概要的图。第一电路块CB1具有并联连接的多个第一电路部211。本例的各第一电路部211包括导电性图案36-e和导电性图案36-f以及配置在这些导电性图案上的晶体管T1和二极管D1。
第二电路块CB2具有并联连接的多个第二电路部212。本例的各第二电路部212包括导电性图案36-m和导电性图案36-p以及配置在这些导电性图案上的晶体管T2和二极管D2。
第三电路块CB3具有并联连接的多个第三电路部213。本例的各第三电路部213包括导电性图案36-k和导电性图案36-l以及配置在这些导电性图案上的晶体管T3和二极管D3。
第四电路块CB4具有并联连接的多个第四电路部214。本例的各第四电路部214包括导电性图案36-c和导电性图案36-d以及配置在这些导电性图案上的晶体管T4和二极管D4。
本例的第一电路块CB1和第二电路块CB2沿着第一方向(Y轴方向)排列地配置。同样地，第三电路块CB3和第四电路块CB4沿着第一方向(Y轴方向)排列地配置。此外，第一电路块CB1和第四电路块CB4沿着第二方向(X轴方向)排列地配置。同样地，第二电路块CB2和第三电路块CB3沿着第二方向(X轴方向)排列地配置。应予说明，如图2所示，在本例中，第一方向(Y轴方向)是与底座部120的长边平行的方向。此外，在本例中，第二方向(X轴方向)是与底座部120的短边平行的方向。
此外，各个电路块CB中的多个电路部沿着第一方向(Y轴方向)排列地配置。例如，第一电路部211-1、211-2、211-3沿着第一方向排列地配置。应予说明，电路部沿着第一方向排列地配置是指各个电路部的第一方向上的位置不同。在与第一方向垂直的方向(本例中为X轴方向)上，各电路部可以配置在相同位置，也可以错开配置。各电路部可以具有与平行于第一方向的直线重叠的部分。
如上所述，块间连接部202将第一电路块CB1与第二电路块CB2连接。即，块间连接部202分别与多个第一电路部211和多个第二电路部212连接。
图4B是示出沿着第一方向排列的第一电路部211的一例的图。各个第一电路部211的第一方向(Y轴)上的位置不同。应予说明，作为各个第一电路部211的位置，可以使用设置有连接区域210的导电性图案的在XY面上的形状的重心位置。在本例中，各个第一电路部211的X轴上的位置相同。
图4C是示出沿着第一方向排列的第一电路部211的另一例的图。在本例中，各个第一电路部211的第一方向(Y轴)上的位置也不同。在本例中，各个第一电路部211配置为在X轴方向上的位置不同。这种方式在本说明书中也包含于沿着第一方向排列的情况。应予说明，本例的各第一电路部211配置为存在通过各个第一电路部211的导电性图案36的与第一方向平行的直线201。在其他例子中，可以配置为至少一个第一电路部211的导电性图案36与直线201不重叠。
图4D是示出沿着第一方向排列的第一电路部211的另一例的图。在本例中，各个第一电路部211的第一方向(Y轴)上的位置也不同。在本例中，至少一个第一电路部211具有与其他第一电路部211在X轴方向上重叠的部分。这种方式在本说明书中也包含于沿着第一方向排列的情况。
在图4B～图4D中，利用第一电路部211进行了说明，但对于其他电路部也是同样。此外，对于电路块CB而言也是同样。在图4B～图4D中，对沿着第一方向排列的情况进行了说明，但沿着其他方向排列的情况也是同样。
图5是示出块间连接部202的形状例的图。块间连接部202具有板状部分220、多个第一连接端部231和多个第二连接端部232。板状部分220可以是从沿着Y轴方向排列配置的多个第一电路部211和多个第二电路部212中的、配置在一端的第一电路部211-3的上方延伸到配置在另一端的第二电路部212-1的上方为止的板状部件。板状部分220可以与XY面垂直地设置。板状部分220具有与电路块CB对置的端边224和与端边224相反侧的端边226。
第一连接端部231针对每个第一电路部211而设置。第一连接端部231以从板状部分220的端边224向第一电路部211侧突出的方式设置，并与第一电路部211在连接区域210连接。第二连接端部232针对每个第二电路部212而设置。第二连接端部232以从板状部分220的端边224向第二电路部212侧突出的方式设置，并与第二电路部212在连接区域210连接。在图5中，示意性地示出第一连接端部231和第二连接端部232。各连接端部可以具有与XY面平行地延伸的部分，也可以具有弯曲部分。
在半导体装置100中，有时在第一电路块CB1与第二电路块CB2之间介由块间连接部202而流通电流。例如，在图3所示的电路中，存在如果处于晶体管T1和T2同时导通的短路状态，则导致在晶体管T1和T2之间流通电流的情况。
第二电路块CB2的多个第二电路部212沿着Y轴方向排列。因此，各个第二电路部212与第一电路块CB1之间的电流路径的长度不同。由于电阻是根据电流路径的长度来确定的，所以存在在各个第二电路部212流通的电流大小产生偏差的情况。如果在并联地设置的多个电路部之间电流产生偏差，则会导致半导体装置100的耐压降低。例如，存在在半导体装置100流通的短路电流的峰值变大的情况。
在本例的块间连接部202设置有使针对至少一个第二电路部212的电流路径的电阻值增大的电阻调整部。在图5的例子中，电阻调整部是设置于板状部分220的狭缝。狭缝是沿X轴方向贯通板状部分220的槽，使在至少一个第二电路部212流通的电流迂回而增大电流路径长度。由此，使电流路径的电阻值相对于不设置狭缝时增大。但是，电阻调整部只要能增大电流路径的电阻值即可，不限于狭缝。作为一个例子，在板状部分220和各连接端部的一部分，可以设置使用电阻率比其他部分高的材料而成的电阻调整部，也可以设置与其他部分相比减小了X轴方向的厚度的电阻调整部，还可以设置由多个贯通孔形成网孔区域的电阻调整部。例如，在图5所示的设置有狭缝的位置，可以设置使用高电阻材料而成的部件来代替狭缝，也可以设置厚度小的区域来代替狭缝，还可以利用多个贯通孔而设置网孔区域。
本例的块间连接部202至少具有使从第一电路块CB1到第二电路部212-3为止的电流路径230的电阻值增大的电阻调整部。第二电路部212-3是在第二电路块CB2中最靠近第一电路块CB1配置的第二电路部212。由于电流最容易集中在最靠近第一电路块CB1的第二电路部212-3，所以通过加长针对第二电路部212-3的电流路径230，从而能够高效地提高半导体装置100的耐压。
此外，电阻调整部可以使从第二电路块CB2到第一电路部211-1为止的电流路径的电阻值增大。第一电路部211-1是在第一电路块CB1中最靠近第二电路块CB2配置的第一电路部211。由于电流最容易集中在第一电路部211-1，所以通过加长针对第一电路部211-1的电流路径，从而能够高效地提高半导体装置100的耐压。
本例的电阻调整部可以如图5所示是T字形状的狭缝。本例的电阻调整部具有端边狭缝242、第一内部狭缝244-1和第二内部狭缝244-2。端边狭缝242在板状部分220的端边224，设置在第一连接端部231-1与第二连接端部232-3之间，并设置为从端边224延伸到板状部分220的内部。第一连接端部231-1是多个第一连接端部231中的最靠第二连接端部232侧配置的第一连接端部231。第二连接端部232-3是多个第二连接端部232中的最靠第一连接端部231侧配置的第二连接端部232。端边狭缝242可以配置在第一连接端部231-1与第二连接端部232-3之间的中央。端边狭缝242可以从端边224起与Z轴方向平行地延伸而设置。
在板状部分220，第一内部狭缝244-1与端边狭缝242连接地设置，且沿着端边224向第一连接端部231侧延伸而设置。第一内部狭缝244-1可以与端边224平行地设置，也可以相对于端边224倾斜地设置。第一内部狭缝244-1可以至少延伸到比第一连接端部231-1更靠外侧的位置而设置。外侧是指在Y轴上远离端边狭缝242的一侧。本例的第一内部狭缝244-1可以延伸到多个第一连接端部231中的在Y轴方向上配置在中央的第一连接端部231-2为止，也可以延伸到比第一连接端部231-2更靠外侧的位置。通过这样的配置，能够使与各个第一连接端部231对应的电流路径的长度平均化。第一内部狭缝244-1可以不延伸到与多个第一连接端部231中的配置在最外侧的第一连接端部231-3在Z轴方向上对置的位置。
在板状部分220，第二内部狭缝244-2与端边狭缝242连接地设置，且沿着端边224向第二连接端部232侧延伸而设置。第二内部狭缝244-2可以与端边224平行地设置，也可以相对于端边224倾斜地设置。第一内部狭缝244-1和第二内部狭缝244-2配置为在Z轴方向上与端边224分开。作为一例，第一内部狭缝244-1和第二内部狭缝244-2可以设置为与端边狭缝242的Z轴方向的上端连接，并分别沿Y轴方向延伸。
第二内部狭缝244-2可以至少延伸到比第二连接端部232-3更靠外侧的位置而设置。本例的第二内部狭缝244-2可以延伸到多个第二连接端部232中的在Y轴方向上配置在中央的第二连接端部232-2为止，也可以延伸到比第二连接端部232-2更靠外侧的位置。通过这样的配置，能够使与各个第二连接端部232对应的电流路径的长度平均化。第二内部狭缝244-2可以不延伸到与多个第二连接端部232中的配置在最外侧的第二连接端部232-1在Z轴方向上对置的位置。
通过这样的结构，能够使针对配置在内侧的第一电路部211-1和第二电路部212-3等的电流路径的长度增大。因此，能够使这些电流路径的电阻值增大。
在本例的块间连接部202设置有外部连接端部222。外部连接端部222可以从端边226向上方突出。本例的外部连接端部222作为第五外部连接端子tm5(U)而发挥功能。
本例的板状部分220可以具有Z轴方向上的宽度W1比其他区域小的窄幅区域228。例如，窄幅区域228配置在图1中的未设置有凸部116的区域，除了窄幅区域228以外的板状部分220配置在凸部116的下方。即，在板状部分220，根据壳体部110的形状等，有时设置窄幅区域228。板状部分220的内部狭缝244与端边224之间的宽度W2可以与窄幅区域228的宽度W1相同，也可以比宽度W1小。通过这样设定宽度W2，从而能够抑制将窄幅区域228包括在电流路径内的第二电路部212-1的电流路径与其他第二电路部212的电流路径之间的电阻值的偏差。
此外，在半导体装置100中，存在电流在多个电路块CB之间以U字或C字状流通的情况。例如，如果第一外部连接端子tm1(P)与第四外部连接端子tm4(N)之间短路，则电流按第四电路块CB4、第一电路块CB1、第二电路块CB2、第三电路块CB3的顺序以U字状流通。此外，如果第二外部连接端子tm2(M1)与第四外部连接端子tm4(N)之间短路，则电流按第一电路块CB1、第二电路块CB2、第三电路块CB3的顺序以C字状流通。此外，如果第三外部连接端子tm3(M2)与第一外部连接端子tm1(P)之间短路，则电流按第二电路块CB2、第一电路块CB1、第四电路块CB4的顺序以C字状流通。
如果电流像U字或C字那样围绕内部电路流通，则针对配置在电流的环绕中心侧的电路部的电流路径容易变得比针对以远离环绕中心的方式配置的电路部的电流路径短。根据本例的块间连接部202，由于能够使配置在环绕中心附近的电路部的电流路径增大，所以也能够改善整体电流路径的长度的平衡。
应予说明，图5的块间连接部202具有第一内部狭缝244-1和第二内部狭缝244-2，但在其他例子中，也可以仅具有第一内部狭缝244-1和第二内部狭缝244-2中的任一方。在此情况下，内部狭缝244也连接于端边狭缝242。
图6是示出第一块内连接部204的形状例的图。第一块内连接部204具有板状部分250、多个第三连接端部254和外部连接端部251。板状部分250可以是从沿着Y轴方向排列配置的多个第三电路部213中的、配置在一端的第三电路部213-1的上方延伸到配置在另一端的第三电路部213-3的上方为止的板状部件。板状部分250可以与XY面垂直地设置。板状部分250具有与第三电路块CB3对置的端边252和与端边252相反侧的端边253。
第三连接端部254针对每个第三电路部213而设置。第三连接端部254以从板状部分250的端边252向第三电路部213侧突出的方式设置，并与第三电路部213连接。在图6中，示意性地示出第三连接端部254。第三连接端部254可以具有与XY面平行地延伸的部分，也可以具有弯曲部分。
外部连接端部251可以从端边253向上方突出。本例的外部连接端部251作为第四外部连接端子tm4(N)而发挥功能。
在本例的板状部分250设置有狭缝256。狭缝256被设置为横穿将第三连接端部254中的最靠第四电路块CB4侧配置的第三连接端部254-3与外部连接端部251连结的最短的直线258。由此，狭缝256能够加长外部连接端部251与第三连接端部254-3之间的电流路径而使针对第三连接端部254-3的电流路径的电阻值增大。因此，能够抑制向配置在电流的环绕中心侧的第三电路部213-3的电流。本例的狭缝256还被设置为横穿将第三连接端部254-2与外部连接端部251连结的最短的直线。
作为一例，狭缝256为直线形状的狭缝。狭缝256的端部设置为从板状部分250的某个端边向板状部分250的内部延伸。本例的狭缝256设置在板状部分250的与Z轴平行的端边中的最靠近第三连接端部254-3的端边255。
在本例的板状部分250设置有狭缝257。狭缝257被设置为横穿将板状部分250内部的狭缝256的Y轴方向上的端部与第三连接端部254-3连结的最短的直线259。另一方面，狭缝257未配置在狭缝256的Y轴方向上的端部与第三连接端部254-2之间。由此，能够使针对配置在更靠内侧的第三连接端部254的电流路径的电阻值进一步增大。
作为一例，狭缝257为L字形状的狭缝。狭缝257设置为从第三连接端部254-2与第三连接端部254-3之间的端边252向板状部分250的内部延伸。本例的狭缝257设置为从端边252起沿Z轴方向延伸，进而向第三连接端部254-3这一侧沿Y轴方向延伸。狭缝257的沿Y轴方向延伸的部分延伸到比第三连接端部254-3更靠设置有狭缝256的端边255侧的位置。
在本例中，外部连接端部251配置在板状部分250的比第一方向(Y轴方向)上的中央Yc更靠第四电路块CB4侧的位置。外部连接端部251在板状部分250的端边253可以设置在端边255侧的端部。
图7是示出第二块内连接部206的形状例的图。第二块内连接部206具有板状部分260、多个第四连接端部264和外部连接端部261。板状部分260可以是从沿着Y轴方向排列配置的多个第四电路部214中的、配置在一端的第四电路部214-1的上方延伸到配置在另一端的第四电路部214-3的上方为止的板状部件。板状部分260可以与XY面垂直地设置。板状部分260具有与第四电路块CB4对置的端边262和与端边262相反侧的端边263。
第四连接端部264针对每个第四电路部214而设置。第四连接端部264以从板状部分260的端边262向第四电路部214侧突出的方式设置，并与第四电路部214连接。在图7中，示意性地示出第四连接端部264。第四连接端部264可以具有与XY面平行地延伸的部分，也可以具有弯曲部分。
外部连接端部261可以从端边263向上方突出。本例的外部连接端部261作为第一外部连接端子tm1(P)而发挥功能。
在本例中，外部连接端部261配置在板状部分260的比第一方向(Y轴方向)上的中央Yc更靠与第三电路块CB3相反侧的位置。外部连接端部261在板状部分260的端边263可以设置在与第三电路块CB3相反侧的端部。
在本例中，在第二块内连接部206的板状部分260未设置横穿将各个第四连接端部264与外部连接端部261连结的各直线268的狭缝。在本例中，由于外部连接端部261配置在外侧，所以从外部连接端部261到内侧的第四连接端部264-1的电流路径的电阻值比从外部连接端部261到外侧的第四连接端部264-3的电流路径的电阻值大。由此，能够使针对配置在电流的环绕中心附近的电路部的电流路径的电阻值增大，作为整个电路能够抑制电流路径的电阻值的偏差。但是，在第二块内连接部260也可以与第一块内连接部204同样地设置狭缝。
图6和图7所示的块内连接部的外部连接端子的位置受到壳体部110的形状和外部装置的配置等限制。对此，如图6和图7所示，通过根据外部连接端子的位置来调整是否在块内连接部设置狭缝，能够抑制整个电路中的电流路径的电阻值的偏差。
图8是示出第四块内连接部209的形状例的图。第四块内连接部209具有板状部分270、多个第五连接端部274和外部连接端部271。板状部分270可以是从沿着Y轴方向排列配置的多个第二电路部212中的、配置在一端的第二电路部212-1的上方延伸到配置在另一端的第二电路部212-3的上方为止的板状部件。板状部分270可以与XY面垂直地设置。板状部分270具有与第二电路块CB2对置的端边272和与端边272相反侧的端边273。
第五连接端部274针对每个第二电路部212而设置。第五连接端部274以从板状部分270的端边272向第二电路部212侧突出的方式设置，并与第二电路部212连接。在图8中，示意性地示出第五连接端部274。第五连接端部274可以具有与XY面平行地延伸的部分，也可以具有弯曲部分。
外部连接端部271可以从端边273向上方突出。本例的外部连接端部271作为第三外部连接端子tm3(M2)而发挥功能。
在第四块内连接部209的板状部分270可以设置狭缝，也可以不设置狭缝。在设置狭缝的情况下，在板状部分270可以设置与图6所示的板状部分250同样的狭缝。
图9是示出第三块内连接部208的形状例的图。第三块内连接部208具有板状部分280、多个第六连接端部284和外部连接端部281。板状部分280可以是从沿着Y轴方向排列配置的多个第一电路部211中的、配置在一端的第一电路部211-1的上方延伸到配置在另一端的第一电路部211-3的上方为止的板状部件。板状部分280可以与XY面垂直地设置。板状部分280具有与第一电路块CB1对置的端边282和与端边282相反侧的端边283。
第六连接端部284针对每个第一电路部211而设置。第六连接端部284以从板状部分280的端边282向第一电路部211侧突出的方式设置，并与第一电路部211连接。在图9中，示意性地示出第六连接端部284。第六连接端部284可以具有与XY面平行地延伸的部分，也可以具有弯曲部分。
外部连接端部281可以从端边283向上方突出。本例的外部连接端部281作为第二外部连接端子tm2(M1)而发挥功能。
在第三块内连接部208的板状部分280可以设置狭缝，也可以不设置狭缝。在设置狭缝的情况下，在板状部分280可以设置与图6所示的板状部分250同样的狭缝。在图9所示的例子中，外部连接端部281与第六连接端部284-2之间的电流路径最短。该狭缝可以设置为横穿将外部连接端部281与第六连接端部284-2连结的直线。
图10是示意性地示出各个电路部间的、块间连接部202的电阻和块内连接部的电阻的图。在图10中，用Rs来表示在块间连接部202和第一块内连接部204中通过设置狭缝而增大了的电阻。此外，用Rt来表示通过设置窄幅区域而增大了的电阻。
如图10所示，通过在块间连接部202设置狭缝，从而能够对第一电路部211-1和第二电路部212-3添加电阻Rs。由此，能够使多个第一电路部211与多个第二电路部212之间的电流路径的电阻值均等化。此外，通过在第一块内连接部204设置狭缝，从而能够对第三电路部213-3添加电阻Rs。由此，能够使第四外部连接端子tm4(N)与各个第三电路部213之间的电流路径的电阻值均等化。此外，通过添加电阻Rs，能够在电流以U字或C字状流通的情况下，使电流在内侧的电路部和外侧的电路部之间均等化。
(第二实施例)
图11示出第二实施例的内部电路的配置例。本例的内部电路不具备二极管D1和D2。此外，块间连接部与块内连接部的配置与图2～图10所示的第一实施例不同。其他结构与第一实施例相同。
本例的半导体装置100具有块间连接部202和块间连接部203。块间连接部202将第一电路块CB1与第二电路块CB2连接。其中，本例的块间连接部202连接于多个导电性图案36f和多个导电性图案36p。块间连接部202与第一实施例所示的块间连接部202同样地作为第五外部连接端子tm5(U)而发挥功能。
块间连接部203将第一电路块CB1与第二电路块CB2连接。块间连接部203连接于多个导电性图案36e和多个导电性图案36m。块间连接部203与图2所示的第三块内连接部208和第四块内连接部209同样地作为第二外部连接端子tm2(M1)和第三外部连接端子tm3(M2)而发挥功能。
本例的半导体装置100具备第一块内连接部204和第二块内连接部206。第一块内连接部204和第二块内连接部206的相对于电路块CB的连接与第一实施例所示的第一块内连接部204和第二块内连接部206相同。第一块内连接部204和第二块内连接部206的形状可以与第一实施例所示的第一块内连接部204和第二块内连接部206相同。
图12是示出图11所示的半导体装置100的内部电路的电路构成的一例的图。本例的内部电路是三电平电力转换(逆变器)电路的三相(U相、V相、W相)中的一相(U相)的电路。本例的内部电路是四个晶体管T以T字状连接而成的T型的三电平电力转换电路。
在第一外部连接端子tm1(P)与第四外部连接端子tm4(N)之间依次串联连接有晶体管T4和晶体管T3。将晶体管T4的发射极端子与晶体管T3的集电极端子之间的连接点设为连接点C1。连接点C1连接于作为交流输出端子的第五外部连接端子tm5(U)。
在连接点C1与第二外部连接端子tm2(M1)和第三外部连接端子tm3(M2)之间设置有双向开关元件12。双向开关元件12具有晶体管T1和T2。形成双向开关元件12的晶体管T1和T2可以是反向阻断型IGBT(RB-IGBT)。晶体管T1的发射极端子连接于晶体管T2的集电极端子，晶体管T1的集电极端子连接于晶体管T2的发射极端子。晶体管T1的发射极端子与晶体管T2的集电极端子之间的连接点C2连接于第二外部连接端子tm2(M1)和第三外部连接端子tm3(M2)。
图13是说明图11所示的半导体装置100中的各个电路块CB的概要的图。各个电路块CB的配置与图4A所示的例子相同。
图13中的块间连接部202具有与图5所示的块间连接部202相同的结构。由此，在电流在第一电路块CB1与第二电路块CB2之间流通的情况下，能够抑制针对各个电路部的电流路径的电阻值的偏差。
在本例的半导体装置100中，也有在多个电路块CB之间电流以U字状流通的情况。例如，在图12所示的电路中，如果晶体管T3和T4同时变为导通状态，第一外部连接端子tm1(P)和第四外部连接端子tm4(N)成为短路状态，则电流按晶体管T4、导电性图案36d、导电性图案36f、块间连接部202、导电性图案36p、导电性图案36k和晶体管T3的顺序流通。如上所述，如果第一外部连接端子tm1(P)和第四外部连接端子tm4(N)变为短路状态，则电流按第四电路块CB4、第一电路块CB1、第二电路块CB2、第三电路块CB3的顺序以U字状流通。
如上所述，如果电流像U字状那样围绕预定的环绕中心而流通，则针对配置在环绕中心侧的电路部的电流路径容易变得比针对以远离环绕中心的方式配置的电路部的电流路径短。根据本例的块间连接部202，由于能够使针对配置在环绕中心附近的电路部的电流路径增大，所以也能够改善整体电流路径的长度的平衡。
图14是示出块间连接部203的形状例的图。本例的块间连接部203具有板状部分290、多个第五连接端部274、多个第六连接端部284、外部连接端部271和外部连接端部281。板状部分290可以是从沿着Y轴方向排列配置的多个第一电路部211和多个第二电路部212中的、配置在一端的第一电路部211-3的上方延伸到配置在另一端的第二电路部212-1的上方为止的板状部件。板状部分290可以与XY面垂直地设置。板状部分290具有与第一电路块CB1和第二电路块CB2对置的端边292和与端边292相反侧的端边293。
第五连接端部274针对每个第二电路部212而设置。第五连接端部274以从板状部分290的端边292向第二电路部212侧突出的方式设置，并与第二电路部212连接。第六连接端部284针对每个第一电路部211而设置。第六连接端部284以从板状部分290的端边292向第一电路部211侧突出的方式设置，并与第一电路部211连接。在图14中，示意性地示出第五连接端部274和第六连接端部284。第五连接端部274和第六连接端部284可以具有与XY面平行地延伸的部分，也可以具有弯曲部分。
外部连接端部271和外部连接端部281可以从端边293向上方突出。本例的外部连接端部271作为第三外部连接端子tm3(M2)而发挥功能。外部连接端部281作为第二外部连接端子tm2(M1)而发挥功能。
在板状部分290可以设置狭缝，也可以不设置狭缝。在设置狭缝的情况下，在板状部分290可以设置与图6所示的板状部分250同样的狭缝。板状部分290可以具有设置在第五连接端部274-3与第六连接端部284-1之间的端边狭缝242以及与端边狭缝242连接的第一内部狭缝244-1和第二内部狭缝244-2。
图15是示意性地示出第二实施例中的块间连接部的电阻和块内连接部的电阻的图。在图15中，用Rs来表示在块间连接部202和第一块内连接部204中通过设置狭缝而增大了的电阻。此外，用Rt来表示通过设置窄幅区域而增大了的电阻。
如图15所示，通过在块间连接部202设置狭缝，从而能够对第三电路部213-3和第四电路部214-1添加电阻Rs。由此，能够使多个第三电路部213与多个第四电路部214之间的电流路径的电阻值均等化。此外，通过在第一块内连接部204设置狭缝，从而能够对第三电路部213-3添加电阻Rs。由此，能够使第四外部连接端子tm4(N)与各个第三电路部213之间的电流路径的电阻值均等化。此外，通过添加电阻Rs，能够在电流以U字状流通的情况下，使电流在内侧的电路部和外侧的电路部之间均等化。
以上，使用实施方式对本发明进行了说明，但是本发明的技术范围不限于上述实施方式所记载的范围。本领域技术人员知晓能够对上述实施方式实施各种变更或改进。根据权利要求书的记载可知实施了那样的变更或改进的方式也能够包含在本发明的技术范围内。

Claims (23)

1.一种半导体装置，其特征在于，具备：
第一电路块，具有并联连接的多个第一电路部；
第二电路块，具有并联连接的多个第二电路部；以及
块间连接部，将所述第一电路块与所述第二电路块电连接，
所述块间连接部具有电阻调整部，所述电阻调整部使从所述第一电路块到所述第二电路块中最靠近所述第一电路块配置的第二电路部为止的电流路径的电阻值增大，
所述块间连接部具有：
板状部分；
第一连接端部，针对每个第一电路部而设置，并以从所述板状部分的端边突出的方式与所述第一电路部连接；以及
第二连接端部，针对每个第二电路部而设置，并以从所述板状部分的所述端边突出的方式与所述第二电路部连接，
所述电阻调整部具有：
端边狭缝，在所述板状部分的所述端边，设置在最靠所述第二连接端部侧配置的所述第一连接端部与最靠所述第一连接端部侧配置的所述第二连接端部之间，并从所述端边延伸到所述板状部分的内部；
第一内部狭缝，在所述板状部分以与所述端边狭缝连接的方式设置，并沿着所述端边向所述第一连接端部侧延伸；
第二内部狭缝，在所述板状部分以与所述端边狭缝连接的方式设置，并沿着所述端边向所述第二连接端部侧延伸；以及
窄幅区域，在所述板状部分以与距离所述第一连接端部最远的所述第二连接端部对置的方式设置，且在所述端边狭缝的延伸方向上的宽度小于与距离所述第二连接端部最远的所述第一连接端部对置的所述板状部分在所述延伸方向上的宽度。
2.根据权利要求1所述的半导体装置，其特征在于，
所述多个第一电路部沿第一方向排列而配置，
所述多个第二电路部沿所述第一方向排列而配置，
所述第一电路块和所述第二电路块沿所述第一方向排列而配置。
3.根据权利要求2所述的半导体装置，其特征在于，所述电阻调整部使从所述第二电路块到所述第一电路块中最靠近所述第二电路块配置的第一电路部为止的电流路径的电阻值增大。
4.根据权利要求2所述的半导体装置，其特征在于，
所述块间连接部具有板状部分，
所述电阻调整部是设置于所述板状部分的狭缝。
5.根据权利要求3所述的半导体装置，其特征在于，
所述块间连接部具有板状部分，
所述电阻调整部是设置于所述板状部分的狭缝。
6.根据权利要求1所述的半导体装置，其特征在于，
所述第一内部狭缝被设置为延伸到比至少一个所述第一连接端部更靠外侧的位置，
所述第二内部狭缝被设置为延伸到比至少一个所述第二连接端部更靠外侧的位置。
7.根据权利要求6所述的半导体装置，其特征在于，
所述第一内部狭缝被设置为延伸到至少两个所述第一连接端部，
所述第二内部狭缝被设置为延伸到至少两个所述第二连接端部。
8.根据权利要求3所述的半导体装置，其特征在于，
所述窄幅区域的宽度为所述板状部分的所述第一内部狭缝与所述端边之间的宽度以上。
9.根据权利要求2～8中任一项所述的半导体装置，其特征在于，
所述半导体装置具备：
第三电路块，在与第一方向垂直的第二方向上与所述第二电路块排列而配置，并与所述第二电路块电连接；以及
第四电路块，在所述第二方向上与所述第一电路块排列而配置，且在所述第一方向上与所述第三电路块排列而配置，并与所述第一电路块电连接，
所述第三电路块具有在电气上并联连接且沿所述第一方向排列而配置的多个第三电路部，
所述第四电路块具有在电气上并联连接且沿所述第一方向排列而配置的多个第四电路部。
10.根据权利要求9所述的半导体装置，其特征在于，
所述半导体装置具备与所述第三电路块电连接的第一块内连接部，
所述第一块内连接部具有：
板状部分，设置有狭缝；
第一外部连接端部，以从所述板状部分突出的方式设置；以及
第三连接端部，针对每个第三电路部而设置，并以从所述板状部分的端边突出的方式与所述第三电路部连接，
所述狭缝包括第一狭缝，
所述第一狭缝被设置为横穿将所述第三连接端部中的最靠所述第四电路块侧配置的第三连接端部与所述第一外部连接端部连结的直线。
11.根据权利要求10所述的半导体装置，其特征在于，
所述狭缝还包括第二狭缝，
所述第二狭缝被设置为横穿将所述第三连接端部中的最靠所述第四电路块侧配置的第三连接端部与所述第一狭缝的与所述第四电路块相反侧的端部连结的直线。
12.根据权利要求11所述的半导体装置，其特征在于，
所述第二狭缝为L字形状。
13.根据权利要求10所述的半导体装置，其特征在于，
所述半导体装置具备与所述第四电路块电连接的第二块内连接部，
所述第二块内连接部具有：
板状部分；
第二外部连接端部，以从所述板状部分突出的方式设置；以及
第四连接端部，针对每个第四电路部而设置，并以从所述板状部分的端边突出的方式与所述第四电路部连接，
所述第一外部连接端部配置在所述板状部分的比所述第一方向上的中央更靠所述第四电路块侧的位置，
所述第二外部连接端部配置在所述板状部分的比所述第一方向上的中央更靠与所述第三电路块相反侧的位置，
在所述第二块内连接部的所述板状部分，未设置有横穿将各个所述第四连接端部与所述第二外部连接端部连结的各直线的狭缝。
14.根据权利要求11所述的半导体装置，其特征在于，
所述半导体装置具备与所述第四电路块电连接的第二块内连接部，
所述第二块内连接部具有：
板状部分；
第二外部连接端部，以从所述板状部分突出的方式设置；以及
第四连接端部，针对每个第四电路部而设置，并以从所述板状部分的端边突出的方式与所述第四电路部连接，
所述第一外部连接端部配置在所述板状部分的比所述第一方向上的中央更靠所述第四电路块侧的位置，
所述第二外部连接端部配置在所述板状部分的比所述第一方向上的中央更靠与所述第三电路块相反侧的位置，
在所述第二块内连接部的所述板状部分，未设置有横穿将各个所述第四连接端部与所述第二外部连接端部连结的各直线的狭缝。
15.根据权利要求12所述的半导体装置，其特征在于，
所述半导体装置具备与所述第四电路块电连接的第二块内连接部，
所述第二块内连接部具有：
板状部分；
第二外部连接端部，以从所述板状部分突出的方式设置；以及
第四连接端部，针对每个第四电路部而设置，并以从所述板状部分的端边突出的方式与所述第四电路部连接，
所述第一外部连接端部配置在所述板状部分的比所述第一方向上的中央更靠所述第四电路块侧的位置，
所述第二外部连接端部配置在所述板状部分的比所述第一方向上的中央更靠与所述第三电路块相反侧的位置，
在所述第二块内连接部的所述板状部分，未设置有横穿将各个所述第四连接端部与所述第二外部连接端部连结的各直线的狭缝。
16.一种半导体装置，其特征在于，具备：
第一电路块，具有沿第一方向排列而配置并且并联连接的多个第一电路部；
第二电路块，具有沿所述第一方向排列而配置并且并联连接的多个第二电路部，所述第二电路块与所述第一电路块沿所述第一方向排列而配置；
第三电路块，在与所述第一方向垂直的第二方向上与所述第二电路块排列而配置，并与所述第二电路块电连接；以及
第四电路块，在所述第二方向上与所述第一电路块排列而配置，且在所述第一方向上与所述第三电路块排列而配置，并与所述第一电路块电连接；以及
块间连接部，将所述第一电路块与所述第二电路块电连接，
所述块间连接部具有电阻调整部，所述电阻调整部使从所述第一电路块到所述第二电路块中最靠近所述第一电路块配置的第二电路部为止的电流路径的电阻值增大，
所述第三电路块具有在电气上并联连接且沿所述第一方向排列而配置的多个第三电路部，
所述第四电路块具有在电气上并联连接且沿所述第一方向排列而配置的多个第四电路部，
所述半导体装置具备与所述第三电路块电连接的第一块内连接部，
所述第一块内连接部具有：
板状部分，设置有狭缝；
第一外部连接端部，以从所述板状部分突出的方式设置；以及
第三连接端部，针对每个第三电路部而设置，并以从所述板状部分的端边突出的方式与所述第三电路部连接，
所述狭缝包括第一狭缝，
所述第一狭缝被设置为横穿将所述第三连接端部中的最靠所述第四电路块侧配置的第三连接端部与所述第一外部连接端部连结的直线。
17.根据权利要求16所述的半导体装置，其特征在于，所述电阻调整部使从所述第二电路块到所述第一电路块中最靠近所述第二电路块配置的第一电路部为止的电流路径的电阻值增大。
18.根据权利要求16或17所述的半导体装置，其特征在于，
所述块间连接部具有板状部分，
所述电阻调整部是设置于所述板状部分的狭缝。
19.根据权利要求16所述的半导体装置，其特征在于，
所述块间连接部具有第一连接端部以及第二连接端部，
所述电阻调整部具有第一内部狭缝以及第二内部狭缝，
所述第一内部狭缝被设置为延伸到比至少一个所述第一连接端部更靠外侧的位置，
所述第二内部狭缝被设置为延伸到比至少一个所述第二连接端部更靠外侧的位置。
20.根据权利要求19所述的半导体装置，其特征在于，
所述第一内部狭缝被设置为延伸到至少两个所述第一连接端部，
所述第二内部狭缝被设置为延伸到至少两个所述第二连接端部。
21.一种半导体装置，其特征在于，具备：
第一电路块，具有并联连接且沿第一方向排列而配置的多个第一电路部；
第二电路块，具有并联连接且沿所述第一方向排列而配置的多个第二电路部，并与所述第一电路块沿所述第一方向排列而配置；
第三电路块，具有并联连接且沿所述第一方向排列而配置的多个第三电路部，并与所述第二电路块沿与所述第一方向垂直的第二方向排列而配置；
第四电路块，具有并联连接且沿所述第一方向排列而配置的多个第四电路部，并与所述第三电路块沿所述第一方向排列且与所述第一电路块沿所述第二方向排列而配置；
第一块内连接部，与所述第三电路块电连接；以及
第二块内连接部，与所述第四电路块电连接，
所述第一块内连接部具有：
第一外部连接端部，配置在比所述第一块内连接部的中央更靠所述第四电路块侧的位置；以及
第一电阻调整部，使从最靠近所述第四电路块配置的第三电路部到所述第一外部连接端部为止的电流路径的电阻值增大，
所述第二块内连接部具有第二外部连接端部，所述第二外部连接端部配置在比所述第二块内连接部的中央更靠与所述第三电路块相反侧的位置。
22.根据权利要求21所述的半导体装置，其特征在于，
所述半导体装置还具备第一块间连接部，所述第一块间连接部将所述第一电路块与所述第二电路块电连接，
所述第一块间连接部具有第二电阻调整部，所述第二电阻调整部使从所述第一电路块到所述第二电路块中最靠近所述第一电路块配置的第二电路部为止的电流路径的电阻值增大，
所述第二电阻调整部使从所述第二电路块到所述第一电路块中最靠近所述第二电路块配置的第一电路部为止的电流路径的电阻值增大。
23.根据权利要求21所述的半导体装置，其特征在于，
所述半导体装置还具备第二块间连接部，所述第二块间连接部将所述第三电路块与所述第四电路块电连接，
所述第二块间连接部具有第三电阻调整部，所述第三电阻调整部使从所述第四电路块到所述第三电路块中最靠近所述第四电路块配置的第三电路部为止的电流路径的电阻值增大，
所述第三电阻调整部使从所述第三电路块到所述第四电路块中最靠近所述第三电路块配置的第四电路部为止的电流路径的电阻值增大。
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* Cited by examiner, † Cited by third party
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002125381A (ja) * 2000-10-13 2002-04-26 Mitsubishi Electric Corp 電力変換装置
CN104838576A (zh) * 2013-02-06 2015-08-12 富士电机株式会社 半导体装置
CN105981274A (zh) * 2014-02-11 2016-09-28 三菱电机株式会社 电力用半导体模块

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07249735A (ja) 1994-03-08 1995-09-26 Hitachi Ltd 半導体素子の並列接続方法
JP3269745B2 (ja) 1995-01-17 2002-04-02 株式会社日立製作所 モジュール型半導体装置
JP3709512B2 (ja) * 1998-08-11 2005-10-26 株式会社日立製作所 電力変換器の主回路構造
JP4491992B2 (ja) 2001-05-30 2010-06-30 富士電機システムズ株式会社 半導体素子の並列接続用導体
US8330489B2 (en) * 2009-04-28 2012-12-11 International Business Machines Corporation Universal inter-layer interconnect for multi-layer semiconductor stacks
EP2858110B1 (en) 2012-06-01 2020-04-08 Panasonic Intellectual Property Management Co., Ltd. Power semiconductor device
US8785246B2 (en) * 2012-08-03 2014-07-22 Plx Technology, Inc. Multiple seal-ring structure for the design, fabrication, and packaging of integrated circuits
WO2014192118A1 (ja) 2013-05-30 2014-12-04 三菱電機株式会社 半導体装置
KR101629961B1 (ko) 2014-06-20 2016-06-13 네이버 주식회사 온라인 대화를 이용한 거래 방법 및 시스템
US10002858B2 (en) 2014-07-15 2018-06-19 Hitachi, Ltd. Power transistor module

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002125381A (ja) * 2000-10-13 2002-04-26 Mitsubishi Electric Corp 電力変換装置
CN104838576A (zh) * 2013-02-06 2015-08-12 富士电机株式会社 半导体装置
CN105981274A (zh) * 2014-02-11 2016-09-28 三菱电机株式会社 电力用半导体模块

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