JP6852834B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
従来、複数の半導体チップを有し、複数の半導体チップのそれぞれに電流が流れる半導体装置が知られている（例えば、特許文献１参照）。
特許文献１ 特表２０１６−９４９６号公報
特許文献２ 特開２００２−１５３０７９号公報
 解決しようとする課題
半導体装置では、複数の半導体チップのそれぞれに流れる電流の不均衡が解消されることが好ましい。
一般的開示
本発明の第１の態様においては、半導体チップと、半導体チップと電気的に接続された第１の電流入出力部と、半導体チップと電気的に接続された第２の電流入出力部と、第１の電流入出力部と第２の電流入出力部との間において、半導体チップが設けられた３以上の導通部と、３以上の導通部のそれぞれに導通する電流の経路を有する電流経路部と、を備え、電流経路部は、複数のスリットを含む半導体装置を提供する。
導通部は、半導体チップであってよい。
半導体装置は、半導体チップが設けられた絶縁基板をさらに備えてよい。電流経路部は、絶縁基板上に設けられた導電性パターンであってよい。
半導体装置は、半導体チップと電気的に接続されたリードフレームをさらに備えてよい。電流経路部は、リードフレームであってよい。
半導体装置は、半導体チップが設けられた絶縁基板をさらに備えてよい。導通部は、絶縁基板であってよい。
半導体装置は、半導体チップと外部端子とを電気的に接続するための端子バーをさらに備えてよい。電流経路部は、端子バーであってよい。
第１の電流入出力部は、電流入力部であってよい。第２の電流入出力部は、電流出力部であってよい。３以上の導通部は、順に配置された第１の導通部と、第２の導通部と、第３の導通部とを有してよい。複数のスリットは、第１のスリットおよび第２のスリットを有してよい。第１のスリットの端部は、電流出力部と第１の導通部との間に設けられてよい。第２のスリットの端部は、第１の導通部と第２の導通部との間に設けられてよい。
３以上の導通部は、第１の導通部と、第２の導通部と、第３の導通部とを有してよい。複数のスリットは、第１のスリットおよび第２のスリットを有してよい。第１のスリットの端部は、第１の導通部と第２の導通部との間に設けられてよい。第２のスリットの端部は、第２の導通部と第３の導通部との間に設けられてよい。
複数のスリットは、Ｌ型のスリットおよびＦ型のスリットを含んでよい。
複数のスリットは、Ｌ型のスリットおよびＩ型のスリットを含んでよい。
第１の電流入出力部は、電流入力部であってよい。第２の電流入出力部は、電流出力部であってよい。複数のスリットは導通部よりも電流入力部側に設けられてよい。
第１の電流入出力部は、電流入力部であってよい。第２の電流入出力部は、電流出力部であってよい。複数のスリットは、導通部よりも電流出力部側に設けられてよい。
複数のスリットは、パターンにより形成されていてよい。
半導体装置は、複数のスリットにおいて、絶縁性の振動吸収部材を備えてよい。
３以上の導通部は、コレクタ端子がＰ端子に接続された第１トランジスタと、エミッタ端子がＮ端子に接続され、第１トランジスタと直列に接続された第２トランジスタと、双方向スイッチを構成する第３トランジスタおよび第４トランジスタとをそれぞれ備えてよい。第１トランジスタのエミッタ端子と、第２トランジスタのコレクタ端子との接続点は、Ｕ端子に接続されてよい。双方向スイッチは、一端が接続点と接続され、他端がＭ端子に接続されてよい。
３以上の導通部は、コレクタ端子がＰ端子に接続された第１トランジスタと、エミッタ端子がＮ端子に接続された第２トランジスタと、第１トランジスタと直列に接続された第３トランジスタと、第３トランジスタおよび第２トランジスタと直列に接続された第４トランジスタと、第３トランジスタのコレクタ端子と、第４トランジスタのエミッタ端子との間において、直列に設けられた２つのダイオードと、をそれぞれ備えてよい。第３トランジスタのエミッタ端子と、第４トランジスタのコレクタ端子との接続点は、Ｕ端子に接続されてよい。２つのダイオードの間の接続点は、Ｍ端子に接続されてよい。
第１の電流入出力部または第２の電流入出力部のいずれかは、３以上の導通部を有する領域の中央よりも、半導体装置の中心側に設けられてよい。複数のスリットは、半導体装置の中心側の電流経路部に設けられてよい。
半導体装置は、電流の経路を有する第１領域と、第１領域と第１方向に並んで配置されており、第１方向に並んで配置された３以上の導通部を有する第２領域と、第１方向と垂直な第２方向において第１領域と並んで配置され、第１領域と電気的に接続された電流の経路を有する第３領域と、 第２方向において第２領域と並んで配置され、且つ、第１方向において第３領域と並んで配置され、第２領域と第３領域のそれぞれと電気的に接続された電流の経路を有する第４領域とを備えてよい。複数のスリットは、第２領域に備えられた３以上の導通部のそれぞれに導通する電流経路部のうち、最も第１領域の近くに配置された導通部までの電流経路部に設けられてよい。
本発明の第２の態様においては、半導体チップと、半導体チップと電気的に接続された第１の電流入出力部および第２の電流入出力部と、第１の電流入出力部と第２の電流入出力部との間に設けられ、半導体チップが設けられた複数の導通部と、複数の導通部に導通する電流の経路を有する複数の電流経路部と、を備え、複数の電流経路部は、材料の異なる複数の電流経路を有する半導体装置を提供する。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
実施例に係る半導体装置１００の斜視図の一例を示す。 実施例に係る半導体装置１００の平面図の一例である。 ３レベル電力変換（インバータ）回路の１相分の回路構成の一例を示す。 実施例に係る半導体装置１００の構成の一例を示す。 比較例に係る半導体装置５００の構成の一例を示す。 実施例に係る半導体装置１００の構成の一例を示す。 比較例に係る半導体装置５００の構成の一例を示す。 ３つの導通部１０を有する半導体装置１００の実施例を示す。 比較例に係る半導体装置５００の構成の一例を示す。 実施例に係る半導体装置１００の構成の一例を示す。 比較例に係る半導体装置５００の構成の一例を示す。 実施例に係る半導体装置１００の構成の一例を示す。 実施例に係る半導体装置１００の構成の一例を示す。 比較例に係る半導体装置５００の構成の一例を示す。 実施例に係る半導体装置１００の構成の一例を示す。 比較例に係る半導体装置５００の構成の一例を示す。 実施例に係る半導体装置１００の構成の一例を示す。 比較例に係る半導体装置５００の構成の一例を示す。 図９Ａの実施例に係る半導体装置１００の電流ピーク特性の一例である。 図９Ｂの比較例に係る半導体装置５００の電流ピーク特性の一例である。 端子バー３４の構成の一例を示す。 振動吸収部材４２を有する端子バー３４の構成の一例を示す。 異種材料を有する端子バー３４の構成の一例を示す。 他の実施例に係る半導体装置１００の平面図の一例である。 ３レベル電力変換（インバータ）回路の１相分の回路構成の一例を示す。 比較例に係る端子バー５３４の構成の一例を示す。 比較例に係る半導体装置５００に流れるコレクタ電流Ｉｃｐの波形の一例を示す。 実施例に係る端子バー３４の構成の一例を示す。 実施例に係る半導体装置１００に流れるコレクタ電流Ｉｃｐの波形の一例を示す。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては、半導体チップが有する半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」、「おもて」、「裏」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体チップの上面と平行な面をＸＹ面とし、半導体チップが有する半導体基板の深さ方向をＺ軸とする。
また、本明細書において、距離、インダクタンス、電流の大きさ等について、等しいと説明する場合がある。これらが等しい場合とは、完全に同一である場合に限られず、本明細書に記載の発明を逸脱しない範囲で異なっていてもよい。
図１は、実施例に係る半導体装置１００の斜視図の一例を示す。半導体装置１００は、ケース部１１０と、ベース部１２０と、複数の端子とを備える。一例において、半導体装置１００は、パワーコンディショナー（ＰＣＳ：Ｐｏｗｅｒ Ｃｏｎｄｉｔｉｏｎｉｎｇ Ｓｕｂｓｙｓｔｅｍ）に適用される。
ケース部１１０は、半導体装置１００が有する半導体チップ等を収容する。ケース部１１０は、絶縁性の樹脂で成型されている。ケース部１１０は、ベース部１２０上に設けられる。ケース部１１０には、絶縁性を確保するための切込部１１２が設けられてよい。
ベース部１２０は、ねじ等によりケース部１１０に固定されている。ケース部１１０には、ベース部１２０を固定するための穴部が設けられてよい。ベース部１２０は、接地電位に設定されてよい。ベース部１２０は、ＸＹ平面に主面を有する。
端子配置面１１４は、ケース部１１０の上面側において、端子部が設けられる面である。端子配置面１１４には、第１の補助端子ｔｓ１〜第１１の補助端子ｔｓ１１が設けられている。端子配置面１１４は、Ｚ軸方向に凸部１１６を有する。
凸部１１６は、端子配置面１１４の中央付近に設けられる。凸部１１６は、端子配置面１１４の長手方向（本例ではＹ軸方向）に延伸して設けられる。凸部１１６上には、第１の外部接続端子ｔｍ１〜第５の外部接続端子ｔｍ５が設けられている。第１の外部接続端子ｔｍ１〜第５の外部接続端子ｔｍ５は、凸部１１６において、Ｙ軸方向の負側から正側に向けてこの順で設けられているが、これに限られない。
第１の外部接続端子ｔｍ１（Ｐ）は、直流電源の正側端子Ｐである。第２の外部接続端子ｔｍ２（Ｍ１）および第３の外部接続端子ｔｍ３（Ｍ２）は、中間端子Ｍである。第４の外部接続端子ｔｍ４（Ｎ）は、直流電源の負側端子Ｎである。第５の外部接続端子ｔｍ５（Ｕ）は、交流出力端子Ｕである。
第１の補助端子ｔｓ１〜第５の補助端子ｔｓ５は、端子配置面１１４のＸ軸方向の負側の端部に設けられる。第６の補助端子ｔｓ６〜第１１の補助端子ｔｓ１１は、端子配置面１１４のＸ軸方向の正側の端部に設けられる。
第１の補助端子ｔｓ１（Ｔ１Ｐ）は、後述するトランジスタＴ１のコレクタ電圧を出力する。第２の補助端子ｔｓ２（Ｔ１Ｇ）は、トランジスタＴ１のゲート電圧を供給するゲート端子である。第３の補助端子ｔｓ３（Ｔ１Ｅ）は、トランジスタＴ１のエミッタ電圧を出力する。
第４の補助端子ｔｓ４（Ｔ２Ｇ）は、後述するトランジスタＴ２のゲート電圧を供給するゲート端子である。第５の補助端子ｔｓ５（Ｔ２Ｅ）は、トランジスタＴ２のエミッタ電圧を出力する。
第６の補助端子ｔｓ６（Ｔ３Ｅ）は、後述するトランジスタＴ３のエミッタ電圧が出力される。第７の補助端子ｔｓ７（Ｔ３Ｇ）は、トランジスタＴ３のゲート電圧を供給するゲート端子である。
第８の補助端子ｔｓ８（Ｔ４Ｅ）は、後述するトランジスタＴ４のエミッタ電圧が出力される。第９の補助端子ｔｓ９（Ｔ４Ｇ）は、トランジスタＴ４のゲート電圧を供給するゲート端子である。
第１０補助端子ｔｓ１０（ＴＨ２）および第１１の補助端子ｔｓ１１（ＴＨ１）は、中央部にケース部１１０内に埋設されてケース部１１０の内部温度を検出するサーミスタに接続されたサーミスタ用の端子である。
図２は、実施例に係る半導体装置１００の平面図の一例である。同図は、ケース部１１０の内部において、ベース部１２０上に設けられた回路の配置例を示す。
本例の半導体装置１００は、ベース部１２０上に、６枚の絶縁基板５０ａ〜絶縁基板５０ｆを備える。４つのトランジスタＴ１〜Ｔ４は、３レベル電力変換装置（インバータ）回路の３相のうちの１相分の回路を構成する。４つのトランジスタＴ１〜Ｔ４のうち、Ｔ１とＴ３が同一の絶縁基板５０に、Ｔ２とＴ４が他の同一の絶縁基板５０に実装されている。トランジスタＴ１〜Ｔ４のうち、Ｔ３およびＴ４は、逆阻止型絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）であってよい。
絶縁基板５０は、ベース部１２０に接合されている。絶縁基板５０は、伝熱性の良いセラミックス（例えばアルミナ）基板の両面に導体性のパターンを有する。絶縁基板５０は、導電性パターン３６を調整することにより、電流経路のインダクタンスを調整する。例えば、絶縁基板５０は、セラミックス基板上に銅回路板を直接接合したＤＣＢ（Ｄｉｒｅｃｔ Ｃｏｐｐｅｒ Ｂｏｎｄ）基板である。
絶縁基板５０ａ〜５０ｃは、それぞれ、トランジスタＴ１およびＴ３を実装した絶縁基板である。各絶縁基板５０ａ〜５０ｃは、並列に接続されている。
絶縁基板５０ｄ〜５０ｆは、それぞれ、トランジスタＴ２およびＴ４を実装した絶縁基板である。各絶縁基板５０ｅ〜５０ｆは、並列に接続されている。
半導体装置１００は、領域ＤＡ１と、領域ＤＡ２と、領域ＤＡ３と、領域ＤＡ４とを含む。領域ＤＡ１〜領域ＤＡ４は、中央線Ｌ１および中央線Ｌ２によってケース部１１０の内部において、分割された領域である。中央線Ｌ１は、Ｙ軸に平行な直線であり、中央線Ｌ２は、Ｘ軸に平行な直線である。
領域ＤＡ１は、トランジスタＴ１およびダイオードＤ１が配置された領域である。ダイオードＤ１は、トランジスタＴ１と逆並列に接続されている。一例において、ダイオードＤ１は、還流ダイオード（ＦＷＤ：Ｆｒｅｅｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）である。本例では、トランジスタＴ１およびダイオードＤ１は、ベース部１２０の長手方向に直線状に配置されている。
領域ＤＡ２は、トランジスタＴ２およびダイオードＤ２が配置された領域である。ダイオードＤ２は、トランジスタＴ２と逆並列に接続されている。一例において、ダイオードＤ２は、還流ダイオードである。本例では、トランジスタＴ２およびダイオードＤ２は、ベース部１２０の長手方向に直線状に配置されている。
領域ＤＡ３は、トランジスタＴ３が配置された領域である。トランジスタＴ３は、後述する双方向スイッチ素子となる半導体素子としての逆阻止型絶縁ゲートバイポーラトランジスタである。トランジスタＴ３は、ベース部１２０の長手方向に直線状に配置されている。
領域ＤＡ４は、トランジスタＴ４が配置された領域である。トランジスタＴ４は、双方向スイッチ素子となる半導体素子としての逆阻止型絶縁ゲートバイポーラトランジスタである。トランジスタＴ４は、ベース部１２０の長手方向に直線状に配置されている。
導電性パターン３６ａは、各絶縁基板５０ａ〜５０ｃの一端に設けられる。導電性パターン３６ａは、トランジスタＴ１のエミッタ電圧を出力する第３の補助端子ｔｓ３（Ｔ１Ｅ）と電気的に接続する。絶縁基板５０ｃの導電性パターン３６ａは、第３の補助端子ｔｓ３（Ｔ１Ｅ）と、接続部材９０を介して接続されている。
導電性パターン３６ｂは、各絶縁基板５０ａ〜５０ｃの一端に設けられる。導電性パターン３６ｂは、トランジスタＴ１のゲート電圧を供給するゲート端子となる第２の補助端子ｔｓ２（Ｔ１Ｇ）と電気的に接続される。導電性パターン３６ｂは、トランジスタＴ１のゲートパッドと、接続部材９０により接続されている。絶縁基板５０ｃの導電性パターン３６ｂは、第２の補助端子ｔｓ２（Ｔ１Ｇ）と、接続部材９０を介して接続されている。
導電性パターン３６ｃは、各絶縁基板５０ａ〜５０ｃに設けられる。導電性パターン３６ｃは、トランジスタＴ１を実装した領域ＤＡ１に配置されている。導電性パターン３６ｃは、トランジスタＴ１のコレクタとダイオードＤ１のカソードとに、錫を含む半田、または銀および錫などの導電性材料を含む導電ペーストを介して接続される。絶縁基板５０ｂの導電性パターン３６ｃは、第１の補助端子ｔｓ１（Ｔ１Ｐ）と、接続部材９０を介して接続されている。
導電性パターン３６ｄは、各絶縁基板５０ａ〜５０ｃに設けられる。導電性パターン３６ｄは、トランジスタＴ１を実装した領域ＤＡ１に配置されている。導電性パターン３６ｄは、トランジスタＴ１のエミッタと電気的に接続される。導電性パターン３６ｄは、トランジスタＴ１のエミッタおよびダイオードＤ１のアノードと、接続部材９０により接続されている。
導電性パターン３６ｈは、各絶縁基板５０ａ〜５０ｃの他端に設けられる。導電性パターン３６ｈは、トランジスタＴ３のエミッタ電圧を出力する第６の補助端子ｔｓ６（Ｔ３Ｅ）と電気的に接続する。絶縁基板５０ｂの導電性パターン３６ｈは、第６の補助端子ｔｓ６（Ｔ３Ｅ）と、接続部材９０を介して接続されている。
導電性パターン３６ｇは、各絶縁基板５０ａ〜５０ｃの他端に設けられる。導電性パターン３６ｇは、トランジスタＴ３のゲート電圧を供給するゲート端子となる第７の補助端子ｔｓ７（Ｔ３Ｇ）と電気的に接続される。導電性パターン３６ｇは、トランジスタＴ３のゲートパッドと、接続部材９０により接続されている。絶縁基板５０ｂの導電性パターン３６ｇは、第７の補助端子ｔｓ７（Ｔ３Ｇ）と、接続部材９０を介して接続されている。
導電性パターン３６ｆは、各絶縁基板５０ａ〜５０ｃに設けられる。導電性パターン３６ｆは、トランジスタＴ３を実装した領域ＤＡ３に配置されている。導電性パターン３６ｆは、トランジスタＴ３のコレクタに、錫を含む半田、または銀および錫などの導電性材料を含む導電ペーストを介して接続される。ここで、導電性パターン３６ｆは、トランジスタＴ３のコレクタとトランジスタＴ１のエミッタとが互いに電気的に接続されるように、領域ＤＡ３と領域ＤＡ１に亘って配置される。
導電性パターン３６ｅは、各絶縁基板５０ａ〜５０ｃに設けられる。導電性パターン３６ｅは、トランジスタＴ３を実装した領域ＤＡ３に配置されている。導電性パターン３６ｅは、トランジスタＴ３のエミッタと電気的に接続される。導電性パターン３６ｅは、トランジスタＴ３のエミッタと、接続部材９０により接続されている。
接続部材９０は、導電性パターン３６や、トランジスタＴ、ダイオードＤ等を電気的に接続する。例えば、接続部材９０は、ボンディングワイヤである。接続部材９０は、複数の絶縁基板５０同士を接続してもよい。
導電性パターン３６ｉは、各絶縁基板５０ｅ〜５０ｆの一端に設けられる。導電性パターン３６ｉは、トランジスタＴ２のエミッタ電圧を出力する第５の補助端子ｔｓ５（Ｔ２Ｅ）と電気的に接続する。絶縁基板５０ｆの導電性パターン３６ｉは、第５の補助端子ｔｓ５（Ｔ２Ｅ）と、接続部材９０を介して接続されている。
導電性パターン３６ｊは、各絶縁基板５０ｅ〜５０ｆの一端に設けられる。導電性パターン３６ｊは、トランジスタＴ２のゲート電圧を供給するゲート端子となる第４の補助端子ｔｓ４（Ｔ２Ｇ）と電気的に接続する。導電性パターン３６ｊは、トランジスタＴ２のゲートパッドと、接続部材９０により接続されている。絶縁基板５０ｆの導電性パターン３６ｊは、第４の補助端子ｔｓ４（Ｔ２Ｇ）と、接続部材９０を介して接続されている。
導電性パターン３６ｏは、各絶縁基板５０ｅ〜５０ｆの他端に設けられる。導電性パターン３６ｏは、トランジスタＴ４のエミッタ電圧を出力する第８の補助端子ｔｓ８（Ｔ４Ｅ）と電気的に接続する。絶縁基板５０ｆの導電性パターン３６ｏは、第８の補助端子ｔｓ８（Ｔ４Ｅ）と、接続部材９０を介して接続されている。
導電性パターン３６ｎは、各絶縁基板５０ｅ〜５０ｆの他端に設けられる。導電性パターン３６ｎは、トランジスタＴ４のゲート電圧を供給するゲート端子となる第９の補助端子ｔｓ９（Ｔ４Ｇ）と電気的に接続する。導電性パターン３６ｎは、トランジスタＴ４のゲートパッドと、接続部材９０により接続されている。絶縁基板５０ｆの導電性パターン３６ｎは、第９の補助端子ｔｓ９（Ｔ４Ｇ）と、接続部材９０を介して接続されている。
導電性パターン３６ｋは、各絶縁基板５０ｅ〜５０ｆに設けられる。導電性パターン３６ｋは、トランジスタＴ２を実装した領域ＤＡ２に配置されている。導電性パターン３６ｋは、トランジスタＴ２のコレクタとダイオードＤ２のカソードとを、錫を含む半田、または銀および錫などの導電性材料を含む導電ペーストを介して接続する。ここで、導電性パターン３６ｋは、トランジスタＴ２のコレクタとトランジスタＴ４のエミッタとが互いに電気的に接続されるように、領域ＤＡ２と領域ＤＡ４に亘って配置される。
導電性パターン３６ｌは、各絶縁基板５０ｄ〜５０ｆに設けられる。導電性パターン３６ｌは、トランジスタＴ２を実装した領域ＤＡ２に配置されている。導電性パターン３６ｌは、トランジスタＴ２のエミッタと電気的に接続する。導電性パターン３６ｌは、トランジスタＴ２のエミッタおよびダイオードＤ２のアノードと、接続部材９０により接続されている。導電性パターン３６ｌは、導電性パターン３６ｉと、接続部材９０により接続される。

導電性パターン３６ｍの一部は、各絶縁基板５０ｄ〜５０ｆにも設けられる。導電性パターン３６ｍは、トランジスタＴ４を実装した領域ＤＡ４に配置されている。
導電性パターン３６ｍの一部は、各絶縁基板５０ｄ〜５０ｆにも設けられる。導電性パターン３６ｍは、トランジスタＴ４のコレクタに、錫を含む半田、または銀および錫などの導電性材料を含む導電ペーストを介して接続される。導電性パターン３６ｋの一部は、トランジスタＴ４のエミッタと電気的に接続される。
図３は、３レベル電力変換（インバータ）回路の１相分の回路構成の一例を示す。本例では、Ｕ相分の回路構成が示されている。１相分の回路構成は、４つのトランジスタＴ１〜Ｔ４と、２つのダイオードＤ１、Ｄ２で構成される。後述する３以上の導通部１０のそれぞれは、４つのトランジスタＴ１〜Ｔ４と、２つのダイオードＤ１、Ｄ２を有してよい。本例のトランジスタＴ１〜Ｔ４は、絶縁ゲートバイポーラトランジスタである。
トランジスタＴ１およびＴ２は、直列に接続されている。ダイオードＤ１は、トランジスタＴ１と逆並列で接続されている。ダイオードＤ２は、トランジスタＴ２と逆並列で接続されている。トランジスタＴ１のコレクタは、直流電源の正極側に接続される正側端子としての第１の外部接続端子ｔｍ１（Ｐ）に接続されている。トランジスタＴ２のエミッタは、直流電源の負極側に接続される負側端子としての第４の外部接続端子ｔｍ４（Ｎ）に接続されている。
接続点Ｃ１は、トランジスタＴ１のエミッタおよびトランジスタＴ２のコレクタと接続されている。接続点Ｃ１は、交流出力端子としての第５の外部接続端子ｔｍ５（Ｕ）に接続されている。
トランジスタＴ３およびＴ４は、双方向スイッチ素子１２を構成する。双方向スイッチ素子１２は、一端が接続点Ｃ１に接続され、他端がＭ端子に接続されている。トランジスタＴ３およびＴ４は、接続点Ｃ１に接続される。Ｍ端子は、第２の外部接続端子ｔｍ２（Ｍ１）および第３の外部接続端子ｔｍ３（Ｍ２）を含んでよい。
接続点Ｃ２は、トランジスタＴ３のエミッタと、トランジスタＴ４のコレクタとの接続点である。接続点Ｃ２は、主回路端子を構成する中間端子Ｍ１となる第２の外部接続端子ｔｍ２（Ｍ１）に接続されている。また、接続点Ｃ２は、第３の外部接続端子ｔｍ３（Ｍ２）に接続されている。第３の外部接続端子ｔｍ３（Ｍ２）は、第２の外部接続端子ｔｍ２（Ｍ１）と同電位となっている。
本例では、半導体装置１００が有するインバータの回路構成として、Ｔ型の３レベル電力変換回路について示されている。但し、半導体装置１００は、Ｉ型の３レベル電力変換回路を有してもよい。
図４Ａは、実施例に係る半導体装置１００の構成の一例を示す。半導体装置１００は、導通部１０と、電流入出力部２０と、電流経路部３０と、絶縁基板５０とを備える。絶縁基板５０は、スリット４０が設けられた導電性パターン３６を有する。
導通部１０は、電流が導通する部材である。一例において、導通部１０は、絶縁基板５０上に設けられた半導体チップ６０である。本例の導通部１０は、２つの導通部１０ａおよび導通部１０ｂを備える。導通部１０ａは、第１の導通部の一例であり、導通部１０ｂは、第２の導通部の一例である。
導通部１０ａは、半導体チップ６０として、半導体チップ６０−１および半導体チップ６０−２を有する。導通部１０ａは、半導体チップ６０−１として、トランジスタ部Ａ１を有する。導通部１０ａは、半導体チップ６０−２として、ダイオード部Ａ２を有する。例えば、トランジスタ部Ａ１がＩＧＢＴであり、ダイオード部Ａ２がＦＷＤである。
導通部１０ｂは、半導体チップ６０として、半導体チップ６０−１および半導体チップ６０−２を有する。導通部１０ｂは、半導体チップ６０−１として、トランジスタ部Ｂ１を有する。導通部１０ｂは、半導体チップ６０−２として、ダイオード部Ｂ２を有する。例えば、トランジスタ部Ｂ１がＩＧＢＴであり、ダイオード部Ｂ２がＦＷＤである。
また、半導体チップ６０は、図２で示したトランジスタＴ１〜トランジスタＴ４のいずれかを含んでよい。また、半導体チップ６０は、図２で示したダイオードＤ１およびダイオードＤ２を含んでもよい。本例の半導体チップ６０−２は、半導体チップ６０−１と直列に接続されている。例えば、ダイオード部Ａ２は、トランジスタ部Ａ１と直列に接続されている。また、ダイオード部Ｂ２は、トランジスタ部Ｂ１と直列に接続されている。なお、半導体チップ６０−１および半導体チップ６０−２は、同一チップ上に設けられたＲＣ−ＩＧＢＴであってもよい。
電流入出力部２０は、半導体チップ６０と電気的に接続されている。電流入出力部２０は、電流入力部Ｅおよび電流出力部Ｄを有する。電流入力部Ｅと電流出力部Ｄとの間には、導通部１０が設けられる。電流入力部Ｅは、第１の電流入出力部の一例であり、電流出力部Ｄは、第２の電流入出力部の一例である。本例の電流入出力部２０は、２つの電流入力部Ｅ１およびＥ２と、１つの電流出力部Ｄを有する。例えば、電流入出力部２０は、ボンディングワイヤである。但し、電流入出力部２０は、端子やリボン等の電流を入出力できるものであれば、これに限られない。
電流入力部Ｅ１および電流入力部Ｅ２は、導通部１０ａおよび導通部１０ｂにそれぞれ対応して設けられる。電流入力部Ｅ１および電流入力部Ｅ２は、電流入力部Ｅ１と導通部１０ａとの距離が、電流入力部Ｅ２と導通部１０ｂとの距離と等しくなるように設けられる。本例の電流出力部Ｄは、導通部１０ｂよりも、導通部１０ａの近傍に設けられる。なお、電流入出力部２０は、導通部１０ａおよび導通部１０ｂに共通の電流入力部Ｅを有してもよい。
電流経路部３０は、複数の導通部１０のそれぞれに導通する電流の経路を有する。本例の電流経路部３０は、２つの導通部１０に対応した２つの電流経路を有する。電流経路部３０は、電流経路のインダクタンスを調整するためのスリット４０を有する。電流経路部３０は、絶縁基板５０の上面に設けられた導電性パターン３６を有する。即ち、導電性パターン３６は、電流経路部３０の一例である。本例の電流経路部３０は、導電性パターン３６ａおよび導電性パターン３６ｂを有する。
ここで、電流経路部３０に流れる電流の大きさは、電流経路のインダクタンスに応じて変化する。電流経路のインダクタンスを大きくすることにより、電流経路に電流が流れにくくなる。電流経路を長くすることにより、インダクタンスを増加させることができる。電流経路部３０は、スリットやパターンを設けることにより、電流経路が長くなり、インダクタンスが増加する。インダクタンスが増加すると、電流経路に流れる電流が小さくなり、チップ温度が低下する。チップ温度が低下すると、信頼性が向上する。
導電性パターン３６ａは、絶縁基板５０の上面に設けられる。導電性パターン３６ａは、半導体チップ６０を搭載する。一例において、導電性パターン３６ａは、コレクタパターンである。
導電性パターン３６ｂは、絶縁基板５０の上面に設けられる。導電性パターン３６ｂは、半導体チップ６０−２と接続部材９０で接続される。導電性パターン３６ｂは、スリット４０を有する。一例において、導電性パターン３６ｂは、エミッタパターンである。
導電性パターン３６は、銅等の導電性の材料で形成されたパターンを有する。導電性パターン３６は、レーザー加工、エッチング、型抜き等の任意の方法により、形成されてよい。導電性パターン３６の製造方法は、予め定められたスリット４０を形成できるものであれば、特に限定されない。
スリット４０は、導電性パターン３６よりも電気伝導率の小さな材料を有する。例えば、スリット４０は、導電性パターン３６に切り込みを入れることにより設けられる。スリット４０は、トランジスタ部Ａ１およびダイオード部Ａ２を通過する電流経路の長さを調整する。スリット４０は、トランジスタ部Ｂ１およびダイオード部Ｂ２を通過する電流経路の長さを調整してもよい。
本例のスリット４０は、Ｌ字型の形状を有する。本例のスリット４０は、導電性パターン３６に１つ設けられている。スリット４０を設けることにより、電流経路が長くなり、インダクタンスが増加する。本例のスリット４０は、トランジスタ部Ａ１およびダイオード部Ａ２を通過する電流経路と、トランジスタ部Ｂ１およびダイオード部Ｂ２を通過する電流経路の長さが同一となるように調整されている。なお、スリット４０の形状は、電流経路の長さを調整するものであれば、本例に限られない。例えば、スリット４０の形状は、Ｉ型等の直線型、Ｌ型等の折れ線型、Ｆ型等の枝分かれ型、Ｕ型等の曲線型、又はこれらの組み合わせのいずれかである。
スリット４０の幅は、導電性パターン３６のインダクタンスを調整するために適当な大きさに調整されてよい。スリット４０の幅を大きくすることにより、電流経路の幅が小さくなり、インダクタンスを大きくしやすくなる。また、スリット４０の幅を小さくすることにより、電流経路の幅が大きくなり、インダクタンスの増加量を調整することができる。例えば、スリット４０の幅は、０．８ｍｍ〜１．０ｍｍである。
スリット４０は、電流経路部３０に切り込みを入れることにより形成される場合だけでなく、電流経路部３０の部材自体がスリット４０を用いたと同様のパターンを有してもよい。即ち、電流経路部３０がスリット４０を有する場合とは、電流経路部３０が任意のパターンで形成される場合を含んでよい。
本例の半導体装置１００は、半導体チップ６０の電流出力部Ｄ側でインダクタンスを調整している。即ち、本例のスリット４０は、導通部１０よりも電流出力部Ｄ側の導電性パターン３６に設けられている。スリット４０は、導通部１０よりも電流入力部Ｅ側の導電性パターン３６に設けられてもよい。また、スリット４０は、導通部１０の電流入力部Ｅ側および電流出力部Ｄ側の両方の導電性パターン３６に設けられてもよい。
電流Ｉａは、電流入力部Ｅ１に入力され、導通部１０ａを通過する。また、電流Ｉａは、導電性パターン３６ｂを介して電流出力部Ｄから出力される。即ち、電流Ｉａが流れる電流経路は、Ｅ１−Ａ１−Ａ２−Ｄを通過する経路に対応するインダクタンスＬａを有する。
電流Ｉｂは、電流入力部Ｅ２に入力され、導通部１０ｂを通過する。また、電流Ｉｂは、導電性パターン３６ｂを介して電流出力部Ｄから出力される。即ち、電流Ｉｂが流れる電流経路は、Ｅ２−Ｂ１−Ｂ２−Ｄを通過する経路に対応するインダクタンスＬｂを有する。
本例の半導体装置１００は、スリット４０を設けることにより、インダクタンスＬａを大きくする。本例のインダクタンスＬａは、インダクタンスＬｂと等しい。これにより、電流Ｉａが電流Ｉｂと等しくなり、電流アンバランスが改善される。したがって、半導体装置１００は、半導体チップ６０が有するトランジスタ部Ａ１およびダイオード部Ａ２の信頼性を向上することができる。
また、半導体装置１００は、任意の位置に電流入出力部２０を設けてよい。半導体装置１００は、電流入出力部２０の位置に応じて、スリット４０の形状を変更することにより、電流経路部３０のインダクタンスを調整することができる。このように、本例の半導体装置１００は、電流入出力部２０を自由に配置できるので、配線の自由度を向上することができる。
なお、本明細書において、半導体装置１００は、導通部１０と、電流入出力部２０と、電流経路部３０とを備えるものとして説明する。本例の半導体装置１００は、導通部１０として半導体チップ６０を有し、電流入出力部２０として接続部材９０を有し、電流経路部３０として導電性パターン３６を有する。但し、導通部１０、電流入出力部２０および電流経路部３０の具体的な構成は各実施例において異なっていてよい。即ち、導通部１０は、半導体チップ６０を有する絶縁基板５０であってよい。電流経路部３０は、後述するリードフレーム３２や端子バー３４であってよい。
図４Ｂは、比較例に係る半導体装置５００の構成の一例を示す。本例の半導体装置５００は、導電性パターン５３６にスリット４０を有さない点で図４Ａの実施例に係る半導体装置１００と相違する。
半導体装置５００は、スリット４０を有さないので、トランジスタ部Ａ１およびダイオード部Ａ２を通過する電流経路と、トランジスタ部Ｂ１およびダイオード部Ｂ２を通過する電流経路の長さを調整することができない。このように、半導体装置５００では、複数の電流経路のインダクタンスが同じではないので、電流アンバランスが生じやすい。電流アンバランスが生じると、特定の半導体チップ６０に電流が流れやすくなり、チップの温度が高くなる。高温となったチップは、他のチップよりも寿命が短くなる。
例えば、インダクタンスＬａは、インダクタンスＬｂよりも小さい。そのため、電流Ｉａが電流Ｉｂよりも大きくなる。よって、トランジスタ部Ａ１およびダイオード部Ａ２の発熱が、トランジスタ部Ｂ１およびダイオード部Ｂ２の発熱よりも大きくなる。これにより、トランジスタ部Ａ１およびダイオード部Ａ２の寿命が短くなり、破壊されやすくなる。
図５Ａは、実施例に係る半導体装置１００の構成の一例を示す。本例の半導体装置１００は、導通部１０の電流入力部Ｅ側でインダクタンスを調整している点で図４Ａに係る半導体装置１００と相違する。本例では、図４Ａと相違する点について特に説明する。なお、他の実施例においても、本例のように導通部１０の電流入力部Ｅ側にスリット４０が設けられてよい。
導電性パターン３６ａは、スリット４０を有する。導電性パターン３６ａは、導通部１０ｂよりも導通部１０ａの近傍に電流入力部Ｅを有する。そのため、導通部１０ａと電流入力部Ｅとの間の電流経路のインダクタンスが、導通部１０ｂと電流入力部Ｅとの間の電流経路のインダクタンスよりも小さくなる。
導電性パターン３６ｂは、スリット４０を有さなくてよい。導電性パターン３６ｂは、導通部１０ａおよび導通部１０ｂとの距離が均等となる位置に電流出力部Ｄを有する。これにより、導通部１０ａと電流出力部Ｄとの間の電流経路のインダクタンスが、導通部１０ｂと電流出力部Ｄとの間の電流経路のインダクタンスと等しくなる。
本例の半導体装置１００は、スリット４０を設けることにより、インダクタンスＬａを大きくする。本例のインダクタンスＬａは、インダクタンスＬｂと等しい。これにより、電流Ｉａが電流Ｉｂと等しくなり、電流アンバランスが改善される。したがって、半導体装置１００は、半導体チップ６０が有するトランジスタ部Ａ１およびダイオード部Ａ２の信頼性を向上することができる。
図５Ｂは、比較例に係る半導体装置５００の構成の一例を示す。本例の半導体装置５００は、導電性パターン５３６にスリット４０を有さない点で図５Ａの実施例に係る半導体装置１００と相違する。
半導体装置５００は、スリット４０を有さないので、トランジスタ部Ａ１およびダイオード部Ａ２を通過する電流経路と、トランジスタ部Ｂ１およびダイオード部Ｂ２を通過する電流経路の長さを調整することができない。例えば、インダクタンスＬａは、インダクタンスＬｂよりも小さい。そのため、電流Ｉａが電流Ｉｂよりも大きくなる。よって、トランジスタ部Ａ１およびダイオード部Ａ２の発熱が、トランジスタ部Ｂ１およびダイオード部Ｂ２の発熱よりも大きくなる。これにより、トランジスタ部Ａ１およびダイオード部Ａ２の寿命が短くなり、破壊されやすくなる。
図６Ａは、３つの導通部１０を有する半導体装置１００の実施例を示す。本例の半導体装置１００は、３つの導通部１０ａ〜導通部１０ｃを備える点で、図４Ａに係る半導体装置１００と相違する。本例では、図４Ａに係る半導体装置１００と相違する点について特に説明する。本例の半導体装置１００は、導通部１０として半導体チップ６０を備える。導通部１０ａ、導通部１０ｂおよび導通部１０ｃはそれぞれ、半導体チップ６０として、半導体チップ６０−１および半導体チップ６０−２を有する。
電流経路部３０は、電流入力部Ｅと電流出力部Ｄとの間において、複数の導通部１０のそれぞれに導通する電流の経路を有する。本例の電流経路部３０は、導通部１０ａ〜導通部１０ｃのそれぞれに導通する３つの電流の経路を有する。電流経路部３０は、電流入出力部２０と導通部１０とを電気的に接続する。一例において、電流経路部３０は、形状や材質を変更することにより、電流経路を調整する。例えば、電流経路部３０は、１又は複数のスリット４０を設けることにより、それぞれの電流経路のインダクタンスを調整する。また、電流経路部３０は、電流経路のパターンを変更することにより、インダクタンスを調整してもよい。電流経路部３０は、電流入出力部２０と３以上の導通部１０とを電気的に接続する。
本例の電流経路部３０は、複数のスリット４０を有する。複数のスリット４０とは、電流経路部３０の端部に、複数のスリットの端部が設けられることを指す。即ち、各スリット４０は、電流経路部３０において枝分かれして設けられていてもよい。
半導体装置１００は、３以上の導通部１０を備える。半導体装置１００は、３以上の導通部１０を備える場合であっても、同様にスリット４０を設けることにより、それぞれの導通部１０に対応するインダクタンスを調整してよい。
本例において、３つの導通部１０ａ〜導通部１０ｃは、Ｙ軸方向の正側から負側に向けてこの順で設けられている。３つの導通部１０ａ〜導通部１０ｃは、等間隔に設けられているが、異なる間隔で設けられてもよい。なお、３つの導通部１０ａ〜導通部１０ｃは、Ｙ軸方向に限らず、ＸＹ平面上において、いずれの方向に配置されてもよい。
電流Ｉｃは、電流入力部Ｅ３に入力され、導通部１０ｃを通過する。また、電流Ｉｃは、導電性パターン３６ｂを介して電流出力部Ｄから出力される。即ち、電流Ｉｃが流れる電流経路は、Ｅ３−Ｃ１−Ｃ２−Ｄを通過する経路に対応するインダクタンスＬｃを有する。本例の電流出力部Ｄは、導電性パターン３６ｂにおいて、Ｙ軸方向の正側の端部に設けられる。
導電性パターン３６ａは、スリット４０を有さなくてよい。導電性パターン３６ａは、導通部１０ａ〜導通部１０ｃのそれぞれと対応した位置に電流入力部Ｅ１〜電流入力部Ｅ３を有する。そのため、導通部１０ａと電流入力部Ｅ１との間の電流経路のインダクタンスと、導通部１０ｂと電流入力部Ｅ２との間の電流経路のインダクタンスと、導通部１０ｃと電流入力部Ｅ３との間の電流経路のインダクタンスとが等しくなる。本例の電流入力部Ｅ１〜電流入力部Ｅ３は、導電性パターン３６ａにおいて、Ｘ軸方向の負側の端部に設けられる。また、本例の電流入力部Ｅ１〜電流入力部Ｅ３は、Ｙ軸方向の正側から負側に向けてこの順で設けられている。
導電性パターン３６ｂは、スリット４０を有する。導電性パターン３６ｂは、導通部１０ｂおよび導通部１０ｃよりも、導通部１０ａの近傍に電流出力部Ｄを有する。そのため、スリット４０を設けなければ、導通部１０ａと電流出力部Ｄとの間の電流経路のインダクタンスが、導通部１０ｂと電流出力部Ｄとの間の電流経路のインダクタンスおよび導通部１０ｃと電流出力部Ｄとの間の電流経路のインダクタンスよりも小さくなる。本例の導電性パターン３６ｂは、導電性パターン３６ａのＸ軸方向の正側に隣接して設けられる。
スリット４０は、２つのスリット４０ａおよびスリット４０ｂを有する。スリット４０は、スリット４０ａとスリット４０ｂを組み合わせることにより、電流Ｉａが流れる経路のインダクタンスＬａを大きくすることができる。スリット４０ａは２つの端部を有しており、一端は導電性パターン３６ｂの端部で、つまりＹ軸方向の正側の端部において開いており、他端は導電性パターン３６ｂの内部で閉じている。スリット４０ｂは２つの端部を有しており、一端は導電性パターン３６ｂの端部で、つまりＸ軸方向の負側の端部において開いており、他端は導電性パターン３６ｂの内部で閉じている。
スリット４０ａは、一例として、Ｉ型のスリットである。スリット４０ａの端部は、電流出力部Ｄと導通部１０ａの電流経路との間に設けられる。即ち、スリット４０ａは、電流出力部Ｄと導通部１０ａとの間に設けられた導電性パターン３６ｂの端部から、導電性パターン３６ｂの内部に延伸し、電流出力部Ｄから離れる方向に向かって設けられる。本例のスリット４０ａは、Ｙ軸方向の正側から負側に向けて導電性パターン３６ｂの内部に延伸して、Ｉ型のスリットとなる。スリット４０ａは、第１のスリットの一例である。
スリット４０ｂは、一例として、Ｌ型のスリットである。スリット４０ｂの端部は、導通部１０ａの電流経路と、導通部１０ｂの電流経路との間に設けられる。即ち、スリット４０ｂは、導通部１０ａの電流経路と、導通部１０ｂの電流経路との間に設けられた導電性パターン３６ｂの端部から、導電性パターン３６ｂの内部に延伸し、電流出力部Ｄに向かって設けられる。本例のスリット４０ｂは、Ｘ軸方向の負側から正側に向けて導電性パターン３６ｂの内部に延伸し、Ｙ軸方向の負側から正側に向けて延伸して、Ｌ型のスリットとなる。スリット４０ｂは、上面視において、スリット４０ａと導通部１０ａ、１０ｂの間に配置される。スリット４０ｂは、第２のスリットの一例である。
本例の半導体装置１００は、スリット４０を設けることにより、インダクタンスＬａを大きくする。本例のインダクタンスＬａは、インダクタンスＬｃと等しくてよい。これにより、電流Ｉａが電流Ｉｃと等しくなり、電流アンバランスが改善される。したがって、半導体装置１００は、半導体チップ６０が有するトランジスタ部Ａ１およびダイオード部Ａ２の信頼性を向上することができる。なお、本例のインダクタンスＬａおよびインダクタンスＬｃは、インダクタンスＬｂよりも大きくてよい。
図６Ｂは、比較例に係る半導体装置５００の構成の一例を示す。本例の半導体装置５００は、導電性パターン５３６にスリット４０を有さない点で図６Ａの実施例に係る半導体装置１００と相違する。
半導体装置５００は、スリット４０を有さないので、トランジスタ部Ａ１およびダイオード部Ａ２を通過する電流経路と、トランジスタ部Ｃ１およびダイオード部Ｃ２を通過する電流経路の長さを調整することができない。例えば、Ｌｃ＞Ｌｂ＞Ｌａが成り立つ。そのため、電流Ｉａが電流Ｉｂよりも大きくなり、電流Ｉｂが電流Ｉｃよりも大きくなる。よって、トランジスタ部Ａ１の発熱が、トランジスタ部Ｂ１およびトランジスタ部Ｃ１の発熱よりも大きくなる。また、ダイオード部Ａ２の発熱が、ダイオード部Ｂ２およびダイオード部Ｃ２の発熱よりも大きくなる。これにより、トランジスタ部Ａ１およびダイオード部Ａ２の寿命が短くなり、破壊されやすくなる。
図７Ａは、実施例に係る半導体装置１００の構成の一例を示す。本例の半導体装置１００は、３つのインダクタンスＬａ〜Ｌｃを同一に調整している点で、図６Ａに係る半導体装置１００と相違する。本例では、図６Ａと相違する点について特に説明する。本例の半導体装置１００は、導通部１０として半導体チップ６０を備える。
導電性パターン３６ａは、スリット４０を有さなくてよい。導電性パターン３６ａは、導通部１０ａ〜導通部１０ｃのそれぞれと対応した位置に電流入力部Ｅ１〜電流入力部Ｅ３を有する。そのため、導通部１０ａと電流入力部Ｅ１との間の電流経路のインダクタンスと、導通部１０ｂと電流入力部Ｅ２との間の電流経路のインダクタンスと、導通部１０ｃと電流入力部Ｅ３との間の電流経路のインダクタンスとが等しくなる。
導電性パターン３６ｂは、スリット４０を有する。本例の電流出力部Ｄは、導電性パターン３６ｂにおいて、Ｘ軸方向の正側の端部であって、Ｙ軸方向における中央付近に設けられる。導電性パターン３６ｂは、導通部１０ａおよび導通部１０ｃよりも、導通部１０ｂの近傍に電流出力部Ｄを有する。そのため、スリット４０を設けなければ、導通部１０ｂと電流出力部Ｄとの間の電流経路のインダクタンスが、導通部１０ａと電流出力部Ｄとの間の電流経路のインダクタンスおよび導通部１０ｃと電流出力部Ｄとの間の電流経路のインダクタンスよりも小さくなる。
スリット４０は、２つのスリット４０ａおよびスリット４０ｂを有する。スリット４０は、スリット４０ａとスリット４０ｂを組み合わせることにより、電流Ｉｂが流れる経路のインダクタンスＬｂを大きくすることができる。特に、複数のスリット４０は、複数の導通部１０のそれぞれの電流経路の間に設けられることにより、複数の導通部１０に流れる電流の電流経路のインダクタンスを均一に調整することができる。
スリット４０ａは、一例として、Ｌ型のスリットである。スリット４０ａの端部は、導通部１０ａの電流経路と導通部１０ｂの電流経路との間に設けられる。即ち、スリット４０ａは、導通部１０ａと導通部１０ｂとの間に設けられた導電性パターン３６ｂの端部から、導電性パターン３６ｂの内部に延伸して設けられる。本例のスリット４０ａは、Ｘ軸方向の負側から正側に向けて導電性パターン３６ｂの内部に延伸し、Ｙ軸方向の正側から負側に向けて延伸して、Ｌ型のスリットとなる。スリット４０ａは２つの端部を有しており、一端は導電性パターン３６ｂの端部で、つまりＸ軸方向の負側の端部において開いており、他端は導電性パターン３６ｂの内部で閉じている。
スリット４０ｂは、一例として、Ｆ型のスリットである。スリット４０ｂの端部は、導通部１０ｂの電流経路と、導通部１０ｃの電流経路との間に設けられる。即ち、スリット４０ｂは、導通部１０ｂの電流経路と、導通部１０ｃの電流経路との間に設けられた導電性パターン３６ｂの端部から、導電性パターン３６ｂの内部に延伸して設けられる。本例のスリット４０ｂは、Ｘ軸方向の負側から正側に向けて導電性パターン３６ｂの内部に延伸する。また、スリット４０ｂは、Ｙ軸方向の負側から正側に向けて分岐して延伸する２本のスリットを有する。これにより、スリット４０ｂの形状がＦ型となる。スリット４０ｂは３つの端部を有しており、一端は導電性パターン３６ｂの端部で、つまりＸ軸方向の負側の端部において開いており、２つの他端は導電性パターン３６ｂの内部で閉じている。スリット４０ｂの第１の他端、スリット４０ａの他端およびスリット４０ｂの第２の他端は、導通部１０ａ〜１０ｃと電流出力部Ｄの間において、Ｘ軸方向に順に配置されている。
本例の半導体装置１００は、導通部１０ｂを通過する電流経路を挟んでスリット４０ａおよびスリット４０ｂを設けることにより、インダクタンスＬｂを大きくできる。本例のインダクタンスＬｂは、インダクタンスＬａおよびインダクタンスＬｃと等しくてよい。これにより、電流Ｉａ〜電流Ｉｃが等しくなり、電流アンバランスが改善される。したがって、半導体装置１００は、半導体チップ６０が有するトランジスタ部Ｂ１およびダイオード部Ｂ２の信頼性を向上することができる。
図７Ｂは、比較例に係る半導体装置５００の構成の一例を示す。本例の半導体装置５００は、導電性パターン５３６にスリット４０を有さない点で図７Ａの実施例に係る半導体装置１００と相違する。
半導体装置５００は、スリット４０を有さないので、トランジスタ部Ｂ１およびダイオード部Ｂ２を通過する電流経路の長さを調整することができない。例えば、Ｌｃ＝Ｌａ＞Ｌｂが成り立つ。そのため、電流Ｉｂが電流Ｉａおよび電流Ｉｃよりも大きくなる。よって、トランジスタ部Ｂ１の発熱が、トランジスタ部Ａ１およびトランジスタ部Ｃ１の発熱よりも大きくなる。また、ダイオード部Ｂ２の発熱が、ダイオード部Ａ２およびダイオード部Ｃ２の発熱よりも大きくなる。これにより、トランジスタ部Ｂ１およびダイオード部Ｂ２の寿命が短くなり、破壊されやすくなる。
図８Ａは、実施例に係る半導体装置１００の構成の一例を示す。本例の半導体装置１００は、リードフレーム３２を有する。本例において、電流経路部３０は、リードフレーム３２である。
３つの導通部１０ａ〜導通部１０ｃは、それぞれ半導体チップ６０を有する。３つの導通部１０ａ〜導通部１０ｃは、Ｙ軸方向の正側から負側に向けてこの順で設けられている。３つの導通部１０ａ〜導通部１０ｃは、等間隔に設けられているが、異なる間隔で設けられてもよい。なお、３つの導通部１０ａ〜導通部１０ｃは、Ｙ軸方向に限らず、ＸＹ平面上において、いずれの方向に配置されてもよい。
導電性パターン３６は、導通部１０ａ〜導通部１０ｃのそれぞれと対応した位置に電流入力部Ｅ１〜電流入力部Ｅ３を有する。そのため、導通部１０ａと電流入力部Ｅ１との間の電流経路のインダクタンスと、導通部１０ｂと電流入力部Ｅ２との間の電流経路のインダクタンスと、導通部１０ｃと電流入力部Ｅ３との間の電流経路のインダクタンスとが等しくなる。本例の電流入力部Ｅ１〜電流入力部Ｅ３は、導電性パターン３６において、Ｘ軸方向の正側の端部に設けられる。また、本例の電流入力部Ｅ１〜電流入力部Ｅ３は、Ｙ軸方向の正側から負側に向けてこの順で設けられている。
リードフレーム３２は、半導体チップ６０と電流出力部Ｄとの間に設けられる。リードフレーム３２は、半導体チップ６０と電流出力部Ｄとを電気的に接続する。リードフレーム３２は、スリット４０を有する。リードフレーム３２は、半導体チップ６０のＸ軸方向の負側において、半導体チップ６０と電気的に接続されている。本例の電流出力部Ｄは、リードフレーム３２において、Ｘ軸方向の負側の端部に設けられる。また、電流出力部Ｄは、導通部１０ａよりもＹ軸方向の正側に設けられる。
スリット４０は、スリット４０ａおよびスリット４０ｂを有する。スリット４０は、スリット４０ａとスリット４０ｂを組み合わせることにより、電流Ｉａが流れる経路のインダクタンスＬａを大きくすることができる。
スリット４０ａは、一例として、Ｉ型のスリットである。スリット４０ａの端部は、電流出力部Ｄと、導通部１０ａの電流経路との間に設けられる。即ち、スリット４０ａは、電流出力部Ｄと導通部１０ａとの間に設けられたリードフレーム３２の端部から、リードフレーム３２の内部に延伸して設けられる。本例のスリット４０ａは、Ｙ軸方向の正側から負側に向けてリードフレーム３２の内部に延伸して、Ｉ型のスリットとなる。
スリット４０ｂは、一例として、Ｌ型のスリットである。スリット４０ｂの端部は、導通部１０ａの電流経路と、導通部１０ｂの電流経路との間に設けられる。即ち、スリット４０ｂは、導通部１０ａの電流経路と、導通部１０ｂの電流経路との間に設けられたリードフレーム３２の端部から、リードフレーム３２の内部に延伸して設けられる。本例のスリット４０ｂは、Ｘ軸方向の正側から負側に向けてリードフレーム３２の内部に延伸し、Ｙ軸方向の負側から正側に向けて延伸して、Ｌ型のスリットとなる。
本例の半導体装置１００は、スリット４０を設けることにより、インダクタンスＬａを大きくできる。本例のインダクタンスＬａは、インダクタンスＬｃと等しくてよい。これにより、電流Ｉａおよび電流Ｉｃが等しくなり、電流アンバランスが改善される。したがって、半導体装置１００は、半導体チップ６０が有するトランジスタ部Ａ１の信頼性を向上することができる。但し、本例の電流Ｉｂは、電流Ｉａおよび電流Ｉｃよりも大きくてよい。
図８Ｂは、実施例に係る半導体装置１００の構成の一例を示す。本例の半導体装置１００は、リードフレーム３２に設けられたスリット４０のパターンが、図８Ａの実施例と相違する。本例では、図８Ａと相違する点について特に説明する。
リードフレーム３２は、スリット４０を有する。リードフレーム３２は、導通部１０ａおよび導通部１０ｃよりも、導通部１０ｂの近傍に電流出力部Ｄを有する。そのため、スリット４０を設けなければ、導通部１０ｂと電流出力部Ｄとの間の電流経路のインダクタンスが、導通部１０ａと電流出力部Ｄとの間の電流経路のインダクタンスおよび導通部１０ｃと電流出力部Ｄとの間の電流経路のインダクタンスよりも小さくなる。
スリット４０は、スリット４０ａおよびスリット４０ｂを有する。スリット４０は、スリット４０ａとスリット４０ｂを組み合わせることにより、電流Ｉｂが流れる経路のインダクタンスＬｂを大きくすることができる。
スリット４０ａは、一例として、Ｆ型のスリットである。スリット４０ａの端部は、導通部１０ａの電流経路と、導通部１０ｂの電流経路との間に設けられる。即ち、スリット４０ａは、導通部１０ａと導通部１０ｂとの間に設けられたリードフレーム３２の端部から、リードフレーム３２の内部に延伸して設けられる。本例のスリット４０ａは、Ｘ軸方向の正側から負側に向けてリードフレーム３２の内部に延伸する。また、スリット４０ａは、Ｙ軸方向の正側から負側に向けて分岐して延伸する２本のスリットを有する。これにより、スリット４０ａの形状がＦ型となる。
スリット４０ｂは、一例として、Ｌ型のスリットである。スリット４０ｂの端部は、導通部１０ｂの電流経路と、導通部１０ｃの電流経路との間に設けられる。即ち、スリット４０ｂは、導通部１０ｂの電流経路と、導通部１０ｃの電流経路との間に設けられたリードフレーム３２の端部から、リードフレーム３２の内部に延伸して設けられる。本例のスリット４０ｂは、Ｘ軸方向の正側から負側に向けてリードフレーム３２の内部に延伸し、Ｙ軸方向の負側から正側に向けて延伸して、Ｌ型のスリットとなる。
本例の半導体装置１００は、スリット４０を設けることにより、インダクタンスＬｂを大きくできる。本例のインダクタンスＬｂは、インダクタンスＬａおよびインダクタンスＬｃと等しくてよい。これにより、電流Ｉａ〜電流Ｉｃが等しくなり、電流アンバランスが改善される。したがって、半導体装置１００は、半導体チップ６０が有するトランジスタ部Ｂ１の信頼性を向上することができる。
図８Ｃは、比較例に係る半導体装置５００の構成の一例を示す。本例の半導体装置５００は、リードフレーム５３２にスリット４０を有さない点で図８Ａおよび図８Ｂの実施例に係る半導体装置１００と相違する。
半導体装置５００は、スリット４０を有さないので、トランジスタ部Ａ１を通過する電流経路の長さを調整することができない。例えば、Ｌｃ＞Ｌｂ＞Ｌａが成り立つ。そのため、電流Ｉａが電流Ｉｂよりも大きくなり、電流Ｉｂが電流Ｉｃよりも大きくなる。よって、トランジスタ部Ａ１の発熱が、トランジスタ部Ｂ１およびトランジスタ部Ｃ１の発熱よりも大きくなる。これにより、トランジスタ部Ａ１の寿命が短くなり、破壊されやすくなる。
図９Ａは、実施例に係る半導体装置１００の構成の一例を示す。本例の半導体装置１００は、端子バー３４を有する。本例において、電流経路部３０は、端子バー３４および導電性パターン３６である。また、本例の導通部１０は、絶縁基板５０である。図９Ａは、電流経路を分かりやすくするために、同一平面上に展開して図示しているが、実際は絶縁基板５０と端子バー３４とで異なる平面に設けられてよい。例えば、端子バー３４は、ＸＹ平面上に設けられた絶縁基板５０と垂直な方向に設けられる。即ち、本例の端子バー３４は、ＺＹ平面に主面を有する。
導通部１０ａ〜導通部１０ｃは、それぞれ絶縁基板５０ａ〜絶縁基板５０ｃを有する。即ち、本例の半導体装置１００は、スリット４０により、絶縁基板５０ａ〜絶縁基板５０ｃに流れる電流Ｉａ〜Ｉｃのアンバランスを解消する。
本例において、３つの導通部１０ａ〜導通部１０ｃは、Ｙ軸方向の負側から正側に向けてこの順で設けられている。３つの導通部１０ａ〜導通部１０ｃは、等間隔に設けられているが、異なる間隔で設けられてもよい。なお、３つの導通部１０ａ〜導通部１０ｃは、Ｙ軸方向に限らず、ＸＹ平面上において、いずれの方向に配置されてもよい。
絶縁基板５０ａ〜絶縁基板５０ｃは、それぞれ導電性パターン３６ａおよび導電性パターン３６ｂを有する。導電性パターン３６ａは、スリット４０を有さなくてよい。絶縁基板５０ａ〜絶縁基板５０ｃが有する導電性パターン３６ａは、導通部１０ａ〜導通部１０ｃのそれぞれと対応した位置に電流入力部Ｅ１〜電流入力部Ｅ３を有する。そのため、導通部１０ａと電流入力部Ｅ１との間の電流経路のインダクタンスと、導通部１０ｂと電流入力部Ｅ２との間の電流経路のインダクタンスと、導通部１０ｃと電流入力部Ｅ３との間の電流経路のインダクタンスとが等しくなる。本例の導電性パターン３６ｂは、導電性パターン３６ａのＸ軸方向の正側に隣接して設けられる。
本例の電流入力部Ｅ１〜電流入力部Ｅ３は、絶縁基板５０ａ〜絶縁基板５０ｃが有する導電性パターン３６ａにおいて、Ｘ軸方向の負側の端部に設けられる。また、本例の電流入力部Ｅ１〜電流入力部Ｅ３は、Ｙ軸方向の負側から正側に向けてこの順で設けられている。
端子バー３４は、絶縁基板５０と電流出力部Ｄとの間に設けられる。端子バー３４は、絶縁基板５０と電流出力部Ｄとを電気的に接続する。本例の電流出力部Ｄは、半導体装置１００の外部と接続する外部端子として機能する。端子バー３４は、半導体チップ６０と外部端子とを電気的に接続する。端子バー３４は、導通部１０ｂおよび導通部１０ｃよりも、導通部１０ａの近傍に電流出力部Ｄを有する。本例の電流出力部Ｄは、端子バー３４において、Ｚ軸方向の正側の端部に設けられる。また、電流出力部Ｄは、端子バー３４において、Ｙ軸方向の負側の端部に設けられる。なお、電流出力端子Ｄは、図１で示したようにＸ軸方向へ折り曲げられて設けられてよい。
スリット４０は、端子バー３４に設けられる。スリット４０は、スリット４０ａおよびスリット４０ｂを有する。スリット４０は、スリット４０ａとスリット４０ｂを組み合わせることにより、電流Ｉａが流れる経路のインダクタンスＬａを大きくすることができる。
スリット４０ａは、一例として、Ｉ型のスリットである。スリット４０ａの端部は、電流出力部Ｄと、導通部１０ａの電流経路との間に設けられる。即ち、スリット４０ａは、電流出力部Ｄと導通部１０ａとの間に設けられた端子バー３４の端部から、端子バー３４の内部に延伸して設けられる。本例のスリット４０ａは、Ｙ軸方向の負側から正側に向けて端子バー３４の内部に延伸して、Ｉ型のスリットとなる。スリット４０ａは２つの端部を有しており、一端は端子バー３４の端部で、つまりＹ軸方向の負側の端部において開いており、他端は端子バー３４の内部で閉じている。
スリット４０ｂは、一例として、Ｌ型のスリットである。スリット４０ｂの端部は、導通部１０ａの電流経路と、導通部１０ｂの電流経路との間に設けられる。即ち、スリット４０ｂは、導通部１０ａの電流経路と、導通部１０ｂの電流経路との間に設けられた端子バー３４の端部から、端子バー３４の内部に延伸して設けられる。本例のスリット４０ｂは、Ｚ軸方向の負側から正側に向けて端子バー３４の内部に延伸し、Ｙ軸方向の正側から負側に向けて延伸して、Ｌ型のスリットとなる。スリット４０ｂは２つの端部を有しており、一端は端子バー３４の端部で、つまりＺ軸方向の負側の端部において開いており、他端は端子バー３４の内部で閉じている。スリット４０ｂは、上面視において、スリット４０ａと導通部１０ａ、１０ｂの間に配置される。
本例の半導体装置１００は、スリット４０を設けることにより、インダクタンスＬａを大きくできる。本例のインダクタンスＬａは、インダクタンスＬｃと等しくてよい。これにより、電流Ｉａおよび電流Ｉｃが等しくなり、電流アンバランスが改善される。したがって、半導体装置１００は、半導体チップ６０が有するトランジスタ部Ａ１およびダイオード部Ａ２の信頼性を向上することができる。なお、本例の電流Ｉｂは、電流Ｉａおよび電流Ｉｃよりも大きくてよい。
図９Ｂは、比較例に係る半導体装置５００の構成の一例を示す。本例の半導体装置５００は、端子バー５３４にスリット４０を有さない点で図９Ａの実施例に係る半導体装置１００と相違する。
半導体装置５００は、スリット４０を有さないので、トランジスタ部Ａ１およびダイオード部Ａ２を通過する電流経路の長さを調整することができない。例えば、Ｌｃ＞Ｌｂ＞Ｌａが成り立つ。そのため、電流Ｉａが電流Ｉｂよりも大きくなり、電流Ｉｂが電流Ｉｃよりも大きくなる。よって、トランジスタ部Ａ１の発熱が、トランジスタ部Ｂ１およびトランジスタ部Ｃ１の発熱よりも大きくなる。また、ダイオード部Ａ２の発熱が、ダイオード部Ｂ２およびダイオード部Ｃ２の発熱よりも大きくなる。これにより、トランジスタ部Ａ１およびダイオード部Ａ２の寿命が短くなり、破壊されやすくなる。
図１０Ａは、実施例に係る半導体装置１００の構成の一例を示す。本例の半導体装置１００は、端子バー３４を有する。本例の半導体装置１００は、電流入出力部２０の電流出力部Ｄを設ける位置が図９Ａの場合と相違する。本例では、図９Ａと相違する点について特に説明する。
端子バー３４は、絶縁基板５０と電流出力部Ｄとの間に設けられる。端子バー３４は、絶縁基板５０と電流出力部Ｄとを電気的に接続する。本例の電流出力部Ｄは、端子バー３４において、Ｚ軸方向の正側の端部であって、Ｙ軸方向における中央付近に設けられる。端子バー３４は、導通部１０ａおよび導通部１０ｃよりも、導通部１０ｂの近傍に電流出力部Ｄを有する。そのため、スリット４０を設けなければ、導通部１０ｂと電流出力部Ｄとの間の電流経路のインダクタンスが、導通部１０ａと電流出力部Ｄとの間の電流経路のインダクタンスおよび導通部１０ｃと電流出力部Ｄとの間の電流経路のインダクタンスよりも小さくなる。
スリット４０は、端子バー３４に設けられる。スリット４０は、スリット４０ａおよびスリット４０ｂを有する。スリット４０は、スリット４０ａとスリット４０ｂを組み合わせることにより、電流Ｉｂが流れる経路のインダクタンスＬｂを大きくすることができる。
スリット４０ａは、一例として、Ｆ型のスリットである。スリット４０ａの端部は、電流出力部Ｄと、導通部１０ｂの電流経路との間に設けられる。即ち、スリット４０ａは、導通部１０ａと導通部１０ｂとの間に設けられた端子バー３４の端部から、端子バー３４の内部に延伸して設けられる。本例のスリット４０ａは、Ｚ軸方向の負側から正側に向けて端子バー３４の内部に延伸する。また、スリット４０ａは、Ｙ軸方向の負側から正側に向けて分岐して延伸する２本のスリットを有する。これにより、スリット４０ａの形状がＦ型となる。スリット４０ａは３つの端部を有しており、一端は端子バー３４の端部で、つまりＺ軸方向の負側の端部において開いており、２つの他端は端子バー３４の内部で閉じている。スリット４０ａの第１の他端、スリット４０ｂの他端およびスリット４０ａの第２の他端は、導通部１０ａ〜１０ｃと電流出力部Ｄの間において、Ｚ軸方向に順に配置されている。
スリット４０ｂは、一例として、Ｌ型のスリットである。スリット４０ｂの端部は、導通部１０ｂの電流経路と、導通部１０ｃの電流経路との間に設けられる。即ち、スリット４０ｂは、導通部１０ｂの電流経路と、導通部１０ｃの電流経路との間に設けられた端子バー３４の端部から、端子バー３４の内部に延伸して設けられる。本例のスリット４０ｂは、Ｚ軸方向の負側から正側に向けて端子バー３４の内部に延伸し、Ｙ軸方向の正側から負側に向けて延伸して、Ｌ型のスリットとなる。スリット４０ｂは２つの端部を有しており、一端は端子バー３４の端部で、つまりＺ軸方向の負側の端部において開いており、他端は端子バー３４の内部で閉じている。
本例の半導体装置１００は、スリット４０を設けることにより、インダクタンスＬｂを大きくできる。本例のインダクタンスＬｂは、インダクタンスＬａおよびインダクタンスＬｃと等しくてよい。これにより、電流Ｉａ〜電流Ｉｃが等しくなり、電流アンバランスが改善される。したがって、半導体装置１００は、絶縁基板５０が有するトランジスタ部Ｂ１およびダイオード部Ｂ２の信頼性を向上することができる。
図１０Ｂは、比較例に係る半導体装置５００の構成の一例を示す。本例の半導体装置５００は、端子バー５３４にスリット４０を有さない点で図１０Ａの実施例に係る半導体装置１００と相違する。
半導体装置５００は、スリット４０を有さないので、トランジスタ部Ｂ１およびダイオード部Ｂ２を通過する電流経路の長さを調整することができない。例えば、Ｌｃ＝Ｌａ＞Ｌｂが成り立つ。そのため、電流Ｉｂが電流Ｉａおよび電流Ｉｃよりも大きくなる。よって、トランジスタ部Ｂ１の発熱が、トランジスタ部Ａ１およびトランジスタ部Ｃ１の発熱よりも大きくなる。また、ダイオード部Ｂ２の発熱が、ダイオード部Ａ２およびダイオード部Ｃ２の発熱よりも大きくなる。これにより、トランジスタ部Ｂ１およびダイオード部Ｂ２の寿命が短くなり、破壊されやすくなる。
図１１Ａは、図９Ａの実施例に係る半導体装置１００の電流ピーク特性の一例である。縦軸は電流のピークＩｐ［Ａ］を示し、横軸は電源電圧Ｖｃｃ［Ｖ］を示す。黒丸は、電流Ｉａのピークを示す。四角は、電流Ｉｃのピークを示す。三角は、電流Ｉｂのピークを示す。
電流Ｉａ〜Ｉｃは、それぞれ導通部１０ａ〜導通部１０ｃに流れる電流に対応する。本例では、電流Ｉａ〜Ｉｃは、電流経路部３０のインダクタンスを調整したことにより、電流ピーク値が均一な値を有する。即ち、電流アンバランスが解消されている。
図１１Ｂは、図９Ｂの比較例に係る半導体装置５００の電流ピーク特性の一例である。縦軸は電流のピークＩｐ［Ａ］を示し、横軸は電源電圧Ｖｃｃ［Ｖ］を示す。黒丸は、電流Ｉａのピークを示す。四角は、電流Ｉｃのピークを示す。三角は、電流Ｉｂのピークを示す。
電流Ｉａは、電流Ｉｂおよび電流Ｉｃと比較して大きな電流のピークＩｐを有する。即ち、半導体装置５００では、インダクタンスＬａが、インダクタンスＬｂおよびインダクタンスＬｃよりも小さいので、電流Ｉａの電流ピーク値を抑制することができない。そのため、導通部１０ａが破壊されやすくなる。
図１２は、端子バー３４の構成の一例を示す。本例の端子バー３４は、Ｎ端子に用いられてよい。
端子バー３４は、複数のスリット４０を有する。本例の端子バー３４は、導通部１０に導通する電流経路のインダクタンスを複数のスリット４０で調整する電流経路部３０の一例である。また、端子バー３４は、電流入出力部２０として、複数の電流入力部Ｅと１つの電流出力部Ｄとを有する。本例の端子バー３４は、３つの電流入力部Ｅを有するが、これに限られない。３つの電流入力部Ｅは、電流入出力部２０の一例であり、導通部１０と電気的に接続される。
スリット４０ａは、Ｉ型の形状を有する。本例のスリット４０ａは、Ｙ軸方向の負側から正側に向けて端子バー３４の内部に延伸して、Ｉ型のスリットとなる。スリット４０ｂは、Ｌ型の形状を有する。本例のスリット４０ｂは、Ｚ軸方向の負側から正側に向けて端子バー３４の内部に延伸し、Ｙ軸方向の正側から負側に向けて延伸して、Ｌ型のスリットとなる。端子バー３４の３つの脚部（電流入力部Ｅ）は、超音波やはんだを用いて、絶縁基板５０やリードフレーム３２に接続されてよい。スリット４０ａは２つの端部を有しており、一端は端子バー３４の端部で、つまりＹ軸方向の負側の端部において開いており、他端は端子バー３４の内部で閉じている。スリット４０ｂは２つの端部を有しており、一端は端子バー３４の端部で、つまりＺ軸方向の負側の端部において開いており、他端は端子バー３４の内部で閉じている。スリット４０ｂの一端は、３つの脚部のうち、電流出力部Ｄに近い方から第１脚部と第２脚部の間に配置されてよい。図示するように、第１脚部が配置された端子バー３４のＺ軸方向の幅は、第２脚部および第３脚部が配置された端子バー３４のＺ軸方向の幅より大きくてよい。
例えば、端子バー３４は、図２で示した第１の外部接続端子ｔｍ１〜第５の外部接続端子ｔｍ５のいずれかと電気的に接続される。この場合、電流出力部Ｄは、それぞれ第１の外部接続端子ｔｍ１〜第５の外部接続端子ｔｍ５のいずれかとして機能する。本例では、端子バー３４がＮ端子として用いられるので、電流出力部Ｄが第４の外部接続端子ｔｍ４（Ｎ）として機能する。本例の電流出力部Ｄは、端子バー３４において、Ｚ軸方向の正側であって、Ｙ軸方向の負側の端部に設けられる。但し、電流出力部Ｄの位置は、正側端子Ｐ、中間端子Ｍ、負側端子Ｎおよび交流出力端子Ｕのそれぞれが干渉しない位置であればこれに限定されない。
図１３は、振動吸収部材４２を有する端子バー３４の構成の一例を示す。本例の端子バー３４は、Ｎ端子に用いられてよい。本例の端子バー３４は、複数のスリット４０を有する。本例の端子バー３４は、スリット４０に振動吸収部材４２を有する点で、図１２で開示された端子バー３４と相違する。本例では、図１２に係る端子バー３４と相違する点について特に説明する。本例の端子バー３４は、導通部１０に導通する電流経路のインダクタンスを複数のスリット４０で調整する電流経路部３０の一例である。
振動吸収部材４２は、絶縁性の材料を有することが好ましい。振動吸収部材４２は、端子バー３４よりも電気伝導率の小さな材料を有する。これにより、スリット４０に振動吸収部材４２が設けられた場合であっても、端子バー３４の電流経路のインダクタンスをスリット４０の場合と同様に調整することができる。例えば、振動吸収部材４２は、半導体装置１００に充填されるシリコンゲルとの相性がよい材料を有する。
また、振動吸収部材４２は、振動を吸収する材料を有することが好ましい。例えば、端子バー３４は、超音波を用いて、対応する端子に接続される。端子バー３４がスリット４０を有する場合、端子バー３４の接続時の超音波振動により、端子バー３４の形状が変化したり、振動が増幅されたりする場合がある。本例の端子バー３４は、振動吸収部材４２を有することにより、超音波振動の影響を低減することができる。
例えば、端子バー３４は、図２で示した第１の外部接続端子ｔｍ１〜第５の外部接続端子ｔｍ５のいずれかと電気的に接続される。この場合、電流出力部Ｄは、それぞれ第１の外部接続端子ｔｍ１〜第５の外部接続端子ｔｍ５のいずれかとして機能する。本例では、端子バー３４がＮ端子として用いられるので、電流出力部Ｄが第４の外部接続端子ｔｍ４（Ｎ）として機能する。
図１４は、異種材料を有する端子バー３４の構成の一例を示す。本例の端子バー３４は、異なる複数の材料を有することにより、電流経路のインダクタンスを調整している。一例において、端子バー３４は、導通部１０の個数に応じた数の材料を有する。本例の端子バー３４は、３つの異なる材料を有する。本例の端子バー３４は、導通部１０に導通する電流経路のインダクタンスを異なる材料で調整する電流経路部３０の一例である。
端子バー３４は、３つの導通部１０と電気的に接続された３つの端子バー３４ａ〜３４ｃを含む。端子バー３４ａの電流出力部Ｄまでの距離は、端子バー３４ｂの電流出力部Ｄまでの距離よりも長い。また、端子バー３４ｂの電流出力部Ｄまでの距離は、端子バー３４ｃの電流出力部Ｄまでの距離よりも長い。
端子バー３４は、３つの端子バー３４ａ〜３４ｃを異なる材料で形成することにより、端子バー３４ａ〜３４ｃのインダクタンスを調整する。一例において、端子バー３４ａは、端子バー３４ｂよりもインダクタンスが小さくなる材料で形成されている。また、端子バー３４ｂは、端子バー３４ｃよりもインダクタンスが小さくなる材料で形成されてよい。これにより、端子バー３４ａ〜３４ｃのインダクタンスを均等にすることができる。例えば、インダクタンスが小さくなる材料とは、電気伝導率の大きな材料である。
端子バー３４の材料は、銀、銀合金、銅、銅合金、金、金合金、アルミニウム、アルミニウム合金等の導電材料である。端子バー３４は、コスト面、強度面および取扱い易さなどを考慮して選択されることが好ましい。
以上の通り、半導体装置１００は、電流経路部３０にスリット４０を設けることにより、インダクタンスを調整し、電流のアンバランスを調整する。なお、半導体装置１００は、半導体装置１００の外部回路においても、インダクタンスを調整してよい。例えば、複数の半導体装置１００が半導体システムを構成する場合、複数の半導体装置１００を接続する外部の回路のインダクタンスが一定となるように、複数の半導体装置１００が配置される。
図１５は、他の実施例に係る半導体装置１００の平面図の一例である。同図は、ケース部１１０の内部において、ベース部１２０上に設けられた回路の配置例を示す。半導体装置１００は、後述するＩ型の３レベル電力変換回路を構成する点で図２の半導体装置１００と相違する。本例では、図２で示した構成と相違する点について特に説明する。
Ｉ型の３レベル電力変換回路では、トランジスタＴ１〜Ｔ４が直列に接続されている。本例では、トランジスタＴ１、トランジスタＴ３、トランジスタＴ４およびトランジスタＴ２がこの順番で直列に接続されている。トランジスタＴ１〜Ｔ４は、それぞれ３並列の素子で構成されてよい。領域ＤＡ１〜領域ＤＡ４は、Ｙ軸方向に並んで配置された３以上の導通部１０を有してよい。例えば、領域ＤＡ１では、３つのトランジスタＴ１がＹ軸方向に沿って並んで配置されている。なお、本例では、Ｙ軸方向が第１方向の一例であり、Ｘ軸方向が第１方向と垂直な第２方向の一例である。
領域ＤＡ１は、領域ＤＡ２よりもＹ軸方向の負側に設けられる。領域ＤＡ１は、電流経路を有する。領域ＤＡ３および領域ＤＡ４は、Ｙ軸方向に並んで配置されている。領域ＤＡ３は、領域ＤＡ４よりもＹ軸方向の負側に設けられる。
領域ＤＡ１および領域ＤＡ３は、Ｘ軸方向に並んで配置されている。領域ＤＡ１は、領域ＤＡ３よりもＸ軸方向の負側に設けられる。領域ＤＡ３は、領域ＤＡ１と電気的に接続された電流の経路を有する。
領域ＤＡ２および領域ＤＡ４は、Ｘ軸方向に並んで配置されている。領域ＤＡ２は、領域ＤＡ４よりもＸ軸方向の負側に設けられる。領域ＤＡ２は、電流の経路を有する。領域ＤＡ４は、Ｙ軸方向において領域ＤＡ３と並んで配置されている。領域ＤＡ４は、領域ＤＡ２および領域ＤＡ３の電流経路のそれぞれと電気的に接続された電流の経路を有する。これにより、領域ＤＡ１、領域ＤＡ３、領域ＤＡ４、および領域ＤＡ２において、この順に接続された電流の経路が生じる場合がある。
ここで、半導体装置１００においては、複数の領域ＤＡの間で、Ｕ字またはＣ字状に短絡電流が流れる場合がある。例えば、第２の外部接続端子ｔｍ２（Ｍ１）および第３の外部接続端子ｔｍ３（Ｍ２）と、第４の外部接続端子ｔｍ４（Ｎ）との間が短絡すると、領域ＤＡ１、領域ＤＡ３、領域ＤＡ４、領域ＤＡ２の順番に電流がＵ字状に流れる。
第４の外部接続端子ｔｍ４（Ｎ）は、領域ＤＡ２に設けられている。本例の第４の外部接続端子ｔｍ４（Ｎ）は、半導体装置１００のＸＹ平面の中心側に設けられている。例えば、第４の外部接続端子ｔｍ４（Ｎ）は、領域ＤＡ２の中央よりも、Ｙ軸方向の負側に設けられる。また、第４の外部接続端子ｔｍ４（Ｎ）は、ＸＹ平面において、領域ＤＡ２と領域ＤＡ１にまたがって配置されてよい。第４の外部接続端子ｔｍ４（Ｎ）が半導体装置１００のＸＹ平面の中心側に設けられると、後述する通り、短絡電流の周回中心との距離に応じて、電流経路に差が生じる場合がある。
図１５で示された矢印は、第２の外部接続端子ｔｍ２（Ｍ１）および第３の外部接続端子ｔｍ３（Ｍ２）から第４の外部接続端子ｔｍ４（Ｎ）への短絡電流の電流経路を示している。この場合、短絡電流は、第２の外部接続端子ｔｍ２（Ｍ１）および第３の外部接続端子ｔｍ３（Ｍ２）から、トランジスタＴ３と、トランジスタＴ４と、トランジスタＴ２とを通って第４の外部接続端子ｔｍ４（Ｎ）へと流れる。即ち、短絡電流は、領域ＤＡ１〜ＤＡ４において、Ｕ字またはＣ字状に電流が流れる。
電流が、Ｕ字またはＣ字のように内部回路を回って流れると、電流の周回中心側に配置された回路部に対する電流経路が、周回中心から離れて配置された回路部に対する電流経路よりも短くなりやすい。そして、電流経路に差が生じると、各電流経路のインダクタンスに差が生じる。そのため、本来は各相で同じになるべき短絡電流ピークやｄｉ／ｄｔに差が生じ、モジュールの破壊要因となりうる。
ここで、領域ＤＡ２に着目すると、第４の外部接続端子ｔｍ４（Ｎ）がモジュールの中心側に配置されている。そのため、第４の外部接続端子ｔｍ４（Ｎ）に近いモジュール中心側の絶縁基板の電流経路が外側の電流経路よりも短くなる。本例の半導体装置１００は、スリット４０を設けることにより、周回中心の近くに配置された回路部の電流経路を増大させることができるので、全体的な電流経路の長さのバランスを改善することができる。
電流入力部Ｅおよび電流出力部Ｄのいずれかは、３以上の導通部１０を有する領域の中央よりも、半導体装置１００の中心側に設けられてよい。例えば、半導体装置１００の中心側とは、３以上の導通部１０を有する領域の中央よりも、中央線Ｌ１および中央線Ｌ２の交点に近い側を指す。１又は複数のスリット４０は、半導体装置１００の中心側の電流経路部３０に設けられてよい。例えば、１又は複数のスリット４０は、領域ＤＡ２に備えられた３以上の導通部１０のそれぞれに導通する電流経路部３０のうち、最も領域ＤＡ１の近くに配置された導通部１０までの電流経路部３０に設けられる。これにより、電流入力部Ｅおよび電流出力部Ｄのいずれかが、半導体装置１００の中心側に設けられる場合であっても、全体的な電流経路の長さのバランスを改善することができる。
図１６は、３レベル電力変換（インバータ）回路の１相分の回路構成の一例を示す。本例の内部回路は、３レベル電力変換回路の３相（Ｕ相、Ｖ相、Ｗ相）のうちの、１相分（Ｕ相）の回路である。１相分の回路構成は、４つのトランジスタＴ１〜Ｔ４と、６つのダイオードＤ１〜Ｄ６で構成される。３以上の導通部１０は、４つのトランジスタＴ１〜Ｔ４と、６つのダイオードＤ１〜Ｄ６をそれぞれ有してよい。本例のトランジスタＴ１〜Ｔ４は、絶縁ゲートバイポーラトランジスタである。
第１の外部接続端子ｔｍ１（Ｐ）と、第４の外部接続端子ｔｍ４（Ｎ）との間に、トランジスタＴ１、トランジスタＴ３、トランジスタＴ４およびトランジスタＴ２がこの順番で直列に接続されている。それぞれのトランジスタは、図１５では並列に複数接続されているが、図１６の回路では一つのトランジスタとして示している。例えば、複数のトランジスタＴ１が互いに並列に接続されており、複数のトランジスタＴ４が互いに並列に接続されている。また、複数のトランジスタＴ４と複数のトランジスタＴ１とがそれぞれ直列に接続されている。それぞれのトランジスタＴ１〜Ｔ４には、ダイオードＤ１〜ダイオードＤ４が逆並列に接続されている。
接続点Ｃ１は、トランジスタＴ３のエミッタ端子と、トランジスタＴ４のコレクタ端子との接続点である。接続点Ｃ１は、交流出力端子としての第５の外部接続端子ｔｍ５（Ｕ）に接続されている。第５の外部接続端子ｔｍ５（Ｕ）は、Ｕ端子の一例である。
トランジスタＴ３のコレクタ端子と、トランジスタＴ４のエミッタ端子とは、直列に設けられた２つのダイオードＤ５およびＤ６を介して接続されている。ダイオードＤ５およびＤ６は、トランジスタＴ４のエミッタ端子から、トランジスタＴ３のコレクタ端子に向かう方向が順方向となるように配置されている。なお、ダイオードＤ５およびＤ６は、図１５においては省略している。ダイオードＤ５およびＤ６は、導電性パターン３６上に設けられていてよく、領域ＤＡ１または領域ＤＡ２に設けられていてよく、他の場所に設けられていてもよい。
接続点Ｃ２は、２つのダイオードＤ５およびＤ６の間の接続点である。接続点Ｃ２は、第２の外部接続端子ｔｍ２（Ｍ１）と、第３の外部接続端子ｔｍ３（Ｍ２）に接続されている。第２の外部接続端子ｔｍ２（Ｍ１）および第３の外部接続端子ｔｍ３（Ｍ２）は、Ｍ端子の一例である。このような構成により、内部回路は、４つのトランジスタＴ１〜Ｔ４が直列に接続されたＩ型の３レベル電力変換回路として動作する。

図１７Ａは、比較例に係る端子バー５３４の構成の一例を示す。端子バー５３４は、スリット４０を有さない。本例では、３つの絶縁基板５５０を有するが、これに限られない。電流入出力部５２０は、第４の外部接続端子ｔｍ４（Ｎ）に接続される。端子バー５３４を流れる電流は、３つの絶縁基板５５０から入力され、Ｙ軸方向の負側に設けられた電流入出力部５２０から出力される。そのため、最もＹ軸方向の負側に設けられた絶縁基板５５０ｄの電流経路長が短くなる。このように、電流経路長のばらつきが生じると、短絡電流のピークに差が生じて破壊要因となりうる。
図１７Ｂは、比較例に係る半導体装置５００に流れるコレクタ電流Ｉｃｐの波形の一例を示す。縦軸は半導体装置５００に流れるコレクタ電流Ｉｃｐを示し、横軸は時間を示す。本例では、半導体装置５００のＡ相波形を実線で示し、Ｂ相波形を一点鎖線で示している。Ａ相波形は、Ｂ相波形よりも第４の外部接続端子ｔｍ４（Ｎ）に近い側の電流経路に流れるコレクタ電流の波形である。そのため、Ａ相波形は、Ｂ相波形よりも大きなコレクタ電流Ｉｃｐが流れていることを示している。
図１８Ａは、実施例に係る端子バー３４の構成の一例を示す。端子バー３４は、スリット４０を有する。本例の端子バー３４は、図１２で示した端子バー３４と同様の形状のスリット４０を有する。但し、それぞれの電流入出力部２０から入力される電流の電流経路の長さを調整するものであれば、スリット４０の形状は本例に限られない。
本例では、Ｎ端子に接続された端子バー３４にスリット４０を設けることにより、モジュール全体の電流経路の長さを考慮して、電流アンバランスを改善することができる。そのため、端子バー３４の内部では、各電流経路の長さが異なっていてもよい。例えば、端子バー３４においては、絶縁基板５０ｄから入力される電流の電流経路が、絶縁基板５０ｅおよび絶縁基板５０ｆから入力される電流の電流経路よりも長くてもよい。また、端子バー３４においては、絶縁基板５０ｅから入力される電流の電流経路が、絶縁基板５０ｆから入力される電流の電流経路よりも長くてもよい。
図１８Ｂは、実施例に係る半導体装置１００に流れるコレクタ電流Ｉｃｐの波形の一例を示す。縦軸は半導体装置１００に流れるコレクタ電流Ｉｃｐを示し、横軸は時間を示す。本例では、半導体装置１００のＡ相波形を実線で示し、Ｂ相波形を一点鎖線で示している。また、比較例に係る半導体装置５００のＡ相波形を破線で示している。半導体装置１００のＡ相波形は、Ｂ相波形よりも第４の外部接続端子ｔｍ４（Ｎ）に近い側の電流経路に流れるコレクタ電流の波形である。但し、半導体装置１００は、端子バー３４にスリット４０を設けることにより、Ａ相波形とＢ相波形との差を小さくすることができる。
本例の半導体装置１００は、端子バー３４にスリット４０を設けることにより、端子バー３４の内部の電流経路の長さを考慮して、電流アンバランスを改善することができる。また、半導体装置１００は、Ｎ端子に接続された端子バー３４にスリット４０を設けることにより、モジュール全体の電流経路の長さを考慮して、電流アンバランスを改善することができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・導通部、１２・・・双方向スイッチ素子、２０・・・電流入出力部、３０・・・電流経路部、３２・・・リードフレーム、３４・・・端子バー、３６・・・導電性パターン、４０・・・スリット、４２・・・振動吸収部材、５０・・・絶縁基板、６０・・・半導体チップ、９０・・・接続部材、１００・・・半導体装置、１１０・・・ケース部、１１２・・・切込部、１１４・・・端子配置面、１１６・・・凸部、１２０・・・ベース部、５００・・・半導体装置、５２０・・・電流入出力部、５３２・・・リードフレーム、５３４・・・端子バー、５３６・・・導電性パターン、５５０・・・絶縁基板

Claims (19)

  1. 半導体チップと、
    前記半導体チップと電気的に接続された第１の電流入出力部と、
    前記半導体チップと電気的に接続された第２の電流入出力部と、
    前記第１の電流入出力部と前記第２の電流入出力部との間において、前記半導体チップが設けられた３以上の導通部と、
    前記３以上の導通部のそれぞれに導通する電流の経路を有する電流経路部と、
    を備え、
    前記電流経路部は、複数のスリットを含み、
    前記第１の電流入出力部は、電流入力部であり、
    前記第２の電流入出力部は、電流出力部であり、
    前記３以上の導通部は、順に配置された第１の導通部と、第２の導通部と、第３の導通部とを有し、
    前記複数のスリットは、第１のスリットおよび第２のスリットを有し、
    前記第１のスリットの端部は、前記電流出力部と前記第１の導通部との間に設けられ、
    前記第２のスリットの端部は、前記第１の導通部と前記第２の導通部との間に設けられる
    半導体装置。
  2. 前記導通部は、前記半導体チップである
    請求項１に記載の半導体装置。
  3. 前記半導体チップが設けられた絶縁基板をさらに備え、
    前記電流経路部は、前記絶縁基板上に設けられた導電性パターンである
    請求項２に記載の半導体装置。
  4. 前記半導体チップと電気的に接続されたリードフレームをさらに備え、
    前記電流経路部は、前記リードフレームである
    請求項２に記載の半導体装置。
  5. 前記半導体チップが設けられた絶縁基板をさらに備え、
    前記導通部は、前記絶縁基板である
    請求項１に記載の半導体装置。
  6. 前記半導体チップと外部端子とを電気的に接続するための端子バーをさらに備え、
    前記電流経路部は、端子バーである
    請求項５に記載の半導体装置。
  7. 半導体チップと、
    前記半導体チップと電気的に接続された第１の電流入出力部と、
    前記半導体チップと電気的に接続された第２の電流入出力部と、
    前記第１の電流入出力部と前記第２の電流入出力部との間において、前記半導体チップが設けられた３以上の導通部と、
    前記３以上の導通部のそれぞれに導通する電流の経路を有する電流経路部と、
    を備え、
    前記電流経路部は、複数のスリットを含み、
    前記３以上の導通部は、順に配置された第１の導通部と、第２の導通部と、第３の導通部とを有し、
    前記複数のスリットは、第１のスリットおよび第２のスリットを有し、
    前記第１のスリットの端部は、前記第１の導通部と前記第２の導通部との間に設けられ、
    前記第２のスリットの端部は、前記第２の導通部と前記第３の導通部との間に設けられる
    半導体装置。
  8. 前記複数のスリットは、Ｌ型のスリットおよびＦ型のスリットを含む
    請求項１から７のいずれか一項に記載の半導体装置。
  9. 前記複数のスリットは、Ｌ型のスリットおよびＩ型のスリットを含む
    請求項１から７のいずれか一項に記載の半導体装置。
  10. 前記第１の電流入出力部は、電流入力部であり、
    前記第２の電流入出力部は、電流出力部であり、
    前記複数のスリットは前記導通部よりも前記電流入力部側に設けられる
    請求項１から９のいずれか一項に記載の半導体装置。
  11. 前記第１の電流入出力部は、電流入力部であり、
    前記第２の電流入出力部は、電流出力部であり、
    前記複数のスリットは、前記導通部よりも前記電流出力部側に設けられる
    請求項１から１０のいずれか一項に記載の半導体装置。
  12. 前記複数のスリットは、パターンにより形成されている
    請求項１から１１のいずれか一項に記載の半導体装置。
  13. 半導体チップと、
    前記半導体チップと電気的に接続された第１の電流入出力部と、
    前記半導体チップと電気的に接続された第２の電流入出力部と、
    前記第１の電流入出力部と前記第２の電流入出力部との間において、前記半導体チップが設けられた３以上の導通部と、
    前記３以上の導通部のそれぞれに導通する電流の経路を有する電流経路部と、
    を備え、
    前記電流経路部は、複数のスリットを含み、
    前記複数のスリットにおいて、絶縁性の振動吸収部材を備える
    半導体装置。
  14. 前記３以上の導通部は、
    コレクタ端子がＰ端子に接続された第１トランジスタと、
    エミッタ端子がＮ端子に接続され、前記第１トランジスタと直列に接続された第２トランジスタと、
    双方向スイッチを構成する第３トランジスタおよび第４トランジスタと
    をそれぞれ備え、
    前記第１トランジスタのエミッタ端子と、前記第２トランジスタのコレクタ端子との接続点は、Ｕ端子に接続され、
    前記双方向スイッチは、一端が前記接続点と接続され、他端がＭ端子に接続されている
    請求項１から１３のいずれか一項に記載の半導体装置。
  15. 前記３以上の導通部は、
    コレクタ端子がＰ端子に接続された第１トランジスタと、
    エミッタ端子がＮ端子に接続された第２トランジスタと、
    前記第１トランジスタと直列に接続された第３トランジスタと、
    前記第３トランジスタおよび前記第２トランジスタと直列に接続された第４トランジスタと、
    前記第３トランジスタのコレクタ端子と、前記第４トランジスタのエミッタ端子との間において、直列に設けられた２つのダイオードと、
    をそれぞれ備え、
    前記第３トランジスタのエミッタ端子と、前記第４トランジスタのコレクタ端子との接続点は、Ｕ端子に接続され、
    前記２つのダイオードの間の接続点は、Ｍ端子に接続されている
    請求項１から１３のいずれか一項に記載の半導体装置。
  16. 前記第１の電流入出力部または前記第２の電流入出力部のいずれかは、前記３以上の導通部を有する領域の中央よりも、前記半導体装置の中心側に設けられ、
    前記複数のスリットは、前記半導体装置の中心側の前記電流経路部に設けられる
    請求項１から１５のいずれか一項に記載の半導体装置。
  17. 半導体チップと、
    前記半導体チップと電気的に接続された第１の電流入出力部と、
    前記半導体チップと電気的に接続された第２の電流入出力部と、
    前記第１の電流入出力部と前記第２の電流入出力部との間において、前記半導体チップが設けられた３以上の導通部と、
    前記３以上の導通部のそれぞれに導通する電流の経路を有する電流経路部と、
    を備え、
    前記電流経路部は、複数のスリットを含む半導体装置であって、
    前記半導体装置は、
    電流の経路を有する第１領域と、
    前記第１領域と第１方向に並んで配置されており、前記第１方向に並んで配置された前記３以上の導通部を有する第２領域と、
    前記第１方向と垂直な第２方向において前記第１領域と並んで配置され、前記第１領域と電気的に接続された電流の経路を有する第３領域と、
    前記第２方向において前記第２領域と並んで配置され、且つ、前記第１方向において前記第３領域と並んで配置され、前記第２領域と前記第３領域のそれぞれと電気的に接続された電流の経路を有する第４領域と
    を備え、
    前記複数のスリットは、前記第２領域に備えられた前記３以上の導通部のそれぞれに導通する前記電流経路部のうち、最も前記第１領域の近くに配置された導通部までの前記電流経路部に設けられる
    半導体装置。
  18. 半導体チップと、
    前記半導体チップと電気的に接続された第１の電流入出力部および第２の電流入出力部と、
    前記第１の電流入出力部と前記第２の電流入出力部との間に設けられ、前記半導体チップが設けられた複数の導通部と、
    前記複数の導通部に導通する電流の経路を有する複数の電流経路部と、
    を備え、
    前記複数の電流経路部は、材料の異なる複数の電流経路を有する
    半導体装置。
  19. 前記複数のスリットの少なくとも１つのスリットは、前記電流経路部の端部から、前記電流経路部の内部に延伸して設けられ、
    前記電流経路部は、絶縁基板上に設けられた導電性パターンである
    請求項１または２に記載の半導体装置。
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