WO2022113508A1 - 半導体モジュール - Google Patents

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WO2022113508A1
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bonding
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智文 大瀬
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富士電機株式会社
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Definitions

  • the present invention relates to a semiconductor module.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2003-188378
  • the semiconductor module may include a main circuit section.
  • a plurality of semiconductor chips may be arranged side by side along the first direction.
  • the semiconductor chip includes a transistor portion and a diode portion, and a gate electrode pad and a main electrode may be provided on the upper surface.
  • the semiconductor module may include a plurality of circuit electrodes.
  • the plurality of circuit electrodes may be connected to the main electrodes of the plurality of semiconductor chips.
  • the semiconductor module may include a plurality of main terminals.
  • the plurality of main terminals may be connected to a plurality of circuit electrodes.
  • the semiconductor module may include a plurality of wires.
  • the plurality of wires may connect a plurality of main electrodes and a plurality of circuit electrodes.
  • the transistor portion and the diode portion may have a length in the second direction.
  • transistor portions and diode portions may be alternately arranged along a third direction perpendicular to the second direction.
  • Each semiconductor chip may have a plurality of edges including a gate-side edge that is closest to the gate electrode pad in top view. The end sides on each gate side may be arranged so as to face the same side in the top view.
  • the plurality of main terminals may be arranged on the same side with respect to the main circuit portion so as not to sandwich the main circuit portion in the top view.
  • Each of the plurality of wires may have a bonding portion connected to the front main electrode.
  • Each bonding portion may have a longitudinal direction in top view. The longitudinal direction of the bonding portion may have an angle with respect to the second direction.
  • FIG. 1 It is a figure which shows an example of the semiconductor module 100 which concerns on one Embodiment of this invention. It is a figure which shows an example of the arrangement of the bonding part 26 and the gate bonding part 28 in a semiconductor chip 40. It is a figure which shows the other example of the arrangement of the bonding part 26 and the gate bonding part 28 in a semiconductor chip 40. It is a figure which shows the other example of the arrangement of the bonding part 26 and the gate bonding part 28 in a semiconductor chip 40. It is a figure which shows the other example of the arrangement of the bonding part 26 and the gate bonding part 28 in a semiconductor chip 40. It is a figure which shows the other example of the arrangement of the bonding part 26 and the gate bonding part 28 in a semiconductor chip 40.
  • one side in the direction parallel to the depth direction of the semiconductor chip is referred to as "upper”, and the other side is referred to as “lower”.
  • the upper surface is referred to as the upper surface and the other surface is referred to as the lower surface.
  • the “up” and “down” directions are not limited to the direction of gravity or the direction when the semiconductor module is mounted.
  • orthogonal coordinate axes of X-axis, Y-axis, and Z-axis Orthogonal axes only specify the relative positions of the components and do not limit a particular direction.
  • the Z axis does not limit the height direction with respect to the ground.
  • the + Z-axis direction and the ⁇ Z-axis direction are opposite to each other.
  • positive or negative is not described and is described as the Z-axis direction, it means the direction parallel to the + Z-axis and the -Z-axis.
  • the orthogonal axes parallel to the upper surface and the lower surface of the semiconductor chip are defined as the X axis and the Y axis.
  • the axis perpendicular to the upper surface and the lower surface of the semiconductor chip is defined as the Z axis.
  • the direction of the Z axis may be referred to as a depth direction.
  • the direction parallel to the upper surface and the lower surface of the semiconductor chip, including the X-axis and the Y-axis, may be referred to as a horizontal direction.
  • FIG. 1 is a diagram showing an example of a semiconductor module 100 according to an embodiment of the present invention.
  • the semiconductor module 100 may function as a power conversion device such as an inverter or a converter.
  • the semiconductor module 100 includes a resin case 10, a main circuit insulating substrate 20, a plurality of main terminal circuit units 22, a plurality of circuit electrodes 24, a plurality of wires 27, a control circuit unit 30, a main circuit unit 50, and a plurality of main terminals 86.
  • a plurality of control terminals 88 are provided.
  • the main circuit unit 50 is a region shown by a dotted line in FIG.
  • the orthogonal axes on the plane on which the main circuit insulating substrate 20 is provided are the X-axis and the Y-axis, and the axes perpendicular to the XY plane are the Z-axis.
  • FIG. 1 shows an example of arrangement of each member on the XY plane.
  • a plurality of circuit electrodes 24 and a main circuit unit 50 are arranged on the main circuit insulating substrate 20.
  • a circuit electrode 24-1, a circuit electrode 24-2, a circuit electrode 24-3, and a circuit electrode 24-4 are arranged on the upper surface of the main circuit insulating substrate 20.
  • the circuit electrode 24 is formed by directly bonding a copper plate or an aluminum plate, or a plate obtained by plating these materials to a main circuit insulating substrate 20 such as aluminum oxide ceramics, silicon nitride ceramics, or aluminum nitride ceramics, or via a brazing material layer. It may be configured by joining.
  • the circuit electrode 24 may be an alloy containing at least one of copper and aluminum.
  • the main circuit insulating substrate 20 and the circuit electrode 24 may be formed by bonding an insulating sheet to a conductive member such as a copper plate or an aluminum plate. That is, the main circuit insulating substrate 20 and the circuit electrode 24 may be a plate-shaped member in which a conductive member and an insulating member are integrated.
  • a plurality of semiconductor chips 40 are arranged side by side along the first direction.
  • the first direction is the X-axis direction.
  • a semiconductor chip 40-1, a semiconductor chip 40-2, a semiconductor chip 40-3, a semiconductor chip 40-4, a semiconductor chip 40-5, and a semiconductor chip 40-6 are arranged side by side along the X-axis direction.
  • the semiconductor chip 40 is arranged on the upper surface of the circuit electrode 24.
  • the semiconductor chip 40-1, the semiconductor chip 40-2, and the semiconductor chip 40-3 are arranged on the upper surface of the circuit electrode 24-1.
  • the semiconductor chip 40-4 is arranged on the upper surface of the circuit electrode 24-2.
  • the semiconductor chip 40-5 is arranged on the upper surface of the circuit electrode 24-3.
  • the semiconductor chip 40-6 is arranged on the upper surface of the circuit electrode 24-4.
  • the back surface electrode (not shown) of the semiconductor chip 40 may be connected to the upper surface of the circuit electrode 24.
  • the back electrode of the semiconductor chip 40 is, for example, a collector electrode.
  • the semiconductor chip 40 is an RC (Reverse Control) -IGBT in which diodes such as an insulated gate bipolar transistor (IGBT) and FWD (Free Wheel Diode) are combined.
  • the control circuit unit 30 is connected to the gate electrode pad 116 (see FIG. 2) of the semiconductor chip 40 via the gate wire 29 (see FIG. 2).
  • the control circuit unit 30 controls the semiconductor chip 40 by controlling the voltage applied to the gate electrode pad 116 of the semiconductor chip 40.
  • the control circuit unit 30 is connected to an external electrode via the control terminal 88. In FIG. 1, the circuit configuration of the control circuit unit 30 is omitted.
  • the plurality of main terminal circuit units 22 are connected to the main electrode 60 (see FIG. 2) or the back surface electrode of the plurality of semiconductor chips 40 via the circuit electrode 24 and the wire 27.
  • the plurality of main terminals 86 may be connected to the plurality of circuit electrodes 24.
  • the plurality of circuit electrodes 24 may be connected to the main electrodes 60 of the plurality of semiconductor chips 40.
  • the plurality of main terminals 86 may be connected to the main electrode 60 or the back surface electrode of the plurality of semiconductor chips 40.
  • the main terminal circuit unit 22 may be connected to an external electrode via the main terminal 86.
  • the plurality of main terminals 86 may be arranged on the same side with respect to the main circuit unit 50 so as not to sandwich the main circuit unit 50 in the top view.
  • the plurality of control terminals 88 may be arranged on the same side with respect to the main circuit unit 50 so as not to sandwich the main circuit unit 50 in the top view.
  • a plurality of main terminals 86 are provided along the end side 101 of the resin case 10
  • a plurality of control terminals 88 are provided along the end side 102 of the resin case 10.
  • the side on which the plurality of main terminals 86 are arranged in the top view with respect to the main circuit unit 50 is referred to as the main terminal side.
  • the side on which the plurality of control terminals 88 are arranged in the top view with respect to the main circuit unit 50 is referred to as the control terminal side.
  • the wire 27 connects the main electrode 60 of the semiconductor chip 40 and the circuit electrode 24.
  • the plurality of wires 27 connect the main electrodes 60 of the plurality of semiconductor chips 40 and the plurality of circuit electrodes 24. Further, the wire 27 connects the circuit electrode 24 and the main terminal circuit unit 22. In this example, the plurality of wires 27 extend from the main electrode 60 toward the main terminal side.
  • the gate wire 29 connects the gate electrode pad 116 of the semiconductor chip 40 and the control circuit unit 30. In this example, the gate wire 29 extends from the main electrode 60 toward the control terminal side. That is, the gate wire 29 extends from the main electrode 60 to the side opposite to the main terminal side. Note that, in FIG. 1, only the gate bonding portion 28 in contact with the gate electrode pad 116 is shown among the gate wires 29.
  • the wire 27 and the gate wire 29 are, for example, aluminum wires.
  • the resin case 10 is provided so as to surround the space 94 that accommodates the main circuit insulating substrate 20, the main terminal circuit unit 22, and the control circuit unit 30.
  • the semiconductor chip 40 is protected by a resin package such as a resin case 10 or a sealing resin (not shown) filled in the resin case 10.
  • a plurality of main terminals 86 may be provided so as to project from the resin case 10.
  • a plurality of control terminals 88 may be provided so as to project from the resin case 10.
  • the resin case 10 may be provided with a through hole 84 into which a fastening member such as a screw for fixing the cooling portion or the like is inserted.
  • the resin case 10 is molded from a resin such as a thermosetting resin that can be formed by injection molding or an ultraviolet curable resin that can be formed by UV molding.
  • the resin contains, for example, one or more polymer materials selected from polyphenylene sulfide (PPS) resin, polybutylene terephthalate (PBT) resin, polyamide (PA) resin, acrylonitrile butadiene styrene (ABS) resin, acrylic resin and the like. It's fine.
  • FIG. 2 is a diagram showing an example of the arrangement of the bonding portion 26 and the gate bonding portion 28 in the semiconductor chip 40.
  • the portion of the wire 27 that contacts the semiconductor chip 40 is shown as the bonding portion 26.
  • a portion of the gate wire 29 in contact with the semiconductor chip 40 is shown as a gate bonding portion 28.
  • At least one of the semiconductor chip 40-1, the semiconductor chip 40-2, the semiconductor chip 40-3, the semiconductor chip 40-4, the semiconductor chip 40-5, and the semiconductor chip 40-6 has the configuration of the semiconductor chip 40 in FIG. May have.
  • Each of the semiconductor chip 40-1, the semiconductor chip 40-2, the semiconductor chip 40-3, the semiconductor chip 40-4, the semiconductor chip 40-5, and the semiconductor chip 40-6 has the configuration of the semiconductor chip 40 of FIG. You can do it.
  • the semiconductor chip 40 has a gate runner 48, a main electrode 60, a pad region 90, and an edge termination structure portion 92. That is, in the semiconductor chip 40, the gate runner 48, the main electrode 60, the pad region 90, and the edge termination structure portion 92 are provided on the upper surface.
  • the main electrode 60 is a region surrounded by the gate runner 48 that is not the pad region 90.
  • the main electrode 60 is an emitter electrode as an example.
  • the main electrode 60 has a first portion 61 and two second portions 62.
  • the first portion 61 faces the pad region 90 in top view.
  • the portion of the main electrode 60 facing the pad region 90 in the Y-axis direction is referred to as the first portion 61.
  • the two second portions 62 do not face the pad region 90 in top view and sandwich the first portion 61 in top view.
  • the boundary between the first portion 61 and the second portion 62 is shown by a dotted line.
  • the semiconductor chip 40 includes a transistor unit 70 and a diode unit 80.
  • the transistor portion 70 and the diode portion 80 are provided in a region where the main electrode 60 is provided.
  • the transistor portion 70 and the diode portion 80 have a longitudinal length in the second direction.
  • the second direction is the Y-axis direction.
  • the transistor portion 70 and the diode portion 80 may be arranged alternately along a third direction perpendicular to the second direction.
  • the third direction is the X-axis direction.
  • the third direction may be the same as the first direction.
  • the third direction does not have to be the same as the first direction.
  • the transistor portion 70 is provided more than the diode portion 80.
  • five transistor portions 70 and four diode portions 80 are provided.
  • the transistor portion 70 is provided at the end portion in the X-axis direction of the region where the main electrode 60 is provided.
  • the minimum width of the transistor unit 70 is L1
  • the minimum width of the diode unit 80 is L2.
  • the width of the transistor portion 70 other than the transistor portion 70 provided in the center is L1.
  • the width of the four diode portions 80 is L2.
  • the pad area 90 may be provided with a plurality of electrode pads.
  • the pad region 90 is provided with four electrode pads.
  • One gate electrode pad 116 may be provided in the pad region 90.
  • the electrode pads other than the gate electrode pad 116 are, for example, a temperature measuring pad or a current measuring pad.
  • the pad region 90 may be arranged on the center side of the semiconductor chip 40 in the X-axis direction.
  • the semiconductor chip 40 may have a plurality of edges in a top view.
  • the semiconductor chip 40 may have a gate-side end side 103 that is closest to the gate electrode pad 116 in top view.
  • the end side opposite to the gate side end side 103 is referred to as an end side 104.
  • the gate-side end sides 103 of each semiconductor chip 40 may be arranged so as to face the same side in a top view. That is, the gate electrode pads 116 of each semiconductor chip 40 may be arranged on the same side.
  • the gate electrode pad 116 is arranged on the control circuit unit 30 side.
  • the gate side end side 103 is arranged so as to face the control terminal side. That is, the gate side end side 103 is arranged so as to face the side opposite to the main terminal side.
  • the gate runner 48 is electrically connected to the gate electrode pad 116 and surrounds the main electrode 60 and the pad region 90. In FIG. 2, the gate runner 48 is shown by a thick line.
  • the gate runner 48 is electrically connected to a conductive portion such as polysilicon provided in the gate trench of the transistor portion 70.
  • the gate runner 48 is formed of a conductive material such as polysilicon.
  • the semiconductor chip 40 may have an edge termination structure portion 92 surrounding the main electrode 60, the pad region 90, and the gate runner 48.
  • the edge terminal structure portion relaxes the electric field concentration on the upper surface side of the semiconductor chip 40.
  • the edge termination structure has, for example, a guard ring, a field plate, a resurf, and a structure in which these are combined.
  • each of the wires 27 has a bonding portion 26 connected to the main electrode 60.
  • the main electrode 60 is connected to a plurality of bonding portions 26.
  • four bonding portions 26 are arranged.
  • the bonding portion 26 may have a longitudinal length.
  • the longitudinal direction 107 of the bonding portion 26 is indicated by an arrow on the bonding portion 26.
  • the bonding portion 26 is arranged by wire bonding.
  • the bonding portion 26 may be arranged on the end side 104 side opposite to the gate side end side 103. By arranging the bonding portion 26 on the end side 104 side, it is possible to prevent interference with the gate wire 29.
  • the bonding portion 26 is arranged in both the transistor portion 70 and the diode portion 80.
  • the bonding portion 26 in both the transistor portion 70 and the diode portion 80, it is conceivable to reduce the width of the transistor portion 70 and the width of the diode portion 80. If the width of the transistor portion 70 and the width of the diode portion 80 are reduced, the characteristics of the semiconductor chip 40 may change. Further, although it is conceivable to increase the width of the bonding portion 26, the semiconductor module 100 becomes large. Further, it is conceivable to arrange the longitudinal direction of the bonding portion 26 perpendicular to the longitudinal direction of the transistor portion 70 and the diode portion 80, but the direction of the wire 27 is limited.
  • the longitudinal direction 107 of the bonding portion 26 has an angle with respect to the second direction. That is, the longitudinal direction 107 of the bonding portion 26 has an angle with respect to the Y-axis direction.
  • the angle formed by the longitudinal direction 107 of the bonding portion 26 and the Y-axis direction does not have to be 0 degrees. That is, the longitudinal direction 107 of the bonding portion 26 and the Y-axis direction do not have to be parallel.
  • the angle formed by the longitudinal direction 107 of the bonding portion 26 and the Y-axis direction does not have to be 90 degrees. That is, the longitudinal direction 107 and the Y-axis direction of the bonding portion 26 do not have to be perpendicular to each other.
  • the angle formed by the longitudinal direction 107 of the bonding portion 26 and the Y-axis direction may be 10 degrees or more.
  • the angle formed by the longitudinal direction 107 of the bonding portion 26 and the Y-axis direction may be 20 degrees or more.
  • the angle formed by the longitudinal direction 107 of the bonding portion 26 and the Y-axis direction may be 80 degrees or less.
  • the angle formed by the longitudinal direction 107 of the bonding portion 26 and the Y-axis direction may be 70 degrees or less.
  • the bonding portion 26 Since the longitudinal direction 107 of the bonding portion 26 has an angle with respect to the second direction, it becomes easy to arrange the bonding portion 26 in both the transistor portion 70 and the diode portion 80. That is, the bonding portion 26 may overlap with at least a part of the transistor portion 70 and at least a part of the diode portion 80 in the top view. Therefore, it is possible to suppress the temperature rise in the bonding portion 26 and prevent the reliability of the semiconductor module 100 from being lowered. Further, it is possible to prevent the reliability of the semiconductor module 100 from being lowered without changing the width of the transistor portion 70 and the width of the diode portion 80 or the bonding portion 26.
  • the direction of the wire 27 is not restricted, and the reliability of the semiconductor module 100 can be prevented from deteriorating.
  • the angle formed by the longitudinal direction 107 of the bonding portion 26 and the Y-axis direction may be the same.
  • the angles formed by the longitudinal direction 107 and the Y-axis direction of the bonding portions 26 are the same.
  • a plurality of bonding portions 26 can be arranged in the semiconductor chip 40 with the same bonding setting, and the plurality of bonding portions 26 can be arranged in a short time.
  • the angles formed by the longitudinal direction 107 and the Y-axis direction of the bonding portion 26 between the semiconductor chips 40 in FIG. 1 may be different or may be the same.
  • the position of at least a part of the bonding portion 26 in the third direction may be the same as the position of at least a part of another bonding portion 26 adjacent to the semiconductor chip 40 in the third direction. That is, at least a part of the bonding part 26 and at least a part of another bonding part 26 adjacent to the bonding part 26 may overlap in the third direction.
  • the position of the corner 105 of the end portion on the gate side end 103 side in the longitudinal direction 107 of the bonding portion 26 in the third direction is the end side in the longitudinal direction 107 of another bonding portion 26 adjacent to each other in the semiconductor chip 40. It is the same as the position of the corner 106 on the 104 side in the third direction. With such a configuration, the transistor portion 70 or the diode portion 80 in which the bonding portion 26 is not provided can be reduced, the concentration of current can be prevented, and the reliability of the semiconductor module 100 can be prevented from being lowered.
  • the gate wire 29 has a gate bonding portion 28 connected to the gate electrode pad 116.
  • the gate electrode pad 116 is connected to the gate bonding portion 28.
  • one gate bonding portion 28 is arranged.
  • the gate bonding portion 28 is arranged by wire bonding.
  • the gate bonding portion 28 may have a longitudinal length. In FIG. 2, the gate longitudinal direction 108 of the gate bonding portion 28 is indicated by an arrow on the gate bonding portion 28.
  • the gate longitudinal direction 108 of the gate bonding portion 28 has an angle with respect to the longitudinal direction 107 of the bonding portion 26.
  • the gate longitudinal direction 108 of the gate bonding portion 28 is the Y-axis direction. That is, the gate longitudinal direction 108 of the gate bonding portion 28 may be parallel to the second direction. With such a configuration, the gate wire 29 can be easily arranged.
  • FIG. 3 is a diagram showing another example of arrangement of the bonding portion 26 and the gate bonding portion 28 in the semiconductor chip 40.
  • the semiconductor chip 40 of FIG. 3 is different from the semiconductor chip 40 of FIG. 2 in the arrangement of the bonding portion 26.
  • Other configurations of FIG. 3 may be the same as those of FIG.
  • the region where the bonding portion 26 overlaps with the transistor portion 70 is referred to as a region A
  • the region where the bonding portion 26 overlaps with the diode portion 80 is referred to as a region B.
  • the area A and the area B are shown by hatching in different directions.
  • the ratio of the area of the area A to the area of the area B is preferably the same among the plurality of bonding portions 26.
  • the ratio of the area of the region A to the area of the region B may be the same even if there is a variation of ⁇ 10% in the area of the bonding portion 26.
  • the ratio of the area of the region A to the area of the region B is the same among the four bonding portions 26.
  • a transistor portion 70 may be formed in the first portion 61. Further, the transistor portion 70 in the center of the main electrode 60 is referred to as a transistor portion 70-1.
  • the bonding portion 26 does not have to be formed on the transistor portion 70-1.
  • the transistor portion 70-1 is also the transistor portion 70 in the center of the first portion 61.
  • the presence of the transistor section 70-1 allows the gate current from the gate electrode pad 116 to quickly flow to the transistor section 70-1, and enables quick switching including the surrounding transistor section 70. Further, since the wire 27 is not directly connected to the transistor portion 70-1, excessive current concentration on the center side of the semiconductor chip 40 can be prevented.
  • the bonding portion 26 is formed in the transistor portion 70 other than the transistor portion 70-1. Further, it is preferable that the bonding portion 26 is also formed in all the diode portions 80.
  • the density of the bonding portion 26 arranged in the first portion 61 in the top view may be smaller than the density of the bonding portion arranged in the second portion 62 in the top view. That is, the density of the bonding portion 26 arranged on the center side of the semiconductor chip 40 may be smaller than the density of the bonding portion 26 arranged on the outside of the semiconductor chip 40.
  • the current tends to concentrate and the temperature tends to rise as compared with the outside of the semiconductor chip 40. Therefore, by arranging the bonding portion 26 avoiding the central side of the semiconductor chip 40 where the temperature tends to rise, it is possible to further prevent the reliability of the semiconductor module 100 from deteriorating.
  • FIG. 4 is a diagram showing another example of arrangement of the bonding portion 26 and the gate bonding portion 28 in the semiconductor chip 40.
  • the arrangement of the bonding portion 26 is different from that of the semiconductor chip 40 of FIG.
  • Other configurations of FIG. 4 may be the same as those of FIG.
  • the bonding portion 26 is arranged line-symmetrically with respect to the center line L passing through the center in the third direction of the semiconductor chip 40. With such a configuration, the direction of the wire 27 can be changed, and the semiconductor module 100 can be miniaturized.
  • FIG. 5 is a diagram showing another example of arrangement of the bonding portion 26 and the gate bonding portion 28 in the semiconductor chip 40.
  • the semiconductor chip 40 of FIG. 5 is different from the semiconductor chip 40 of FIG. 2 in the arrangement of the bonding portion 26.
  • Other configurations of FIG. 5 may be the same as those of FIG.
  • the region where the bonding portion 26 overlaps with another adjacent bonding portion 26 is larger than that in FIG. That is, the position of the angle 105 of the end portion on the gate side end edge 103 side in the longitudinal direction 107 of the bonding portion 26 in the third direction is the end edge 104 side in the longitudinal direction 107 of another bonding portion 26 adjacent to each other in the semiconductor chip 40. It may be different from the position of the corner 106 of the end portion in the third direction. Even with such a configuration, it is possible to prevent a decrease in the reliability of the semiconductor module 100.
  • FIG. 6 is a diagram showing another example of arrangement of the bonding portion 26 and the gate bonding portion 28 in the semiconductor chip 40.
  • the arrangement of the bonding portion 26 is different from that of the semiconductor chip 40 of FIG.
  • Other configurations of FIG. 6 may be the same as those of FIG.
  • the area where the bonding portion 26 overlaps the transistor portion 70 in the top view is larger than the area where the bonding portion 26 overlaps the diode portion 80 in the top view.
  • the area where the bonding portion 26 overlaps with the transistor portion 70 in the top view is larger than the area where the bonding portion 26 overlaps with the diode portion 80 in the top view.
  • the area where the bonding portion 26 overlaps with the transistor portion 70 is larger than 50% of the bonding portion 26 and 80% or less.
  • FIG. 7 is a diagram showing another example of arrangement of the bonding portion 26 and the gate bonding portion 28 in the semiconductor chip 40.
  • the arrangement of the bonding portion 26 is different from that of the semiconductor chip 40 of FIG.
  • Other configurations of FIG. 7 may be the same as those of FIG.
  • the area where the bonding portion 26 overlaps the diode portion 80 in the top view is larger than the area where the bonding portion 26 overlaps the transistor portion 70 in the top view.
  • the area where the bonding portion 26 overlaps with the diode portion 80 in the top view is larger than the area where the bonding portion 26 overlaps with the transistor portion 70 in the top view.
  • the area where the bonding portion 26 overlaps with the diode portion 80 is larger than 50% of the bonding portion 26 and 80% or less.
  • FIG. 8 is a diagram showing an example of the arrangement of the bonding portion 26 and the gate bonding portion 28 in the semiconductor chip 140.
  • the semiconductor chip 140 of FIG. 8 is different from the semiconductor chip 40 of FIG. 2 in the arrangement of the transistor portion 70, the diode portion 80, and the bonding portion 26.
  • Other configurations of FIG. 8 may be the same as those of FIG.
  • the semiconductor chip 140 of FIG. 8 seven transistor portions 70 and six diode portions 80 are provided.
  • the minimum width of the transistor portion 70 in the X-axis direction is L3, and the minimum width of the diode portion 80 is L4.
  • the width of the transistor portion 70 and the width of the diode portion 80 may be measured at the position where the bonding portion 26 is arranged on the Y axis.
  • the width of the transistor portion 70 other than the transistor portion 70 provided in the center is L3.
  • the width of the six diode portions 80 is L4.
  • L3 may be smaller than L1.
  • L4 may be smaller than L2.
  • the angle formed by the longitudinal direction 107 and the second direction of the bonding portion 26 in the semiconductor chip 140 of FIG. 8 may be smaller than the angle formed by the longitudinal direction 107 and the second direction of the bonding portion 26 in the semiconductor chip 40 of FIG. ..
  • the width of the transistor portion 70 other than the transistor portion 70 provided in the center is L3
  • the width of the diode portion 80 is L4. Therefore, the bonding portion 26 can be arranged in both the transistor portion 70 and the diode portion 80 even if the angle formed by the longitudinal direction 107 and the second direction of the bonding portion 26 is reduced. Further, by reducing the angle, wire bonding can be easily performed.
  • a plurality of semiconductor chips having different minimum widths of the transistor unit 70 or the diode unit 80 may be arranged in the main circuit unit 50.
  • the semiconductor chip 40-1, the semiconductor chip 40-2, and the semiconductor chip 40-3 have the configuration of the semiconductor chip 140 of FIG. 8, and the semiconductor chip 40-4, the semiconductor chip 40-5, and the semiconductor.
  • Chips 40-6 may have the configuration of the semiconductor chip 40 of FIG.
  • the angle formed by the longitudinal direction 107 and the second direction of the bonding portion 26 may change based on the minimum width of the transistor portion 70 or the minimum width of the diode portion 80.
  • the angles formed by the longitudinal direction 107 and the second direction of the bonding portion 26 in the semiconductor chip 40-1, the semiconductor chip 40-2, and the semiconductor chip 40-3 are the semiconductor chip 40-4, the semiconductor chip 40-5, and the semiconductor. It may be smaller than the angle formed by the longitudinal direction 107 and the second direction of the bonding portion 26 in the chip 40-6. Since the angle formed by the longitudinal direction 107 and the second direction of the bonding portion 26 is changed based on the width of the transistor portion 70 or the diode portion 80, the direction of the wire 27 is prevented from being restricted, and the semiconductor module 100 It is possible to prevent a decrease in reliability.
  • FIG. 9 is a diagram illustrating a main part of the bonding portion 26 in a top view.
  • the wire 27 has a bonding portion 26, a tip portion 31 and a neck portion 32.
  • the stretching direction of the wire 27 is the direction 110.
  • the tip portion 31 is one end of the wire 27. Further, the neck portion 32 is connected to the bonding portion 26 on the side opposite to the tip portion 31. The bonding portion 26 is electrically connected to the circuit electrode 24 via a wire extending from the neck portion 32.
  • the longitudinal direction 107 of the bonding portion 26 is the same direction as the direction 109 which is the direction connecting the tip portion 31 and the neck portion 32. That is, the angle formed by the longitudinal direction 107 and the direction 109 of the bonding portion 26 may be within 5 degrees in the top view.
  • FIG. 10 is a diagram illustrating a main part of the bonding portion 26 in a side view.
  • the bonding portion 26 is connected to the main electrode 60.
  • the connection between the wire 27 and the main electrode 60 is performed by ultrasonic bonding as an example.
  • the upper surface of the bonding portion 26, which is in the stretching direction of the wire 27, is pressed against the main electrode 60 by a bonding tool, and ultrasonic waves are applied to bond the wires. Therefore, the longitudinal direction 107 of the bonding portion 26 in the top view is the same as the direction 110 which is the stretching direction of the wire 27 in the top view. That is, the angle between the longitudinal direction 107 and the direction 110 of the bonding portion 26 may be within 5 degrees in the top view.
  • the upper surface of the bonding portion 26 corresponding to the stretching direction of the wire 27 is pressed against the main electrode 60 by the bonding tool, the upper surface of the wire 27 is bitten into the groove at the tip of the bonding tool to move the bonding portion 26 in a predetermined direction. Can be rotated. By doing so, the longitudinal direction 107 of the bonding portion 26 can be shifted by a predetermined angle with respect to the direction 110 which is the stretching direction. In this case, the angle between the longitudinal direction 107 and the direction 110 of the bonding portion 26 may be within 30 degrees in the top view.
  • FIGS. 11, 12, and 13 are views showing an example of the shape of the bonding portion 26 in a top view.
  • the shape of the bonding portion 26 in the top view is not limited to the rectangular shape shown in FIG.
  • the shape of the bonding portion 26 in the top view may be a rectangular shape having rounded corners (FIG. 11).
  • the shape of the bonding portion 26 in the top view may be an oval shape (FIG. 12).
  • the shape of the bonding portion 26 in the top view may be an elliptical shape (FIG. 13).
  • FIG. 14 is a diagram showing an example of the arrangement of the bonding portion 26 and the gate bonding portion 28 in the semiconductor chip 240 according to the comparative example.
  • the longitudinal direction 107 of the bonding portion 26 of the wire 27 is parallel to the Y-axis direction.
  • the bonding portion 26 may be arranged only in the transistor portion 70. If it is arranged only in the transistor portion 70, the temperature of the bonding portion 26 rises when the transistor portion 70 operates, and the reliability of the semiconductor module 100 decreases.

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Abstract

主回路部と、複数の回路電極と、複数の主端子と、複数のワイヤーとを備え、それぞれの半導体チップにおいて、トランジスタ部およびダイオード部が第２方向に長手を有し、それぞれの半導体チップは、ゲート側端辺を含む複数の端辺を有し、それぞれのゲート側端辺は、上面視において同一側を向いて配置され、複数の主端子は、上面視において主回路部を挟まないように、主回路部に対して同一側に配置され、複数のワイヤーのそれぞれは、ボンディング部を有し、ボンディング部の長手方向は、第２方向に対して角度を有する半導体モジュールを提供する。

Description

半導体モジュール
　本発明は、半導体モジュールに関する。
　従来から、半導体チップの主電極と回路電極とをワイヤーで接続した半導体モジュールが知られている（例えば、特許文献１参照）。
　特許文献１　特開２００３－１８８３７８号公報
解決しようとする課題
　半導体モジュールにおいて、信頼性を向上することが好ましい。
一般的開示
　上記課題を解決するために、本発明の一つの態様においては、半導体モジュールを提供する。半導体モジュールは、主回路部を備えてよい。主回路部は、半導体チップが第１方向に沿って複数並んで配置されてよい。半導体チップは、トランジスタ部とダイオード部を含み、ゲート電極パッドおよび主電極が上面に設けられてよい。半導体モジュールは、複数の回路電極を備えてよい。複数の回路電極は、複数の半導体チップの主電極と接続されてよい。半導体モジュールは、複数の主端子を備えてよい。複数の主端子は、複数の回路電極と接続されてよい。半導体モジュールは、複数のワイヤーを備えてよい。複数のワイヤーは、複数の主電極と複数の回路電極とを接続してよい。それぞれの半導体チップにおいて、トランジスタ部およびダイオード部が第２方向に長手を有してよい。それぞれの半導体チップにおいて、第２方向と垂直な第３方向に沿ってトランジスタ部およびダイオード部が交互に配置されてよい。それぞれの半導体チップは、上面視においてゲート電極パッドとの距離が最も近いゲート側端辺を含む複数の端辺を有してよい。それぞれのゲート側端辺は、上面視において同一側を向いて配置されてよい。複数の主端子は、上面視において主回路部を挟まないように、主回路部に対して同一側に配置されてよい。複数のワイヤーのそれぞれは、前主電極と接続するボンディング部を有してよい。それぞれのボンディング部は、上面視において長手方向を有してよい。ボンディング部の長手方向は、第２方向に対して角度を有していてよい。
　なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の一つの実施形態に係る半導体モジュール１００の一例を示す図である。 半導体チップ４０におけるボンディング部２６およびゲートボンディング部２８の配置の一例を示す図である。 半導体チップ４０におけるボンディング部２６およびゲートボンディング部２８の配置の他の例を示す図である。 半導体チップ４０におけるボンディング部２６およびゲートボンディング部２８の配置の他の例を示す図である。 半導体チップ４０におけるボンディング部２６およびゲートボンディング部２８の配置の他の例を示す図である。 半導体チップ４０におけるボンディング部２６およびゲートボンディング部２８の配置の他の例を示す図である。 半導体チップ４０におけるボンディング部２６およびゲートボンディング部２８の配置の他の例を示す図である。 半導体チップ１４０におけるボンディング部２６およびゲートボンディング部２８の配置の一例を示す図である。 上面視におけるボンディング部２６の要部を説明する図である。 側面視におけるボンディング部２６の要部を説明する図である。 上面視におけるボンディング部２６の形状の一例を示す図である。 上面視におけるボンディング部２６の形状の一例を示す図である。 上面視におけるボンディング部２６の形状の一例を示す図である。 比較例に係る半導体チップ２４０におけるボンディング部２６およびゲートボンディング部２８の配置の一例を示す図である。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。なお、本明細書及び図面において、実質的に同一の機能、構成を有する要素については、同一の符号を付することにより重複説明を省略し、又、本発明に直接関係のない要素は図示を省略する。また、１つの図面において、同一の機能、構成を有する要素については、代表して符合を付し、その他については符合を省略する場合がある。
　本明細書においては半導体チップの深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体モジュールの実装時における方向に限定されない。
　本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および－Ｚ軸に平行な方向を意味する。本明細書では、半導体チップの上面および下面に平行な直交軸をＸ軸およびＹ軸とする。また、半導体チップの上面および下面と垂直な軸をＺ軸とする。本明細書では、Ｚ軸の方向を深さ方向と称する場合がある。また、本明細書では、Ｘ軸およびＹ軸を含めて、半導体チップの上面および下面に平行な方向を、水平方向と称する場合がある。
　本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。また、角度の違いが５度以内の場合は、角度が同一であるとする。
　図１は、本発明の一つの実施形態に係る半導体モジュール１００の一例を示す図である。半導体モジュール１００は、インバータまたはコンバータ等の電力変換装置として機能してよい。半導体モジュール１００は、樹脂ケース１０、主回路絶縁基板２０、複数の主端子回路部２２、複数の回路電極２４、複数のワイヤー２７、制御回路部３０、主回路部５０、複数の主端子８６、複数の制御端子８８を備える。主回路部５０は、図１中の点線で示した領域である。本明細書では、主回路絶縁基板２０が設けられる面における直交軸をＸ軸およびＹ軸とし、ＸＹ面と垂直な軸をＺ軸とする。図１においては、ＸＹ面における各部材の配置例を示している。
　本例の半導体モジュール１００において、主回路絶縁基板２０上には、複数の回路電極２４および主回路部５０が配置される。図１の例では、主回路絶縁基板２０の上面には、回路電極２４－１、回路電極２４－２、回路電極２４－３および回路電極２４－４が配置される。回路電極２４は、銅板またはアルミ板、あるいはこれらの材料にめっきを施した板を、酸化アルミニウムセラミックス、窒化ケイ素セラミックスや窒化アルミニウムセラミックス等の主回路絶縁基板２０に直接接合あるいはろう材層を介して接合することで、構成されてよい。主回路絶縁基板２０は、前記セラミックスに、酸化ジルコニウムや酸化イットリウム等が添加されていてもよい。また、回路電極２４は、銅あるいはアルミニウムの少なくともいずれか一方を含む合金であってもよい。なお、主回路絶縁基板２０と回路電極２４は、銅板やアルミ板等の導電部材に、絶縁シートを貼り合わせたものであってもよい。すなわち、主回路絶縁基板２０と回路電極２４は、導電部材と絶縁部材とが一体となった板状部材であってよい。
　主回路部５０において、複数の半導体チップ４０が第１方向に沿って並んで配置される。本例において、第１方向とは、Ｘ軸方向である。図１において、半導体チップ４０－１、半導体チップ４０－２、半導体チップ４０－３、半導体チップ４０－４、半導体チップ４０－５および半導体チップ４０－６がＸ軸方向に沿って並んで配置される。半導体チップ４０は、回路電極２４の上面に配置される。本例において、半導体チップ４０－１、半導体チップ４０－２および半導体チップ４０－３は、回路電極２４－１の上面に配置される。また、半導体チップ４０－４は、回路電極２４－２の上面に配置される。半導体チップ４０－５は、回路電極２４－３の上面に配置される。半導体チップ４０－６は、回路電極２４－４の上面に配置される。半導体チップ４０が回路電極２４の上面に配置される場合、半導体チップ４０の裏面電極（不図示）が回路電極２４の上面と接続してよい。半導体チップ４０の裏面電極は、一例として、コレクタ電極である。本例において、半導体チップ４０は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、ＦＷＤ（Ｆｒｅｅ　Ｗｈｅｅｌ　Ｄｉｏｄｅ）等のダイオードを組み合わせたＲＣ（Ｒｅｖｅｒｓｅ　Ｃｏｎｄｕｃｔｉｎｇ）－ＩＧＢＴである。
　制御回路部３０は、ゲートワイヤー２９（図２参照）を介して半導体チップ４０のゲート電極パッド１１６（図２参照）と接続する。制御回路部３０は、半導体チップ４０のゲート電極パッド１１６に印加する電圧を制御することにより、半導体チップ４０を制御する。制御回路部３０は、制御端子８８を介して外部電極と接続する。なお、図１において、制御回路部３０の回路構成を省略している。
　複数の主端子回路部２２は、回路電極２４およびワイヤー２７を介して複数の半導体チップ４０の主電極６０（図２参照）または裏面電極と接続する。複数の主端子８６は、複数の回路電極２４と接続してよい。複数の回路電極２４は、複数の半導体チップ４０の主電極６０と接続してよい。複数の主端子８６は、複数の半導体チップ４０の主電極６０または裏面電極と接続してよい。主端子回路部２２は、主端子８６を介して外部電極と接続してよい。主端子回路部２２が半導体チップ４０の主電極６０または裏面電極と接続することにより、半導体モジュール１００において主端子８６に流れる電流を制御することができる。
　また、複数の主端子８６は、上面視において主回路部５０を挟まないように、主回路部５０に対して同一側に配置されてよい。複数の制御端子８８は、上面視において主回路部５０を挟まないように、主回路部５０に対して同一側に配置されてよい。本例において、複数の主端子８６が樹脂ケース１０の端辺１０１に沿って設けられ、複数の制御端子８８が樹脂ケース１０の端辺１０２に沿って設けられる。主回路部５０に対して上面視において複数の主端子８６が配置される側を、主端子側とする。また、主回路部５０に対して上面視において複数の制御端子８８が配置される側を、制御端子側とする。
　ワイヤー２７は、半導体チップ４０の主電極６０と回路電極２４を接続する。本例において、複数のワイヤー２７は、複数の半導体チップ４０の主電極６０と複数の回路電極２４を接続する。また、ワイヤー２７は、回路電極２４と主端子回路部２２を接続する。本例において、複数のワイヤー２７は、主電極６０から、主端子側に延伸する。ゲートワイヤー２９は、半導体チップ４０のゲート電極パッド１１６と制御回路部３０を接続する。本例において、ゲートワイヤー２９は、主電極６０から、制御端子側に延伸する。つまり、ゲートワイヤー２９は、主電極６０から、主端子側と逆側に延伸する。なお、図１において、ゲートワイヤー２９のうち、ゲート電極パッド１１６に接触するゲートボンディング部２８のみ記載している。ワイヤー２７およびゲートワイヤー２９は、一例として、アルミニウムワイヤである。
　樹脂ケース１０は、主回路絶縁基板２０、主端子回路部２２および制御回路部３０を収容する空間９４を囲むように設けられる。半導体チップ４０は、樹脂ケース１０や樹脂ケース１０に充填される封止樹脂（不図示）といった樹脂パッケージにより保護される。
　複数の主端子８６が、樹脂ケース１０から突出して設けられてよい。複数の制御端子８８が、樹脂ケース１０から突出して設けられてよい。また、樹脂ケース１０には、冷却部等を固定するねじ等の締結部材が挿入される貫通孔８４が設けられてよい。
　本例において、樹脂ケース１０は、射出成形により形成可能な熱硬化型樹脂、または、ＵＶ成形により形成可能な紫外線硬化型樹脂、等の樹脂により成形される。当該樹脂は、例えばポリフェニレンサルファイド（ＰＰＳ）樹脂、ポリブチレンテレフタレート（ＰＢＴ）樹脂、ポリアミド（ＰＡ）樹脂、アクリロニトリルブタジエンスチレン（ＡＢＳ）樹脂およびアクリル樹脂等から選択される１又は複数の高分子材料を含んでよい。
　図２は、半導体チップ４０におけるボンディング部２６およびゲートボンディング部２８の配置の一例を示す図である。図２において、ワイヤー２７のうち半導体チップ４０に接触する部分をボンディング部２６として示している。また、図２において、ゲートワイヤー２９のうち半導体チップ４０に接触する部分をゲートボンディング部２８として示している。半導体チップ４０－１、半導体チップ４０－２、半導体チップ４０－３、半導体チップ４０－４、半導体チップ４０－５および半導体チップ４０－６の内少なくとも１つが、図２の半導体チップ４０の構成を有してよい。半導体チップ４０－１、半導体チップ４０－２、半導体チップ４０－３、半導体チップ４０－４、半導体チップ４０－５および半導体チップ４０－６のいずれもが、図２の半導体チップ４０の構成を有してよい。
　図２において、半導体チップ４０は、ゲートランナー４８、主電極６０、パッド領域９０およびエッジ終端構造部９２を有する。つまり、半導体チップ４０において、ゲートランナー４８、主電極６０、パッド領域９０およびエッジ終端構造部９２が上面に設けられている。図２において、主電極６０は、ゲートランナー４８で囲まれた領域のうちパッド領域９０ではない領域である。主電極６０は、一例としてエミッタ電極である。また、主電極６０は、第１部分６１と２つの第２部分６２を有する。第１部分６１は、上面視においてパッド領域９０と対向する。本例において、Ｙ軸方向においてパッド領域９０と向かい合っている主電極６０の部分を第１部分６１とする。２つの第２部分６２は、上面視においてパッド領域９０と対向せず、上面視において第１部分６１を挟む。図２において、第１部分６１と第２部分６２の境界を点線で示している。
　半導体チップ４０は、トランジスタ部７０とダイオード部８０を含む。トランジスタ部７０とダイオード部８０は、主電極６０が設けられる領域に設けられている。トランジスタ部７０およびダイオード部８０は、第２方向に長手を有する。本例において、第２方向とは、Ｙ軸方向である。トランジスタ部７０とダイオード部８０は、第２方向と垂直な第３方向に沿って交互に配置されてよい。本例において、第３方向とは、Ｘ軸方向である。第３方向は、第１方向と同一の方向であってよい。第３方向は、第１方向と同一の方向でなくてもよい。図２において、トランジスタ部７０は、ダイオード部８０より多く設けられる。図２において、トランジスタ部７０は、５本、ダイオード部８０は４本設けられる。図２において、主電極６０が設けられる領域のＸ軸方向の端部おいて、トランジスタ部７０が設けられる。
　また、トランジスタ部７０の最小の幅をＬ１とし、ダイオード部８０の最小の幅をＬ２とする。図２において、５本のトランジスタ部７０の内、中央に設けられるトランジスタ部７０以外のトランジスタ部７０の幅はＬ１である。また、４本のダイオード部８０の幅は、Ｌ２である。
　パッド領域９０は、複数の電極パッドが設けられてよい。本例では、パッド領域９０には、４つの電極パッドが設けられている。パッド領域９０には、１つのゲート電極パッド１１６が設けられてよい。ゲート電極パッド１１６以外の電極パッドは、例えば、温度測定用パッドまたは電流測定用パッドである。パッド領域９０は、Ｘ軸方向における半導体チップ４０の中央側に配置されてよい。
　半導体チップ４０は、上面視において複数の端辺を有してよい。半導体チップ４０は、上面視においてゲート電極パッド１１６との距離が最も近いゲート側端辺１０３を有してよい。ゲート側端辺１０３と逆側の端辺を、端辺１０４とする。図１において、それぞれの半導体チップ４０のゲート側端辺１０３は、上面視において同一側を向いて配置されてよい。つまり、それぞれの半導体チップ４０のゲート電極パッド１１６は、同一側に配置されてよい。図１において、ゲート電極パッド１１６は、制御回路部３０側に配置されている。また、ゲート側端辺１０３は、制御端子側を向いて配置される。つまり、ゲート側端辺１０３は、主端子側と逆側を向いて配置される。
　ゲートランナー４８は、ゲート電極パッド１１６と電気的に接続され、主電極６０およびパッド領域９０を囲む。図２において、ゲートランナー４８は、太線で記載されている。ゲートランナー４８は、トランジスタ部７０のゲートトレンチ内に設けられたポリシリコン等の導電部と電気的に接続する。ゲートランナー４８は、ポリシリコン等の導電材料で形成される。
　半導体チップ４０は、主電極６０、パッド領域９０およびゲートランナー４８を囲んでエッジ終端構造部９２を有してよい。エッジ終端構造部は、半導体チップ４０の上面側の電界集中を緩和する。エッジ終端構造部は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
　図２において、ワイヤー２７のそれぞれは、主電極６０と接続するボンディング部２６を有する。主電極６０は、複数のボンディング部２６と接続する。本例において、ボンディング部２６が４つ配置されている。ボンディング部２６は、長手を有してよい。図２において、ボンディング部２６の長手方向１０７をボンディング部２６上に矢印で記載している。ボンディング部２６は、ワイヤ・ボンディングによって配置される。ボンディング部２６は、ゲート側端辺１０３とは逆側の端辺１０４側に配置されてよい。ボンディング部２６を端辺１０４側に配置することにより、ゲートワイヤー２９と干渉することを防ぐことができる。
　トランジスタ部７０が動作する際に、トランジスタ部７０が発熱する。したがって、ボンディング部２６において、温度上昇が発生する。温度上昇によって、半導体モジュール１００の信頼性が低下する。したがって、温度上昇を抑えるため、ボンディング部２６は、トランジスタ部７０とダイオード部８０の両方に配置することが好ましい。
　ボンディング部２６をトランジスタ部７０とダイオード部８０の両方に配置するために、トランジスタ部７０の幅およびダイオード部８０の幅を小さくすることが考えられる。トランジスタ部７０の幅およびダイオード部８０の幅を小さくすると、半導体チップ４０の特性が変化してしまう場合がある。また、ボンディング部２６の幅を大きくすることが考えられるが、半導体モジュール１００が大型化してしまう。また、トランジスタ部７０およびダイオード部８０の長手方向に対して垂直にボンディング部２６の長手を配置することも考えられるが、ワイヤー２７の方向が制限されてしまう。
　本例において、ボンディング部２６の長手方向１０７は、第２方向に対して角度を有している。つまり、ボンディング部２６の長手方向１０７は、Ｙ軸方向に対して角度を有している。ボンディング部２６の長手方向１０７とＹ軸方向との成す角度は、０度ではなくてよい。つまり、ボンディング部２６の長手方向１０７とＹ軸方向は、平行でなくてよい。ボンディング部２６の長手方向１０７とＹ軸方向との成す角度は、９０度でなくてよい。つまり、ボンディング部２６の長手方向１０７とＹ軸方向は、垂直でなくてよい。ボンディング部２６の長手方向１０７とＹ軸方向との成す角度は、１０度以上であってよい。ボンディング部２６の長手方向１０７とＹ軸方向との成す角度は、２０度以上であってよい。ボンディング部２６の長手方向１０７とＹ軸方向との成す角度は、８０度以下であってよい。ボンディング部２６の長手方向１０７とＹ軸方向との成す角度は、７０度以下であってよい。
　ボンディング部２６の長手方向１０７は、第２方向に対して角度を有しているため、ボンディング部２６をトランジスタ部７０とダイオード部８０の両方に配置することが容易になる。つまり、ボンディング部２６は、上面視においてトランジスタ部７０の少なくとも一部およびダイオード部８０の少なくとも一部と重なっていてよい。したがって、ボンディング部２６における温度上昇を抑え、半導体モジュール１００の信頼性の低下を防ぐことができる。また、トランジスタ部７０の幅、ダイオード部８０またはボンディング部２６の幅を変化させずに、半導体モジュール１００の信頼性の低下を防ぐことができる。ワイヤー２７の方向が制限されず、半導体モジュール１００の信頼性の低下を防ぐことができる。
　図１の半導体チップ４０のそれぞれにおいて、ボンディング部２６の長手方向１０７とＹ軸方向との成す角度が同一であってよい。例えば、半導体チップ４０－１に配置される４つのボンディング部２６において、ボンディング部２６の長手方向１０７とＹ軸方向との成す角度が同一である。このような構成にすることにより、半導体チップ４０内で複数のボンディング部２６を同一のボンディング設定で配置することができ、短時間で複数のボンディング部２６を配置することができる。またこの場合、図１における各半導体チップ４０間において、ボンディング部２６の長手方向１０７とＹ軸方向との成す角度は、異なっていてもよく、同一であってもよい。
　ボンディング部２６の少なくとも一部の第３方向における位置が、半導体チップ４０において隣り合う別のボンディング部２６の少なくとも一部の第３方向における位置と同一であってよい。つまり、ボンディング部２６の少なくとも一部と隣り合う別のボンディング部２６の少なくとも一部は、第３方向において重なっていてよい。本例において、ボンディング部２６の長手方向１０７におけるゲート側端辺１０３側の端部の角１０５の第３方向における位置が、半導体チップ４０において隣り合う別のボンディング部２６の長手方向１０７における端辺１０４側の端部の角１０６の第３方向における位置と同一である。このような構成にすることにより、ボンディング部２６が設けられないトランジスタ部７０またはダイオード部８０を少なくすることができ、電流の集中を防ぎ、半導体モジュール１００の信頼性の低下を防ぐことができる。
　図２において、ゲートワイヤー２９は、ゲート電極パッド１１６と接続するゲートボンディング部２８を有する。ゲート電極パッド１１６は、ゲートボンディング部２８と接続する。本例において、ゲートボンディング部２８が１つ配置されている。ゲートボンディング部２８は、ワイヤ・ボンディングによって配置される。ゲートボンディング部２８は、長手を有してよい。図２において、ゲートボンディング部２８のゲート長手方向１０８をゲートボンディング部２８上に矢印で記載している。
　本例において、ゲートボンディング部２８のゲート長手方向１０８は、ボンディング部２６の長手方向１０７に対し角度を有している。図２において、ゲートボンディング部２８のゲート長手方向１０８とは、Ｙ軸方向である。つまり、ゲートボンディング部２８のゲート長手方向１０８は、第２方向と平行であってよい。このような構成にすることにより、ゲートワイヤー２９を容易に配置することができる。
　図３は、半導体チップ４０におけるボンディング部２６およびゲートボンディング部２８の配置の他の例を示す図である。図３の半導体チップ４０は、ボンディング部２６の配置が図２の半導体チップ４０と異なる。図３のそれ以外の構成は、図２と同一であってよい。図３において、ボンディング部２６がトランジスタ部７０と重なる領域を領域Ａ、ボンディング部２６がダイオード部８０と重なる領域を領域Ｂとする。図３では、領域Ａと領域Ｂを異なる方向のハッチングで示している。
　領域Ａの面積と領域Ｂの面積の比率は、複数のボンディング部２６の間で同じであることが好ましい。領域Ａの面積と領域Ｂの面積の比率が同じであるとは、ボンディング部２６の面積の±１０％のばらつきがあっても同じとしてよい。本例では、４つのボンディング部２６間で、領域Ａの面積と領域Ｂの面積の比率がすべて同じである。ボンディング部２６がトランジスタ部７０と重なる領域の面積とボンディング部２６がダイオード部８０と重なる領域の面積の比率を、複数のボンディング部２６の間で同じにすることにより、ボンディング部２６のそれぞれに接続するワイヤー２７に同等の電流が流れやすくなり、過度なワイヤー２７の発熱を抑えることができる。
　第１部分６１には、トランジスタ部７０が形成されてよい。また、主電極６０の中央のトランジスタ部７０をトランジスタ部７０－１とする。トランジスタ部７０－１には、ボンディング部２６が形成されなくてよい。トランジスタ部７０－１とは、本例では、第１部分６１の中央のトランジスタ部７０でもある。トランジスタ部７０－１があることで、ゲート電極パッド１１６からのゲート電流が速やかにトランジスタ部７０－１に流れ、周囲のトランジスタ部７０も含めて素早いスイッチングが可能になる。また、トランジスタ部７０－１に直接ワイヤー２７が接続されていないことで、半導体チップ４０の中央側の過度な電流集中を防ぐことができる。一方で、トランジスタ部７０－１以外のトランジスタ部７０には、ボンディング部２６が形成されるのが好ましい。また、全てのダイオード部８０にも、ボンディング部２６が形成されるのが好ましい。
　上面視における第１部分６１に配置されるボンディング部２６の密度は、上面視における第２部分６２に配置されるボンディング部の密度より小さくてよい。つまり、半導体チップ４０の中央側に配置されるボンディング部２６の密度は、半導体チップ４０の外側に配置されるボンディング部２６の密度より小さくてよい。半導体チップ４０の中央側は、半導体チップ４０の外側に比べ、電流が集中しやすく、温度が上昇しやすい。したがって、温度上昇しやすい半導体チップ４０の中央側を避けてボンディング部２６を配置することにより、半導体モジュール１００の信頼性の低下をさらに防ぐことができる。
　図４は、半導体チップ４０におけるボンディング部２６およびゲートボンディング部２８の配置の他の例を示す図である。図４の半導体チップ４０は、ボンディング部２６の配置が図２の半導体チップ４０と異なる。図４のそれ以外の構成は、図２と同一であってよい。
　本例において、ボンディング部２６が、半導体チップ４０の第３方向における中心を通る中心線Ｌを基準として線対称に配置される。このような構成にすることにより、ワイヤー２７の方向を変えることができ、半導体モジュール１００を小型化することができる。
　図５は、半導体チップ４０におけるボンディング部２６およびゲートボンディング部２８の配置の他の例を示す図である。図５の半導体チップ４０は、ボンディング部２６の配置が図２の半導体チップ４０と異なる。図５のそれ以外の構成は、図２と同一であってよい。
　本例において、図２と比べボンディング部２６が隣り合う別のボンディング部２６と重なる領域が大きい。つまり、ボンディング部２６の長手方向１０７におけるゲート側端辺１０３側の端部の角１０５の第３方向における位置が、半導体チップ４０において隣り合う別のボンディング部２６の長手方向１０７における端辺１０４側の端部の角１０６の第３方向における位置と異なってよい。このような構成でも、半導体モジュール１００の信頼性の低下を防ぐことができる。
　図６は、半導体チップ４０におけるボンディング部２６およびゲートボンディング部２８の配置の他の例を示す図である。図６の半導体チップ４０は、ボンディング部２６の配置が図２の半導体チップ４０と異なる。図６のそれ以外の構成は、図２と同一であってよい。
　本例において、少なくともと１つのボンディング部２６において、上面視において当該ボンディング部２６がトランジスタ部７０と重なる面積は、上面視において当該ボンディング部２６がダイオード部８０と重なる面積より大きい。図６において、４つのボンディング部２６において、上面視においてボンディング部２６がトランジスタ部７０と重なる面積は、上面視においてボンディング部２６がダイオード部８０と重なる面積より大きい。好ましくは、ボンディング部２６がトランジスタ部７０と重なる面積は、ボンディング部２６の５０％より大きく、８０％以下である。半導体モジュール１００がインバータとして動作する場合、ダイオード部８０に比べトランジスタ部７０に多くの電流が流れやすい。したがって、ボンディング部２６がトランジスタ部７０と重なる面積を大きくすることにより、ボンディング部２６の温度上昇を抑え、半導体モジュール１００の信頼性の低下を防ぐことができる。
　図７は、半導体チップ４０におけるボンディング部２６およびゲートボンディング部２８の配置の他の例を示す図である。図７の半導体チップ４０は、ボンディング部２６の配置が図２の半導体チップ４０と異なる。図７のそれ以外の構成は、図２と同一であってよい。
　本例において、少なくともと１つのボンディング部２６において、上面視において当該ボンディング部２６がダイオード部８０と重なる面積は、上面視において当該ボンディング部２６がトランジスタ部７０と重なる面積より大きい。図７において、４つのボンディング部２６において、上面視においてボンディング部２６がダイオード部８０と重なる面積は、上面視においてボンディング部２６がトランジスタ部７０と重なる面積より大きい。好ましくは、ボンディング部２６がダイオード部８０と重なる面積は、ボンディング部２６の５０％より大きく、８０％以下である。半導体モジュール１００がコンバータとして動作する場合、トランジスタ部７０に比べダイオード部８０に多くの電流が流れやすい。したがって、ボンディング部２６がダイオード部８０と重なる面積を大きくすることにより、ボンディング部２６の温度上昇を抑え、半導体モジュール１００の信頼性の低下を防ぐことができる。
　図８は、半導体チップ１４０におけるボンディング部２６およびゲートボンディング部２８の配置の一例を示す図である。図８の半導体チップ１４０は、トランジスタ部７０、ダイオード部８０およびボンディング部２６の配置が図２の半導体チップ４０と異なる。図８のそれ以外の構成は、図２と同一であってよい。
　図８の半導体チップ１４０において、トランジスタ部７０は７本、ダイオード部８０は６本設けられる。Ｘ軸方向におけるトランジスタ部７０の最小の幅をＬ３とし、ダイオード部８０の最小の幅をＬ４とする。トランジスタ部７０の幅およびダイオード部８０の幅は、Ｙ軸上においてボンディング部２６が配置される位置で測定してよい。図８の半導体チップ１４０において、７本のトランジスタ部７０の内、中央に設けられるトランジスタ部７０以外のトランジスタ部７０の幅はＬ３である。また、６本のダイオード部８０の幅は、Ｌ４である。Ｌ３はＬ１より小さくてよい。Ｌ４はＬ２より小さくてよい。
　図８の半導体チップ１４０におけるボンディング部２６の長手方向１０７と第２方向との成す角度は、図２の半導体チップ４０におけるボンディング部２６の長手方向１０７と第２方向との成す角度より小さくてよい。図８の半導体チップ１４０において、中央に設けられるトランジスタ部７０以外のトランジスタ部７０の幅はＬ３であり、ダイオード部８０の幅はＬ４である。したがって、ボンディング部２６の長手方向１０７と第２方向との成す角度を小さくしても、ボンディング部２６を、トランジスタ部７０とダイオード部８０の両方に配置することができる。また、角度を小さくすることにより、容易にワイヤ・ボンディングを実施することができる。
　主回路部５０には、トランジスタ部７０の最小の幅またはダイオード部８０の最小の幅が異なる複数の半導体チップが配置されてよい。例えば、図１において、半導体チップ４０－１、半導体チップ４０－２および半導体チップ４０－３は、図８の半導体チップ１４０の構成を有し、半導体チップ４０－４、半導体チップ４０－５および半導体チップ４０－６は、図２の半導体チップ４０の構成を有してよい。この場合、トランジスタ部７０の最小の幅またはダイオード部８０の最小の幅に基づいて、ボンディング部２６の長手方向１０７と第２方向との成す角度が変化してよい。つまり、半導体チップ４０－１、半導体チップ４０－２および半導体チップ４０－３におけるボンディング部２６の長手方向１０７と第２方向との成す角度は、半導体チップ４０－４、半導体チップ４０－５および半導体チップ４０－６におけるボンディング部２６の長手方向１０７と第２方向との成す角度より小さくてよい。トランジスタ部７０またはダイオード部８０の幅に基づいて、ボンディング部２６の長手方向１０７と第２方向との成す角度を変化させるため、ワイヤー２７の方向が制限されるのを防ぎつつ、半導体モジュール１００の信頼性の低下を防ぐことができる。
　図９は、上面視におけるボンディング部２６の要部を説明する図である。図９において、ワイヤー２７は、ボンディング部２６、先端部３１およびネック部３２を有する。ワイヤー２７の延伸方向を方向１１０とする。
　先端部３１は、ワイヤー２７の一方の端部である。また、ネック部３２は、先端部３１とは反対側においてボンディング部２６と接続する。ボンディング部２６は、ネック部３２から延伸するワイヤーを介して回路電極２４と電気的に接続される。
　ボンディング部２６の長手方向１０７は、先端部３１とネック部３２とを繋ぐ方向である方向１０９と同一方向である。つまり、上面視においてボンディング部２６の長手方向１０７と方向１０９の成す角度が５度以内であってよい。
　図１０は、側面視におけるボンディング部２６の要部を説明する図である。図１０において、ボンディング部２６は、主電極６０と接続している。
　ワイヤー２７と主電極６０との接続は、一例として、超音波接合で行われる。具体的には、ボンディングツールでワイヤー２７の延伸方向にあたるボンディング部２６の上面を主電極６０に押さえ付けて、超音波を印加することで、接合する。そのため、上面視におけるボンディング部２６の長手方向１０７は、上面視におけるワイヤー２７の延伸方向である方向１１０と同一になる。つまり、上面視においてボンディング部２６の長手方向１０７と方向１１０の成す角度が５度以内であってよい。また、ボンディングツールでワイヤー２７の延伸方向にあたるボンディング部２６の上面を主電極６０に押さえ付ける際に、ボンディングツール先端の溝にワイヤー２７の上面を噛み込ませて、ボンディング部２６を所定の方向に回転させることができる。そうすることで、延伸方向である方向１１０に対してボンディング部２６の長手方向１０７を、所定の角度ずらすことができる。この場合、上面視においてボンディング部２６の長手方向１０７と方向１１０の成す角度が３０度以内であってよい。
　図１１、図１２、図１３は、上面視におけるボンディング部２６の形状の一例を示す図である。上面視におけるボンディング部２６の形状は、図２等の矩形形状に限られなくてよい。上面視におけるボンディング部２６の形状は、角部に丸みを有する矩形形状であってよい（図１１）。上面視におけるボンディング部２６の形状は、長丸形状であってよい（図１２）。上面視におけるボンディング部２６の形状は、楕円形状であってよい（図１３）。
　図１４は、比較例に係る半導体チップ２４０におけるボンディング部２６およびゲートボンディング部２８の配置の一例を示す図である。図１４の半導体チップ２４０において、ワイヤー２７のボンディング部２６の長手方向１０７は、Ｙ軸方向に対して、平行である。この場合、図１４のように、ボンディング部２６がトランジスタ部７０のみに配置される場合がある。トランジスタ部７０のみに配置されると、トランジスタ部７０が動作した際に、ボンディング部２６が温度上昇し、半導体モジュール１００の信頼性が低下する。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
１０・・樹脂ケース、２０・・主回路絶縁基板、２２・・主端子回路部、２４・・回路電極、２６・・ボンディング部、２７・・ワイヤー、２８・・ゲートボンディング部、２９・・ゲートワイヤー、３０・・制御回路部、３１・・先端部、３２・・ネック部、４０・・半導体チップ、４８・・ゲートランナー、５０・・主回路部、６０・・主電極、６１・・第１部分、６２・・第２部分、７０・・トランジスタ部、８０・・ダイオード部、８４・・貫通孔、８６・・主端子、８８・・制御端子、９０・・パッド領域、９２・・エッジ終端構造部、９４・・空間、１００・・半導体モジュール、１０１・・端辺、１０２・・端辺、１０３・・ゲート側端辺、１０４・・端辺、１０５・・角、１０６・・角、１０７・・長手方向、１０８・・ゲート長手方向、１０９・・方向、１１０・・方向、１１６・・ゲート電極パッド、１４０・・半導体チップ、２４０・・半導体チップ

Claims (16)

  1. 　トランジスタ部とダイオード部を含み、ゲート電極パッドおよび主電極が上面に設けられた半導体チップが、第１方向に沿って複数並んで配置された主回路部と、
    　複数の前記半導体チップの前記主電極と接続される複数の回路電極と、
    　前記複数の回路電極と接続される複数の主端子と、
    　複数の前記主電極と前記複数の回路電極とを接続する複数のワイヤーと
    　を備え、
    　それぞれの前記半導体チップにおいて、前記トランジスタ部および前記ダイオード部が第２方向に長手を有し、且つ、前記第２方向と垂直な第３方向に沿って前記トランジスタ部および前記ダイオード部が交互に配置され、
    　それぞれの前記半導体チップは、上面視において前記ゲート電極パッドとの距離が最も近いゲート側端辺を含む複数の端辺を有し、
    　それぞれの前記ゲート側端辺は、上面視において同一側を向いて配置され、
    　前記複数の主端子は、上面視において前記主回路部を挟まないように、前記主回路部に対して同一側に配置され、
    　前記複数のワイヤーのそれぞれは、前記主電極と接続するボンディング部を有し、
    　それぞれの前記ボンディング部は、上面視において長手方向を有し、
    　前記ボンディング部の前記長手方向は、前記第２方向に対して角度を有している
    　半導体モジュール。
  2. 　前記ボンディング部の前記長手方向と前記第２方向との成す角度が、１０度以上、８０度以下である
    　請求項１に記載の半導体モジュール。
  3. 　それぞれの前記半導体チップにおいて、前記ボンディング部の前記長手方向と前記第２方向との成す角度が同一である
    　請求項１または２に記載の半導体モジュール。
  4. 　前記主電極は、複数の前記ボンディング部と接続し、
    　前記ボンディング部の少なくとも一部の前記第３方向における位置が、前記半導体チップにおいて隣り合う別の前記ボンディング部の少なくとも一部の前記第３方向における位置と同一である
    　請求項１から３のいずれか一項に記載の半導体モジュール。
  5. 　前記ボンディング部の前記長手方向における前記ゲート側端辺側の端部の角の前記第３方向における位置が、前記半導体チップにおいて隣り合う別の前記ボンディング部の前記長手方向における前記ゲート側端辺とは逆側の端辺側の端部の角の前記第３方向における位置と同一である
    　請求項４に記載の半導体モジュール。
  6. 　前記主電極は、複数の前記ボンディング部と接続し、
    　前記ボンディング部は、前記半導体チップの前記第３方向における中心を通る中心線を基準として線対称に配置される
    　請求項１から５のいずれか一項に記載の半導体モジュール。
  7. 　前記ボンディング部は、上面視において前記トランジスタ部の少なくとも一部および前記ダイオード部の少なくとも一部と重なっている
    　請求項１から６のいずれか一項に記載の半導体モジュール。
  8. 　少なくとも１つの前記ボンディング部において、上面視において当該前記ボンディング部が前記トランジスタ部と重なる面積は、上面視において当該前記ボンディング部が前記ダイオード部と重なる面積より大きい
    　請求項７に記載の半導体モジュール。
  9. 　少なくとも１つの前記ボンディング部において、上面視において当該前記ボンディング部が前記ダイオード部と重なる面積は、上面視において当該前記ボンディング部が前記トランジスタ部と重なる面積より大きい
    　請求項７に記載の半導体モジュール。
  10. 　前記ゲート電極パッドが設けられるパッド領域を更に備え、
    　前記主電極は、
    　上面視において前記パッド領域と対向する第１部分と、
    　上面視において前記パッド領域と対向せず、上面視において前記第１部分を挟む２つの第２部分
    　を有し、
    　上面視における前記第１部分に配置される前記ボンディング部の密度は、上面視における前記第２部分に配置される前記ボンディング部の密度より小さい
    　請求項１から９のいずれか一項に記載の半導体モジュール。
  11. 　前記ボンディング部は、前記ゲート側端辺とは逆側の端辺側に配置される
    　請求項１から１０のいずれか一項に記載の半導体モジュール。
  12. 　前記ゲート電極パッドと接続するゲートワイヤーと
    　を備え、
    　前記ゲートワイヤーは、前記ゲート電極パッドと接続するゲートボンディング部を有し、
    　前記ゲートボンディング部は、上面視においてゲート長手方向を有し、
    　前記ゲートボンディング部の前記ゲート長手方向は、前記ボンディング部の前記長手方向に対し角度を有している
    　請求項１から１１のいずれか一項に記載の半導体モジュール。
  13. 　前記主回路部には、前記トランジスタ部の最小の幅または前記ダイオード部の最小の幅が異なる複数の前記半導体チップが配置され、
    　前記トランジスタ部の最小の幅または前記ダイオード部の最小の幅に基づいて、前記ボンディング部の前記長手方向と前記第２方向との成す角度が変化する
    　請求項１から１２のいずれか一項に記載の半導体モジュール。
  14. 　前記複数のワイヤーは、前記主電極から、前記主回路部に対して上面視において前記複数の主端子が配置される主端子側に延伸し、
    　前記ゲートワイヤーは、前記主電極から、前記主端子側と逆側に延伸する
    　請求項１２に記載の半導体モジュール。
  15. 　前記第３方向は、前記第１方向と同一の方向である
    　請求項１から１４のいずれか一項に記載の半導体モジュール。
  16. 　前記ゲート側端辺は、前記主回路部に対して上面視において前記複数の主端子が配置される主端子側と逆側を向いて配置される
    　請求項１から１５のいずれか一項に記載の半導体モジュール。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09116090A (ja) * 1995-10-20 1997-05-02 Hitachi Ltd パワー半導体モジュール
WO2018225571A1 (ja) * 2017-06-09 2018-12-13 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2019244372A1 (ja) * 2018-06-20 2019-12-26 ローム株式会社 半導体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003188378A (ja) 2001-12-14 2003-07-04 Mitsubishi Electric Corp 半導体装置
JP6070955B2 (ja) 2011-09-30 2017-02-01 ローム株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09116090A (ja) * 1995-10-20 1997-05-02 Hitachi Ltd パワー半導体モジュール
WO2018225571A1 (ja) * 2017-06-09 2018-12-13 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2019244372A1 (ja) * 2018-06-20 2019-12-26 ローム株式会社 半導体装置

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