JP6745991B2 - 半導体パワーモジュール - Google Patents

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Description

本発明は、複数の半導体素子からなる素子列が複数列配列して構成される半導体パワーモジュールに関する。
従来において、複数の半導体素子によって構成される半導体モジュールの温度を検出する温度検出装置が提案されている（例えば、特許文献１参照）。特許文献１に記載の温度検出装置は、各半導体素子に設けられたダイオードであって、互いに並列に接続された温度検出用ダイオードと、並列接続された温度検出用ダイオードが接続され、温度検出用ダイオードの並列接続状態の出力電圧に基づいて半導体モジュールの温度検出を行う温度検出回路とを備えて構成されている。
特許第３１９４３５３号公報
半導体パワーモジュールにおいては、半導体素子の熱破壊および過電流破壊を防止するために、温度センサおよび電流センサが半導体素子に実装されている。また、半導体パワーモジュールの大容量化を実現するために、シリコンカーバイドおよび窒化ガリウムといったワイドバンドギャップ半導体によって半導体素子を形成することが考えられる。
しかしながら、ワイドバンドギャップ半導体のウェハ基板の欠陥密度が大きいため、半導体素子の製造歩留りが低下し、その結果、半導体素子の素子サイズが大きくすることが困難である。したがって、半導体パワーモジュールを構成する半導体素子は、素子サイズが小さい複数の半導体素子を並列に接続した構成とすることが求められる。
ここで、特許文献１に記載の従来技術では、複数の温度検出用ダイオードの並列接続状態の出力電圧に基づいて温度検出するように構成されているので、例えば、３個の温度検出用ダイオードを並列接続した場合には温度の検出誤差が１４℃となり、温度の検出誤差が大きい。したがって、半導体パワーモジュールの許容温度に対する余裕度が過大に必要となり、その結果、半導体パワーモジュールを搭載した電力変換装置の大出力化が困難である。
また、特許文献１に記載の従来技術では、半導体モジュールを構成するすべての半導体素子に温度検出用ダイオードを実装する必要があるので、製造コストが増大する。また、これらの温度検出用ダイオードを温度検出回路に電気的に接続する必要があるので、接続配線を設けるスペースが増大し、その結果、半導体パワーモジュールを搭載した電力変換装置が大型化する。
本発明は、上記のような課題を解決するためになされたものであり、電力変換装置の大出力化および小型化の実現に寄与する半導体パワーモジュールを得ることを目的とする。
本発明における半導体パワーモジュールは、Ｘ方向に配置される複数の半導体素子からなる素子列がＸ方向に垂直のＹ方向に複数列配列して実装される第１の電極と、第１の電極に実装される各素子列に接続される第１の主配線と、第１の電極に実装される複数列の素子列の中で、第１の主配線の合成インダクタンスの影響を最も受けない半導体素子である第１の検出対象素子に実装される第１のセンサと、第１の電極上に配置される第１の制御端子と、第１の制御端子を介して第１のセンサに接続され、第１の制御端子を介して取得した第１のセンサの検出結果に基づいて、第１の検出対象素子に流れる電流を制御する制御基板と、を備えたものである。
本発明によれば、電力変換装置の大出力化および小型化の実現に寄与する半導体パワーモジュールを得ることができる。
本発明の実施の形態１における半導体パワーモジュールの斜視図である。 図１の上面図である。 図２のＩ−Ｉ線に沿った矢視断面図である。 本発明の実施の形態２における半導体パワーモジュールの上面図である。 図４のＩＩ−ＩＩ線に沿った矢視断面図である。 本発明の実施の形態３における半導体パワーモジュールの上面図である。 図６のＩＩＩ−ＩＩＩ線に沿った矢視断面図である。 本発明の実施の形態４における半導体パワーモジュールの上面図である。 図８のＩＶ−ＩＶ線に沿った矢視断面図である。 本発明の実施の形態５における半導体パワーモジュールの上面図である。 図１０のＶ−Ｖ線に沿った矢視断面図である。 本発明の実施の形態６における半導体パワーモジュールの下面図である。 図１２のＶＩ−ＶＩ線に沿った矢視断面図である。 本発明の実施の形態１〜６における半導体パワーモジュールが適用される電力変換装置の一例であるインバータを示す回路図である。
以下、本発明による半導体パワーモジュールを、好適な実施の形態にしたがって図面を用いて説明する。なお、図面の説明においては、同一部分または相当部分には同一符号を付し、重複する説明を省略する。また、本発明は、例えば、プラグインハイブリッド車、電気自動車等に搭載される電力変換装置に適用される。
はじめに、本発明が適用される電力変換装置について説明する。電力変換装置は、電力を変換するためのスイッチング回路を有するものである。電力変換装置の具体例としては、電動車両に搭載されているモータ駆動用のインバータ、電圧を高電圧から低電圧に変換する降圧コンバータおよび外部電源設備に接続して車載電池を充電する充電器といった電動パワーコンポーネントが挙げられる。
以下、電力変換装置の一例として挙げられるインバータについて、図１４を参照しながら説明する。図１４は、本発明の実施の形態１〜６における半導体パワーモジュールが適用される電力変換装置の一例であるインバータを示す回路図である。
図１４に示すインバータは、半導体パワーモジュール３０１〜３０６によって構成され、例えば、入力側に直流電源が接続され、出力側にＵ相巻線、Ｖ相巻線およびＷ相巻線を有するモータが接続される。
半導体パワーモジュール３０１〜３０６は、それぞれ、スイッチング素子Ｑ１〜Ｑ６を含んで構成される。上アーム側のスイッチング素子Ｑ１、Ｑ３およびＱ５は、直流電源の正側（Ｐ側）に接続され、下アーム側のスイッチング素子Ｑ２、Ｑ４およびＱ６は、直流電源の負側（Ｎ側）に接続される。
スイッチング素子Ｑ１およびＱ２がＵ相に対応し、スイッチング素子Ｑ３およびＱ４がＶ相に対応し、スイッチング素子Ｑ５およびＱ６がＷ相に対応する。
半導体パワーモジュール３０１〜１０６に実装されている半導体素子は、例えば、ＭＯＳ−ＦＥＴ、ＩＧＢＴ、ダイオード等の半導体素子であり、半導体素子を製造するためのウェハ基板としては、シリコンの他に、ワイドバンドギャップ半導体が使用されている。
ここで、例えば、車両の電動化が進むと、モータ駆動用のインバータの大容量化が求められる。また、インバータの大容量化を実現するために、ウェハ基板としてワイドバンドギャップ半導体を使用し、さらに、半導体素子の素子サイズが大きくすることが考えられる。しかしながら、このような場合、ウェハ基板の欠陥密度が大きいため、半導体素子の製造歩留りが低下し、結果として、インバータの製造コストが高くなる。そこで、インバータの各半導体パワーモジュールに含まれる半導体素子は、素子サイズが小さい複数の半導体素子を並列に接続した構成となっている。
実施の形態１．
次に、本実施の形態１における半導体パワーモジュールについて、図１〜図３を参照しながら説明する。図１は、本発明の実施の形態１における半導体パワーモジュールの斜視図である。図２は、図１の上面図である。図３は、図２のＩ−Ｉ線に沿った矢視断面図である。なお、図１では、冷却器９の図示を省略している。また、以下の各実施の形態で言及する主配線は、例えば、銅素材のバスバによって構成される。
実施の形態１における半導体パワーモジュールは、先の図１４に示す半導体パワーモジュール３０１〜３０６のそれぞれに対応している。つまり、図１〜図３に示す半導体パワーモジュールを６つ用意することで、図１４に示すインバータ回路を構成可能となる。
実施の形態１における半導体パワーモジュールは、制御端子１ａ、複数の半導体素子２、センサ３ａ（第１のセンサ）、主配線４（第１の主配線）、主配線５、電極６ａ（第１の電極）、絶縁基板７、放熱板８、冷却器９および制御基板（図示せず）を備える。
絶縁基板７上に配置される電極６ａは、一定ピッチでＸ方向に配置される複数の半導体素子２からなる素子列が一定ピッチでＸ方向に垂直のＹ方向に複数列配列して実装される。より具体的には、複数の半導体素子２は、電極６ａとしての例えば銅パターンにはんだ付けされている。この銅パターンは、絶縁基板７によって絶縁されている。なお、実施の形態１では、具体例として、１列が３つの半導体素子２からなる素子列が３列に配列しているものとする。
絶縁基板７は、放熱板８を介して、複数の半導体素子２を冷却する冷却器９に搭載されている。冷却器９の冷却方式としては、例えば、水冷方式および空冷方式が挙げられる。
センサ３ａは、電極６ａに実装される複数列の素子列の中で、主配線４の合成インダクタンスの影響を最も受けない半導体素子（第１の検出対象素子）に実装される。なお、実施の形態１では、センサ３ａが実装される半導体素子２を半導体素子２ａと表記し、半導体素子２ａを含む素子列を素子列Ａと表記し、素子列Ａに含まれる他の半導体素子２を半導体素子２ｂ，２ｃと表記する。
主配線４は、電極６ａに実装される各素子列に接続される。より具体的には、各素子列の半導体素子２のソースパッドには、主配線４が接合されている。半導体素子２の制御用ソースパッドおよびゲートパッドは、例えばＡｌワイヤを介して制御端子（図示せず）と接続されている。
主配線４は、電極６ａに実装される各素子列に接続され、Ｘ方向に延びる直線部４１（第１の直線部）と、直線部４１に対向し、Ｘ方向に延びる直線部４２（第２の直線部）と、直線部４１の一端と直線部４２の一端を接続する接続部４３とを有する。主配線４では、各素子列の直線部４２の他端同士が、Ｙ方向に延びる接続部４４によって接続される。接続部４４の素子列Ａ側には、Ｘ方向およびＹ方向に垂直のＺ方向に延びる端部４５が接続される。主配線５は、電極６ａに接続されており、主配線４の端部４５に対向し、Ｚ方向に延びる。
制御端子１ａは、電極６ａに実装される複数列の素子列よりも＋Ｘ方向側に電極６ａ上に配置される。より具体的には、制御端子１ａは、対向する主配線５とで素子列Ａを挟むように電極６ａの素子列Ａ側に配置され、Ｚ方向延びる。
主配線４の端部４５および主配線５の端部は、コンデンサ（ＰＮ側）、モータ（ＵＶＷ側）、半導体パワーモジュール等といった電子機器に接続されている。例えば、先の図１４を例に挙げて、主配線４の端部４５および主配線５の端部のそれぞれの接続先について説明すると以下のとおりである。
すなわち、上アーム側の半導体パワーモジュール３０１、３０３および３０５の主配線５の端部は、それぞれ、Ｐ側に接続される。上アーム側の半導体パワーモジュール３０１、３０３および３０５の主配線４の端部４５は、それぞれ、下アーム側の半導体パワーモジュール３０２、３０４および３０６の電極６ａに接続される。
上アーム側の半導体パワーモジュール３０１、３０３および３０５の主配線４の端部４５は、それぞれ、モータのＵ相、Ｖ相およびＷ相に接続される。下アーム側の半導体パワーモジュール３０２、３０４および３０６の主配線５の端部は、それぞれ、Ｎ側に接続される。
制御基板は、制御端子１ａを介してセンサ３ａに接続され、制御端子１ａを介して取得したセンサ３ａの検出結果に基づいて、センサ３ａが実装される半導体素子２ａに流れる電流を制御する。センサ３ａは、後述するとおり、例えば、温度センサまたは電流センサである。
続いて、主配線４の合成インダクタンスについて説明する。ここで、主配線４の合成インダクタンスが小さい箇所に接続される半導体素子２は、その合成インダクタンスが大きい箇所に接続される半導体素子２と比べて、時間遅れがなくソース電位が変化するので、電流が多く流れる。一般的に、配線の合成インダクタンスは、配線長さから決まる自己インダクタンスと、周囲の配線に起因した磁界の影響から決まる相互インダクタンスとの差分で決まる。
３列に配列している素子列の中で素子列Ａの半導体素子２ａは、主配線４の端部４５からの配線長さが最短となっているので、主配線４の自己インダクタンスが小さくなっている。相互インダクタンスの影響が複数の半導体素子２に対して均一とすると、自己インダクタンスが小さい、すなわち合成インダクタンスが小さい箇所に位置する半導体素子２ａに電流が多く流れる。なぜならば、主配線４の合成インダクタンスが小さい箇所に接続される半導体素子２ａは、その合成インダクタンスが大きい箇所に接続される半導体素子２ｃと比べて、時間遅れなくソース電位が変化し、ゲートとソースに任意の電圧を印加できるため、電流が多く流れるからである。
以上から分かるように、半導体素子２ａは、他の半導体素子２と比べたとき、主配線４の合成インダクタンスの影響を最も受けないことから、最大の電流が流れる。つまり、半導体素子２ａは、３列の素子列の中で、主配線４の端部４５までの配線長さが最短であるので、主配線４の合成インダクタンスの影響を最も受けない。その結果、複数の半導体素子２の中で、半導体素子２ａは、損失が最大となるので、熱的破壊が最も進行する。
そこで、実施の形態１では、半導体素子２ａにセンサ３ａとして温度センサを実装し、制御端子１ａを介して温度センサと制御基板を接続し、制御基板は、温度センサの検出値が予め設定される閾値を超える前に、半導体素子２ａへの電流を、遮断するまたは減少させるように構成されている。このように構成することで、半導体素子２ａの熱的破壊を防止する。
また、半導体パワーモジュールにおいて、半導体素子２を制御する制御信号にノイズが入り、ドレインとソース間に大電流が流れると、最大の電流が流れる半導体素子２ａの熱的破壊が進行する。
そこで、実施の形態１では、半導体素子２ａにセンサ３ａとして電流センサを実装し、制御端子１ａを介して電流センサと制御基板を接続し、制御基板は、電流センサの検出値が予め設定される閾値を超える前に、半導体素子２ａへの電流を、遮断するまたは減少させるように構成されている。このように構成することで、半導体素子２ａの短絡破壊を防止する。
主配線４の直線部４１と直線部４２の間隔は、素子列を構成する半導体素子２に寄与する合成インダクタンスを下げるために、製造制約で許容する値まで小さくすることが望ましい。主配線４に流れる電流は、直線部４１と直線部４２との間で向きが異なる状態となる。したがって、直線部４１に流れる電流によって発生する磁界と、直線部４２に流れる電流によって発生する磁界とが互いに打ち消し合い、相互インダクタンスの影響を大きくすることで、合成インダクタンスを下げることが可能となる。その結果、半導体素子２のスイッチング時のサージ電圧を抑制することが可能となる。
冷却器９の冷媒は、主配線４の合成インダクタンスの影響が大きい半導体素子２ｃからその影響が小さい半導体素子２ａの方向に流れるようにしている。つまり、センサ３ａが実装される半導体素子２ａは、Ｘ方向に流れる冷却器９の冷媒流れの最も下流側に配置されることとなる。このようにすることで、半導体素子２ｂおよび２ｃからの受熱によって冷媒温度が上昇し、結果として、半導体素子２ａの直下の冷媒温度が最も高くなる。
センサ３ａとして温度センサが実装される半導体素子２ａは、素子列Ａを構成する半導体素子２ａ〜２ｃの中で、最大電流が流れ、かつ、直下の冷却器９の冷媒温度が最も高い。したがって、半導体素子２ａに温度センサを実装することで、半導体素子２ａの温度を検出することは効果的である。
また、素子列が少なくとも３列以上に配列している場合には、半導体素子同士の熱干渉の影響によって、端部の素子列を除く素子列の半導体素子２ｇの温度が高くなる。したがって、この場合には、端部の素子列を除く素子列の半導体素子２ｇに温度センサを実装することで、半導体素子２ｇの温度を検出することが望ましい。
半導体素子２ａに実装される温度センサの形態としては、例えば、ダイオードを半導体素子２ａの内部に実装する形態、サーミスタを半導体素子２ａのソースに実装する形態、および半導体素子２ａに近接して電極６ａ上に実装する形態が考えられる。ただし、温度検出の精度を考慮すると、上記の形態のうち、ダイオードを半導体素子２ａの内部に実装する形態を選択することが望ましい。
ここで、半導体素子２に電流が流れ出すゲート電圧の閾値、半導体素子２の導通抵抗値にばらつきがある場合は、それらが小さい半導体素子２を主配線４の合成インダクタンスが小さい箇所に配置することで電流の偏差が大きくなる。
従来において、上述したとおり、ワイドバンドギャップ半導体のウェハ基板は、多数の欠陥を含んでいる。そこで、半導体素子２の製造歩留りを上げて低コスト化を実現するためには、各半導体パワーモジュールに含まれる半導体素子は、素子サイズが小さい複数の半導体素子を並列に接続した構成とする必要がある。
しかしながら、並列に接続した複数の半導体素子のすべてに温度センサまたは電流センサといったセンサを実装した場合、複数のセンサと複数の制御端子とワイヤで個別に接続して各センサを制御基板と接続する必要がある。この場合、制御基板を含む半導体パワーモジュールの大型化、高コスト化となってしまう。
これに対して、実施の形態１では、制御端子１ａに近接する半導体素子２ａのみに１個のセンサ３ａを実装しているので、センサの数および制御端子の数を削減することができ、その結果、制御基板を含む半導体パワーモジュールの小型化、低コスト化の実現が可能となる。
また、従来において、並列接続した複数の半導体素子に接続される主配線の合成インダクタンスが増大し、サージによってこれらの半導体素子が破壊される可能性がある。
これに対して、実施の形態１では、Ｙ方向から見て、主配線４の直線部４１および直線部４２が対向した２層構造の状態となっているので、１層構造の状態と比べて、主配線４の合成インダクタンスの大幅な低減が可能となる。したがって、ワイドバンドギャップ半導体から形成されるスイッチング素子を高速スイッチング動作する場合に、サージの抑制が可能となり、その結果、高効率インバータ駆動の実現が可能となる。
なお、制御端子１ａは、主配線４から可能な限り離して配置することが望ましい。このようにすることで、制御端子１ａにおいて主配線４が起因して発生しうる電気ノイズを減少させることができる。
以上、本実施の形態１による半導体パワーモジュールは、Ｘ方向に配置される複数の半導体素子２からなる素子列がＹ方向に複数列配列して実装される電極６ａ（第１の電極）と、電極６ａに実装される各素子列に接続される主配線４（第１の主配線）と、電極６ａに実装される複数列の素子列の中で、主配線４の合成インダクタンスの影響を最も受けない半導体素子２ａ（第１の検出対象素子）に実装されるセンサ３ａ（第１のセンサ）と、電極６ａ上に配置される制御端子１ａ（第１の制御端子）と、制御端子１ａを介して取得したセンサ３ａの検出結果に基づいて、半導体素子２ａに流れる電流を制御する制御基板と、を備えて構成されている。
このように構成することで、１つのセンサを用いて半導体素子の温度を検出可能な構成となるので、温度の検出誤差をより小さくすることができる。したがって、半導体パワーモジュールの許容温度に対する余裕度を小さくすることが可能となり、その結果、電力変換装置の大出力化が可能となる。
また、半導体パワーモジュールのすべての半導体素子にセンサを実装する必要がなくなるので、例えば、センサを実装するのに必要な面積を減少させることができ、その結果、低コスト化を実現できる。さらに、１つのセンサを制御基板に接続するだけの構成となるので、接続配線を設けるスペースを小さくすることができ、その結果、電力変換装置の小型化が可能となる。また、半導体パワーモジュールを構成する複数の半導体素子の中で、流れる電流が最大となり、熱的に最も厳しくなる半導体素子にセンサとして温度センサまたは電流センサを実装することで、１つのセンサによって半導体素子の過昇温防止または過電流防止を実現できる。
以上から分かるように、本実施の形態１における半導体パワーモジュールは、電力変換装置の大出力化および小型化の実現に寄与する。
実施の形態２．
本発明の実施の形態２では、先の実施の形態１と構成が異なる半導体パワーモジュールについて、図４および図５を参照しながら説明する。図４は、本発明の実施の形態２における半導体パワーモジュールの上面図である。図５は、図４のＩＩ−ＩＩ線に沿った矢視断面図である。なお、本実施の形態２では、先の実施の形態１と同様である点の説明を省略し、先の実施の形態１と異なる点を中心に説明する。
実施の形態２における半導体パワーモジュールは、先の図１４に示す上アーム側の半導体パワーモジュール３０１，３０３，３０５と下アーム側の半導体パワーモジュール３０２，３０４，３０６を個別に組み合わせた３組の各組に対応している。つまり、図４および図５に示す半導体パワーモジュールを３つ用意することで、図１４に示すインバータ回路を構成可能となる。
実施の形態２における半導体パワーモジュールは、制御端子１ａ（第１の制御端子）、制御端子１ｂ（第２の制御端子）、複数の半導体素子２、センサ３ａ（第１のセンサ）、センサ３ｂ（第２のセンサ）、主配線１０（第１の主配線）、主配線１１（第２の主配線）、主配線１２（第３の主配線）、主配線１３、電極６ａ（第１の電極）、電極６ｂ（第２の電極）、絶縁基板７、２枚の放熱板８、冷却器９および制御基板（図示せず）を備える。
絶縁基板７上に配置される電極６ａは、一定ピッチでＸ方向に配置される複数の半導体素子２からなる素子列が一定ピッチでＹ方向に複数列配列して実装される。同様に、絶縁基板７上に配置される電極６ｂは、一定ピッチでＸ方向に配置される複数の半導体素子２からなる素子列が一定ピッチでＹ方向に複数列配列して実装される。このように、絶縁基板７には、電極６ａと電極６ｂが分割されて搭載され、電極６ａおよび電極６ｂのそれぞれに複数の半導体素子２が実装されている。
センサ３ａは、電極６ａに実装される複数列の素子列の中で、主配線１０の合成インダクタンスの影響を最も受けない半導体素子（第１の検出対象素子）に実装される。なお、実施の形態２では、センサ３ａが実装される半導体素子２を半導体素子２ａと表記し、半導体素子２ａを含む素子列を素子列Ａと表記し、素子列Ａに含まれる他の半導体素子２を半導体素子２ｂ，２ｃと表記する。
センサ３ｂは、電極６ｂに実装される複数列の素子列の中で、主配線１１の合成インダクタンスの影響を最も受けない半導体素子（第２の検出対象素子）に実装される。なお、実施の形態２では、センサ３ｂが実装される半導体素子２を半導体素子２ｆと表記し、半導体素子２ｆを含む素子列を素子列Ｂと表記し、素子列Ｂに含まれる他の半導体素子２を半導体素子２ｄ，２ｅと表記する。
主配線１０は、電極６ａに実装される各素子列に接続される。より具体的には、電極６ａに実装される各素子列の半導体素子２のソースパッドには、主配線１０が接合されている。
主配線１０は、電極６ａに実装される各素子列に接続され、Ｘ方向に延びる直線部１０１を有する。主配線１０の端部１０２は、Ｚ方向に延び、電子機器（例えば、コンデンサ）に接続される。先の図１４を例に挙げると、主配線１０の端部１０２はＮ側に接続される。
主配線１１は、電極６ｂに実装される各素子列に接続される。より具体的には、電極６ｂに実装される各素子列の半導体素子２のソースパッドには、主配線１１が接合されている。
主配線１１は、Ｘ方向に延びる直線部１１１を有する。主配線１１の端部１１２は、Ｚ方向に延び、電極６ａに接続される。
主配線１２は、電極６ａに実装される各素子列の中で最も＋Ｘ方向に位置する半導体素子２上に対向して配置される凹部１２１（第１の凹部）と、電極６ｂに実装される各素子列の中で最も−Ｘ方向に位置する半導体素子２上に対向して配置される凹部１２２（第２の凹部）と、凹部１２１の一端と凹部１２２の一端を接続し、直線部１０１および直線部１１１と対向し、Ｘ方向に延びる直線部１２３とを有する。主配線１２の一方の端部１２４は、Ｚ方向に延び、電極６ｂに接続される。主配線１２の他方の端部１２５は、電子機器に接続される。先の図１４を例に挙げると、主配線１２の端部１２５はＰ側に接続される。
凹部１２１と直線部１０１との間隔は、直線部１２３と直線部１０１との間隔よりも狭い。また、凹部１２２と直線部１１１との間隔は、直線部１２３と直線部１１１との間隔よりも狭い。主配線１３は、電極６ａに接続されており、Ｚ方向に延びる。先の図１４を例に挙げると、主配線１３の端部はＵＶＷ側に接続される。
制御端子１ａは、電極６ａに実装される複数列の素子列よりも＋Ｘ方向側に電極６ａ上に配置され、Ｚ方向延びる。制御端子１ｂは、電極６ｂに実装される複数列の素子列よりも−Ｘ方向側に電極６ｂ上に配置され、Ｚ方向に延びる。
制御基板は、制御端子１ａを介してセンサ３ａに接続され、制御端子１ａを介して取得したセンサ３ａの検出結果に基づいて、センサ３ａが実装される半導体素子２ａに流れる電流を制御する。また、制御基板は、制御端子１ｂを介してセンサ３ｂに接続され、制御端子１ｂを介して取得したセンサ３ｂの検出結果に基づいて、センサ３ｂが実装される半導体素子２ｆに流れる電流を制御する。センサ３ａ，３ｂは、先の実施の形態１と同様に、温度センサまたは電流センサである。
続いて、主配線１０の合成インダクタンスおよび主配線１１の合成インダクタンスについて説明する。
半導体素子２ａに影響する主配線１０の合成インダクタンスは、半導体素子２ａの位置で主配線１０とその直上の主配線１２とが近接しているので、相互インダクタンスの影響が大きい。そのため、半導体素子２ａは、電極６ａに実装されている他の半導体素子２と比べたとき、主配線１０の合成インダクタンスが小さくなる。
同様に、半導体素子２ｆに影響する主配線１１の合成インダクタンスは、半導体素子２ｆの位置で主配線１１とその直上の主配線１２とが近接しているので、相互インダクタンスの影響が大きい。そのため、半導体素子２ｆは、電極６ｂに実装されている他の半導体素子２と比べたとき、主配線１１の合成インダクタンスが小さくなる。
したがって、半導体素子２ａは、電極６ａに実装されている他の半導体素子２と比べたとき、主配線１０の合成インダクタンスの影響を最も受けないことから、最大の電流が流れる。同様に、半導体素子２ｆは、電極６ｂに実装されている他の半導体素子２と比べたとき、主配線１１の合成インダクタンスの影響を最も受けないことから、最大の電流が流れる。
そこで、実施の形態２では、半導体素子２ａ，２ｆにそれぞれセンサ３ａ，３ｂとして温度センサまたは電流センサを実装し、センサの検出値が予め設定される閾値を超える前に、半導体素子２ａ，２ｆへの電流を遮断するまたは減少させるように構成されている。
なお、電流センサは、上記のとおり、電流が最も流れる半導体素子２ａ，２ｆの両方に実装することが望ましい。また、温度センサは、Ｘ方向に流れる冷却器９の冷媒流れの最も下流側に配置される半導体素子２ｆに実装することが望ましい。
以上、本実施の形態２による半導体モジュールは、先の実施の形態１の構成に対して、Ｘ方向に配置される複数の半導体素子２からなる素子列がＹ方向に複数列配列して実装される電極６ｂ（第２の電極）と、電極６ｂに実装される各素子列に接続される主配線１１（第２の主配線）と、電極６ｂに実装される複数列の素子列の中で、主配線１１のインダクタンスの影響を最も受けない半導体素子２ｆ（第２の検出対象素子）に実装されるセンサ３ｂ（第２のセンサ）と、電極６ｂ上に配置される制御端子１ｂ（第２の制御端子）と、をさらに備えて構成されている。
また、上記の構成に対して、制御基板は、制御端子１ｂを介して取得したセンサ３ｂの検出結果に基づいて、半導体素子２ｆに流れる電流をさらに制御するように構成されている。このように構成した場合であっても、先の実施の形態１と同様の効果が得られる。
実施の形態３．
本発明の実施の形態３では、先の実施の形態２と構成が異なる半導体パワーモジュールについて、図６および図７を参照しながら説明する。図６は、本発明の実施の形態３における半導体パワーモジュールの上面図である。図７は、図６のＩＩＩ−ＩＩＩ線に沿った矢視断面図である。なお、本実施の形態３では、先の実施の形態１、２と同様である点の説明を省略し、先の実施の形態１、２と異なる点を中心に説明する。
実施の形態３における半導体パワーモジュールは、制御端子１ａ（第１の制御端子）、制御端子１ｂ（第２の制御端子）、複数の半導体素子２、センサ３ａ（第１のセンサ）、センサ３ｂ（第２のセンサ）、主配線１４（第１の主配線）、主配線１５（第２の主配線）、主配線１６、主配線１７、電極６ａ（第１の電極）、電極６ｂ（第２の電極）、絶縁基板７、２枚の放熱板、冷却器９（図示せず）および制御基板（図示せず）を備える。
先の実施の形態２と同様に、絶縁基板７上には、電極６ａと電極６ｂが分割されて搭載され、電極６ａおよび電極６ｂのそれぞれに複数の半導体素子２が実装されている。
主配線１４は、電極６ａに実装される各素子列に接続される。より具体的には、電極６ａに実装される各素子列の半導体素子２のソースパッドには、主配線１４が接合されている。
主配線１４は、電極６ａに実装される各素子列に接続され、Ｘ方向に延びる直線部１４１を有する。主配線１４の端部１４２は、Ｚ方向に延び、電極６ｂに接続される。
主配線１５は、電極６ｂに実装される各素子列に接続される。より具体的には、電極６ｂに実装される各素子列の半導体素子２のソースパッドには、主配線１５が接合されている。
主配線１５は、電極６ｂに実装される各素子列に接続され、Ｘ方向に延びる直線部１５１（第１の直線部）と、直線部１５１および直線部１４１に対向し、Ｘ方向に延びる直線部１５２（第２の直線部）と、直線部１５１の一端と直線部１５２の一端を接続する接続部１５３と、直線部１５２の他端に接続され、電極６ａに実装される各素子列の中で最も＋Ｘ方向に位置する半導体素子２上に対向して配置される凹部１５４と、を有する。主配線１５の端部１５５は、電子機器に接続される。先の図１４を例に挙げると、主配線１５の端部１５５はＮ側に接続される。
凹部１５４と直線部１４１との間隔は、直線部１５２と直線部１４１との間隔よりも狭い。
主配線１６は、電極６ａに接続され、Ｚ方向に延び、主配線１７は、電極６ｂに接続され、Ｚ方向に延びる。主配線１６の端部は、電子機器に接続される。先の図１４を例に挙げると、主配線１７の端部はＵＶＷ側に接続されており、主配線１６の端部はＰ側に接続される。
続いて、主配線１４の合成インダクタンスおよび主配線１５の合成インダクタンスについて説明する。
電極６ｂに実装された複数の半導体素子２の中で、半導体素子２ｆは、主配線１５の端部１５５からの配線長さが最短であるので、主配線１５の自己インダクタンスが小さくなっている。そのため、電極６ｂに実装された複数の半導体素子２の中で、半導体素子２ｆは、流れる電流が最も大きく、損失が大きい。
一方、電極６ａに実装された複数の半導体素子２において、半導体素子２ａの位置で主配線１４とその直上の主配線１５とが近接している。そのため、半導体素子２ａは、電極６ａに実装されている他の半導体素子２と比べたとき、主配線１４の合成インダクタンスが小さくなる。そのため、電極６ａに実装された複数の半導体素子２の中で、半導体素子２ａは、流れる電流が最も大きく、損失が大きい。
そこで、実施の形態３では、半導体素子２ａ，２ｆにそれぞれセンサ３ａ，３ｂとして温度センサまたは電流センサを実装し、センサの検出値が予め設定される閾値を超える前に、半導体素子２ａ，２ｆへの電流を遮断するまたは減少させるように構成されている。
以上、本実施の形態３による半導体モジュールは、先の実施の形態２の構成に対して、主配線１４および主配線１５が以下のように構成されている。すなわち、主配線１４（第１の主配線）は、電極６ａ（第１の電極）に実装される各素子列に接続され、Ｘ方向に延びる直線部１４１を有するように構成されている。主配線１５（第２の主配線）は、電極６ｂ（第２の電極）に実装される各素子列に接続され、Ｘ方向に延びる直線部１５１（第１の直線部）と、直線部１５１および直線部１４１に対向し、Ｘ方向に延びる直線部１５２（第２の直線部）と、直線部１５１の一端と直線部１５２の一端を接続する接続部１５３と、直線部１５２の他端に接続され、電極６ａに実装される半導体素子２ａ（第１の検出対象素子）上に対向して配置される凹部１５４と、を有するように構成されている。このように構成した場合であっても、先の実施の形態１と同様の効果が得られる。
実施の形態４．
本発明の実施の形態４では、先の実施の形態２、３と構成が異なる半導体パワーモジュールについて、図８および図９を参照しながら説明する。図８は、本発明の実施の形態４における半導体パワーモジュールの上面図である。図９は、図８のＩＶ−ＩＶ線に沿った矢視断面図である。なお、本実施の形態４では、先の実施の形態１〜３と同様である点の説明を省略し、先の実施の形態１〜３と異なる点を中心に説明する。
実施の形態４における半導体パワーモジュールは、制御端子１ａ（第１の制御端子）、制御端子１ｂ（第２の制御端子）、複数の半導体素子２、センサ３ａ（第１のセンサ）、センサ３ｂ（第２のセンサ）、主配線１８（第１の主配線）、主配線１９（第２の主配線）、主配線２０、主配線２１、電極６ａ（第１の電極）、電極６ｂ（第２の電極）、絶縁基板７、２枚の放熱板８、冷却器９（図示せず）および制御基板（図示せず）を備える。
先の実施の形態２と同様に、絶縁基板７上には、電極６ａと電極６ｂが分割されて搭載され、電極６ａおよび電極６ｂのそれぞれに複数の半導体素子２が実装されている。
主配線１８は、電極６ａに実装される各素子列に接続される。より具体的には、電極６ａに実装される各素子列の半導体素子２のソースパッドには、主配線１８が接合されている。
主配線１８は、電極６ａに実装される各素子列に接続され、Ｘ方向に延びる直線部１８１（第１の直線部）と、直線部１８１に対向し、Ｘ方向に延びる直線部１８２（第２の直線部）と、直線部１８１の一端と直線部１８２の一端を接続する接続部１８３と、を有する。主配線１８の端部１８４は、電子機器に接続される。先の図１４を例に挙げると、主配線１８の端部１８４はＮ側に接続される。
主配線１９は、電極６ｂに実装される各素子列に接続される。より具体的には、電極６ｂに実装される各素子列の半導体素子２のソースパッドには、主配線１９が接合されている。
主配線１９は、電極６ｂに実装される各素子列に接続され、Ｘ方向に延びる直線部１９１（第１の直線部）と、直線部１９１に対向し、Ｘ方向に延びる直線部１９２（第２の直線部）と、直線部１９１の一端と直線部１９２の一端を接続する接続部１９３と、を有する。主配線１９の端部１９４は、Ｚ方向に延び、電極６ａに接続される。
主配線２０は、電極６ａに接続され、Ｚ方向に延び、端部が電子機器に接続される。主配線２１は、電極６ｂに接続され、Ｚ方向に延び、端部が電子機器に接続される。先の図１４を例に挙げると、主配線２０の端部はＵＶＷ側に接続されており、主配線２１の端部はＰ側に接続される。
以上、本実施の形態４による半導体モジュールは、先の実施の形態２の構成に対して、主配線１８および主配線１９が以下のように構成されている。すなわち、主配線１８（第１の主配線）は、電極６ａ（第１の電極）に実装される各素子列に接続され、Ｘ方向に延びる直線部１８１（第１の直線部）と、直線部１８１に対向し、Ｘ方向に延びる直線部１８２（第２の直線部）と、直線部１８１の一端と直線部１８２の一端を接続する接続部１８３と、を有するように構成されている。主配線１９（第２の主配線）は、電極６ｂ（第２の電極）に実装される各素子列に接続され、Ｘ方向に延びる直線部１９１（第１の直線部）と、直線部１９１に対向し、Ｘ方向に延びる直線部１９２（第２の直線部）と、直線部１９１の一端と直線部１９２の一端を接続する接続部１９３と、を有するように構成されている。このように構成した場合であっても、先の実施の形態１と同様の効果が得られる。
実施の形態５．
本発明の実施の形態５では、先の実施の形態２〜４と構成が異なる半導体パワーモジュールについて、図１０および図１１を参照しながら説明する。図１０は、本発明の実施の形態５における半導体パワーモジュールの上面図である。図１１は、図１０のＶ−Ｖ線に沿った矢視断面図である。なお、本実施の形態５では、先の実施の形態１〜４と同様である点の説明を省略し、先の実施の形態１〜４と異なる点を中心に説明する。
実施の形態５における半導体パワーモジュールは、制御端子１ａ（第１の制御端子）、制御端子１ｂ（第２の制御端子）、複数の半導体素子２、センサ３ａ（第１のセンサ）、センサ３ｂ（第２のセンサ）、主配線２２（第１の主配線）、主配線２３（第２の主配線）、主配線２４、主配線２５、電極６ａ（第１の電極）、電極６ｂ（第２の電極）、絶縁基板７、２枚の放熱板８、冷却器９（図示せず）および制御基板（図示せず）を備える。
先の実施の形態２と同様に、絶縁基板７上には、電極６ａと電極６ｂが分割されて搭載され、電極６ａおよび電極６ｂのそれぞれに複数の半導体素子２が実装されている。
主配線２２は、電極６ａに実装される各素子列に接続される。より具体的には、電極６ａに実装される各素子列の半導体素子２のソースパッドには、主配線２２が接合されている。
主配線２２は、電極６ａに実装される各素子列に接続され、Ｘ方向に延びる直線部２２１（第１の直線部）と、後述する直線部２３１および直線部２２１に対向し、Ｘ方向に延びる直線部２２２（第２の直線部）と、直線部２２１の一端と直線部２２２の一端を接続する接続部２２３と、を有する。主配線２２の端部２２４は、Ｚ方向に延び、電極６ｂに接続される。
主配線２３は、電極６ｂに実装される各素子列に接続される。より具体的には、電極６ｂに実装される各素子列の半導体素子２のソースパッドには、主配線２３が接合されている。
主配線２３は、電極６ｂに実装される各素子列に接続され、Ｘ方向に延びる直線部２３１を有する。主配線２３の端部２３２は、Ｚ方向に延び、第１の電子機器に接続される。先の図１４を例に挙げると、主配線２３の端部２３２はＮ側に接続される。
主配線２４は、電極６ａに接続され、Ｚ方向に延び、端部が第１の電子機器に接続される。主配線２５は、電極６ｂに接続され、Ｚ方向に延び、端部が第２の電子機器に接続される。先の図１４を例に挙げると、主配線２５の端部はＵＶＷ側に接続されており、主配線２４の端部はＰ側に接続される。
以上、本実施の形態５による半導体パワーモジュールは、先の実施の形態２の構成に対して、主配線２２および主配線２３が以下のように構成されている。すなわち、主配線２３（第２の主配線）は、電極６ｂ（第２の電極）に実装される各素子列に接続され、Ｘ方向に延びる直線部２３１を有するように構成されている。主配線２２（第１の主配線）は、電極６ａ（第１の電極）に実装される各素子列に接続され、Ｘ方向に延びる直線部２２１（第１の直線部）と、直線部２３１および直線部２２１に対向し、Ｘ方向に延びる直線部２２２（第２の直線部）と、直線部２２１の一端と直線部２２２の一端を接続する接続部２２３と、を有するように構成されている。このように構成した場合であっても、先の実施の形態１と同様の効果が得られる。
実施の形態６．
本発明の実施の形態６では、先の実施の形態２〜５と構成が異なる半導体パワーモジュールについて、図１２および図１３を参照しながら説明する。図１２は、本発明の実施の形態６における半導体パワーモジュールの下面図である。図１３は、図１２のＶＩ−ＶＩ線に沿った矢視断面図である。なお、本実施の形態６では、先の実施の形態１〜５と同様である点の説明を省略し、先の実施の形態１〜５と異なる点を中心に説明する。
実施の形態６における半導体パワーモジュールは、制御端子１ａ（第１の制御端子）、制御端子１ｂ（第２の制御端子）、複数の半導体素子２、センサ３ａ（第１のセンサ）、センサ３ｂ（第２のセンサ）、主配線２６（第１の主配線）、主配線２７（第２の主配線）、主配線２８、主配線２９、電極６ａ（第１の電極）、電極６ｂ（第２の電極）、２枚の絶縁基板７、２枚の放熱板８、冷却器９および制御基板（図示せず）を備える。
冷却器９の上面に、複数の半導体素子２が実装される電極６ａと、電極６ａが搭載される絶縁基板７と、その絶縁基板７を載置する放熱板８とが配置される。冷却器９の下面に、複数の半導体素子２が実装される電極６ｂと、電極６ｂが搭載される絶縁基板７と、その絶縁基板７を載置する放熱板８とが配置されている。このように、電極６ａは、冷却器９の上面側に配置され、電極６ｂは、冷却器９の下面側に配置されている。
主配線２６は、電極６ａに実装される各素子列に接続される。主配線２６は、電極６ａに実装される各素子列に接続され、Ｘ方向に延びる直線部２６１（第１の直線部）と、直線部２６１に対向し、Ｘ方向に延びる直線部２６２（第２の直線部）と、直線部２６１の一端と直線部２６２の一端を接続する接続部２６３と、を有する。主配線２６の直線部２６２の他端は、第１の電子機器と接続される。先の図１４を例に挙げると、主配線２６の直線部２６２の他端はＮ側に接続される。
主配線２７は、電極６ｂに実装される各素子列に接続される。主配線２７は、電極６ｂに実装される各素子列に接続され、Ｘ方向に延びる直線部２７１（第１の直線部）と、直線部２７１に対向し、Ｘ方向に延びる直線部２７２（第２の直線部）と、直線部２７１の一端と直線部２７２の一端を接続する接続部２７３と、を有する。主配線２７の直線部２７２の他端は、電極６ａに接続される。
主配線２８は、電極６ａに接続され、Ｘ方向に延び、端部が第２の電子機器に接続される。主配線２９は、電極６ｂに接続され、Ｘ方向に延び、端部が第１の電子機器に接続される。先の図１４を例に挙げると、主配線２８の端部はＵＶＷ側に接続されており、主配線２９の端部はＰ側に接続される。
以上、本実施の形態６による半導体パワーモジュールは、先の実施の形態２の構成に対して、電極６ａ（第１の電極）は、冷却器９の上面側に配置され、電極６ｂ（第２の電極）は、冷却器９の下面側に配置されて構成されている。主配線２６（第１の主配線）は、電極６ａに実装される各素子列に接続され、Ｘ方向に延びる直線部２６１（第１の直線部）と、直線部２６１に対向し、Ｘ方向に延びる直線部２６２（第２の直線部）と、直線部２６１の一端と直線部２６２の一端を接続する接続部２６３と、を有するように構成されている。主配線２７（第２の主配線）は、電極６ｂに実装される各素子列に接続され、Ｘ方向に延びる直線部２７１（第１の直線部）と、直線部２７１に対向し、Ｘ方向に延びる直線部２７２（第２の直線部）と、直線部２７１の一端と直線部２７２の一端を接続する接続部２７３と、を有するように構成されている。このように構成した場合であっても、先の実施の形態１と同様の効果が得られる。
１ａ，１ｂ 制御端子、２ 半導体素子、３ａ，３ｂ センサ、４ 主配線、４１，４２ 直線部、４３，４４ 接続部、４５ 端部、５ 主配線、６ａ，６ｂ 電極、７ 絶縁基板、８ 放熱板、９ 冷却器、１０ 主配線、１０１ 直線部、１０２ 端部、１１ 主配線、１１１ 直線部、１１２ 端部、１２ 主配線、１２１，１２２ 凹部、１２３ 直線部、１２４，１２５ 端部、１３ 主配線、１４ 主配線、１４１ 直線部、１４２ 端部、１５ 主配線、１５１，１５２ 直線部、１５３ 接続部、１５４ 凹部、１５５ 端部、１６，１７ 主配線、１８ 主配線、１８１，１８２ 直線部、１８３ 接続部、１８４ 端部、１９ 主配線、１９１，１９２ 直線部、１９３ 接続部、１９４ 端部、２０，２１ 主配線、２２ 主配線、２２１，２２２ 直線部、２２３ 接続部、２２４ 端部、２３ 主配線、２３１ 直線部、２３２ 端部、２４，２５ 主配線、２６ 主配線、２６１，２６２ 直線部、２６３ 接続部、２７ 主配線、２７１，２７２ 直線部、２７３ 接続部、２８，２９ 主配線。

Claims (12)

  1. Ｘ方向に配置される複数の半導体素子からなる素子列が前記Ｘ方向に垂直のＹ方向に複数列配列して実装される第１の電極と、
    前記第１の電極に実装される各素子列に接続される第１の主配線と、
    前記第１の電極に実装される前記複数列の素子列の中で、前記第１の主配線の合成インダクタンスの影響を最も受けない半導体素子である第１の検出対象素子に実装される第１のセンサと、
    前記第１の電極上に配置される第１の制御端子と、
    前記第１の制御端子を介して前記第１のセンサに接続され、前記第１の制御端子を介して取得した前記第１のセンサの検出結果に基づいて、前記第１の検出対象素子に流れる電流を制御する制御基板と、
    を備えた半導体パワーモジュール。
  2. 前記複数の半導体素子を冷却する冷却器をさらに備え、
    前記第１の検出対象素子は、前記Ｘ方向に流れる前記冷却器の冷媒流れの最も下流側に配置される
    請求項１に記載の半導体パワーモジュール。
  3. 前記第１の主配線は、
    前記第１の電極に実装される各素子列に接続され、前記Ｘ方向に延びる第１の直線部と、
    前記第１の直線部に対向し、前記Ｘ方向に延びる第２の直線部と、
    前記第１の直線部の一端と前記第２の直線部の一端を接続する接続部と、
    を有し、
    前記第１の検出対象素子は、前記複数列の素子列の中で、前記第１の主配線の端部までの配線長さが最短である半導体素子である
    請求項１または２に記載の半導体パワーモジュール。
  4. 前記素子列は３列以上に配列し、
    端部の素子列を除く素子列の半導体素子に前記第１のセンサとして温度センサまたは電流センサが実装されている
    請求項１から３のいずれか１項に記載の半導体パワーモジュール。
  5. 前記Ｘ方向に配置される複数の半導体素子からなる素子列が前記Ｙ方向に複数列配列して実装される第２の電極と、
    前記第２の電極に実装される各素子列に接続される第２の主配線と、
    前記第２の電極に実装される前記複数列の素子列の中で、前記第２の主配線の合成インダクタンスの影響を最も受けない半導体素子である第２の検出対象素子に実装される第２のセンサと、
    前記第２の電極上に配置される第２の制御端子と、
    をさらに備え、
    前記制御基板は、
    前記第２の制御端子を介して前記第２のセンサと接続され、前記第２の制御端子を介して取得した前記第２のセンサの検出結果に基づいて、前記第２の検出対象素子に流れる電流をさらに制御する
    請求項１に記載の半導体パワーモジュール。
  6. 前記第１の主配線および前記第２の主配線上に対向して配置される第３の主配線をさらに備え、
    前記第３の主配線の端部は、前記第２の電極に接続され、
    前記第２の主配線の端部は、前記第１の電極に接続され、
    前記第１の主配線は、前記第１の電極に実装される各素子列に接続され、前記Ｘ方向に延びる直線部を有し、
    前記第２の主配線は、前記第２の電極に実装される各素子列に接続され、前記Ｘ方向に延びる直線部を有し、
    前記第３の主配線は、
    前記第１の電極に実装される前記第１の検出対象素子上に対向して配置される第１の凹部と、
    前記第２の電極に実装される前記第２の検出対象素子上に対向して配置される第２の凹部と、
    前記第１の凹部の一端と前記第２の凹部の一端を接続し、前記第１の主配線の前記直線部および前記第２の主配線の前記直線部と対向し、前記Ｘ方向に延びる直線部と、
    を有し、
    前記第３の主配線の前記第１の凹部と前記第１の主配線の前記直線部との間隔は、前記第３の主配線の前記直線部と前記第１の主配線の前記直線部との間隔よりも狭く、
    前記第３の主配線の前記第２の凹部と前記第２の主配線の前記直線部との間隔は、前記第３の主配線の前記直線部と前記第２の主配線の前記直線部との間隔よりも狭い
    請求項５に記載の半導体パワーモジュール。
  7. 前記第１の主配線の端部は、前記第２の電極に接続され、
    前記第１の主配線は、前記第１の電極に実装される各素子列に接続され、前記Ｘ方向に延びる直線部を有し、
    前記第２の主配線は、
    前記第２の電極に実装される各素子列に接続され、前記Ｘ方向に延びる第１の直線部と、
    前記第１の直線部および前記第１の主配線の前記直線部に対向し、前記Ｘ方向に延びる第２の直線部と、
    前記第１の直線部の一端と前記第２の直線部の一端を接続する接続部と、
    前記第２の直線部の他端に接続され、前記第１の電極に実装される前記第１の検出対象素子上に対向して配置される凹部と、
    を有し、
    前記第２の主配線の前記凹部と前記第１の主配線の前記直線部との間隔は、前記第２の主配線の前記第２の直線部と前記第１の主配線の前記直線部との間隔よりも狭い
    請求項５に記載の半導体パワーモジュール。
  8. 前記第２の主配線の端部は、前記第１の電極に接続され、
    前記第１の主配線は、
    前記第１の電極に実装される各素子列に接続され、前記Ｘ方向に延びる第１の直線部と、
    前記第１の直線部に対向し、前記Ｘ方向に延びる第２の直線部と、
    前記第１の直線部の一端と前記第２の直線部の一端を接続する接続部と、
    を有し、
    前記第２の主配線は、
    前記第２の電極に実装される各素子列に接続され、前記Ｘ方向に延びる第１の直線部と、
    前記第１の直線部に対向し、前記Ｘ方向に延びる第２の直線部と、
    前記第１の直線部の一端と前記第２の直線部の一端を接続する接続部と、
    を有する請求項５に記載の半導体パワーモジュール。
  9. 前記第１の主配線の端部は、前記第２の電極に接続され、
    前記第２の主配線は、前記第２の電極に実装される各素子列に接続され、前記Ｘ方向に延びる直線部を有し、
    前記第１の主配線は、
    前記第１の電極に実装される各素子列に接続され、前記Ｘ方向に延びる第１の直線部と、
    前記第２の主配線の前記直線部および前記第１の直線部に対向し、前記Ｘ方向に延びる第２の直線部と、
    前記第１の直線部の一端と前記第２の直線部の一端を接続する接続部と、
    を有する請求項５に記載の半導体パワーモジュール。
  10. 前記複数の半導体素子を冷却する冷却器をさらに備え、
    前記第１の電極は、前記冷却器の上面側に配置され、
    前記第２の電極は、前記冷却器の下面側に配置され、
    前記第２の主配線の端部は、前記第１の電極に接続され、
    前記第１の主配線は、
    前記第１の電極に実装される各素子列に接続され、前記Ｘ方向に延びる第１の直線部と、
    前記第１の直線部に対向し、前記Ｘ方向に延びる第２の直線部と、
    前記第１の直線部の一端と前記第２の直線部の一端を接続する接続部と、
    を有し、
    前記第２の主配線は、
    前記第２の電極に実装される各素子列に接続され、前記Ｘ方向に延びる第１の直線部と、
    前記第１の直線部に対向し、前記Ｘ方向に延びる第２の直線部と、
    前記第１の直線部の一端と前記第２の直線部の一端を接続する接続部と、
    を有する請求項５に記載の半導体パワーモジュール。
  11. 前記第１のセンサおよび前記第２のセンサのそれぞれは、温度センサまたは電流センサである
    請求項５から１０のいずれか１項に記載の半導体パワーモジュール。
  12. 前記半導体素子は、ワイドバンドギャップ半導体によって形成されている
    請求項１から１１のいずれか１項に記載の半導体パワーモジュール。
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