CN112733483A - 对高速通道建模的方法、设计和制造半导体封装件的方法 - Google Patents

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Abstract

一种对半导体封装件中的高速通道进行建模的方法，高速通道包括半导体衬底的上表面上的多条第一连接布线和穿透半导体衬底的多个贯通电极，所述方法包括：接收高速通道的设计信息；将设计信息划分为包括多条第一连接布线的第一布局和包括多个贯通电极的第二布局；使用第一建模方案和第一建模工具对第一布局执行第一建模操作；使用第二建模方案、第二建模工具以及第一布局的至少一部分对第二布局执行第二建模操作；以及通过将第一建模操作和第二建模操作的结果组合来获得整个高速通道的集成建模结果。

Description

对高速通道建模的方法、设计和制造半导体封装件的方法
相关申请的交叉引用
本申请要求在韩国知识产权局(KIPO)于2019年10月14日提交的韩国专利申请No.10-2019-0126791和于2020年2月4日提交的韩国专利申请No.10-10-2020-0012968的优先权，该两件申请的内容以引用方式全部并入本文中。
技术领域
本公开大体涉及一种半导体集成电路，更具体地，涉及一种对半导体封装件中的高速通道进行建模的方法、使用对高速通道进行建模的方法设计半导体封装件的方法和使用半导体封装件的设计方法制造半导体封装件的方法。
背景技术
最近，由于用于机器学习的加速器设计可能受到系统是否可以成为计算限制和/或内存带宽限制的影响，因此已经变得期望增加用于诸如人工智能(AI)和图形处理单元(GPU)的高性能计算(HPC)的存储器带宽。
存储器带宽的增加可能涉及处理技术的创新。制程技术的开发已导致集成电路(IC)的更高密度。三维(3D)集成可能使得能够继续增大IC的密度。另外，2.5D插件和贯穿硅通孔(TSV)也发挥着重要作用。HPC的不断增长的带宽要求导致2.5D硅插件由于其大量的精细通道以及因此更大的通道带宽而成为重要的解决方案。因此，通过插件和TSV对2.5D和/或3D IC中的高速通道进行精确建模可能有用。
发明内容
本公开的至少一个示例实施例提供了一种对由以2.5D结构和/或3D结构实现的半导体封装件中的TSV和金属布线形成的高速通道进行有效建模的方法。
本公开的至少一个示例实施例提供了一种使用对高速通道进行建模的方法设计半导体封装件的方法。
本公开的至少一个示例实施例提供了一种使用半导体封装件的设计方法制造半导体封装件的方法。
根据示例实施例，在对半导体封装件中的高速通道进行建模的方法中，高速通道由半导体衬底的上表面上的多条第一连接布线和穿透半导体衬底的多个贯通电极形成。接收高速通道的设计信息。设计信息被划分为包括多条第一连接布线的第一布局和包括多个贯通电极的第二布局。使用第一建模方案和第一建模工具对第一布局执行第一建模操作。使用第二建模方案、第二建模工具以及第一布局的至少一部分对第二布局执行第二建模操作。第二建模方案与第一建模方案不同，第二建模工具与第一建模工具不同。通过将第一建模操作的结果和第二建模操作的结果组合来获得整个高速通道的集成建模结果。
根据示例实施例，在半导体封装件的设计方法中，生成被包括在半导体封装件中的至少一个半导体器件的设计。生成被包括在半导体封装件中的高速通道的设计。对高速通道进行建模。分析和验证高速通道的建模结果。由半导体衬底的上表面上的多条第一连接布线和穿透半导体衬底的多个贯通电极形成高速通道。对高速通道进行建模包括：接收高速通道的设计信息；将设计信息划分为包括多条第一连接布线的第一布局和包括多个贯通电极的第二布局；使用第一建模方案和第一建模工具对第一布局执行第一建模操作；使用第二建模方案、第二建模工具以及第一布局的至少一部分对第二布局执行第二建模操作，其中，第二建模方案与第一建模方案不同，第二建模工具与第一建模工具不同；以及通过将第一建模操作的结果和第二建模操作的结果组合来获得整个高速通道的集成建模结果。
根据示例实施例，在制造半导体封装件的方法中，生成包括至少一个半导体器件和高速通道的半导体封装件的设计。基于半导体封装件的设计结果来制造半导体封装件。设计半导体封装件包括：生成至少一个半导体器件的设计；生成高速通道的设计；对高速通道进行建模；以及分析和验证高速通道的建模结果。高速通道包括半导体衬底的上表面上的多条第一连接布线和穿透半导体衬底的多个贯通电极。对高速通道进行建模包括：接收高速通道的设计信息；将设计信息划分为包括多条第一连接布线的第一布局和包括多个贯通电极的第二布局；使用第一建模方案和第一建模工具对第一布局执行第一建模操作；使用第二建模方案、第二建模工具以及第一布局的至少一部分对第二布局执行第二建模操作，其中，第二建模方案与第一建模方案不同，第二建模工具与第一建模工具不同；以及通过将第一建模操作的结果和第二建模操作的结果组合来获得整个高速通道的集成建模结果。
在对半导体封装件中的高速通道进行建模的方法中，可以将根据示例实施例的设计半导体封装件的方法和制造半导体封装件的方法、使用片上工具的参数提取方案以及使用片外工具的全波3D电磁方案组合、合并或集成，因此，可以准确并有效地获得针对半导体封装件中的高速通道的模型。另外，可以在使用片外工具的全波3D电磁方案中改变连接布线的材料和结构，因此，可以维持模型的准确性，同时减少计算量。
附图说明
通过下面的结合附图的详细描述，将更清楚地理解说明性的非限制性示例实施例。
图1是示出根据本发明构思的示例实施例的对半导体封装件中的高速通道进行建模的方法的流程图。
图2是根据本发明构思的示例实施例的通过对高速通道进行建模的方法实现的半导体封装件的示例的截面图。
图3是包括在图2的半导体封装件中的插件的示例的截面图。
图4是示出图1中的对第一布局执行第一建模操作的示例的流程图。
图5是示出图1中的对第二布局执行第二建模操作的示例的流程图。
图6是示出图5中的形成至少一条集成连接布线的示例的流程图。
图7A、图7B、图7C和图7D是用于描述图6的操作的示图。
图8是示出图1中的获得整个高速通道的集成建模结果的示例的流程图。
图9是示出根据本发明构思的示例实施例的通过对高速通道进行建模的方法获得的S参数的示例的示图。
图10是根据本发明构思的示例实施例的通过对高速通道进行建模的方法实现的半导体封装件的另一示例的截面图。
图11是示出根据本发明构思的示例实施例的用于半导体封装件的建模和设计系统的框图。
图12是示出根据本发明构思的示例实施例的设计半导体封装件的方法的流程图。
图13是示出根据本发明构思的示例实施例的制造半导体封装件的方法的流程图。
具体实施方式
将参照其中示出了本发明构思的实施例的附图更加充分地描述本发明构思的各种示例实施例。然而，本公开可以以许多不同的形式来体现，并且不应被解释为局限于本文中所阐述的实施例。贯穿本申请，同样的附图标记表示同样的元件。
图1是示出根据示例实施例的对半导体封装件中的高速通道进行建模的方法的流程图。
参照图1，示例实施例可以用来对包括在半导体封装件中的高速通道进行建模。可以通过包括在半导体封装件中的半导体衬底的上表面上的多条第一连接布线和穿透半导体衬底的多个贯通电极来形成或实现高速通道。将参照图2、图3和图10来描述半导体封装件和高速通道的详细配置。
在根据本发明构思的示例实施例的对半导体封装件中的高速通道进行建模的方法中，接收高速通道的设计信息(步骤S100)。例如，可以以图形数据库系统(GDS)文件的形式来提供设计信息。
如将参照图12描述的，当设计半导体封装件时，可以设计包括在半导体封装件中的至少一个半导体器件，然后，可以设计用于半导体封装件中的半导体器件彼此通信以及/或者用于半导体封装件中的半导体器件和外部电路彼此通信的高速通道。之后，可以接收GDS文件作为设计高速通道的结果。
可以将设计信息划分为包括多条第一连接布线的第一布局和包括多个贯通电极的第二布局(步骤S200)。例如，可以通过从GDS文件提取包括半导体衬底的上表面上的多条第一连接布线的第一布线层的布局来获得第一布局，并且可以通过从GDS文件提取除第一布线层之外的半导体衬底中的多个贯通电极的布局来获得第二布局。
在一些示例实施例中，如将参照图2和图3描述的，半导体封装件还可以包括半导体衬底的下表面上的多条第二连接布线和多条第二连接布线下方的多个焊料凸块。在该示例中，第二布局可以包括多个贯通电极、多条第二连接布线和多个焊料凸块。换言之，可以通过从GDS文件提取除第一布线层之外的多个贯通电极、多条第二连接布线和多个焊料凸块的布局来获得第二布局。
可以使用第一建模方案和第一建模工具对第一布局执行第一建模操作(步骤S300)。例如，第一建模工具可以是片上工具，第一建模方案可以是使用片上工具的参数提取(PEX)方案。例如，片上工具可以是来自Synopsys公司的StarRC程序。然而，示例实施例不限于此，片上工具可以是用于计算电阻的各种程序(例如，软件)中的一种。将参照图4详细地描述步骤S300。
可以使用第二建模方案、第二建模工具以及第一布局的至少一部分对第二布局执行第二建模操作(步骤S400)。第二建模方案可以与第一建模方案不同，第二建模工具可以与第一建模工具不同。例如，第二建模工具可以是片外工具，第二建模方案可以是使用片外工具的全波三维(3D)电磁(EM)方案。例如，片外工具可以是来自ANSYS公司的高频电磁场模拟软件(HFSS)。然而，示例实施例不限于此，片外工具可以是用于在3D中求解麦克斯韦方程的各种程序中的一种。
在一些示例实施例中，当在步骤S400中使用片外工具执行全波3D电磁方案时，仅包括在第一布局中的多条第一连接布线中的至少一些可以用于减少计算(或运算)量，还可以改变多条第一连接布线中的至少一些的材料和结构(例如，形状)。将参照图5和图6详细地描述步骤S400。
尽管图1示出基本同时或并发地执行步骤S300和步骤S400，但是示例实施例不限于此，可以首先执行步骤S300和步骤S400中的一个，并且随后可以执行步骤S300和步骤S400中的另一个。
通过将第一建模操作的结果和第二建模操作的结果组合来获得整个高速通道的集成建模结果(步骤S500)。将参照图8详细地描述步骤S500。
在根据示例实施例的对半导体封装件中的高速通道进行建模的方法中，可以将使用片上工具的参数提取方案和使用片外工具的全波3D电磁方案组合、合并或集成，因此，可以准确并有效地获得用于半导体封装件中的高速通道的模型。另外，可以在使用片外工具的全波3D电磁方案中改变连接布线的材料和结构，因此，可以维持模型的准确性，同时减少计算量。通过提高模型的准确性，可以改善制造所得的半导体封装件的性能。另外，通过减少计算量，可以减少设计和/或制造半导体封装件所需的计算资源。因此，本文中描述的本发明构思的实施例提供了对用于设计和/或制造半导体封装件的技术设备以及利用本文中描述的本发明构思的实施例设计和/或制造的半导体封装件的技术改进。
图2是根据示例实施例的通过对高速通道进行建模的方法实现的半导体封装件的示例的截面图。
参照图2，半导体封装件100可以包括封装衬底101、第一半导体器件(SD1)110、第二半导体器件(SD2)120和插件130。半导体封装件100还可以包括密封构件140。
半导体封装件100可以是具有其中堆叠有多个裸片(或芯片)的堆叠芯片结构的存储器封装件。例如，半导体封装件100可以以2.5D结构来实现，并且可以包括具有2.5D芯片结构的半导体器件和存储器装置。例如，第一半导体器件110可以包括逻辑半导体器件，第二半导体器件120可以包括存储器装置。例如，逻辑半导体器件可以作为主机操作，并且可以包括中央处理单元(CPU)、GPU、片上系统(SoC)、专用集成电路(ASIC)等。例如，存储器装置可以包括高带宽存储器(HBM)装置。
封装衬底100可以具有彼此相对的上表面和下表面。例如，封装衬底100可以是印刷电路板(PCB)。PCB可以是其中包括过孔和各种电路的多层电路板。
插件130可以设置在封装衬底101上。插件130可以通过焊料凸块135安装在封装衬底101上。例如，焊料凸块135可以是C4凸块。例如，插件130的平面面积可以小于封装衬底101的平面面积。换言之，插件130可以在平面图中设置在封装衬底101的区域内。
插件130可以在其中包括多条连接布线131和多个贯通电极133。例如，插件130可以是包括作为半导体衬底的硅衬底的硅插件，多个贯通电极133可以是穿透硅衬底的贯穿硅通孔(TSV)。半导体衬底(例如，硅衬底)、多条连接布线131和多个贯通电极(例如，TSV)133可以分别与参照图1描述的包括在半导体封装件中的半导体衬底、多条第一连接布线和多个贯通电极对应。
第一半导体器件110和第二半导体器件120可以通过多条连接布线131彼此连接，并且/或者可以通过多个贯通电极(例如，TSV)133和焊料凸块(例如，C4凸块)135电连接到封装衬底101。插件130(例如，硅插件)可以在第一半导体器件110与第二半导体器件120之间提供高密度互连。
第一半导体器件110和第二半导体器件120可以设置在插件130上。第一半导体器件110和第二半导体器件120可以通过倒装芯片接合方案安装在插件130上。例如，第一半导体器件110和第二半导体器件120可以安装在插件130上，使得第一半导体器件110和第二半导体器件120的其上设置有芯片焊盘的有源表面面对插件130。第一半导体器件110和第二半导体器件120的芯片焊盘可以通过作为导电凸块的焊料凸块137电连接到插件130的连接焊盘。例如，焊料凸块137可以是uBump。
尽管图2示出了半导体封装件100包括一个第一半导体器件110和一个第二半导体器件120，但是示例实施例不限于此。例如，第二半导体器件120可以包括缓冲裸片和堆叠在缓冲裸片上的多个存储器裸片(或芯片)。缓冲裸片和多个存储器裸片可以通过TSV彼此电连接。
第一半导体器件110、第二半导体器件120和插件130可以由密封构件140固定。
在一些示例实施例中，尽管图2中未示出，但是半导体封装件100还可以包括在插件130与封装衬底101之间底部填充的第一粘合剂、在第一半导体器件110与插件130之间底部填充的第二粘合剂、和/或在第二半导体器件120与插件130之间底部填充的第三粘合剂。例如，第一粘合剂、第二粘合剂和第三粘合剂可以包括环氧树脂材料以增强插件130与封装衬底101之间的间隙和/或插件130与第一半导体器件110和第二半导体器件120中的每一个之间的间隙。
外部连接焊盘可以设置在封装衬底101的下表面上，用于与外部装置电连接的外部连接件103可以设置在外部连接焊盘上。例如，外部连接件103可以是焊球(例如，球栅阵列(BGA))。半导体封装件100可以通过外部连接件103安装在模块衬底10上，由此构成存储器模块。
除了半导体封装件100之外，功率管理集成电路(PMIC)200、串行器和解串器(SERDES)对接电路300等可以另外安装在模块衬底10上。PMIC 200可以管理和/或控制供应到半导体封装件100的功率。SERDES对接电路300可以与半导体封装件100进行串行通信。
第一半导体器件110可以包括用于与半导体封装件100的外部通信的接口(IF)111。例如，接口111可以包括各种串行接口中的至少一种。用于与半导体封装件100外部的PMIC 200和/或SERDES对接电路300通信的第一高速路径HP1可以由接口111、插件130中的贯通电极133(例如，TSV)、焊料凸块135(例如，C4凸块)、以及封装衬底101和模块衬底10中的连接布线来形成或实现。例如，第一高速路径HP1可以被称为高速串行输入/输出(I/O)路径。
第一半导体器件110可以包括用于与第二半导体器件120通信的接口113，第二半导体器件120可以包括用于与第一半导体器件110通信的接口121。例如，接口113和121中的每一个可以包括用于存储器接口的HBM PHY单元。第二高速路径HP2可以通过接口113和121以及插件130中的连接布线131在半导体封装件100中形成或实现。例如，第二高速路径HP2可以被称为高速存储器I/O路径。
以上描述的第一高速路径HP1(例如，高速串行I/O路径)和第二高速路径HP2(例如，高速存储器I/O路径)可以形成半导体封装件100的高速通道。
当如图2中所示以2.5D结构实现半导体封装件100时，可以通过插件130来形成包括第一高速路径HP1和第二高速路径HP2的高速通道。因此，用于设计图2的半导体封装件100的对高速通道进行建模的方法可以被描述为对插件进行建模的方法。
图3是包括在图2的半导体封装件中的插件130的示例的截面图。
参照图2和图3，插件130可以包括半导体衬底410和半导体衬底410的上表面上的第一布线层。插件130还可以包括半导体衬底410的下表面上的第二布线层和第二布线层下方的焊料凸块BMB。
通常，当制造或制作插件130时，可以首先在工艺的前端制造与半导体衬底410相关联或与半导体衬底410有关的配置，然后可以随后在工艺的后端制造与第一布线层相关联或与第一布线层有关的配置。因此，包括半导体衬底410的结构可以被称为线的前端(FEOL)部，包括第一布线层的结构可以被称为线的后端(BEOL)部。
第一布线层可以包括多条连接布线LR、Mi1、Mi2、Mi3和Mi4以及用于将多条连接布线LR、Mi1、Mi2、Mi3和/或Mi4彼此连接的多个过孔IV、Vi1、Vi2和/或Vi3。多条连接布线Mi1、Mi2、Mi3和Mi4可以与图2中的多条连接布线131对应。
第一布线层还可以包括用于多条连接布线LR、Mi1、Mi2、Mi3和Mi4之间的电绝缘的绝缘层440a和440b。用于使连接布线LR暴露的开口FMO可以形成在第一布线层的最上部分上。尽管图3中未示出，但是图2中的焊料凸块137(例如，uBump)可以形成在开口FMO上。
在一些示例实施例中，连接布线LR和过孔IV可以包括第一金属(例如，铝(Al))，连接布线Mi1、Mi2、Mi3和Mi4以及过孔Vi1、Vi2和Vi3可以包括与第一金属不同的第二金属(例如，铜(Cu))。连接布线LR、Mi1、Mi2、Mi3和Mi4可以形成在半导体衬底410的上表面上，因此可以被称为前金属。
半导体衬底410可以包括穿透其的多个贯通电极(例如，TSV)420。例如，半导体衬底410可以是硅衬底。多个贯通电极420可以与图2中的多个贯通电极133对应。
用于电绝缘的绝缘层430可以形成在半导体衬底410与第一布线层之间以及半导体衬底410与多个贯通电极420之间。例如，绝缘层430可以包括氧化硅(例如，SiO2)。
第二布线层可以包括顺序地形成在半导体衬底410的下表面上的第一钝化层450a、连接布线BM1和第二钝化层450b。例如，第一钝化层450a和第二钝化层450b可以包括绝缘材料。连接布线BM1可以形成在半导体衬底410的下表面上，因此可以被称为后金属。用于使连接布线BM1暴露并形成焊料凸块BMB的开口BMO可以形成在第二钝化层450b下方。焊料凸块BMB可以与图2中的焊料凸块135(例如，C4凸块)对应。
为了对半导体封装件100中的高速通道进行建模以具有期望的和/或希望的信号特性(例如，信号强度)，可以对包括在第一布线层(例如，BEOL部)中的连接布线Mi1、Mi2、Mi3和Mi4的特性进行建模，并且还可以对半导体衬底410中的贯通电极(例如，TSV)420以及半导体衬底410下方的连接布线BM1和焊料凸块BMB的特性进行建模。然而，如将参照图7A描述的，贯通电极420的尺寸(或面积)比其他部件的尺寸(或面积)大得多，因此使用常规的建模方案可能难以一次性对以上所述的所有部件进行建模。另外，由于常规的建模方法可以将贯通电极420周围的半导体衬底410视为或考虑为接地节点，因此常规的建模方法可能不能提取通过(经由)半导体衬底410的贯通电极420之间的耦合。通过半导体衬底410的贯通电极420之间的耦合可以支配模型在GHz频率范围内的准确性。通过半导体衬底410的贯通电极420之间的耦合可能对于以每秒几千兆比特(Gbps)和在GHz区域以相应的奈奎斯特(Nyquist)频率传播的大多数高速信号而言是重要的，因此必须考虑这种耦合以对高速通道进行建模。在根据示例实施例的对半导体封装件100中的高速通道进行建模的方法中，可以将使用片上工具的参数提取方案和使用片外工具的全波3D电磁方案组合、合并和/或集成，因此，可以准确和有效地对半导体封装件100中的高速通道进行建模。
图4是示出图1中的对第一布局执行第一建模操作的示例的流程图。
参照图1、图3和图4，当对第一布局执行第一建模操作(步骤S300)时，可以将多条第一连接布线的材料设定为第一材料(步骤S310)。例如，可以将包括在图3的第一布线层(例如，BEOL部)中的所有的连接布线Mi1、Mi2、Mi3和Mi4的材料设定为第一材料。例如，第一材料可以是铜。可以通过步骤S310唯一地和区别性地设定材料条件。
可以基于被设定为第一材料的多条第一连接布线和多条第一连接布线的结构来执行角感知参数提取流程(步骤S320)，可以获得作为角感知参数提取流程的结果的多条第一连接布线的电阻(例如，第一布线层的电阻)(步骤S330)。例如，角感知流程、方案或过程可以表示特定的预定条件被设定为与连接布线Mi1、Mi2、Mi3和Mi4的特性相关联。可以通过步骤S320生成针对第一布线层(例如，BEOL部)的角感知模型。例如，可以以示意性电路图(例如，具有集成电路重点的模拟程序(SPICE)类型和/或格式中的子电路)的形式获得由步骤S330获得的电阻。
可以基于通过步骤S330获得的电阻来获得针对多条第一连接布线的第一S参数(例如，针对第一布线层的S参数)(步骤S340)。S参数(S-parameter)是表示通道特性的各种参数中的一种，并且将参照图9进行描述。
在一些示例实施例中，可以通过使用与第一建模工具和第二建模工具不同的额外的工具转换通过步骤S330获得的电阻来获得第一S参数。如上所述，片上工具可以不直接输出S参数，但是可以以示意性电路图的形式输出电阻。因此，可以通过使用与片上工具不同的额外的工具(例如，电路模拟工具)来转换通过步骤S330获得的电阻以获得第一S参数。
使用片上工具的参数提取方案可以有效地生成针对第一布线层(例如，BEOL部)的角感知模型。然而，由于角感知参数提取流程将贯通电极(例如，TSV)420周围的半导体衬底410视为接地节点(例如，由于角感知参数提取流程不能处理半导体衬底410)，因此可能未提取通过半导体衬底410的贯通电极420之间的耦合，可能未考虑连接布线Mi1与半导体衬底410之间的绝缘层430中出现的电容或者连接布线Mi1与半导体衬底410之间的绝缘层430中出现的电容可能不可用，因此，可能未准确地确定、检测或识别贯通电极420的特性。因此，如将参照图5描述的，可以使用除了参数提取方案之外的不同方案对贯通电极(例如，TSV)420进行建模。
图5是示出图1中的对第二布局执行第二建模操作的示例的流程图。
参照图1、图3和图5，当对第二布局执行第二建模操作(步骤S400)时，可以使用多条第一连接布线中的一些(例如，子集)来形成至少一条集成连接布线(步骤S410)。例如，可以改变多条第一连接布线中的至少一些的材料和结构(例如，形状)以获得至少一条集成连接布线。
图6是示出图5中的形成至少一条集成连接布线的示例的流程图。图7A、图7B、图7C和图7D是用于描述图6的操作的图。为了便于说明，图7A、图7B、图7C和图7D中仅示出了连接布线和贯通电极(例如，TSV)。
参照图5、图6、图7A、图7B、图7C和图7D，当形成至少一条集成连接布线(步骤S410)时，可以在多条第一连接布线之中和/或从多条第一连接布线选择最靠近多个贯通电极的连接布线(步骤S412)。例如，在包括在图3的第一布线层(例如，BEOL部)中的连接布线Mi1、Mi2、Mi3和Mi4之中，可以选择最靠近贯通电极420(例如，TSV)的连接布线Mi1。
可以将所选连接布线的材料设定为与第一材料不同的第二材料(步骤S414)。例如，第二材料可以是电阻大约为零的理想导体(PEC)。与步骤S310一样，可以通过步骤S414唯一地和区别性地设定材料条件。具体地，可以通过将连接布线Mi1的材料设定为电阻大约为零的材料来避免连接布线Mi1的电阻的重复提取。
可以通过用第二材料填充所选连接布线之间的空的区域的至少一部分(例如，在该布局中用第二材料替代空的区域的至少一部分)和/或通过组合或合并所选连接布线中的至少一些来获得至少一条集成连接布线(步骤S416)。如图7B、图7C和图7D中所示，至少一条集成连接布线可以是实心的、统一的或组合的连接布线。
例如，如图7A中所示，当在顶视图或平面图观看实际实现或制造的插件130时，贯通电极420(例如，TSV)中的每一个的尺寸(例如，直径)可以比连接布线M1中的每一个的尺寸(例如，宽度)大得多，并且一个贯通电极420可以与若干连接布线M1重叠。换言之，一个贯通电极420可以与两条或更多条所选连接布线重叠。在一些实施例中，连接布线M1可以与图3中的连接布线Mi1对应。
如图7B、图7C和图7D中所示，可以填充图7A中的连接布线M1之间的空的区域的至少一部分(或者可以组合图7A中的连接布线M1中的至少一些)以形成来自连接布线M1中的一些连接布线M1的集成连接布线M1a、M1b和/或M1c。
在一些示例实施例中，如图7B中所示，可以形成或实现至少一条集成连接布线，使得一个贯通电极420与一条集成连接布线M1a重叠。
在其它示例实施例中，如图7C和图7D中所示，可以形成或实现至少一条集成连接布线，使得多个贯通电极420中的两个或更多个与一条集成连接布线M1b或M1c重叠。在图7C的示例中，两个贯通电极420可以与一个集成连接布线M1b重叠。在图7D的示例中，多于两个和/或所有的(例如，四个)贯通电极420可以与一条集成连接布线M1c重叠。
如参照图7B、图7C和图7D描述的，当使用沿着连接布线M1中的网格格栅图案的轮廓的实心平面而不是连接布线M1中的实际网格格栅图案时，与使用所有的连接布线Mi1、Mi2、Mi3和Mi4的情况相比，可以减少计算量而几乎没有误差。因此，可以通过仅考虑到集成连接布线M1a、M1b或M1c而不是考虑所有的连接布线Mi1、Mi2、Mi3和Mi4来执行后续计算或操作。
再次参照图1、图3和图5，可以基于被设定为第二材料的至少一条集成连接布线(例如，M1a、M1b和/或M1c)和多个贯通电极的结构来执行耦合感知全波3D电磁流程(步骤S420)，可以获得至少一条集成连接布线(例如，M1a、M1b和/或M1c)和多个贯通电极(例如，TSV)的电阻、电感、电容和电导作为耦合感知全波3D电磁流程的结果(步骤S430)。例如，贯通电极可以是TSV，因此，耦合感知全波3D电磁流程可以是基于TSV耦合感知全波3D电磁的流程。如上所述，可以通过仅考虑到集成连接布线M1a、M1b和/或M1c而不是考虑所有的连接布线Mi1、Mi2、Mi3和Mi4来执行TSV感知流程。
可以基于通过步骤S430获得的电阻、电感、电容和电导来获得针对多个贯通电极的第二S参数(步骤S440)。
在一些示例实施例中，可以在不使用额外的工具的情况下直接从第二建模工具获得第二S参数。换言之，可以在没有任何额外的工具的情况下从由片外工具执行的3D模拟直接获得第二S参数。
在一些示例实施例中，如参照图3描述的，第二布局还可以包括半导体衬底的下表面上的多条第二连接布线(例如，连接布线BM1)和多条第二连接布线下方的多个焊料凸块(例如，焊料凸块BMB)。在该示例中，可以通过将多条第二连接布线和多个焊料凸块的结构一起应用(例如，将多条第二连接布线和多个焊料凸块的结构一起组合分析)而在步骤S420中执行耦合感知全波3D电磁流程。如此，通过步骤S430获得的电阻、电感、电容和电导可以是至少一条集成连接布线、多个贯通电极、多条第二连接布线和多个焊料凸块的电阻、电感、电容和电导，通过步骤S440获得的第二S参数可以是针对多个贯通电极、多条第二连接布线和多个焊料凸块的S参数。
使用片外工具的全波3D电磁方案可以避免和/或减少由使用片上工具的参数提取方案引起的问题，并且可以针对与贯通电极420(例如，TSV)相关联的耦合获得非常高的准确性。然而，在全波3D电磁方案中，角感知参数提取可能是不可能的，第一布线层(例如，BEOL部)的建模可能是困难的，处理第一布线层的时间和存储器要求可能非常大，因此可能不满足周转时间(TAT)。
在根据示例实施例的对半导体封装件中的高速通道进行建模的方法中，可以将使用片上工具的参数提取方案和使用片外工具的全波3D电磁方案组合、合并或集成。可以基于参数提取方案对BEOL部有效地执行角感知参数提取，可以基于全波3D电磁方案对TSV有效地执行耦合感知参数提取，因此可以通过将两个建模结果组合来准确且有效地获得半导体封装件中的高速通道的模型。另外，可以在使用片外工具的全波3D电磁方案中改变连接布线的材料和结构，因此可以维持模型的准确性，同时减少计算量。
图8是示出图1中的获得整个高速通道的集成建模结果的示例的流程图。
参照图1和图8，当获得整个高速通道的集成建模结果(步骤S500)时，可以通过将第一S参数(例如，来自图4的步骤S340)和第二S参数(例如，来自图5的步骤S440)组合来获得集成的S参数(步骤S510)。集成的S参数可以表示用于整个高速通道的S参数。
图9是示出根据本发明构思的示例实施例的通过对高速通道进行建模的方法获得的S参数的示例的示图。
参照图9，S参数S可以由n*m矩阵表示，n*m矩阵包括元素S11、S12、……、S1m、S21、S22、……、S2m、……、Sn1、Sn2、……、Snm，其中，n和m中的每一个是大于或等于二的自然数。可以通过将包括元素V11、V12、……、V1m的通道输入V1和S参数S相乘来获得包括元素V21、V22、……、V2n的通道输出V2。因此，S参数S可以表示通道特性。
图10是根据本发明构思的示例实施例的通过对高速通道进行建模的方法实现的半导体封装件的另一示例的截面图。将省略与图2的元件相同或相似的元件的描述。
参照图10，半导体封装件500包括封装衬底501、第一半导体器件510和第二半导体器件520。半导体封装件500还可以包括密封构件540。
除了省略图2中的插件130之外，图10的半导体封装件500可以与图2的半导体封装件100相似，第一半导体器件510和第二半导体器件520可以在竖直方向上堆叠，贯通电极和连接布线可以被包括在第一半导体器件510和第二半导体器件520中，而不是被包括在插件中。
半导体封装件500可以是具有其中堆叠有多个裸片(或芯片)的堆叠芯片结构的存储器封装件。例如，半导体封装件500可以以3D结构来实现，并且可以包括具有3D芯片结构的半导体器件和存储器装置。例如，第一半导体器件510可以包括逻辑半导体器件，第二半导体器件520可以包括存储器装置。
封装衬底501、外部连接件503和密封构件540可以基本分别与图2中的封装衬底101、外部连接件103和密封构件140相同。
第一半导体器件510可以设置在封装衬底501上。第一半导体器件510可以通过倒装芯片接合方案安装在封装衬底501上。例如，第一半导体器件510可以安装在封装衬底501上，使得第一半导体器件510的其上设置有芯片焊盘的有源表面面对封装衬底501。第一半导体器件510的芯片焊盘可以通过作为导电凸块的焊料凸块(例如，uBump)537电连接到封装衬底501的连接焊盘。
第一半导体器件510可以包括半导体衬底512和布线层514。半导体衬底512可以包括诸如晶体管的电路结构(未示出)，并且可以包括穿透其的多个贯通电极(例如，TSV)533。尽管未详细地示出，但是布线层514可以包括多条连接布线531和多个过孔。
第二半导体器件520可以设置在第一半导体器件510上。第二半导体器件520可以通过倒装芯片接合方案安装在第一半导体器件510上。例如，第二半导体器件520可以安装在第一半导体器件510上，使得第二半导体器件520的其上设置有芯片焊盘的有源表面面对第一半导体器件510。第二半导体器件520的芯片焊盘可以通过作为导电凸块的焊料凸块(例如，C4凸块)535电连接到第一半导体器件510的多个贯通电极(例如，TSV)533。
第二半导体器件520可以包括半导体衬底522和布线层524。半导体衬底522可以包括诸如晶体管的电路结构(未示出)。尽管未详细地示出，但是布线层524可以包括多条连接布线532和多个过孔。
尽管图10示出半导体封装件500包括一个第一半导体器件510和一个第二半导体器件520，但是示例实施例不限于此。例如，至少一个其它的第二半导体器件可以堆叠在第二半导体器件520上。在一些实施例中，与第一半导体器件510一样，第二半导体器件520的半导体衬底522可以包括贯通电极。
在图10的半导体封装件500中，贯通电极533和焊料凸块535可以分别与包括在图2的插件130中的贯通电极133和焊料凸块135对应，布线层514和524中的连接布线531和532可以与包括在图2的插件130中的连接布线131对应。因此，可以通过执行根据示例实施例的对高速通道进行建模的方法来准确且有效地获得图10的半导体封装件500中的高速通道的模型。
图11是示出根据示例实施例的用于半导体封装件的建模和设计系统的框图。
参照图11，用于半导体封装件的建模和设计系统1000包括处理器1100、存储装置1200、建模和设计模块1300、和分析器(或分析模块)1400。
如本文中使用的，术语“模块”可以指示但不限于软件和/或硬件部件，诸如现场可编程门阵列(FPGA)或执行特定任务的专用集成电路(ASIC)。模块可以被配置为驻留在有形的可寻址存储介质中，并且可以被配置为在一个或多个处理器上执行。例如，“模块”可以包括诸如软件部件、面向对象的软件部件、类部件和任务部件的部件，以及过程、功能、例程、程序代码段、驱动程序、固件、微代码、电路、数据、数据库、数据结构、表格、数组和变量。“模块”可以被划分为执行详细功能的多个“模块”。
当建模和设计模块1300和/或分析器1400执行计算时可以使用处理器1100。例如，处理器1100可以包括微处理器、应用处理器(AP)、数字信号处理器(DSP)、GPU等。在图11中，仅示出了一个处理器1100，但是示例实施例不限于此。例如，多个处理器可以被包括在建模和设计系统1000中。另外，处理器1100可以包括高速缓冲存储器以提高计算能力。
存储装置1200可以包括用于第一建模工具(TOOL1)1310的第一数据库(DB1)1210和用于第二建模工具(TOOL2)1320的第二数据库(DB2)1220，并且还可以包括设计规则(DR)1230。可以将第一数据库1210、第二数据库1220和设计规则1230从存储装置1200提供到建模和设计模块1300和/或分析器1400。设计规则1230可以提供用于构造制造集成电路时所需要的各种掩模的一组准则。例如，设计规则1230可以包括同一层上的单元之间和/或不同层上的单元之间的最小宽度和最小间隔要求。另外，设计规则1230可以包括布线的最小线宽。
在一些示例实施例中，存储装置或存储介质1200可以包括用于向计算机提供命令和/或数据的任何非暂时性计算机可读存储介质。例如，非暂时性计算机可读存储介质1200可以包括易失性存储器(诸如随机存取存储器(RAM)、只读存储器(ROM)等)和/或非易失性存储器(诸如闪速存储器、磁阻RAM(MRAM)、相变RAM(PRAM)、电阻RAM(RRAM)等)。非暂时性计算机可读存储介质1200可以被插入到计算机中，可以被集成在计算机中，或者可以通过通信介质(诸如网络和/或无线链路)与计算机耦接。
建模和设计模块1300可以包括第一建模工具1310和第二建模工具1320。如参照图1中的步骤S300以及图4中的步骤S310至步骤S340描述的，第一建模工具1310可以使用第一建模方案对BEOL部执行第一建模操作。如参照图1中的步骤S400、图5中的步骤S410至步骤S440以及图6中的步骤S412至步骤S416描述的，第二建模工具1320可以使用第二建模方案对TSV、下布线和焊料凸块而不是BEOL部执行第二建模操作。
分析器1400可以分析和验证由建模和设计模块1300执行的建模操作的结果。当基于分析的结果确定通道特性满足预定的信号特性时，建模和设计模块1300可以输出指示建模操作成功的数据和/或信号。当基于分析的结果确定通道特性不满足预定的信号特性时，可以通过修改或调整通道设计和/或芯片设计来改变通道结构，并且可以再次执行分析和验证。
建模和设计模块1300和/或分析器1400可以以软件实现，但是示例实施例不限于此。当建模和设计模块1300和分析器1400两者以软件实现时，建模和设计模块1300和分析器1400可以以代码的形式存储在存储装置1200中，或者可以以代码的形式存储在与存储装置1200分离的另一存储装置(未示出)中。
图12是示出根据本发明构思的示例实施例的设计半导体封装件的方法的流程图。
参照图12，在根据示例实施例的设计半导体封装件的方法中，设计包括在半导体封装件中的至少一个半导体器件(步骤S1100)，并且设计包括在半导体封装件中的高速通道(步骤S1200)。例如，可以设计参照图2和图10描述的第一半导体器件和第二半导体器件(例如，逻辑半导体器件和存储器装置)，然后可以设计参照图2和图10描述的第一高速路径和第二高速路径(例如，高速串行I/O路径和高速存储器I/O路径)。
在一些示例实施例中，当半导体封装件具有诸如图2的半导体封装件100的2.5D结构时，可以首先执行步骤S1100以设计半导体器件，然后可以随后执行步骤S1200以设计用于实现高速通道的插件。在其它示例实施例中，当半导体封装件具有诸如图10的半导体封装件500的3D结构时，可以基本上同时或并发地执行步骤S1100和步骤S1200以同时或一次性设计半导体器件和高速通道。
可以对所设计的高速通道进行建模(步骤S1300)，并且可以分析和验证高速通道的建模结果(步骤S1400)。可以基于参照图1至图10描述的根据示例实施例的对高速通道进行建模的方法来执行步骤S1300中的建模操作。
当分析和验证高速通道的建模结果的操作成功(步骤S1400：是)时(例如，当基于分析的结果确定高速通道的特性满足预定的信号特性时)，可以完成设计半导体封装件的操作。
当分析和验证高速通道的建模结果的操作失败(步骤S1400：否)时(例如，当基于分析的结果确定高速通道的特性不满足预定的信号特性时)，可以改变半导体封装件的设计(步骤S1500)，并且可以基于改变设计的结果再次执行步骤S1300和步骤S1400。在一些示例实施例中，步骤S1500中的改变设计的操作可以仅包括与步骤S1100相似的改变半导体器件的设计的操作，或者可以仅包括与步骤S1200相似的改变高速通道的设计的操作，或者可以包括改变半导体器件的设计的操作和改变高速通道的设计的操作两者。
在一些示例实施例中，当改变半导体封装件的设计时，可以改变用于半导体器件和/或高速通道的设计条件。例如，可以重新设计半导体器件和/或高速通道以改变电路配置、布局和/或另一特性。在其它示例实施例中，当改变半导体封装件的设计时，可以改变用于制造半导体器件和/或高速通道的工艺或工艺条件。例如，可以调整工艺设备、工艺次序、工艺中的各种参数等。在又一示例实施例中，当改变半导体封装件的设计时，可以改变用于半导体器件和/或高速通道的产品规格。根据示例实施例，可以同时或并发地改变设计条件、工艺条件和产品规格中的至少两个。
图13是示出根据示例实施例的制造半导体封装件的方法的流程图。
参照图13，在根据本发明构思的示例实施例的制造半导体封装件的方法中，设计包括至少一个半导体器件和高速通道的半导体封装件(步骤S2100)，基于设计半导体封装件的结果来制造半导体封装件(步骤S2200)。可以基于参照图12描述的根据示例实施例的设计半导体封装件的方法来执行步骤S2100中的设计操作。
如本领域技术人员将理解的，本发明构思可以体现为系统、方法、计算机程序产品、和/或体现在其上体现有计算机可读程序代码的一个或多个计算机可读介质中的计算机程序产品。可以将计算机可读程序代码提供给通用计算机、专用计算机或其他可编程数据处理设备的处理器。计算机可读介质可以是计算机可读信号介质或计算机可读存储介质。计算机可读存储介质可以是可以包含或存储供指令执行系统、设备或装置使用或与其结合使用的程序的任何有形介质。例如，计算机可读介质可以是非暂时性计算机可读介质。
本发明构思可以应用于包括半导体封装件的各种装置和/或系统。例如，本发明构思可以应用于诸如个人计算机(PC)、服务器计算机、数据中心、工作站、移动电话、智能电话、平板计算机、膝上型计算机、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、便携式游戏机、音乐播放器、便携式摄像机、视频播放器、导航装置、可穿戴装置、物联网(IoT)装置、万物互联(IoE)装置、电子书阅读器、虚拟现实(VR)装置、增强现实(AR)装置、机器人设备、无人机等的系统。
前述是示例实施例的说明，并且不被解释为对其的限制。尽管已经描述了一些示例实施例，但是本领域技术人员将容易理解，在实质上不脱离示例实施例的新颖的教导和优点的情况下，能够对示例实施例进行许多修改。因此，所有这些修改旨在被包括在如权利要求中所限定的示例实施例的范围内。因此，将理解，前述是各种示例实施例的说明，并且不被解释为限于所公开的特定示例实施例，并且对所公开的示例实施例以及其他示例实施例的修改旨在被包括在所附权利要求的范围内。

Claims (20)

1.一种对半导体封装件中的高速通道进行建模的方法，所述高速通道包括半导体衬底的上表面上的多条第一连接布线和穿透所述半导体衬底的多个贯通电极，所述方法包括：
接收所述高速通道的设计信息；
将所述设计信息划分为包括所述多条第一连接布线的第一布局和包括所述多个贯通电极的第二布局；
使用第一建模方案和第一建模工具对所述第一布局执行第一建模操作；
使用第二建模方案、第二建模工具以及所述第一布局的至少一部分对所述第二布局执行第二建模操作，其中，所述第二建模方案与所述第一建模方案不同，并且其中，所述第二建模工具与所述第一建模工具不同；以及
通过将所述第一建模操作的结果和所述第二建模操作的结果组合来获得整个所述高速通道的集成建模结果。
2.根据权利要求1所述的方法，其中，对所述第一布局执行所述第一建模操作包括：
将所述多条第一连接布线的材料设定为第一材料；
基于被设定为所述第一材料的所述多条第一连接布线和所述多条第一连接布线的结构来执行角感知参数提取流程；
获得作为所述角感知参数提取流程的结果的第一电阻；以及
基于所述第一电阻来获得针对所述多条第一连接布线的第一S参数。
3.根据权利要求2所述的方法，其中，所述第一建模工具是片上工具，并且
其中，所述第一建模方案是使用所述片上工具的参数提取方案。
4.根据权利要求2所述的方法，其中，所述第一材料是铜。
5.根据权利要求2所述的方法，其中，通过使用与所述第一建模工具和所述第二建模工具不同的额外的工具转换所述第一电阻来获得所述第一S参数。
6.根据权利要求2所述的方法，其中，对所述第二布局执行所述第二建模操作包括：
使用所述多条第一连接布线中的一些来形成至少一条集成连接布线；
基于所述至少一条集成连接布线和所述多个贯通电极的结构来执行耦合感知全波三维电磁流程；
获得作为所述耦合感知全波三维电磁流程的结果的第二电阻、第一电感、第一电容和第一电导；以及
基于所述第二电阻、所述第一电感、所述第一电容和所述第一电导来获得针对所述多个贯通电极的第二S参数。
7.根据权利要求6所述的方法，其中，所述第二布局还包括所述半导体衬底的下表面上的多条第二连接布线和所述多条第二连接布线下方的多个焊料凸块，
其中，通过将所述多条第二连接布线和所述多个焊料凸块的结构一起应用来执行所述耦合感知全波三维电磁流程，并且
其中，所述第二S参数代表针对所述多个贯通电极、所述多条第二连接布线和所述多个焊料凸块的S参数。
8.根据权利要求6所述的方法，其中，形成所述至少一条集成连接布线包括：
选择所述多条第一连接布线中的最靠近所述多个贯通电极的子集；
将所述多条第一连接布线的所述子集的材料设定为与所述第一材料不同的第二材料；以及
通过用所述第二材料填充所述多条第一连接布线的所述子集中的各个第一连接布线之间的空的区域的至少一部分来获得所述至少一条集成连接布线。
9.根据权利要求8所述的方法，其中，在平面图中，所述多个贯通电极中的第一贯通电极与所述多条第一连接布线的所述子集中的两条或更多条第一连接布线重叠，并且
其中，所述至少一条集成连接布线被形成为使得所述第一贯通电极与所述至少一条集成连接布线重叠。
10.根据权利要求8所述的方法，其中，在平面图中，所述多个贯通电极中的第一贯通电极与所述多条第一连接布线的所述子集中的两条或更多条第一连接布线重叠，并且
其中，所述至少一条集成连接布线被形成为使得所述多个贯通电极中的所述第一贯通电极和第二贯通电极与所述至少一条集成连接布线重叠。
11.根据权利要求8所述的方法，其中，所述第二材料是电阻为零的理想导体。
12.根据权利要求6所述的方法，其中，所述第二建模工具是片外工具，并且
其中，所述第二建模方案是被配置为使用所述片外工具的全波三维电磁方案。
13.根据权利要求6所述的方法，其中，所述第二S参数直接从所述第二建模工具获得而不使用额外的工具。
14.根据权利要求6所述的方法，其中，获得整个所述高速通道的集成建模结果包括：
通过将所述第一S参数和所述第二S参数组合来获得集成S参数。
15.根据权利要求1所述的方法，其中，所述半导体封装件包括：
封装衬底；
插件，其位于所述封装衬底上；
第一半导体器件，其位于所述插件上；以及
第二半导体器件，其位于所述插件上，所述第二半导体器件是与所述第一半导体器件的类型不同的类型的半导体器件，
其中，所述半导体衬底、所述多条第一连接布线和所述多个贯通电极被包括在所述插件中。
16.根据权利要求15所述的方法，其中，所述第一半导体器件包括逻辑半导体器件，并且
其中，所述第二半导体器件包括存储器装置。
17.根据权利要求1所述的方法，其中，所述半导体封装件包括：
封装衬底；
第一半导体器件，其位于所述封装衬底上；以及
第二半导体器件，其位于所述第一半导体器件上，所述第二半导体器件是与所述第一半导体器件的类型不同的类型的半导体器件，
其中，所述半导体衬底和所述多条第一连接布线被包括在所述第一半导体器件中，并且
其中，所述多个贯通电极被包括在所述第一半导体器件和所述第二半导体器件中的至少一个中。
18.一种设计半导体封装件的方法，所述方法包括：
生成被包括在所述半导体封装件中的至少一个半导体器件的设计；
生成被包括在所述半导体封装件中的高速通道的设计；
对所述高速通道进行建模；以及
分析和验证所述高速通道的建模结果，
其中，所述高速通道包括半导体衬底的上表面上的多条第一连接布线和穿透所述半导体衬底的多个贯通电极，
其中，对所述高速通道进行建模包括：
接收所述高速通道的设计信息；
将所述设计信息划分为包括所述多条第一连接布线的第一布局和包括所述多个贯通电极的第二布局；
使用第一建模方案和第一建模工具对所述第一布局执行第一建模操作；
使用第二建模方案、第二建模工具以及所述第一布局的至少一部分对所述第二布局执行第二建模操作，其中，所述第二建模方案与所述第一建模方案不同，并且其中，所述第二建模工具与所述第一建模工具不同；以及
通过将所述第一建模操作的结果和所述第二建模操作的结果组合来获得整个所述高速通道的集成建模结果。
19.根据权利要求18所述的方法，其中，响应于基于分析和验证所述高速通道的建模结果确定所述高速通道不满足预定的特性，对所述半导体封装件执行改变所述至少一个半导体器件的设计和/或所述高速通道的设计的操作。
20.一种制造半导体封装件的方法，所述方法包括：
生成包括至少一个半导体器件和高速通道的半导体封装件的设计；以及
基于设计所述半导体封装件的结果来制造所述半导体封装件，
其中，设计所述半导体封装件包括：
生成所述至少一个半导体器件的设计；
生成所述高速通道的设计；
对所述高速通道进行建模；以及
分析和验证所述高速通道的建模结果，
其中，所述高速通道包括半导体衬底的上表面上的多条第一连接布线和穿透所述半导体衬底的多个贯通电极，
其中，对所述高速通道进行建模包括：
接收所述高速通道的设计信息；
将所述设计信息划分为包括所述多条第一连接布线的第一布局和包括所述多个贯通电极的第二布局；
使用第一建模方案和第一建模工具对所述第一布局执行第一建模操作；
使用第二建模方案、第二建模工具以及所述第一布局的至少一部分对所述第二布局执行第二建模操作，其中，所述第二建模方案与所述第一建模方案不同，并且其中，所述第二建模工具与所述第一建模工具不同；以及
通过将所述第一建模操作的结果和所述第二建模操作的结果组合来获得整个所述高速通道的集成建模结果。
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