KR20210044140A - 반도체 패키지의 고속 채널 모델링 방법 및 이를 이용한 반도체 패키지의 설계 방법 - Google Patents

반도체 패키지의 고속 채널 모델링 방법 및 이를 이용한 반도체 패키지의 설계 방법 Download PDF

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Abstract

반도체 패키지의 고속 채널 모델링 방법에서, 고속 채널은 반도체 기판의 상부면에 형성되는 복수의 제1 연결 배선들, 및 반도체 기판을 관통하여 형성되는 복수의 관통 전극들에 의해 형성된다. 고속 채널에 대한 설계 정보를 수신한다. 설계 정보를 복수의 제1 연결 배선들을 포함하는 제1 레이아웃 및 복수의 관통 전극들을 포함하는 제2 레이아웃으로 분리한다. 제1 모델링 방식 및 제1 모델링 툴(tool)을 이용하여, 제1 레이아웃에 대한 모델링을 수행한다. 제2 모델링 방식, 제2 모델링 툴 및 제1 레이아웃의 일부를 이용하여, 제2 레이아웃에 대한 모델링을 수행한다. 제1 레이아웃에 대한 모델링 결과 및 제2 레이아웃에 대한 모델링 결과를 결합하여, 고속 채널 전체에 대한 통합 모델링 결과를 획득한다.

Description

반도체 패키지의 고속 채널 모델링 방법 및 이를 이용한 반도체 패키지의 설계 방법{METHOD OF MODELING HIGH SPEED CHANNEL IN SEMICONDUCTOR PACKAGE AND METHOD OF DESIGNING SEMICONDUCTOR PACKAGE USING THE SAME}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 반도체 패키지의 고속 채널 모델링 방법 및 상기 모델링 방법을 이용한 반도체 패키지의 설계 방법에 관한 것이다.
최근에는 인공 지능(Artificial Intelligence; AI) 및 그래픽 처리 장치(Graphic Processing Unit; GPU)와 같은 고성능 컴퓨팅(High Performance Computing; HPC)을 위한 메모리 대역폭에 대한 요구가 높아지고 있으며, 이는 계산 바운드(computation bound)뿐만 아니라 메모리 대역폭 바운드(memory bandwidth bound)도 머신 러닝을 위한 가속기 설계에 중요한 영향을 미치기 때문이다.
대역폭의 확대는 프로세스 기술의 혁신에 의존할 수 있으며, 프로세스 기술의 발전은 집적 회로(Integrated Circuit; IC)에서 더 높은 밀도를 만들어 냈다. 3차원 집적 방식(3D integration)은 IC의 밀도를 지속적으로 확대할 수 있는 가능성을 제공하므로 관심이 증가하고 있으며, TSV(Through Silicon Via)를 포함하는 실리콘 인터포저(interposer)를 이용한 2.5차원(2.5D) 방식이 중요한 역할을 하고 있다. 특히 HPC에서의 대역폭 요구 사항이 높아짐에 따라 인터포저는 엄청나게 많은 미세 채널 및 큰 채널 대역폭을 가지게 된다. 따라서, 인터포저 및 TSV를 통한 2.5D 및 3D IC의 고속 채널 모델링이 중요하다.
본 발명의 일 목적은 2.5D 및/또는 3D 구조로 구현되는 반도체 패키지 내에서 TSV 및 금속 배선에 의해 형성되는 고속 채널을 효과적으로 모델링할 수 있는 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 모델링 방법을 이용한 반도체 패키지의 설계 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 반도체 패키지의 고속 채널 모델링 방법에서, 상기 고속 채널은 반도체 기판의 상부면에 형성되는 복수의 제1 연결 배선들, 및 상기 반도체 기판을 관통하여 형성되는 복수의 관통 전극들에 의해 형성된다. 상기 고속 채널에 대한 설계 정보를 수신한다. 상기 설계 정보를 상기 복수의 제1 연결 배선들을 포함하는 제1 레이아웃 및 상기 복수의 관통 전극들을 포함하는 제2 레이아웃으로 분리한다. 제1 모델링 방식 및 제1 모델링 툴(tool)을 이용하여, 상기 제1 레이아웃에 대한 모델링을 수행한다. 상기 제1 모델링 방식과 다른 제2 모델링 방식, 상기 제1 모델링 툴과 다른 제2 모델링 툴 및 상기 제1 레이아웃의 일부를 이용하여, 상기 제2 레이아웃에 대한 모델링을 수행한다. 상기 제1 레이아웃에 대한 모델링 결과 및 상기 제2 레이아웃에 대한 모델링 결과를 결합하여, 상기 고속 채널 전체에 대한 통합 모델링 결과를 획득한다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 반도체 패키지의 설계 방법에서, 반도체 패키지에 포함되는 적어도 하나의 반도체 장치를 설계한다. 상기 반도체 패키지에 포함되는 고속 채널을 설계한다. 상기 고속 채널에 대한 모델링을 수행한다. 상기 고속 채널의 모델링 결과를 분석 및 검증한다. 상기 고속 채널은 반도체 기판의 상부면에 형성되는 복수의 제1 연결 배선들, 및 상기 반도체 기판을 관통하여 형성되는 복수의 관통 전극들에 의해 형성된다. 상기 고속 채널에 대한 모델링을 수행하는데 있어서, 상기 고속 채널에 대한 설계 정보를 수신한다. 상기 설계 정보를 상기 복수의 제1 연결 배선들을 포함하는 제1 레이아웃 및 상기 복수의 관통 전극들을 포함하는 제2 레이아웃으로 분리한다. 제1 모델링 방식 및 제1 모델링 툴(tool)을 이용하여, 상기 제1 레이아웃에 대한 모델링을 수행한다. 상기 제1 모델링 방식과 다른 제2 모델링 방식, 상기 제1 모델링 툴과 다른 제2 모델링 툴 및 상기 제1 레이아웃의 일부를 이용하여, 상기 제2 레이아웃에 대한 모델링을 수행한다. 상기 제1 레이아웃에 대한 모델링 결과 및 상기 제2 레이아웃에 대한 모델링 결과를 결합하여, 상기 고속 채널 전체에 대한 통합 모델링 결과를 획득한다.
상기와 같은 본 발명의 실시예들에 따른 반도체 패키지의 고속 채널 모델링 방법 및 반도체 패키지의 설계 방법에서는, 온-칩용 툴을 이용하는 파라미터 추출 방식과 오프-칩용 툴을 이용하는 전파 3차원 전자기파 방식을 결합함으로써, 반도체 패키지 내의 고속 채널에 대한 모델을 정확하고 효과적으로 획득할 수 있다. 이 때, 오프-칩용 툴을 이용하는 전파 3차원 전자기파 방식에서 연결 배선들의 물질 및 구조를 변경함으로써, 연산량이 감소되면서도 정확도가 유지될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지의 고속 채널 모델링 방법을 나타내는 순서도이다.
도 2는 본 발명의 실시예들에 따른 반도체 패키지의 고속 채널 모델링 방법에 의해 구현되는 반도체 패키지의 일 예를 나타내는 단면도이다.
도 3은 도 2의 반도체 패키지에 포함되는 인터포저의 일 예를 나타내는 단면도이다.
도 4는 도 1의 제1 레이아웃에 대한 모델링을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 5는 도 1의 제2 레이아웃에 대한 모델링을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 6은 도 5의 적어도 하나의 통합 연결 배선을 형성하는 단계의 일 예를 나타내는 순서도이다.
도 7a, 7b, 7c 및 7d는 도 6의 동작을 설명하기 위한 도면들이다.
도 8은 도 1의 고속 채널 전체에 대한 통합 모델링 결과를 획득하는 단계의 일 예를 나타내는 순서도이다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지의 고속 채널 모델링 방법에 의해 획득되는 S-파라미터의 일 예를 나타내는 도면이다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지의 고속 채널 모델링 방법에 의해 구현되는 반도체 패키지의 다른 예를 나타내는 단면도이다.
도 11은 본 발명의 실시예들에 따른 반도체 패키지의 모델링 및 설계 시스템을 나타내는 블록도이다.
도 12는 본 발명의 실시예들에 따른 반도체 패키지의 설계 방법을 나타내는 순서도이다.
도 13은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 순서도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지의 고속 채널 모델링 방법을 나타내는 순서도이다.
도 1을 참조하면, 본 발명의 실시예들은 반도체 패키지 내에 형성되는 고속 채널을 모델링하는데 이용된다. 상기 고속 채널은 상기 반도체 패키지에 포함되는 반도체 기판의 상부면에 형성되는 복수의 제1 연결 배선들, 및 상기 반도체 기판을 관통하여 형성되는 복수의 관통 전극들에 의해 형성된다. 상기 반도체 패키지 및 상기 고속 채널의 구체적인 구조에 대해서는 도 2, 3 및 10을 참조하여 후술하도록 한다.
본 발명의 실시예들에 따른 반도체 패키지의 고속 채널 모델링 방법에서, 상기 고속 채널에 대한 설계 정보를 수신한다(단계 S100). 예를 들어, 상기 설계 정보는 GDS(Graphic Database System) 파일 형태로 제공될 수 있다.
도 12를 참조하여 후술하는 것처럼, 상기 반도체 패키지를 설계하는 경우에, 먼저 상기 반도체 패키지에 포함되는 적어도 하나의 반도체 장치에 대한 설계를 수행하고, 이후에 상기 반도체 패키지 내의 반도체 장치들이 서로 통신하기 위한 및/또는 상기 반도체 패키지 내의 반도체 장치들과 외부 회로가 서로 통신하기 위한 상기 고속 채널에 대한 설계를 수행하며, 이후에 상기 고속 채널에 대한 설계의 결과로서 상기 GDS 파일을 수신할 수 있다.
상기 고속 채널에 대한 설계 정보를 상기 복수의 제1 연결 배선들을 포함하는 제1 레이아웃 및 상기 복수의 관통 전극들을 포함하는 제2 레이아웃으로 분리한다(단계 S200). 예를 들어, 상기 GDS 파일 중에서 상기 반도체 기판의 상부면에 형성되는 상기 복수의 제1 연결 배선들을 포함하는 제1 배선층에 대한 레이아웃을 추출하여 상기 제1 레이아웃을 획득하고, 상기 GDS 파일 중에서 상기 제1 배선층을 제외하고 상기 반도체 기판 내에 형성되는 상기 복수의 관통 전극들에 대한 레이아웃을 추출하여 상기 제2 레이아웃을 획득할 수 있다.
일 실시예에서, 도 2 및 3을 참조하여 후술하는 것처럼, 상기 반도체 패키지는 상기 반도체 기판의 하부면에 형성되는 복수의 제2 연결 배선들 및 상기 복수의 제2 연결 배선들의 하부에 형성되는 복수의 솔더 범프들을 더 포함할 수 있다. 이 경우, 상기 제2 레이아웃은 상기 복수의 관통 전극들, 복수의 제2 연결 배선들 및 상기 복수의 솔더 범프들을 포함할 수 있다. 즉, 상기 GDS 파일 중에서 상기 제1 배선층을 제외한 상기 복수의 관통 전극들, 복수의 제2 연결 배선들 및 상기 복수의 솔더 범프들에 대한 레이아웃을 추출하여 상기 제2 레이아웃을 획득할 수 있다.
제1 모델링 방식 및 제1 모델링 툴(tool)을 이용하여, 상기 제1 레이아웃에 대한 모델링을 수행한다(단계 S300). 예를 들어, 상기 제1 모델링 툴은 온-칩용 툴(on-chip tool)이고, 상기 제1 모델링 방식은 상기 온-칩용 툴을 이용하는 파라미터 추출(Parameter Extraction; PEX) 방식일 수 있다. 예를 들어, 상기 온-칩용 툴은 Synopsys사의 StarRC 프로그램일 수 있다. 다만 본 발명은 이에 한정되지 않으며, 상기 온-칩용 툴은 그 밖에 다양한 저항 계산 프로그램 중 하나일 수 있다. 단계 S300에 대해서는 도 4를 참조하여 상세하게 후술하도록 한다.
상기 제1 모델링 방식과 다른 제2 모델링 방식, 상기 제1 모델링 툴과 다른 제2 모델링 툴 및 상기 제1 레이아웃의 일부를 이용하여, 상기 제2 레이아웃에 대한 모델링을 수행한다(단계 S400). 예를 들어, 상기 제2 모델링 툴은 오프-칩용 툴(off-chip tool)이고, 상기 제2 모델링 방식은 상기 오프-칩용 툴을 이용하는 전파 3차원 전자기파(Full-wave three-dimensional(3D) electromagnetic(EM)) 방식일 수 있다. 예를 들어, 상기 오프-칩용 툴은 ANSYS사의 HFSS 프로그램일 수 있다. 다만 본 발명은 이에 한정되지 않으며, 상기 오프-칩용 툴은 그 밖에 3D로 맥스웰(Maxwell) 방정식을 풀 수 있는 다양한 프로그램 중 하나일 수 있다.
일 실시예에서, 단계 S400에서 상기 오프-칩용 툴을 이용하는 상기 전파 3차원 전자기파 방식을 수행하는데 있어서, 연산량 감소를 위해 상기 제1 레이아웃에 포함되는 상기 복수의 제1 연결 배선들 중 일부만을 이용하며, 이와 함께 상기 복수의 제1 연결 배선들 중 일부의 물질 및 구조를 변경할 수 있다. 단계 S400에 대해서는 도 5, 6 등을 참조하여 상세하게 후술하도록 한다.
도 1에서는 단계 S300 및 S400이 실질적으로 동시에 수행되는 것으로 도시하였으나, 본 발명은 이에 한정되지 않으며, 단계 S300 및 S400 중 어느 하나가 먼저 수행되고 다른 하나가 나중에 수행될 수도 있다.
상기 제1 레이아웃에 대한 모델링 결과 및 상기 제2 레이아웃에 대한 모델링 결과를 결합하여, 상기 고속 채널 전체에 대한 통합 모델링 결과를 획득한다(단계 S500). 단계 S500에 대해서는 도 8을 참조하여 후술하도록 한다.
본 발명의 실시예들에 따른 반도체 패키지의 고속 채널 모델링 방법에서는, 온-칩용 툴을 이용하는 파라미터 추출 방식과 오프-칩용 툴을 이용하는 전파 3차원 전자기파 방식을 결합함으로써, 반도체 패키지 내의 고속 채널에 대한 모델을 정확하고 효과적으로 획득할 수 있다. 이 때, 오프-칩용 툴을 이용하는 전파 3차원 전자기파 방식에서 연결 배선들의 물질 및 구조를 변경함으로써, 연산량이 감소되면서도 정확도가 유지될 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 패키지의 고속 채널 모델링 방법에 의해 구현되는 반도체 패키지의 일 예를 나타내는 단면도이다.
도 2를 참조하면, 반도체 패키지(100)는 패키지 기판(101), 제1 반도체 장치(SD1)(110), 제2 반도체 장치(SD2)(120) 및 인터포저(130)를 포함한다. 반도체 패키지(100)는 밀봉 부재(140)를 더 포함할 수 있다.
반도체 패키지(100)는 복수 개의 다이(또는 칩)들이 적층된 적층 칩 구조를 갖는 메모리 패키지일 수 있다. 예를 들어, 반도체 패키지(100)는 2.5D 구조로 구현되며, 2.5D 칩 구조의 반도체 장치들 및 메모리 장치들을 포함할 수 있다. 이 경우, 제1 반도체 장치(110)는 로직 반도체 장치를 포함하고, 제2 반도체 장치(120)는 메모리 장치를 포함할 수 있다. 예를 들어, 상기 로직 반도체 장치는 CPU(Central Processing Unit), GPU(Graphic Processing Unit), SoC(System-on-Chip) 등과 같은 호스트(Host)로서의 ASIC(Application Specific Integrated Circuit)일 수 있다. 예를 들어, 상기 메모리 장치는 고 대역폭 메모리(High Bandwidth Memory; HBM) 장치를 포함할 수 있다.
패키지 기판(101)은 서로 마주보는 상부면과 하부면을 갖는 기판일 수 있다. 예를 들어, 패키지 기판(101)은 인쇄 회로 기판(Printed Circuit Board; PCB)일 수 있다. 상기 인쇄 회로 기판은 내부에 비아와 다양한 회로들을 갖는 다층 회로 보드일 수 있다.
인터포저(130)는 패키지 기판(101) 상에 배치될 수 있다. 인터포저(130)는 솔더 범프들(135)을 통해 패키지 기판(101) 상에 실장될 수 있다. 예를 들어, 솔더 범프들(135)은 C4 범프들일 수 있다. 예를 들어, 인터포저(130)의 평면적은 패키지 기판(101)의 평면적보다 작을 수 있다. 다시 말하면, 평면 상에서 인터포저(130)는 패키지 기판(101) 내에 배치될 수 있다.
인터포저(130)는 내부에 형성된 복수의 연결 배선들(131) 및 복수의 관통 전극들(133)을 포함할 수 있다. 예를 들어, 인터포저(130)는 반도체 기판인 실리콘 기판을 포함하는 실리콘 인터포저일 수 있고, 복수의 관통 전극들(133)은 상기 실리콘 기판을 관통하는 관통 실리콘 비아(Through Silicon Via; TSV)들일 수 있다. 인터포저(130)에 포함되는 상기 반도체 기판(예를 들어, 실리콘 기판), 복수의 연결 배선들(131) 및 복수의 관통 전극들(133)(예를 들어, 관통 실리콘 비아들)이 도 1을 참조하여 상술한 상기 반도체 패키지에 포함되는 상기 반도체 기판, 상기 복수의 제1 연결 배선들 및 상기 복수의 관통 전극들에 각각 대응할 수 있다.
제1 반도체 장치(110) 및 제2 반도체 장치(120)는 인터포저(130) 내부의 연결 배선들(131)을 통해 서로 연결되거나 관통 전극들(133)(예를 들어, 관통 실리콘 비아들) 및 솔더 범프들(135)(예를 들어, C4 범프들)을 통해 패키지 기판(101)에 전기적으로 연결될 수 있다. 상기 실리콘 인터포저는 복수 개의 제1 및 제2 반도체 칩들 사이의 고밀도 인터커넥션을 제공할 수 있다.
제1 반도체 장치(110) 및 제2 반도체 장치(120)는 인터포저(130) 상에 배치될 수 있다. 제1 반도체 장치(110) 및 제2 반도체 장치(120)는 플립 칩 본딩(flip chip bonding) 방식에 의해 인터포저(130) 상에 실장될 수 있다. 예를 들어, 제1 반도체 장치(110) 및 제2 반도체 장치(120)는 칩 패드들이 형성된 활성면이 인터포저(130)를 향하도록 인터포저(130) 상에 실장될 수 있다. 제1 반도체 장치(110) 및 제2 반도체 장치(120)의 상기 칩 패드들은 도전성 범프들인 솔더 범프들(137)에 의해 인터포저(130)의 접속 패드들과 전기적으로 연결될 수 있다. 예를 들어, 솔더 범프들(137)은 uBump들일 수 있다.
하나의 제1 반도체 장치(110) 및 하나의 제2 반도체 장치(120)가 배치되도록 도시되어 있지만, 이에 제한되지 않음을 이해할 수 있다. 예를 들면, 제2 반도체 장치(120)는 버퍼 다이 및 상기 버퍼 다이 상에 순차적으로 적층된 복수 개의 메모리 다이(칩)들을 포함할 수 있다. 상기 버퍼 다이 및 상기 메모리 다이들은 관통 실리콘 비아들에 의해 서로 전기적으로 연결될 수 있다.
제1 반도체 장치(110), 제2 반도체 장치(120) 및 인터포저(130)는 밀봉 부재(140)로 고정될 수 있다.
일 실시예에서, 상세하게 도시하지는 않았으나, 반도체 패키지(100)는 인터포저(130)와 패키지 기판(101) 사이에 언더필되는 제1 접착제, 제1 반도체 장치(110)와 인터포저(130) 사이에 언더필되는 제2 접착제, 및 제2 반도체 장치(120)와 인터포저(130) 사이에 언더필되는 제3 접착제를 더 포함할 수 있다. 예를 들어, 상기 제1 내지 제3 접착제들은 에폭시 물질을 포함하여 인터포저(130)와 패키지 기판(101) 사이 그리고 제1 및 제2 반도체 장치들(110, 120)과 인터포저(130) 사이의 틈을 보강할 수 있다.
패키지 기판(101)의 상기 하부면 상에는 외부 접속 패드들이 형성되고, 상기 외부 접속 패드들 상에는 외부 장치와의 전기적 연결을 위하여 외부 연결 부재들(103)이 배치될 수 있다. 예를 들어, 상기 외부 연결 부재들(103)은 솔더 볼(예를 들어, BGA(Ball Grid Array))일 수 있다. 반도체 패키지(100)는 상기 솔더 볼들을 매개로 하여 모듈 기판(10)(예를 들어, 보드(board) 기판)에 실장되어 메모리 모듈을 구성할 수 있다.
모듈 기판(10) 상에는 반도체 패키지(100) 이외에도 PMIC(Power Management Integrated Circuit)(200), SERDES(Serializer & Deserializer) 대응 회로(300) 등이 추가적으로 실장될 수 있다. PMIC(200)는 반도체 패키지(100)에 공급되는 전원을 관리 및/또는 제어할 수 있다. SERDES 대응 회로(300)는 반도체 패키지(100)와 직렬 통신을 수행할 수 있다.
제1 반도체 장치(110)는 반도체 패키지(100)의 외부와 통신하기 위한 인터페이스(IF)(111)를 포함할 수 있다. 예를 들어, 인터페이스(111)는 임의의 직렬 인터페이스를 포함할 수 있다. 인터페이스(111), 인터포저(130) 내부의 관통 전극들(133)(예를 들어, 관통 실리콘 비아들)과 솔더 범프들(135)(예를 들어, C4 범프들), 및 패키지 기판(101)과 모듈 기판(10) 내부의 연결 배선들에 의해 반도체 패키지(100) 외부의 PMIC(200) 및/또는 SERDES 대응 회로(300)와 통신하기 위한 제1 고속 경로(HP1)가 형성될 수 있다. 예를 들어, 제1 고속 경로(HP1)는 고속 직렬 입출력 경로(high speed serial input/output (I/O) path)라고 부를 수 있다.
제1 반도체 장치(110)는 제2 반도체 장치(120)와 통신하기 위한 인터페이스(113)를 포함하고, 제2 반도체 장치(120)는 제1 반도체 장치(110)와 통신하기 위한 인터페이스(121)를 포함할 수 있다. 예를 들어, 인터페이스들(113, 121)은 메모리 인터페이스를 구현하기 위한 HBM PHY부를 각각 포함할 수 있다. 인터페이스(113), 인터페이스(121) 및 인터포저(130) 내부의 연결 배선들(131)에 의해 반도체 패키지(100) 내부에 제2 고속 경로(HP2)가 형성될 수 있다. 예를 들어, 제2 고속 경로(HP2)는 고속 메모리 입출력 경로(high speed memory I/O path)라고 부를 수 있다.
상술한 제1 고속 경로(HP1)(즉, 고속 직렬 입출력 경로) 및 제2 고속 경로(HP2)(즉, 고속 메모리 입출력 경로)가 반도체 패키지(100)의 고속 채널을 형성할 수 있다.
도 2에 도시된 것처럼 반도체 패키지(100)가 2.5D 구조로 구현되는 경우에, 인터포저(130)를 통하여 제1 고속 경로(HP1) 및 제2 고속 경로(HP2)를 포함하는 고속 채널이 형성될 수 있다. 따라서, 도 2의 반도체 패키지(100)를 설계하기 위한 고속 채널 모델링 방법은 인터포저 모델링 방법이라고 설명될 수도 있다.
도 3은 도 2의 반도체 패키지에 포함되는 인터포저의 일 예를 나타내는 단면도이다.
도 2 및 3을 참조하면, 인터포저(130)는 반도체 기판(410) 및 반도체 기판(410)의 상부면에 형성되는 제1 배선층을 포함할 수 있다. 인터포저(130)는 반도체 기판(410)의 하부면에 형성되는 제2 배선층 및 상기 제2 배선층의 하부에 형성되는 솔더 범프들(BMB)을 더 포함할 수 있다.
일반적으로 인터포저(130)를 제조하는 경우에, 반도체 기판(410)과 관련된 구성이 공정의 전단(front end)에서 먼저 제조되고 이후에 상기 제1 배선층과 관련된 구성이 공정의 후단(back end)에서 나중에 제조될 수 있다. 이에 따라, 반도체 기판(410)을 포함하는 구성을 FEOL(Front End Of Line)부라고 부를 수 있고, 상기 제1 배선층을 포함하는 구성을 BEOL(Back End Of Line)부라고 부를 수 있다.
상기 제1 배선층은 복수의 연결 배선들(LR, Mi1, Mi2, Mi3, Mi4) 및 복수의 연결 배선들(LR, Mi1, Mi2, Mi3, Mi4)을 서로 연결하기 위한 복수의 비아들(IV, Vi1, Vi2, Vi3)을 포함할 수 있다. 복수의 연결 배선들(Mi1, Mi2, Mi3, Mi4)은 도 2의 복수의 연결 배선들(131)일 수 있다.
상기 제1 배선층은 복수의 연결 배선들(LR, Mi1, Mi2, Mi3, Mi4) 사이의 전기적인 절연을 위한 절연층들(440a, 440b)을 더 포함할 수 있다. 상기 제1 배선층의 최상부에는 연결 배선들(LR)을 노출하기 위한 개구들(FMO)이 형성될 수 있다. 도시하지는 않았으나, 개구들(FMO) 상에는 도 2의 솔더 범프들(137)(예를 들어, uBump들)이 형성될 수 있다.
일 실시예에서, 연결 배선들(LR) 및 비아(IV)는 제1 금속(예를 들어, 알루미늄(Al))을 포함하고, 연결 배선들(Mi1, Mi2, Mi3, Mi4) 및 비아들(Vi1, Vi2, Vi3)은 상기 제1 금속과 다른 제2 금속(예를 들어, 구리(Cu))을 포함할 수 있다. 연결 배선들(LR, Mi1, Mi2, Mi3, Mi4)은 반도체 기판(410)의 상부면에 형성되므로 상부 금속(front metal)이라고 부를 수 있다.
반도체 기판(410)은 내부에 관통 형성된 복수의 관통 전극들(420)(예를 들어, 관통 실리콘 비아들)을 포함할 수 있다. 예를 들어, 반도체 기판(410)은 실리콘 기판일 수 있다. 복수의 관통 전극들(420)은 도 2의 복수의 관통 전극들(133)일 수 있다.
반도체 기판(410)과 상기 제1 배선층의 사이, 및 반도체 기판(410)과 관통 전극들(420)의 사이에는 전기적인 절연을 위한 절연층(430)이 형성될 수 있다. 예를 들어, 절연층(430)은 실리콘 산화물(예를 들어, SiO2)을 포함할 수 있다.
상기 제2 배선층은 반도체 기판(410)의 하부면에 순차적으로 형성되는 제1 패시베이션층(450a), 연결 배선들(BM1) 및 제2 패시베이션층(450b)을 포함할 수 있다. 예를 들어, 제1 및 제2 패시베이션층들(450a, 450b)은 절연 물질을 포함할 수 있다. 연결 배선들(BM1)은 반도체 기판(410)의 하부면에 형성되므로 하부 금속(back metal)이라고 부를 수 있다. 제2 패시베이션층(450b)에는 연결 배선들(BM1)을 노출하여 솔더 범프들(BMB)을 형성하기 위한 개구들(BMO)이 형성될 수 있다. 솔더 범프들(BMB)은 도 2의 솔더 범프들(135)(예를 들어, C4 범프들)일 수 있다.
반도체 패키지(100) 내의 고속 채널이 원하는 신호 특성(예를 들어, 신호 무결성(signal integrity))을 가지도록 모델링하기 위해서는, 상기 제1 배선층인 BEOL부에 포함되는 연결 배선들(Mi1, Mi2, Mi3, Mi4)의 특성을 모델링하면서, 이와 함께 반도체 기판(410) 내의 관통 전극들(420)(예를 들어, 관통 실리콘 비아들), 반도체 기판(410) 하부의 연결 배선들(BM1) 및 솔더 범프들(BMB)의 특성을 모델링하여야 한다. 하지만, 도 7a를 참조하여 후술하는 것처럼 관통 전극들(420)의 크기(또는 면적)가 다른 구성요소들의 크기보다 매우 크므로, 상술한 모든 구성요소들을 한 번에 모델링하는 것이 어려울 수 있다. 또한, 종래의 모델링 방식에서는 관통 전극들(420) 주변의 반도체 기판(410)을 접지 노드로 간주하기 때문에, 반도체 기판(410)에 의한 관통 전극들(420) 간의 커플링(coupling)을 추출할 수 없다. 이러한 커플링은 GHz 주파수 범위에서 모델의 정확도를 지배하며, 초당 기가비트(Gbps) 및 GHz 영역에서 해당 나이키스트(Nyquist) 주파수로 전파되는 대부분의 고속 신호에 중요므로, 이를 반드시 고려할 필요가 있다. 본 발명의 실시예들에 따르면, 온-칩용 툴을 이용하는 파라미터 추출 방식과 오프-칩용 툴을 이용하는 전파 3차원 전자기파 방식을 결합함으로써, 반도체 패키지(100) 내의 고속 채널을 정확하고 효과적으로 모델링할 수 있다.
도 4는 도 1의 제1 레이아웃에 대한 모델링을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 1, 3 및 4를 참조하면, 상기 제1 레이아웃에 대한 모델링을 수행하는데 있어서(단계 S300), 상기 복수의 제1 연결 배선들의 물질을 제1 물질로 설정할 수 있다(단계 S310). 예를 들어, 도 3의 상기 제1 배선층(예를 들어, BEOL부)에 포함되는 연결 배선들(Mi1, Mi2, Mi3, Mi4) 모두의 물질을 상기 제1 물질로 설정할 수 있다. 예를 들어, 상기 제1 물질은 구리(copper)일 수 있다. 단계 S310에 의해 물질 조건을 독특하게 설정할 수 있다.
상기 제1 물질로 설정된 상기 복수의 제1 연결 배선들 및 상기 복수의 제1 연결 배선들의 구조에 기초하여, 코너 인식(corner aware) 파라미터 추출 과정(flow)을 수행할 수 있고(단계 S320), 상기 코너 인식 파라미터 추출 과정의 결과로서 상기 복수의 제1 연결 배선들(즉, 상기 제1 배선층)에 대한 저항값(resistance)을 획득할 수 있다(단계 S330). 예를 들어, 상기 코너 인식은 연결 배선들(Mi1, Mi2, Mi3, Mi4)의 특성과 관련하여 미리 정해진 특정 조건을 설정하는 것을 나타낼 수 있다. 단계 S320에 의해 상기 제1 배선층(예를 들어, BEOL부)에 대한 코너 인식 모델을 생성할 수 있다. 예를 들어, 단계 S330에 의해 획득되는 상기 저항값은 schematic 회로도(예를 들어, spice 타입의 서브 회로)의 형태로 획득될 수 있다.
단계 S330에서 획득된 상기 저항값에 기초하여 상기 복수의 제1 연결 배선들(즉, 상기 제1 배선층)에 대한 제1 S-파라미터를 획득할 수 있다(단계 S340). S-파라미터는 채널 특성을 나타내는 다양한 파라미터들 중 하나이며, 도 9를 참조하여 후술하도록 한다.
일 실시예에서, 상기 제1 모델링 툴 및 상기 제2 모델링 툴과 다른 툴을 이용하여 상기 저항값을 변환하여 상기 제1 S-파라미터를 획득할 수 있다. 상술한 것처럼, 상기 온-칩용 툴은 S-파라미터를 직접 출력하지 않고 schematic 회로도의 형태로 저항값을 출력하며, 따라서 상기 온-칩용 툴과 다른 툴(또는 회로 시뮬레이션)을 이용하여 상기 저항값을 변환함으로써 상기 제1 S-파라미터를 획득할 수 있다.
상기 온-칩용 툴을 이용하는 상기 파라미터 추출 방식은 상기 제1 배선층(즉, 상기 BEOL부)에 대한 코너 인식 모델을 효과적으로 생성할 수 있다. 하지만 코너 인식 파라미터 추출 방식은 관통 전극들(420)(예를 들어, 관통 실리콘 비아들) 주변의 반도체 기판(410)을 접지 노드로 간주하기 때문에(즉, 반도체 기판(410)을 처리할 수 없기 때문에), 반도체 기판(410)을 통한 관통 전극들(420) 간의 커플링을 추출할 수 없고 연결 배선들(Mi1)과 반도체 기판(410) 사이의 절연층(430)에서 발생하는 커패시턴스(capacitance)를 고려할 수 없으며, 따라서 관통 전극들(420)의 특성을 정확하게 확인할 수 없다. 따라서, 도 5를 참조하여 후술하는 것처럼 상기 파라미터 추출 방식이 아닌 다른 방식을 이용하여 관통 전극들(420)(예를 들어, 관통 실리콘 비아들)에 대한 모델링을 수행할 수 있다.
도 5는 도 1의 제2 레이아웃에 대한 모델링을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 1, 3 및 5를 참조하면, 상기 제2 레이아웃에 대한 모델링을 수행하는데 있어서(단계 S400), 상기 복수의 제1 연결 배선들 중 일부를 이용하여 적어도 하나의 통합 연결 배선을 형성할 수 있다(단계 S410). 예를 들어, 상기 복수의 제1 연결 배선들 중 일부의 물질 및 구조를 변경하여 상기 적어도 하나의 통합 연결 배선을 형성할 수 있다.
도 6은 도 5의 적어도 하나의 통합 연결 배선을 형성하는 단계의 일 예를 나타내는 순서도이다. 도 7a, 7b, 7c 및 7d는 도 6의 동작을 설명하기 위한 도면들이다. 도 7a, 7b, 7c 및 7d에서, 도시의 편의상 연결 배선들 및 관통 전극들(예를 들어, 관통 실리콘 비아들)만을 도시하였다.
도 5, 6, 7a, 7b, 7c 및 7d를 참조하면, 상기 적어도 하나의 통합 연결 배선을 형성하는데 있어서(단계 S410), 상기 복수의 제1 연결 배선들 중 상기 복수의 관통 전극들과 가장 가까운 연결 배선들을 선택할 수 있다(단계 S412). 예를 들어, 도 3의 상기 제1 배선층(예를 들어, BEOL부)에 포함되는 연결 배선들(Mi1, Mi2, Mi3, Mi4) 중 관통 전극들(420)(예를 들어, 관통 실리콘 비아들)과 가장 가까운 연결 배선들(Mi1)을 선택할 수 있다.
상기 선택된 연결 배선들의 물질을 상기 제1 물질과 다른 제2 물질로 설정할 수 있다(단계 S414). 예를 들어, 상기 제2 물질은 저항값이 0인 물질인 PEC(Perfect Conductor)일 수 있다. 단계 S310과 유사하게, 단계 S414에 의해 물질 조건을 독특하게 설정할 수 있으며, 특히 연결 배선들(Mi1)을 저항값이 0인 물질로 설정함으로써 연결 배선들(Mi1)에 대한 저항값의 반복 추출을 피할 수 있다.
상기 선택된 연결 배선들 사이의 비어있는 부분들 중 적어도 일부를 상기 제2 물질로 채워서(또는 상기 선택된 연결 배선들 중 적어도 일부를 합쳐서), 상기 적어도 하나의 통합 연결 배선을 획득할 수 있다(단계 S416). 상기 적어도 하나의 통합 연결 배선은 도 7b, 7c 및 7d에 도시된 것처럼 빈 곳이 없는(solid) 또는 통합된 연결 배선일 수 있다.
구체적으로, 도 7a에 도시된 것처럼, 실제 구현 또는 제조된 인터포저(130)를 평면도(top view)에서 보았을 때, 관통 전극들(420)(예를 들어, 관통 실리콘 비아들)의 크기(예를 들어, 지름)는 연결 배선들(M1)의 크기(예를 들어, 폭)보다 매우 크며, 하나의 관통 전극(420)이 여러 개의 연결 배선들(M1)과 중첩될 수 있다. 다시 말하면, 하나의 관통 전극(420)은 상기 선택된 연결 배선들 중 복수 개와 중첩될 수 있다.
도 7b, 7c 및 7d에 도시된 것처럼, 도 7a의 연결 배선들(M1) 사이의 비어있는 부분 중 일부를 채워서(또는 도 7a의 연결 배선들(M1) 중 일부를 합쳐서) 통합 연결 배선들(M1a, M1b, M1c)을 형성할 수 있다.
일 실시예에서, 도 7b에 도시된 것처럼, 하나의 관통 전극(420)이 하나의 통합 연결 배선(M1a)과 중첩하도록 상기 적어도 하나의 통합 연결 배선이 구현/형성될 수 있다.
다른 실시예에서, 도 7c 및 7d에 도시된 것처럼, 두 개 이상의 관통 전극들(420)이 하나의 통합 연결 배선(M1b, M1c)과 중첩하도록 상기 적어도 하나의 통합 연결 배선이 구현/형성될 수 있다. 도 7c의 예에서는 두 개의 관통 전극들(420)이 하나의 통합 연결 배선(M1b)과 중첩하도록 구현되며, 도 7d의 예에서는 모든(즉, 네 개의) 관통 전극들(420)이 하나의 통합 연결 배선(M1c)과 중첩하도록 구현될 수 있다.
도 7b, 7c 및 7d를 참조하여 상술한 것처럼 연결 배선들(M1)의 실제 메시 그리드 패턴(mesh grid pattern) 대신에 메시 그리드 패턴의 윤곽을 따라 형성된 솔리드 평면(solid plane)을 이용하는 경우에, 모든 연결 배선들(Mi1, Mi2, Mi3, Mi4)을 이용하는 경우와 비교하여 오차가 거의 없으면서 연산량이 감소할 수 있다. 따라서, 모든 연결 배선들(Mi1, Mi2, Mi3, Mi4)을 고려하지 않고 통합 연결 배선들(M1a, M1b, M1c)만 고려하여 이후의 연산들을 수행할 수 있다.
다시 도 1, 3 및 5를 참조하면, 상기 제2 물질로 설정된 상기 적어도 하나의 통합 연결 배선 및 상기 복수의 관통 전극들의 구조에 기초하여, 커플링 인식(coupling aware) 전파 3차원 전자기파 과정을 수행할 수 있고(단계 S420), 상기 커플링 인식 전파 3차원 전자기파 과정의 결과로서 상기 적어도 하나의 통합 연결 배선 및 상기 복수의 관통 전극들에 대한 저항값, 인덕턴스(inductance), 커패시턴스(capacitance) 및 컨덕턴스(conductance)를 획득할 수 있다(단계 S430). 예를 들어, 상기 관통 전극들은 관통 실리콘 비아들이며, 따라서 상기 커플링 인식 전파 3차원 전자기파 과정은 TSV 커플링 인식(TSV coupling aware) 전파 3차원 전자기파 기반의 파라미터 추출 과정일 수 있다. 상술한 것처럼, 모든 연결 배선들(Mi1, Mi2, Mi3, Mi4)을 고려하지 않고 통합 연결 배선들(M1a, M1b, M1c)만 고려하여 TSV 인식 추출 과정을 수행할 수 있다.
단계 S430에서 획득된 상기 저항값, 상기 인덕턴스, 상기 커패시턴스 및 상기 컨덕턴스에 기초하여 상기 복수의 관통 전극들에 대한 제2 S-파라미터를 획득할 수 있다(단계 S440).
일 실시예에서, 상기 제2 S-파라미터는 추가적인 툴을 이용하지 않고 상기 제2 모델링 툴로부터 직접 획득될 수 있다. 다시 말하면, 상기 제2 S-파라미터는 별도의 다른 툴 없이 상기 오프-칩용 툴에 의해 수행되는 3D 시뮬레이션으로부터 직접 획득될 수 있다.
일 실시예에서, 도 3을 참조하여 상술한 것처럼, 상기 제2 레이아웃은 상기 반도체 기판의 하부면에 형성되는 복수의 제2 연결 배선들(예를 들어, 연결 배선들(BM1)) 및 상기 복수의 제2 연결 배선들의 하부에 형성되는 복수의 솔더 범프들(예를 들어, 솔더 범프들(BMB))을 더 포함할 수 있다. 이 경우, 단계 S420에서 상기 복수의 제2 연결 배선들 및 상기 복수의 솔더 범프들의 구조를 함께 적용하여 상기 커플링 인식 전파 3차원 전자기파 과정을 수행할 수 있다. 이에 따라, 단계 S430에서 획득되는 상기 저항값, 상기 인덕턴스, 상기 커패시턴스 및 상기 컨덕턴스는 상기 적어도 하나의 통합 연결 배선, 상기 복수의 관통 전극들, 상기 복수의 제2 연결 배선들 및 상기 복수의 솔더 범프들에 대한 저항값, 인덕턴스, 커패시턴스 및 컨덕턴스일 수 있고, 단계 S440에서 획득되는 상기 제2 S-파라미터는 상기 복수의 관통 전극들, 상기 복수의 제2 연결 배선들 및 상기 복수의 솔더 범프들에 대한 S-파라미터일 수 있다.
상기 오프-칩용 툴을 이용하는 상기 전파 3차원 전자기파 방식은 상기 온-칩용 툴을 이용하는 상기 파라미터 추출 방식에 의한 문제를 피할 수 있고 관통 전극들(420)(예를 들어, 관통 실리콘 비아들)과 관련된 커플링에 대한 매우 높은 정확도를 얻을 수 있다. 하지만 코너 인식이 되지 않고 상기 제1 배선층(즉, 상기 BEOL부)에 대한 모델링이 어려우며 상기 제1 배선층을 처리하기 위해 요구되는 시간 및 메모리 요구사항이 매우 커서 TAT(turn-around time)를 만족하지 못할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지의 고속 채널 모델링 방법은 상기 온-칩용 툴을 이용하는 상기 파라미터 추출 방식과 상기 오프-칩용 툴을 이용하는 상기 전파 3차원 전자기파 방식을 결합하여 수행될 수 있다. 상기 파라미터 추출 방식에 기초하여 상기 BEOL부에 대한 코너 인식 파라미터 추출을 효과적으로 수행할 수 있고, 상기 전파 3차원 전자기파 방식에 기초하여 관통 실리콘 비아들에 대한 커플링 인식 파라미터 추출을 효과적으로 수행할 수 있으며, 두 개의 모델링 결과를 결합하여 반도체 패키지 내의 고속 채널에 대한 모델을 정확하고 효과적으로 획득할 수 있다. 이 때, 상기 오프-칩용 툴을 이용하는 상기 전파 3차원 전자기파 방식에서 연결 배선들의 물질 및 구조를 변경함으로써, 연산량이 감소되면서도 정확도가 유지될 수 있다.
도 8은 도 1의 고속 채널 전체에 대한 통합 모델링 결과를 획득하는 단계의 일 예를 나타내는 순서도이다.
도 1 및 8을 참조하면, 상기 고속 채널 전체에 대한 통합 모델링 결과를 획득하는데 있어서(단계 S500), 상기 제1 S-파라미터와 상기 제2 S-파라미터를 결합하여, 통합 S-파라미터를 획득할 수 있다(단계 S510). 상기 통합 S-파라미터는 전체 채널에 대한 통합된 S-파라미터를 나타낼 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지의 고속 채널 모델링 방법에 의해 획득되는 S-파라미터의 일 예를 나타내는 도면이다.
도 5를 참조하면, S-파라미터(S)는 성분들(s11, sa2, ..., s1m, s21, s22, ..., s2m, ..., sn1, sn2, ..., snm)을 포함하는 n*m(n, m은 각각 2 이상의 자연수)의 행렬로 표현될 수 있다. 성분들(v11, v12, ..., v1m)을 포함하는 채널 입력(V1)과 S-파라미터(S)의 곱셈에 의하여 성분들(v21, v22, ..., v2n)을 포함하는 채널 출력(V2)이 획득될 수 있다. 이에 따라, S-파라미터(S)는 채널 특성을 나타낼 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지의 고속 채널 모델링 방법에 의해 구현되는 반도체 패키지의 다른 예를 나타내는 단면도이다. 이하 도 2와 중복되는 설명은 생략한다.
도 10을 참조하면, 반도체 패키지(500)는 패키지 기판(501), 제1 반도체 장치(510) 및 제2 반도체 장치(520)를 포함한다. 반도체 패키지(500)는 밀봉 부재(540)를 더 포함할 수 있다.
도 2의 인터포저(130)가 생략되고 제1 및 제2 반도체 장치들(510, 520)이 수직 방향으로 적층되며 관통 전극들 및 연결 배선들이 인터포저(130)가 아닌 제1 및 제2 반도체 장치들(510, 520)에 포함되는 것을 제외하면, 도 10의 반도체 패키지(500)는 도 2의 반도체 패키지(100)와 유사할 수 있다.
반도체 패키지(500)는 복수 개의 다이(또는 칩)들이 적층된 적층 칩 구조를 갖는 메모리 패키지일 수 있다. 예를 들어, 반도체 패키지(500)는 3D 구조로 구현되며, 3D 칩 구조의 반도체 장치들 및 메모리 장치들을 포함할 수 있다. 이 경우, 제1 반도체 장치(510)는 로직 반도체 장치를 포함하고, 제2 반도체 장치(520)는 메모리 장치를 포함할 수 있다.
패키지 기판(501), 외부 연결 부재들(503) 및 밀봉 부재(540)는 도 1의 패키지 기판(101), 외부 연결 부재들(103) 및 밀봉 부재(140)와 각각 실질적으로 동일할 수 있다.
제1 반도체 장치(510)는 패키지 기판(501) 상에 배치될 수 있다. 제1 반도체 장치(510)는 플립 칩 본딩 방식에 의해 패키지 기판(501) 상에 실장될 수 있다. 예를 들어, 제1 반도체 장치(510)는 칩 패드들이 형성된 활성면이 패키지 기판(501)을 향하도록 패키지 기판(501) 상에 실장될 수 있다. 제1 반도체 장치(510)의 상기 칩 패드들은 도전성 범프들인 솔더 범프들(537)(예를 들어, uBump들)에 의해 패키지 기판(501)의 접속 패드들과 전기적으로 연결될 수 있다.
제1 반도체 장치(510)는 반도체 기판(512) 및 배선층(514)을 포함할 수 있다. 반도체 기판(512)은 트랜지스터 등과 같은 회로 구조(미도시)를 포함할 수 있고, 내부에 관통 형성된 복수의 관통 전극들(533)(예를 들어, 관통 실리콘 비아들)을 포함할 수 있다. 상세하게 도시하지는 않았으나, 배선층(514)은 복수의 연결 배선들(531) 및 복수의 비아들을 포함할 수 있다.
제2 반도체 장치(520)는 제1 반도체 장치(510) 상에 배치될 수 있다. 제2 반도체 장치(520)는 플립 칩 본딩 방식에 의해 제1 반도체 장치(510) 상에 실장될 수 있다. 예를 들어, 제2 반도체 장치(520)는 칩 패드들이 형성된 활성면이 제1 반도체 장치(510)를 향하도록 제1 반도체 장치(510) 상에 실장될 수 있다. 제2 반도체 장치(520)의 상기 칩 패드들은 도전성 범프들인 솔더 범프들(535)(예를 들어, C4 범프들)에 의해 제1 반도체 장치(510)의 관통 전극들(533)(예를 들어, 관통 실리콘 비아들)과 전기적으로 연결될 수 있다.
제2 반도체 장치(520)는 반도체 기판(522) 및 배선층(524)을 포함할 수 있다. 반도체 기판(522)은 트랜지스터 등과 같은 회로 구조(미도시)를 포함할 수 있다. 상세하게 도시하지는 않았으나, 배선층(524)은 복수의 연결 배선들(532) 및 복수의 비아들을 포함할 수 있다.
하나의 제1 반도체 장치(510) 및 하나의 제2 반도체 장치(520)가 배치되도록 도시되어 있지만, 이에 제한되지 않음을 이해할 수 있다. 예를 들면, 제2 반도체 장치(520) 상에 적어도 하나의 다른 제2 반도체 장치가 적층될 수 있다. 이 경우, 제1 반도체 장치(510)와 유사하게, 제2 반도체 장치(520)의 반도체 기판(522)은 관통 전극들을 포함할 수 있다.
도 10의 반도체 패키지(500)에서, 관통 전극들(533)과 솔더 범프들(535)이 도 2의 인터포저(130)에 포함되는 관통 전극들(133)과 솔더 범프들(135)에 각각 대응하고, 배선층들(514, 524) 내의 연결 배선들(531, 532)이 도 2의 인터포저(130)에 포함되는 연결 배선들(131)에 대응할 수 있다. 따라서, 본 발명의 실시예들에 따른 고속 채널 모델링 방법을 수행하여 도 10의 반도체 패키지(500)의 고속 채널에 대한 모델을 정확하고 효과적으로 획득할 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 패키지의 모델링 및 설계 시스템을 나타내는 블록도이다.
도 11을 참조하면, 모델링 및 설계 시스템(1000)은 프로세서(1100), 저장 장치(1200), 모델링 및 설계 모듈(1300), 및 분석 모듈(1400)을 포함한다.
이하에서 사용되는 "모듈"이라는 용어는 소프트웨어, FPGA또는 ASIC과 같은 하드웨어 또는 소프트웨어와 하드웨어의 조합을 나타낼 수 있다. "모듈"은 소프트웨어의 형태로서 어드레싱할 수 있는 저장 매체에 저장될 수 있고, 하나 또는 그 이상의 프로세서들에 의해 실행되도록 구성될 수도 있다. 예를 들어, "모듈"은 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로 코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들, 및 변수들을 포함할 수 있다. "모듈"은 세부적인 기능들을 수행하는 복수의 "모듈"들로 분리될 수도 있다.
프로세서(1100)는 모델링 및 설계 모듈(1300) 및/또는 분석 모듈(1400)이 연산을 수행하는데 이용될 수 있다. 예를 들어, 프로세서(1100)는 마이크로프로세서(micro-processor), AP(application processor), DSP(digital signal processor), GPU(graphic processing unit) 등을 포함할 수 있다. 도 11에서는 하나의 프로세서(1100)만을 도시하였으나, 본 발명은 이에 한정되지 않으며, 시스템(1000)은 복수의 프로세서들을 포함할 수도 있다. 한편, 상세하게 도시하지는 않았지만, 프로세서(1100)는 연산 능력 향상을 위해 캐시 메모리를 포함할 수도 있다.
저장 장치(1200)는 제1 모델링 툴(1310)에 대한 제1 데이터베이스(DB1)(1210) 및 제2 모델링 툴(1320)에 대한 제2 데이터베이스(DB2)(1220)를 포함하며, 설계 규칙(design rule)(DR)(1230)을 더 포함할 수 있다. 제1 데이터베이스(1210), 제2 데이터베이스(1220) 및 설계 규칙(1230)은 저장 장치(1200)로부터 모델링 및 설계 모듈(1300) 및/또는 분석 모듈(1400)로 제공될 수 있다.
저장 장치(1200)는 컴퓨터로 읽을 수 있는 저장 매체로서, 데이터 및/또는 컴퓨터에 의해 실행되는 명령어들을 저장하는 임의의 저장 매체를 포함할 수 있다. 예를 들면, 컴퓨터로 읽을 수 있는 저장 매체는 RAM, ROM 등의 휘발성 메모리, 플래시 메모리, MRAM, PRAM, RRAM 등과 같은 비휘발성 메모리 등을 포함할 수 있다. 컴퓨터로 읽을 수 있는 저장 매체는 컴퓨터에 삽입 가능하거나, 컴퓨터 내에 집적되거나, 네트워크 및/또는 무선 링크와 같은 통신 매개체를 통해서 컴퓨터와 결합될 수 있다.
모델링 및 설계 모듈(1300)은 제1 모델링 툴(1310) 및 제2 모델링 툴(1320)을 포함할 수 있다. 제1 모델링 툴(1310)은 도 1의 단계 S300 및 도 3의 단계 S310 내지 S340을 참조하여 상술한 것처럼 상기 제1 모델링 방식으로 상기 BEOL부에 대한 모델링을 수행할 수 있다. 제2 모델링 툴(1320)은 도 1의 단계 S400, 도 5의 단계 S410 내지 S440 및 도 6의 단계 S412 내지 S416을 참조하여 상술한 것처럼 상기 제2 모델링 방식으로 상기 BEOL부를 제외한 관통 실리콘 비아들, 하부 배선들 및 솔더 범프들에 대한 모델링을 수행할 수 있다.
분석 모듈(1400)은 모델링 및 설계 모듈(1300)의 수행 결과를 분석 및 검증할 수 있다. 분석 결과 채널 특성이 미리 정해진 신호 특성을 만족하는 경우에, 모델링 및 설계 모듈(1300)은 모델링 성공을 나타내는 데이터 및/또는 신호를 출력할 수 있다. 상기 분석 결과 상기 채널 특성이 상기 미리 정해진 신호 특성을 만족하지 않는 경우에, 채널 설계 및/또는 칩 설계를 변경하여 채널을 변경하고 분석 및 검증을 다시 수행할 수 있다.
모델링 및 설계 모듈(1300) 및/또는 분석 모듈(1400)은 소프트웨어의 형태로 구현될 수 있으나, 본 발명이 반드시 이에 제한되는 것은 아니다. 모델링 및 설계 모듈(1300) 및 분석 모듈(1400)이 모두 소프트웨어 형태로 구현될 경우, 모델링 및 설계 모듈(1300) 및 분석 모듈(1400)은 저장 장치(1200)에 코드(code) 형태로 저장될 수도 있고, 저장 장치(1200)와 분리된 다른 저장 장치(미도시)에 코드 형태로 저장될 수도 있다.
도 12는 본 발명의 실시예들에 따른 반도체 패키지의 설계 방법을 나타내는 순서도이다.
도 12를 참조하면, 본 발명의 실시예들에 따른 반도체 패키지의 설계 방법에서, 반도체 패키지에 포함되는 적어도 하나의 반도체 장치를 설계하고(단계 S1100), 상기 반도체 패키지에 포함되는 고속 채널을 설계한다(단계 S1200). 예를 들어, 도 2 및 10을 참조하여 상술한 제1 및 제2 반도체 장치들(예를 들어, 로직 반도체 장치 및 메모리 장치)을 설계하고, 제1 및 제2 고속 경로들(예를 들어, 고속 직렬 입출력 경로 및 고속 메모리 입출력 경로)을 설계할 수 있다.
일 실시예에서, 상기 반도체 패키지가 도 2의 반도체 패키지(100)와 같은 2.5D 구조인 경우에, 단계 S1100에서 상기 반도체 장치를 설계한 이후에 단계 S1200에서 상기 고속 채널을 구현하기 위한 인터포저를 설계할 수 있다. 다른 실시예에서, 상기 반도체 패키지가 도 10의 반도체 패키지(500)와 같은 3D 구조인 경우에, 상기 반도체 장치 및 상기 고속 채널을 실질적으로 동시에 설계하도록 단계 S1100 및 S1200은 실질적으로 동시에 수행될 수 있다.
상기 설계된 고속 채널에 대한 모델링을 수행하고(단계 S1300), 상기 고속 채널 모델링 결과를 분석 및 검증한다(단계 S1400). 단계 S1300의 상기 모델링 동작은 도 1 내지 10을 참조하여 상술한 본 발명의 실시예들에 따른 고속 채널 모델링 방법에 기초하여 수행될 수 있다.
상기 고속 채널의 모델링 결과의 분석 및 검증이 성공한 경우에, 예를 들어 상기 분석 결과 상기 고속 채널의 특성이 미리 정해진 신호 특성을 만족하는 경우에(단계 S1400: 예), 상기 반도체 패키지의 설계를 완료할 수 있다.
상기 고속 채널의 모델링 결과의 분석 및 검증이 실패한 경우에, 예를 들어 상기 분석 결과 상기 고속 채널의 특성이 상기 미리 정해진 신호 특성을 만족하지 않는 경우에(단계 S1400: 아니오), 설계 변경을 수행하고(단계 S1500), 상기 설계 변경의 결과에 기초하여 단계 S1300 및 S1400이 다시 수행될 수 있다. 실시예에 따라서, 단계 S1500의 상기 설계 변경은 단계 S1100과 유사하게 상기 반도체 장치의 설계 변경만을 포함할 수도 있고, 단계 S1200과 유사하게 상기 고속 채널의 설계 변경만을 포함할 수도 있으며, 상기 반도체 장치의 설계 변경 및 상기 고속 채널의 설계 변경을 모두 포함할 수도 있다.
일 실시예에서, 상기 설계 변경을 수행하는데 있어서, 상기 반도체 장치 및/또는 상기 고속 채널에 대한 설계 조건을 변경할 수 있다. 예를 들어, 회로 구조, 레이아웃 등을 변경하기 위한 재설계를 수행할 수 있다. 다른 실시예에서, 상기 설계 변경을 수행하는데 있어서, 상기 반도체 장치 및/또는 상기 고속 채널을 제조하는데 이용되는 공정 또는 공정 조건을 변경할 수 있다. 예를 들어, 제조 설비, 공정 순서, 공정 상의 다양한 파라미터들 등을 조절(tuning)할 수 있다. 또 다른 실시예에서, 상기 설계 변경을 수행하는데 있어서, 상기 반도체 장치 및/또는 상기 고속 채널에 대한 제품 사양을 변경할 수 있다. 실시예에 따라서, 상기 설계 조건, 상기 공정 조건 및 상기 제품 사양 중 적어도 두 개를 동시에 변경할 수도 있다.
도 13은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 순서도이다.
도 13을 참조하면, 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법에서, 적어도 하나의 반도체 장치 및 고속 채널을 포함하는 반도체 패키지를 설계하고(단계 S2100), 설계 결과에 기초하여 상기 반도체 패키지를 제조한다(단계 S2200). 단계 S2100의 상기 설계 동작은 도 12를 참조하여 상술한 본 발명의 실시예들에 따른 반도체 패키지의 설계 방법에 기초하여 수행될 수 있다.
한편, 본 발명의 실시예들은 컴퓨터로 판독 가능한 매체에 저장된 컴퓨터로 판독 가능한 프로그램 코드를 포함하는 제품 등의 형태로 구현될 수도 있다. 상기 컴퓨터로 판독 가능한 프로그램 코드는 다양한 컴퓨터 또는 다른 데이터 처리 장치의 프로세서로 제공될 수 있다. 상기 컴퓨터로 판독 가능한 매체는 컴퓨터로 판독 가능한 신호 매체 또는 컴퓨터로 판독 가능한 기록 매체일 수 있다. 상기 컴퓨터로 판독 가능한 기록 매체는 명령어 실행 시스템, 장비 또는 장치 내에 또는 이들과 접속되어 프로그램을 저장하거나 포함할 수 있는 임의의 유형적인 매체일 수 있다. 예를 들어, 상기 컴퓨터로 판독 가능한 매체는 비일시적(non-transitory) 저장 매체의 형태로 제공될 수 있다. 여기서, 비일시적은 저장 매체가 신호(signal)를 포함하지 않으며 실재(tangible)한다는 것을 의미할 뿐 데이터가 저장 매체에 반영구적 또는 임시적으로 저장됨을 구분하지 않는다.
본 발명의 실시예들은 반도체 패키지를 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 PC(Personal Computer), 서버 컴퓨터(server computer), 데이터 센터(data center), 워크스테이션(workstation), 노트북(laptop), 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(Internet of Things) 기기, IoE(Internet of Everything) 기기, e-북(e-book), VR(Virtual Reality) 기기, AR(Augmented Reality) 기기 등과 같은 전자 시스템에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 반도체 기판의 상부면에 형성되는 복수의 제1 연결 배선들, 및 상기 반도체 기판을 관통하여 형성되는 복수의 관통 전극들에 의해 형성되는 반도체 패키지의 고속 채널을 모델링하는 방법으로서,
    상기 고속 채널에 대한 설계 정보를 수신하는 단계;
    상기 설계 정보를 상기 복수의 제1 연결 배선들을 포함하는 제1 레이아웃 및 상기 복수의 관통 전극들을 포함하는 제2 레이아웃으로 분리하는 단계;
    제1 모델링 방식 및 제1 모델링 툴(tool)을 이용하여, 상기 제1 레이아웃에 대한 모델링을 수행하는 단계;
    상기 제1 모델링 방식과 다른 제2 모델링 방식, 상기 제1 모델링 툴과 다른 제2 모델링 툴 및 상기 제1 레이아웃의 일부를 이용하여, 상기 제2 레이아웃에 대한 모델링을 수행하는 단계; 및
    상기 제1 레이아웃에 대한 모델링 결과 및 상기 제2 레이아웃에 대한 모델링 결과를 결합하여, 상기 고속 채널 전체에 대한 통합 모델링 결과를 획득하는 단계를 포함하는 반도체 패키지의 고속 채널 모델링 방법.
  2. 제 1 항에 있어서, 상기 제1 레이아웃에 대한 모델링을 수행하는 단계는,
    상기 복수의 제1 연결 배선들의 물질을 제1 물질로 설정하는 단계;
    상기 제1 물질로 설정된 상기 복수의 제1 연결 배선들 및 상기 복수의 제1 연결 배선들의 구조에 기초하여, 코너 인식(corner aware) 파라미터 추출(Parameter Extraction) 과정을 수행하는 단계;
    상기 코너 인식 파라미터 추출 과정의 결과로서 제1 저항값을 획득하는 단계; 및
    상기 제1 저항값에 기초하여 상기 복수의 제1 연결 배선들에 대한 제1 S-파라미터를 획득하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 고속 채널 모델링 방법.
  3. 제 2 항에 있어서,
    상기 제1 모델링 툴은 온-칩용 툴(on-chip tool)이고,
    상기 제1 모델링 방식은 상기 온-칩용 툴을 이용하는 파라미터 추출 방식인 것을 특징으로 하는 반도체 패키지의 고속 채널 모델링 방법.
  4. 제 2 항에 있어서, 상기 제2 레이아웃에 대한 모델링을 수행하는 단계는,
    상기 복수의 제1 연결 배선들 중 일부를 이용하여 적어도 하나의 통합 연결 배선을 형성하는 단계;
    상기 적어도 하나의 통합 연결 배선 및 상기 복수의 관통 전극들의 구조에 기초하여, 커플링 인식(coupling aware) 전파 3차원 전자기파(Full-wave three-dimensional(3D) electromagnetic(EM)) 과정을 수행하는 단계;
    상기 커플링 인식 전파 3차원 전자기파 과정의 결과로서 제2 저항값, 제1 인덕턴스, 제1 커패시턴스 및 제1 컨덕턴스를 획득하는 단계; 및
    상기 제2 저항값, 상기 제1 인덕턴스, 상기 제1 커패시턴스 및 상기 제1 컨덕턴스에 기초하여 상기 복수의 관통 전극들에 대한 제2 S-파라미터를 획득하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 고속 채널 모델링 방법.
  5. 제 4 항에 있어서,
    상기 제2 레이아웃은 상기 반도체 기판의 하부면에 형성되는 복수의 제2 연결 배선들 및 상기 복수의 제2 연결 배선들의 하부에 형성되는 복수의 솔더 범프들을 더 포함하며,
    상기 복수의 제2 연결 배선들 및 상기 복수의 솔더 범프들의 구조를 함께 적용하여 상기 커플링 인식 전파 3차원 전자기파 과정을 수행함에 따라, 상기 제2 S-파라미터는 상기 복수의 관통 전극들, 상기 복수의 제2 연결 배선들 및 상기 복수의 솔더 범프들에 대한 S-파라미터인 것을 특징으로 하는 반도체 패키지의 고속 채널 모델링 방법.
  6. 제 4 항에 있어서, 상기 적어도 하나의 통합 연결 배선을 형성하는 단계는,
    상기 복수의 제1 연결 배선들 중 상기 복수의 관통 전극들과 가장 가까운 연결 배선들을 선택하는 단계;
    상기 선택된 연결 배선들의 물질을 상기 제1 물질과 다른 제2 물질로 설정하는 단계;
    상기 선택된 연결 배선들 사이의 비어있는 부분 중 적어도 일부를 상기 제2 물질로 채워서 상기 적어도 하나의 통합 연결 배선을 획득하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 고속 채널 모델링 방법.
  7. 제 4 항에 있어서,
    상기 제2 모델링 툴은 오프-칩용 툴(off-chip tool)이고,
    상기 제2 모델링 방식은 상기 오프-칩용 툴을 이용하는 전파 3차원 전자기파 방식인 것을 특징으로 하는 반도체 패키지의 고속 채널 모델링 방법.
  8. 제 1 항에 있어서, 상기 반도체 패키지는,
    패키지 기판;
    상기 패키지 기판 상에 배치되는 인터포저;
    상기 인터포저 상에 배치되고 서로 다른 종류의 제1 반도체 장치 및 제2 반도체 장치를 포함하고,
    상기 반도체 기판, 상기 복수의 제1 연결 배선들 및 상기 복수의 관통 전극들은 상기 인터포저에 포함되는 것을 특징으로 하는 반도체 패키지의 고속 채널 모델링 방법.
  9. 제 1 항에 있어서, 상기 반도체 패키지는,
    패키지 기판;
    상기 패키지 기판 상에 배치되는 제1 반도체 장치; 및
    상기 제1 반도체 장치 상에 배치되고 상기 제1 반도체 장치와 다른 종류의 제2 반도체 장치를 포함하고,
    상기 반도체 기판 및 상기 복수의 제1 연결 배선들은 상기 제1 반도체 장치에 포함되며, 상기 복수의 관통 전극들은 상기 제1 반도체 장치 및 상기 제2 반도체 장치 중 적어도 하나에 포함되는 것을 특징으로 하는 반도체 패키지의 고속 채널 모델링 방법.
  10. 반도체 패키지에 포함되는 적어도 하나의 반도체 장치를 설계하는 단계;
    상기 반도체 패키지에 포함되는 고속 채널을 설계하는 단계;
    상기 고속 채널에 대한 모델링을 수행하는 단계; 및
    상기 고속 채널의 모델링 결과를 분석 및 검증하는 단계를 포함하고,
    상기 고속 채널은 반도체 기판의 상부면에 형성되는 복수의 제1 연결 배선들, 및 상기 반도체 기판을 관통하여 형성되는 복수의 관통 전극들에 의해 형성되며,
    상기 고속 채널에 대한 모델링을 수행하는 단계는,
    상기 고속 채널에 대한 설계 정보를 수신하는 단계;
    상기 설계 정보를 상기 복수의 제1 연결 배선들을 포함하는 제1 레이아웃 및 상기 복수의 관통 전극들을 포함하는 제2 레이아웃으로 분리하는 단계;
    제1 모델링 방식 및 제1 모델링 툴(tool)을 이용하여, 상기 제1 레이아웃에 대한 모델링을 수행하는 단계;
    상기 제1 모델링 방식과 다른 제2 모델링 방식, 상기 제1 모델링 툴과 다른 제2 모델링 툴 및 상기 제1 레이아웃의 일부를 이용하여, 상기 제2 레이아웃에 대한 모델링을 수행하는 단계; 및
    상기 제1 레이아웃에 대한 모델링 결과 및 상기 제2 레이아웃에 대한 모델링 결과를 결합하여, 상기 고속 채널 전체에 대한 통합 모델링 결과를 획득하는 단계를 포함하는 반도체 패키지의 설계 방법.
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