KR20110039463A - 쓰루 기판 비아의 통합을 위한 금속 배선 구조 - Google Patents

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KR20110039463A
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데이비드 에스. 콜린스
앨빈 요셉
피터 제이. 린드그렌
앤서니 케이. 스탬퍼
킴볼 엠. 왓슨
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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

쓰루 기판 비아(TSV)(20)들의 배열은 반도체 기판(12)과 컨택-비아-레벨 유전층(50) 그 위를 통과하여 구성된다. 그 안에 임베디드된 금속-배선-레벨 유전층(60)과 라인-레벨 금속 배선 구조(80)는 상기 컨택-비아-레벨 유전층(50)위에 직접적으로 구성된다. 상기 라인-레벨 금속 배선 구조(80)는 상기 금속-배선-레벨 유전층(60)의 절연부들로 채워지는 치징 홀들을 포함한다. 일 실시예에서, 상기 TSV(20)들과 상기 라인-레벨 금속 배선 구조(80)간의 컨택 구역을 최대화하기 위해서, 상기 치징 홀들 전체는 상기 TSV(20)들의 배열의 구역 외부에 위치한다. 다른 실시예에서, 상기 심(19)들에서 상기 TSV(20)들의 부식을 방지하기 위한 도금작업 중에 상기 TSV(20)들의 심(19)들에 도금 용액이 고이는(trapping) 것을 방지하기 위해서, 상기 TSV(20)들의 배열내 심(18)들의 전체를 덮는 치징 홀들의 세트가 구성된다.

Description

쓰루 기판 비아의 통합을 위한 금속 배선 구조{METAL WIRING STRUCTURE FOR INTEGRATION WITH THROUGH SUBSTRATE VIAS}
본 발명은 반도체 구조에 관한 것으로서, 특히 라인 레벨(line-level) 금속 배선 구조 및 쓰루 기판 비아를 포함하는 반도에 구조, 이를 이용한 생산 방법, 그리고 이를 위한 디자인 구조에 관한 것이다.
원자 크기로 접근하는 디바이스 크기에서 반도체 스케일링이 계속된 어려움에 직면함에 따라, 3차원 디바이스 통합이 회로내 반도체 디바이스들을 증가시키는 방법을 제공한다. 3차원 통합에서, 복수의 반도체 칩들은 단일 반도체 칩을 능가하는 반도체 디바이스들의 통합을 제공하기 위해 수직으로 쌓인다(stacked).
인접한 반도체 칩들간의 전자 연결을 제공하는 하나의 방법은 솔더볼들(solder balls)의 배열이 수직으로 마주보고 쌓인 두 개의 인접한 반도체 칩 사이에서 이용되는 "플립 칩(flip chip)" 기술이다. 그러나, 플립 칩 기술은 오직 수직으로 쌓여있는 두개의 반도체 칩간에만 전자 연결을 제공한다.
복수의 반도체 칩들간의 전자 연결을 제공하는 다른 방법은 반도체 칩의 기판을 통해 구성된 쓰루 기판 비아(through substrate via: TSV)들을 이용하는 것이다. 일반적으로, 상기 TSV들은 라인-레벨 금속 배선 구조(일반적으로 금속 상호연결 구조내 제1 금속 배선 레벨인)에서 반도체 칩의 바닥 기판까지 연장한다. 상기 반도체 기판위의 상기 금속 상호연결 구조의 상측상에 구성된, 솔더볼들(예를 들어 C4 볼들)의 배열과 함께, 상기 TSV들은 상기 반도체 칩을 통한 전자 연결 경로를 제공한다. 플립 칩 기술과는 달리, 두개 이상의 반도체 칩들이 상기 TSV들과 솔더볼들의 배열을 사용하면서 수직으로 쌓일 수 있다.
도 1을 참고로, 종래 기술의 반도체 칩의 수직 횡단면도가 반도체 기판(10)과 그 위에 구성된 금속 상호연결 구조(90)를 보여준다. 상기 반도체 기판(10)은 반도체 물질을 포함하는 반도체 층(12)을 포함한다. 다양한 반도체 디바이스를 포함하는 반도체 디바이스 영역(14)이 종래의 방법에 의해서 상기 반도체 기판(10)의 상부내에 구성되어 있다.
상기 반도체 디바이스 영역(14)내 다양한 반도체 디바이스들은, 상기 반도체 기판(10)상에 직접적으로 구성된 BEOL(Back-End-Of-Line) 유전층(55) 안에 구성된 기판 레벨 컨택트 비아(substrate level contact vias, 70) 및 라인 레벨 금속 배선 구조(80)를 사용하는 상기 반도체 칩안에서 전자적으로 연결되어 있다.
상기 라인-레벨 금속 배선 구조(80)와 상기 반도체 기판(10)의 하면간의 전자 연결은 쓰루 기판 비아(through substrate via: TSV)(20)를 통해 제공되는데, 이는 상기 라인-레벨 금속 배선 구조(80)의 하면으로부터 상기 반도체 기판(10)의 하면까지 연장된다. 상기 TSV(20)들 각각은 상기 반도체 기판(10)의 전체 두께를 뚫고 구성되고, 따라서 상기 명칭이 "쓰루 기판 비아(through substrate via)"이다.
상기 TSV(20)들을 구성하기 위해, BEOL 유전층(55)의 낮은 영역이 상기 반도체 기판(10)상에 증착되고, 이어서 상기 반도체 디바이스 영역(14)의 상면상의 반도체 디바이스들로 연장하는 BEOL 유전층(55)의 하면내 비아홀들에 더해, 상기 BEOL 유전층(55)의 낮은 영역과 상기 반도체 기판(10)의 전체 두께내 쓰루 기판 트렌치(through substrate trenches)의 패터닝을 한다. 상기 쓰루 기판 트렌치는 상기 TSV들(20)을 구성하기 위해, 전도성 물질(예를 들어 텅스텐과 같은)로 채워지고 평탄화된다. 또한 상기 비아홀들도 상기 기판레벨 컨택 비아들(70)을 구성하기 위해 채워진다.
그후에 상기 BEOL 유전층(55)의 상측영역은 상기 BEOL 유전층(55)의 하측영역상에 증착된다. 상기 BEOL 유전층(55)의 상측부의 패턴된 구역은 도금에 의해 리세스되고(recessed) 금속으로 채워진다. 상기 도금된 금속은 라인-레벨 금속 배선 구조(80)를 구성하기 위해 평탄화된다.
평면 X - X'에 따른 도 1내 종래 기술의 반도체 칩의 일부분의 수평 횡단면도가 도 2에 도시되어 있는데, 이는 라인-레벨 금속 배선 구조(80)내 구성된 치징 홀(cheesing hole)들을 도시한다. 상기 치징 홀들은(사각형 모양인) 상기 BEOL 유전층(55)의 유전물질로 채워진다. 상기 치징 홀들의 배열형태는 상기 BEOL 유전층(55)의 상측부의 패터닝동안 커다랗게 리세스된 영역안에서 복수의 절연 사각구역들의 리세싱(recessing) 방지에 영향을 받고, 그것때문에 라인-레벨 금속 배선 구조(80)와 함께 상기 BEOL 절연층(55)의 절연된 부분을 위치시킨다. 상기 생성된 라인-레벨 금속 배선 구조(80)는 절연 물질(즉, 상기 BEOL 유전층(55)의 물질)을 포함하는 사각형 구역을 포함하고, 이에 따라 치징 홀들의 패턴을 구성한다.
상기 치징 홀들은, 대형 영역 금속 구조의 중앙부가 절연 물질(상기 BEOL 유전층(55)의 물질)이 배열된 작은 영역 금속 구조들의 두께에 비해 얇아지는 화학기계연마(chemical mechanical planarization: CMP)동안에 대형 금속 영역의 "디싱(dishing)"을 방지하는데 필수이다. 상기 치징 홀들의 배치는 CMP동안에 이러한 디싱을 방지한다. 디싱을 방지하기 위한 상기 치징홀들의 효과를 최대화하기 위해, 상기 치징 홀들은 밑이나 위에 위치한 구조의 패턴과 관계없이 커다란 인접 금속 구역 전체에 랜덤하게 흩트려진다.
따라서 상기 치징 홀들의 일부가 상기 TSV(20)들과 오버랩되고, 이에 따라 상기 TSV(20)와 상기 라인-레벨 금속 배선 구조(80) 사이의 컨택 구역을 감소시키게 된다. 상기 TSV(20)와 상기 라인-레벨 금속 배선 구조(80) 사이의 상기 컨택 구역의 일부분만이 전류 전도에 이용가능하기 때문에, 상기 TSV(20)들을 통한 전류 전달 능력이 상기 TSV(20)와 상기 라인-레벨 금속 배선 구조(80) 사이의 오버랩된 구역에 의해서 제한된다. 상기 제한된 전류 전달 능력은 종래 기술의 반도체 칩의 성능에 부정적인 영향을 준다.
또한, 상기 종래 기술의 반도체 칩의 문제점 중 하나는 심(19)이 각 TSV(20)의 상면의 중앙에 구성된다는 점이다. 심이 상기 TSV(20)의 높이 전체를 통과하여(즉 각 TSV(20)의 상면으로부터 상기 반도체 기판(10)의 하면과 실질적으로 동일평면상인 상기 TSV(20)의 하면까지) 각 TSV(20)의 중앙을 따라 연장되도록, 우선 상기 전도성 재료가 상기 쓰루 기판 트렌치의 측벽상에 증착되고 그리고 각 TSV(20)의 중앙부가 마지막에 채워지므로, 상기 심(19)의 포메이션은 상기 TSV(20)들을 구성하기 위해 사용된 방법의 결과를 내재한다.
상기 라인-레벨 금속 배선 구조(80)를 구성하는 도금 프로세스동안에 도금 용액들(이는 일반적으로 구리를 포함)이 상기 심(19)들을 통해 흘러넘치고, 심지어는 상기 도금 프로세싱 단계가 끝난후에도 상기 심(19)들의 볼륨안에 유지될 수 있는 바, 상기 TSV(20)들의 상면의 중앙부의 심(19)들은 TSV(20)들의 구조적 완결성 및 신뢰성에 부정적이고 파괴적일수도 있는 효과를 가질 수 있다. 상기 심(19)들내에 상주하는 도금 용액은 결국 상기 TSV(20)들의 저항을 증가하도록 하는 상기 TSV(20)들의 느린 부식을 유발할 수 있다.
또한 도 2는 두꺼운 점선으로 상기 라인-레벨 금속 배선 구조(80)의 기저를 이루는 TSV(20)들의 위치들과 얇은 점선으로 각 TSV(20)들 각각안에서의 심(19)들의 위치들을 도시한다. 상기 종래 기술의 반도체 칩은 상기 치징 홀들(상기 BEOL 유전층(55)의 재료로 채워지는 사각형 구역들에 의해 표시되는) 및 상기 TSV(20)들이나 상기 TSV(20)들 각각의 심(19)들의 상대적 위치를 고려하지 않고 구성되므로, 상기 심(19)들의 상당한 부분이 상기 BEOL 유전층(55)에 직접적으로 기저를 이룬다. 이에 따라, 도금 프로세스 동안, 상기 도금 용액이 상기 심(19)들의 노출된 부분들로 흘러간다. 상술한 바와 같이, 상기 도금 용액들이 상기 TSV(20)들의 심(19)들내에 머무르고, 상기 반도체 칩의 사용기간동안 상기 TSV(20)들의 성능 저하 및/또는 신뢰성 문제를 유발한다.
상술한 관점에서, 반도체 기판내 쓰루 기판 비아(TSV)들의 성능과 신뢰성을 개선한 반도체 구조에 대한 필요성이 있다.
상술한 필요성을 해결하기 위해서, 본 발명은 쓰루 기판 비아들의 배열 및 상기 배열상에 덮인 라인-레벨 금속 배선 구조를 포함하고 종래 기술의 구조들에 비해 증가된 전류 운반 능력 및/또는 개선된 신뢰성을 제공하는 반도체 구조, 이를 생산하는 방법 및 이를 위한 디자인 구조를 제공한다.
본 발명에서, 쓰루 기판 비아(TSV)들의 배열은 반도체 기판 및 그 위의 컨택-비아-레벨 유전층을 통과해서 구성된다. 상기 금속-배선-레벨 유전층 및 그안에 임베디드된 라인-레벨 금속 배선 구조는 상기 컨택-비아-레벨 유전층상에 직접적으로 구성된다. 상기 라인-레벨 금속 배선 구조는 상기 금속-배선-레벨 유전층의 절연부들로 채워진 치징 홀들을 포함한다. 일 실시예에서, 상기 TSV들과 상기 라인-레벨 금속 배선 구조간의 컨택 구역을 최대화하기 위해, 상기 치징 홀들의 전체가 상기 TSV들의 배열의 외부에 위치한다. 다른 실시예에서는, TSV들의 부식을 방지하기 위한 도금동안에 상기 TSV들의 심들에 도금 용액이 고이는 것을 방지하기 위해, 상기 TSV들의 배열내 심들 전체에 덮인 치징 홀들의 세트가 구성된다.
본 발명의 일 실시예에 따라, 반도체 구조가 제공되는데, 상기 반도체 구조는 반도체 기판을 관통하여 연장하는 적어도 하나의 쓰루 기판 비아(through substrate via: TSV); 치징 홀(cheesing hole)들의 배열(array)을 포함하고 상기 적어도 하나의 TSV에 수직으로 인접하는 적어도 하나의 라인-레벨 금속 배선 구조(line-level metal wiring structure); 및 상기 적어도 하나의 라인-레벨 금속 배선 구조에 측면으로(laterally) 인접하는 금속-배선-레벨 유전층(metal-wire-level dielectric layer)을 포함하되, 상기 적어도 하나의 라인-레벨 금속 배선 구조와 상기 금속-배선-레벨 유전층은 상기 적어도 하나의 TSV상에 위치한 층 전체를 상호보완하여(complementarily) 채우고, 상기 적어도 하나의 TSV의 측벽들 전체는 상기 적어도 하나의 라인-레벨 금속 배선 구조에 인접한다.
일 실시예에서, 상기 적어도 하나의 TSV의 측벽들 전체는 상기 금속-배선-레벨 유전층으로부터 분리된다.
다른 실시예에서, 상기 적어도 하나의 TSV 각각은 자신의 상면의 중앙부에 위치한 심(seam)을 포함하고, 상기 적어도 하나의 라인-레벨 금속 배선 구조는 상기 적어도 하나의 TSV 각각의 상면의 주변부에 인접하고, 그리고 상기 치징 홀들의 배열은 상기 적어도 하나의 심 전체상에 덮혀진다.
또 다른 실시예에서, 상기 적어도 하나의 라인-레벨 금속 배선 구조는 상기 금속-배선-레벨 유전층의 절연부를 임베드하고 상기 적어도 하나의 TSV로부터 분리된 치징 홀들의 다른 배열을 포함한다.
또 다른 실시예에서, 상기 반도체 구조는 컨택-비아-레벨 유전층을 더 포함하되, 상기 컨택-비아-레벨 유전층의 하면은 상기 반도체 기판의 상면에 수직으로 인접하고, 상기 적어도 하나의 TSV 각각은 상기 컨택-비아-레벨 유전층의 상면로부터 상기 반도체 기판의 하면까지 연장한다. 상기 반도체 구조는 상기 반도체 기판내 위치한 적어도 하나의 반도체 디바이스; 및 상기 컨택-비아-레벨 유전층에 임베디드되고, 그리고 상기 적어도 하나의 반도체 디바이스 및 상기 적어도 하나의 라인-레벨 금속 배선 구조 중 하나와 수직으로 인접하는 적어도 하나의 기판 컨택 비아;를 더 포함할 수 있다.
또 다른 실시예에서, 상기 적어도 하나의 TSV는 쓰루 기판 비아(TSV)들의 배열이고, 상기 치징 홀들의 배열내 각 치징 홀은 상기 금속-배선-레벨 유전층의 절연부를 임베드하고, 그리고 상기 적어도 하나의 라인-레벨 금속 배선 구조는 상기 TSV들의 배열의 상면 전체에 인접한다.
본 발명의 다른 실시예에 따라, 반도체 구조를 구성하는 방법은 반도체 기판을 관통하는 적어도 하나의 쓰루 기판 비아(through substrate via: TSV)를 구성하는 단계; 및 상기 적어도 하나의 TSV상에 직접적으로 층을 구성하는 단계를 포함하되, 금속-배선-레벨 유전층과 적어도 하나의 라인-레벨 금속 배선 구조를 상기 층 전체에 상호보완하여(complementarily) 채우고, 상기 적어도 하나의 라인-레벨 금속 배선 구조는 치징 홀들(cheesing holes)의 배열을 포함하고, 그리고 상기 적어도 하나의 TSV의 측벽들 전체는 상기 적어도 하나의 라인-레벨 금속 배선 구조에 직접적으로 붙어있고 상기 금속-배선-레벨 유전층에 인접하지 않는다.
일 실시예에서, 상기 적어도 하나의 TSV 각각은 자신의 상면의 중앙부에 위치한 심(seam)을 포함하고, 상기 적어도 하나의 라인-레벨 금속 배선 구조는 상기 적어도 하나의 TSV 각각의 상면의 주변부상에 직접적으로 구성되고, 그리고 상기 치징 홀들의 배열은 상기 적어도 하나의 심 전체상에 덮힌다.
다른 실시예에서, 상기 방법은 상기 반도체 기판내 적어도 하나의 반도체 디바이스를 구성하는 단계; 상기 적어도 하나의 반도체 디바이스상에 컨택-비아-레벨 유전층을 구성하는 단계; 및 상기 컨택-비아-레벨 유전층내 적어도 하나의 기판 컨택을 구성하는 단계를 더 포함하되, 상기 적어도 하나의 기판 컨택 비아는 상기 적어도 하나의 반도체 디바이스 및 상기 적어도 하나의 라인-레벨 금속 배선 구조중 하나와 수직으로 인접하고, 상기 적어도 하나의 TSV 각각은 상기 컨택-비아-레벨 유전층의 상면으로부터 상기 반도체 기판의 하면까지 연장한다.
또 다른 실시예에서, 상기 적어도 하나의 TSV의 측벽들의 전체는 상기 금속-배선-레벨 유전층으로부터 분리되고, 상기 금속-배선-레벨 유전층의 모든 부분들은 상기 적어도 하나의 라인-레벨 금속 배선 구조에 의해서 상기 TSV들의 배열로부터 분리된다.
또 다른 실시예에서, 상기 적어도 하나의 TSV는 쓰루 기판 비아(TSV)들의 배열이고, 상기 치징 홀들의 배열내 각 치징 홀은 상기 금속-배선-레벨 유전층의 절연부를 임베드하고, 그리고 상기 적어도 하나의 라인-레벨 금속 배선 구조는 상기 TSV들의 배열의 상면의 전체상에 직접적으로 구성된다.
본 발명의 또 다른 실시예에 따라, 디자인을 설계하고, 생산하거나 또는 테스트하기 위한 머신 판독가능 매체내에 포함된 디자인 구조가 제공된다. 상기 디자인 구조는 반도체 기판을 나타내는 제1 데이터; 상기 반도체 기판을 통과하여 연장하는 적어도 하나의 쓰루 기판 비아(TSV)를 나타내는 제2 데이터; 금속-배선-레벨 유전층을 나타내는 제3 데이터; 적어도 하나의 라인-레벨 금속 배선 구조를 나타내는 제4 데이터 -상기 금속-배선-레벨 유전층과 상기 적어도 하나의 라인-레벨 금속 배선 구조가 상기 적어도 하나의 TSV위에 위치한 층 전체를 상호보완하여(complementarily) 채움-; 및 상기 적어도 하나의 라인-레벨 금속 배선 구조내 포함된 치징 홀(cheesing holes)들의 배열을 나타내는 제5 데이터 -상기 적어도 하나의 TSV의 측벽들 전체는 상기 적어도 하나의 라인-레벨 금속 배선 구조에 인접함-;를 포함한다.
일 실시예에서, 상기 제2 데이터는 상기 적어도 하나의 TSV 각각의 심을 나타내는 제6 데이터 및 상기 적어도 하나의 TSV의 상면의 주변부를 나타내는 제7 데이터를 포함하고, 상기 제4 데이터에 의해 표시되는 구역은 상기 제7 데이터에 의해 표시된 구역에 덮히고 상기 제6 데이터를 나타내는 구역으로부터 분리된다.
다른 실시예에서, 상기 제2 데이터는 쓰루 기판 비아(TSV)들의 배열을 나타내고, 상기 제4 데이터의 구역은 상기 제2 데이터의 구역 전체를 포함한다.
또 다른 실시예에서, 상기 적어도 하나의 TSV의 측벽들 전체는 상기 금속-배선-레벨 유전층으로부터 분리되고, 그리고 상기 금속-배선-레벨 유전층의 모든 부분들은 상기 적어도 하나의 라인-레벨 금속 배선 구조에 의해서 상기 적어도 하나의 TSV로부터 떨어진다.
또 다른 실시예에서, 상기 디자인 구조는 컨택-비아-레벨 유전층을 나타내는 다른 데이터를 더 포함하되, 상기 컨택-비아-레벨 유전층의 하면은 상기 반도체 기판의 상면에 수직으로 인접하고, 상기 적어도 하나의 TSV 각각은 상기 컨택-비아-레벨 유전층의 상면로부터 상기 반도체 기판의 하면까지 연장한다.
또 다른 실시예에서, 상기 디자인 구조는 상기 반도체 구조는 상기 반도체 기판내 위치한 적어도 하나의 반도체 디바이스를 나타내는 제1 추가 데이터; 및 상기 컨택-비아-레벨 유전층에 임베디드되고, 그리고 상기 적어도 하나의 반도체 디바이스 및 상기 적어도 하나의 라인-레벨 금속 배선 구조 중 하나와 수직으로 인접하는 적어도 하나의 기판 컨택 비아를 나타내는 제2 추가 데이터를 더 포함할 수 있다.
도 1은 종래 기술의 반도체 칩의 수직 횡단면도이다.
도 2는 도 1의 X-X' 평면을 따라 종래 기술의 반도체 칩의 수평 횡단면도이다.
도 3은 컨택-비아-레벨 유전층(50)의 포메이션과 쓰루 기판 비아(20)의 배열이후 단계에서의 본 발명에 따른 바람직한 반도체 구조의 수직 횡단면도이다.
도 4는 금속-배선-레벨 유전층(60) 및 적어도 하나의 치징 홀을 포함하는 적어도 하나의 라인-레벨 금속 배선 구조의 포메이션 이후 단계에서의 본 발명에 따른 바람직한 반도체 구조의 수직 횡단면도이다.
도 5, 6, 7, 8 및 9는 각각 도 4의 X-X' 평면에 따라 본 발명의 제1, 제2, 제3, 제4 및 제5 실시예에 따른 바람직한 반도체 구조의 수평 횡단면도이다. 상기 적어도 하나의 라인-레벨 금속 배선 구조(80)에 인접한 상기 쓰루 기판 비아(20)의 측벽들의 위치들과 상기 쓰루 기판 비아(20)들내 심(19)들의 구역이 각각 굵은 점선과 얇은 점선으로 구조적으로 표시되어 있다.
도 10은 본 발명에 따른 바람직한 반도체의 제6 실시예의 일부분의 조감도이다.
도 11은 금속 상호연결 구조(90)의 포메이션 이후의 본 발명에 따른 바람직한 반도체 구조의 수직 횡단면도인데, 상기 금속 상호연결 구조(90)는 제1-비아-레벨 비아 바(82)과 제1-비아-레벨 비아들(84)를 포함한다.
도 12는 본 발명에 따른 바람직한 반도체 구조의 제7 실시예의 수평 횡단면도이다. 상기 적어도 하나의 라인-레벨 금속 배선 구조(80)에 인접한 상기 쓰루 기판 비아(20)의 측벽들의 위치들과 상기 쓰루 기판 비아(20)들내 심(19)들의 구역이 각각 굵은 점선과 얇은 점선으로 구조적으로 표시되어 있다. 게다가, 제1-비아-레벨 비아 바(82)와 제1-비아-레벨 비아들(84)의 위치가 또한 굵은 점선으로 구조적으로 표시되어 있다.
도 13은 본 발명에 따른 반도체 디자인과 반도체 구조의 생산에 사용되는 디자인 프로세스의 흐름도이다.
상술한 바와 같이, 본 발명은 라인-레벨 금속 배선 구조와 쓰루 기판 비아(through substrate via: TSV)를 포함하는 반도체 구조, 이의 생산 방법 및 이에 따른 디자인 구조에 관한 것이다. 여기서 기술된 바와 같이, 본 발명의 또는 바람직한 실시예의 요소들을 언급할 때, 상기 구문 "한", "하나", "그" 및 "상기"는 하나 또는 그 이상의 요소들이 있다는 것을 의미하려는 의도이다. 도면들을 통해서, 동일한 참조 번호들이나 기호들은 유사하거나 대응하는 요소들을 나타내는데 사용된다. 본 발명의 주제를 불필요하게 희석시키는 종래의 기능들이나 구성들의 상세한 설명은 명확성을 위해 생략되었다. 상기 도면들은 필수적으로 스케일대로 도시되지는 않았다.
도 3을 참조로, 본 발명에 따른 바람직한 반도체 구조는 반도체 기판(10), 컨택-비아-레벨 유전층(50), 쓰루 기판 비아들(through substrate via: TSV)(20), 및 기판 레벨 컨택 비아들(70)을 포함한다. 상기 반도체 기판(10)은 반도체 물질을 포함하는 반도체층(12)을 포함한다. 상기 반도체 기판(10)은 벌크 기판이나 매몰 절연층을 포함하는 SOI(semiconductor-on-insulator) 기판일 수 있다. 다양한 반도체 디바이스들을 포함하는 반도체 디바이스 영역(14)은 종래 기술의 방법으로 상기 반도체 기판의 상부에 구성된다. 상기 반도체 디바이스들은 예를 들어 전계 효과 트랜지스터(field-effect transistor), 쌍극성 트랜지스터(bipolar transistor), 커패시터들(capacitors), 레지스터들(resistors), 인덕터들(inductors), 다이오드들(diodes) 및 버렉터(varactors) 등을 포함할 수 있다.
상기 반도체 디바이스 영역(14)내 다양한 반도체 디바이스들은, 상기 반도체 기판상에 직접적으로 구성된 컨택-비아-레벨 유전층(50)안에서 구성된 기판 레벨 컨택 비아들(70)과 라인 레벨 금속 배선 구조(80)를 이용하는 상기 반도체 칩내에서 전기적으로 연결된다.
쓰루 기판 트렌치(through substrate trenches)들은 컨택-비아-레벨 유전층(50)을 통해서 상기 반도체 기판(10)의 하면으로 구성된다. 상기 쓰루 기판 트렌치들은 상기 컨택-비아-레벨 유전층(50)의 윗면으로부터 상기 반도체 기판(10)의 하면까지 연장된다. 상기 쓰루 기판 트렌치들은 증착이나 도금에 의해서 쓰루 기판 비아(TSV)들을 구성하기 위해 전도성 물질(예를 들어 금속이나 도프된 반도체 물질)로 채워진다. 예를 들어, 상기 TSV(20)는 CVD(chemical vapor deposition), PVD(physical vapor deposition), 전기 도금, 무전해 도금 또는 이들의 조합으로 구성될 수 있다. 상기 TSV들(20)을 위한 바람직한 물질들은 텅스텐(W), 구리(Cu), 도프된 폴리실리콘(doped polysilicon) 등을 포함한다. 상기 TSV들(20) 각각은 상기 컨택-비아-레벨 유전층(50)의 윗면으로부터 상기 반도체 기판(10)의 하면까지 연장된다.
상기 TSV(20)들을 구성하기 위해 사용된 방법들과 관계없이, 전도성 재료는 오직 솔리드(solid) 표면상에만 축적(accumulation)될 수 있는바, 상기 TSV(20)들의 포메이션은 상기 쓰루 기판 트렌치들의 측벽 표면상의 상기 전도성 재료들의 축적으로 시작하며, 상기 쓰루 기판 트랜치들내 구멍(cavity)의 중앙에는 축적되지 않는다. 상기 쓰루 기판 트렌치들내 전도성 재료들이 축적됨에 따라, 상기 쓰루 기판 트렌치들 각각내 구멍의 볼륨은 감소한다. 상기 TSV들(20)의 포메이션의 끝에서, 실질적으로 수직이고 상기 TSV들(20)의 전체 높이를 통해서 구동하는 심(19)이 상기 TSV들(20)내 구성된다. 심지어 상기 TSV(20)들의 상면을 상기 컨택-비아-레벨 유전층(50)의 상면과 실질적으로 동일평면으로 만드는 평탄화후에도, 상기 심(seam, 19)들은 상기 TSV(20)들내에 나타난다. 상기 TSV(20)들을 구성하기 위해 사용된 증착 처리의 부적합성(즉 상기 TSV(20)들의 상면으로부터의 깊이를 가진 증착된 전도성 재료의 두께의 비균일 변형)의 정도에 따라, 상기 심(19)들은 상당한 크기를 가질 수 있다. 상기 심(10)은 전류 전도를 위한 횡단면 구역의 감소 및/또는 도금 처리동안 도금 용액을 가둠으로써, 상기 TSV(20)들의 전류 전달 능력(current carrying capability)을 감소시킬 수 있다.
일반적으로 비아 홀들은 상기 컨택-비아-레벨 유전층(50)내에 구성되고, 기판 레벨 컨택 비아(70)를 구성하기 위해 전도성 재료들로 채워지고, 이는 상기 반도체 디바이스 영역들(14)내 다양한 반도체 디바이스들간에 전자 연결과 실질적으로 구성될 상호연결 구조를 제공한다.
도 4를 참조하면, 이후에 금속-배선-레벨 유전층(60)이 상기 컨택-비아-레벨 유전층(50)상에 증착된다. 포토 레지스트(photoresist, 미도시)는 상기 금속-배선-레벨 유전층(60)위에 적용되고, 상기 금속-배선-레벨 유전층(60)안에서 실질적으로 구성될 적어도 하나의 라인-레벨 금속 배선 구조 형태인 개구부들을 포함하도록 리소그래픽적으로(lithographically) 패턴된다. 상기 포토레지스트내 패턴이 상기 포토레지스트를 식각 마스크로서 사용하는 이방성 식각(ANISOTROPIC ETCH)에 의해 금속-배선-레벨 유전층(60)으로 이송된다. 보통, 적어도 하나의 리세스된 영역을 구성하기 위해, 상기 식각은 적어도 상기 컨택-비아-레벨 유전층(50)과 상기 금속-배선-레벨 유전층(60)사이의 인터페이스까지 진행한다.
상기 리세스된 구역의 패턴은 홀들의 배열을 포함하는데, 상기 홀들은 이하에서는 치징 홀들(cheesing holes)로 호칭된다. 상기 치징 홀들의 배열의 구역은 적어도 하나의 리세스된 영역을 구성하는 식각동안에, 상기 포토레지스트에 의해 커버된다. 따라서, 각 치징 홀들은 상기 금속-배선-레벨 유전층(60)의 절연부를 포함한다. 상기 적어도 하나의 리세스된 영역은 상기 금속-배선-레벨 유전층(60)의 상기 남아있는 부분들의 상면위의 레벨까지 전도성 재료로 채워진다. 일반적으로 상기 전도성 재료는 예를 들어 구리나 알루미늄같은 금속을 포함한다. 상기 전도성 재료는 적어도 하나의 라인-레벨 금속 배선 구조(80)를 구성하기 위해 상기 금속-배선-레벨 유전층(60)의 상면까지 예를 들어 화학기계연마(chemical mechanical planarization: CMP)에 의해서 평탄화된다.
본 발명은 바람직한 반도체 구조를 포함하는 반도체 칩의 수명동안에, 상기 TSV(20)들의 전류 이동 능력을 증가시키려는 목적으로 및/또는 상기 TSV들(20)의 신뢰성을 개선하려는 목적으로 적어도 하나의 라인-레벨 금속 배선 구조(80)에 포함된 치징 홀들의 배열을 위한 구성을 제공한다. 상기 바람직한 반도체 구조는 적어도 하나의 라인-레벨 금속 배선 구조(80)내 포함된 치징 홀들의 배열을 위한 다양한 패턴들을 가질 수 있는데, 이는 이하의 본 발명의 다양한 실시예들에서 기술될 것이다.
도 5를 참조하면, 본 발명의 제1 실시예에 따른 바람직한 반도체 구조의 수직 횡단면도가 도 4의 X - X'면을 따라 도시되어 있다. 마치 하향식 투시도(top-down see-through view)가 상기 TSV(20)들의 측벽들의 대해서 치징 홀들의 배열의 위치를 도시하기 위해 사용된 것과 같이, 적어도 하나의 라인-레벨 금속 배선 구조(80)에 인접한 TSV(20)들의 측벽의 위치들이 두꺼운 점선으로 도시되어 있다. 마치 하향식 투시도가 상기 심(19)들에 관해서 치징 홀들의 배열의 위치들이 도시하기 위해 사용된 것과 같이, 상기 TSV(20)들내 심(19)들의 구역들이 얇은 점선에 의해 구조적으로 표시된다.
상기 적어도 하나의 라인-레벨 금속 배선 구조(80)와 상기 금속-배선-레벨 유전층(60)이 TSV(20)들의 상면과 상기 금속-배선-레벨 유전층(60)의 상면간의 레이어 전체를 상호보완하여(complimentarily) 채운다. 상기 적어도 하나의 TSV(20)의 측벽들의 전부는 적어도 하나의 라인-레벨 금속 배선 구조(80)에 인접한다. 다시 말해, 상기 적어도 하나의 TSV(20)의 측면 주변(lateral peripheries)의 전체가 상기 적어도 하나의 라인-레벨 금속 배선 구조(80)의 하면의 세트에 인접된다. 따라서, 상기 적어도 하나의 TSV(20)의 측면들 전부는 상기 금속-배선-레벨 유전층(60)으로부터 분리된다. 일반적으로, 상기 적어도 하나의 TSV(20)는 TSV(20)들의 배열이다.
상기 적어도 하나의 라인-레벨 금속 배선 구조(80)는 치징 홀들의 배열을 포함하는데, 이는 상기 금속-배선-레벨 유전층(60)의 절연부들로 채워진다. 특히, 치징 홀들의 배열내 각 치징 홀은 상기 금속-배선-레벨 유전층(60)의 절연부를 임베드한다. 상기 적어도 하나의 TSV(20)의 구역(두꺼운 점선으로 표시되는 사각형들의 구역들의 집합인)이 명확하게 표시되는 수평 투시도에서, 상기 적어도 하나의 TSV(20)의 구역은 절연된 또는 인접한 부분들을 포함하는 금속-배선-레벨 유전층(60)의 구역으로부터 분리된다. 상기 수평면 투시도는 예를 들어 적어도 하나의 TSV에 대한 두꺼운 점선을 실선들로 대치함으로써, 획득될 수 있다.
상기 적어도 하나의 라인-레벨 금속 배선 구조(80)내 치징 홀들 모두가 적어도 하나의 TSV(20)의 상면으로부터 분리되고 상기 적어도 하나의 라인-레벨 금속 배선 구조(80)내 어느 치징 홀들도 상기 적어도 하나의 TSV(20)상에 가로놓이지 않으므로, 상기 적어도 하나의 라인-레벨 금속 배선 구조(80)는 상기 적어도 하나의 TSV(20)의 상면 전체에 인접한다. 다시 말해, 상기 금속-배선-레벨 유전층(60)의 어느 부분도, 상기 부분이 외부에 위치하고 상기 금속-배선-레벨 유전층(60)을 포함하건 또는 상기 부분이 상기 금속-배선-레벨 유전층(60)내 포함된 절연부이건 간에, 상기 적어도 하나의 TSV(20)에 인접하지 않는다.
치징 홀들의 배열은 TSV(20)의 구역과 이웃한 TSV(20)의 구역 사이에 위치한 치징 홀들의 적어도 하나의 선형 배열을 포함할 수 있다. 치징 홀들의 복수의 선형 배열이 적어도 하나의 라인-레벨 금속 배선 구조(80)에서 표시될 수 있다. 상기 치징 홀들의 적어도 하나의 선형 배열은 일방향으로 유닛 패턴의 보충(repletion)을 포함하는 치징 홀들의 정규 선형 배열(regular linear array)을 포함할 수 있다. 상기 유닛 패턴은 치징 홀들의 영역과 상기 치징 홀들을 포함하지 않는 보완 영역을 포함할 수 있다. 상기 유닛 패턴내 치징 홀들은 폴리곤 모양, 폐쇠 곡선 모양, 또는 이들의 조합 모양을 가질 수 있다. 예를 들어, 상기 유닛 패턴내 치징 홀들의 모양은 실질적인 사각형을 가질 수 있는데, 즉 상기 모양의 리소그래픽 프린팅동안 모양의 변형을 전제로 실질적인 사각형인 모양의 수평 횡단면 구역을 가질 수 있다.
상기 적어도 하나의 라인-레벨 금속 배선 구조(80)의 구역이 상기 적어도 하나의 TSV(20)의 전체상에 덮히므로, 상기 적어도 하나의 라인-레벨 금속 배선 구조(80)의 구역이 상기 심(19)들-이는 상기 적어도 하나의 TSV(20)의 구역안에 국한됨-의 구역의 전체상에 덮혀진다.
도 6을 참조하면, 본 발명의 제2 실시예에 따른 바람직한 반도체 구조의 수평 횡단면도가 도 4의 X-X'면을 따라 도시되어 있다. 마치 하향식 투시도가 상기 TSV(20)들의 측벽들에 대한 치징 홀들의 배열들의 위치를 도시하기 위해 사용된 것과 같이, 상기 적어도 하나의 라인-레벨 금속 배선 구조(80)에 인접한 TSV(20)들의 측벽들의 위치가 두꺼운 점선들로 도시되어 있다. 마치 하향식 투시도가 상기 심(19)들에 대해 치징 홀들의 배열의 위치를 도시하기 위해 사용된 것과 같이, 상기 TSV(20)들내 심(19)들의 구역이 얇은 점선들에 의해 구조적으로 도시되어 있다.
상기 적어도 하나의 라인-레벨 금속 배선 구조(80)와 상기 금속-배선-레벨 유전층(60)은 상기 TSV(20)들의 상면과 상기 금속-배선-레벨 유전층(60)의 상면사이의 층 전체를 제1 실시예와 동일한 방법으로 상호보완하여 채운다. 상기 제1 실시예와 마찬가지로 상기 적어도 하나의 TSV(20)의 측벽들 전체는 상기 적어도 하나의 라인-레벨 금속 배선 구조(80)에 인접한다. 또한, 상기 적어도 하나의 TSV(20)의 측벽들 전체가 상기 금속-배선-레벨 유전층(60)으로부터 분리된다. 일반적으로, 상기 적어도 하나의 TSV(20)는 TSV(20)들의 배열이다.
상기 적어도 하나의 라인-레벨 금속 배선 구조(80)는 치징 홀들의 배열을 포함하는데, 이는 상기 금속-배선-레벨 유전층(60)의 절연부로 채워진다. 특히, 치징 홀들의 배열내 각 치징 홀은 상기 금속-배선-레벨 유전층(60)의 절연부를 임베드한다. 상기 적어도 하나의 TSV(20)의 구역(두꺼운 점선들로 표시되는 사각형 구역들의 집합인)가 명확하게 표시되는 수평 투시도에서, 상기 적어도 하나의 TSV(20)의 구역은 임의의 절연된 또는 인접한 부분들을 포함하는 금속-배선-레벨 유전층(60)의 구역으로부터 분리된다. 상기 적어도 하나의 라인-레벨 금속 배선 구조는 상기 적어도 하나의 TSV(20)의 상면 전체에 인접한다.
치징 홀들의 배열은 TSV(20)의 구역과 인접한 TSV(20)의 구역사이에 위치한 실질적으로 사각형인 치징 홀들을 포함할 수 있다. 일 실시예에서, 실질적인 측면 치징 홀의 측면 길이는 상기 TSV(20)나 인접한 TSV(20)의 세로방향보다 작다. 다른 경우, 상기 실질적인 측면 치징 홀들의 측면 길이는 상기 TSV(20)나 인접한 TSV(20)의 세로 방향보다 크거나 같다.
치징 홀들의 배열은 실질적으로 사각형인 치징 홀들의 배열(즉, 일차원 배열이나 이차원 배열로 나열된 복수의 실질적 사각형 치징 홀들)을 포함할 수 있다. 상기 실질적으로 사각형인 치징 홀들의 사이즈와 크기는 규칙적이거나 주기적일 수 있고, 또는 비규칙적일 수도 있다.
도 7을 참고하면, 본 발명의 제3 실시예에 따른 바람직한 반도체 구조의 수형 횡단면도가 도 4의 X-X'면을 따라 도시되어 있다. 마치 하향식 투시도들이 TSV(20)들의 측벽들에 대한 치징 홀들의 배열의 위치를 도시하기 위해 사용된 것처럼, 상기 적어도 하나의 라인-레벨 금속 배선 구조(80)에 인접한 TSV(20)들의 측벽들의 위치가 두꺼운 점선들로 도시되어 있다. 마치 하향식 투시도들이 상기 심(19)들에 대한 치징 홀들의 배열의 위치를 도시하기 위해 사용된 것처럼, 상기 TSV(20)들내 심(19)들의 구역이 얇은 점선에 의해 구조적으로 도시되어 있다.
상기 적어도 하나의 라인-레벨 금속 배선 구조(80)와 상기 금속-배선-레벨 유전층(60)이 상기 TSV(20)들의 상면과 상기 금속-배선-레벨 유전층(60)의 상면 사이의 층 전체를 상호보완하여 채운다. 상기 적어도 하나의 TSV(20)의 측벽들 전체가 상기 적어도 하나의 라인-레벨 금속 배선 구조(80)에 인접한다. 따라서, 상기 적어도 하나의 TSV(20)의 측벽들 전체가 상기 금속-배선-레벨 유전층(60)으로부터 분리된다. 일반적으로, 적어도 하나의 TSV(20)는 TSV(20)들의 배열이다.
상기 치징 홀들의 배열이 상기 적어도 하나의 TSV(20)들의 구역안에서 전체적으로 구성된다. 상기 적어도 하나의 TSV(20) 각각은 상기 적어도 하나의 TSV(20)의 각각의 상면의 중앙부에 위치한 심(19)을 포함한다. 상기 치징 홀들의 배열내 각 치징 홀은 TSV(20)의 중앙부 위에 위치되고, 그러한 TSV안에서 심(19)의 전체에 덮혀진다. 따라서, 치징 홀들의 배열은 적어도 하나의 TSV(20)들안에서 심(19)들의 구역들 전체상에 덮혀진다. 상기 적어도 하나의 라인-레벨 금속 배선 구조(80)는 상기 적어도 하나의 TSV(20)들의 상면의 주변부에 인접한다. TSV(20)의 상면의 각 중앙부는 상기 TSV(20)의 심(19)의 구역 모두를 포함하고, 상기 TSV(20)의 상면의 각 주변부는 상기 TSV(20)의 심(19)의 구역 모두를 배제한다(exclude). 각 TSV(20)의 상기 중앙부와 상기 주변부는 상호 배타적이다.
치징 홀들의 배열내 각 치징홀은 상기 금속-배선-레벨 유전층(60)의 절연부를 임베드한다. 상기 적어도 하나의 TSV(20)의 구역(두꺼운 점선으로 표시된 사각형 구역들의 집합인)이 명확하게 표시되는 수평 투시도에서, 치징 홀들내 금속-배선-레벨 유전층(60)의 절연부의 구역은 적어도 하나의 TSV(20)의 구역내에 포함된다. 상기 금속-배선-레벨 유전층(60)의 절연부는 상기 절연부의 밑면에 위치한 심(19)을 상기 적어도 하나의 라인-레벨 금속 배선 구조(80)로부터 분리한다. 상기 금속-배선-레벨 절연부(60)의 절연부의 세트는 상기 적어도 하나의 TSV(20)내 심(19)들의 전체상에 덮혀진다.
도 8을 참조하면, 본 발명의 제4 실시예에 따른 바람직한 반도체 구조의 수평 횡단면도가 도 4의 X-X'면을 따라 도시되어 있다. 마치 하향식 투시도가 상기 TSV(20)들의 측벽들에 대한 치징 홀들의 배열의 위치를 도시하기 위해 사용된 것처럼, 상기 적어도 하나의 라인-레벨 금속 배선 구조(80)에 인접하는 TSV(20)의 측벽들의 위치가 두꺼운 점선들로 도시되어 있다. 마치 하향식 투시도가 심(19)들에 대한 치징 홀들의 배열의 위치를 도시하기 위해 사용된 것처럼, 상기 TSV(20)들의 상기 심(19)들의 구역들이 얇은 점선에 의해 구조적으로 도시되어 있다. 제 4실시예의 구조는 상기 제3 실시예의 구조를 상기 제1 및/또는 제2 실시예의 구조와 조합함으로써 얻어질 수 있다.
상기 적어도 하나의 라인-레벨 금속 배선 구조(80)와 상기 금속-배선-레벨 유전층(60)은 상기 제1 내지 제3 실시예들과 같이 상기 TSV(20)들 상면과 상기 금속-배선-레벨 유전층(60)의 상면 사이의 층 전체를 상호보완하여 채운다. 상기 적어도 하나의 TSV(20)의 측벽들의 전체는 적어도 하나의 라인-레벨 금속 배선 구조(80)에 인접한다. 따라서, 상기 적어도 하나의 TSV(20)의 측벽들 전체는 상기 금속-배선-레벨 유전층(60)으로부터 분리된다. 일반적으로 상기 적어도 하나의 TSV(20)가 TSV(20)들의 배열이다.
4번째 실시예에 따른 상기 바람직한 반도체 구조는 상기 제3 실시예의 치징 홀들의 배열과 실질적으로 동일한 치징 홀들의 제1 배열과 그리고 상기 제1 실시예의 치징 홀들의 배열 및/또는 상기 제2 실시예의 치징 홀들의 배열과 실질적으로 동일할 수 있는 치징 홀들의 제2 배열을 포함한다.
특히, 치징 홀들의 제1 배열은 상기 적어도 하나의 TSV(20)들의 구역안에서 전체적으로 구성된다. 치징 홀들의 제1 배열내 각 치징 홀들은 TSV(20)의 중앙부상에 위치되고, 그리고 상기 TSV안에서 심(19) 전체에 덮혀진다. 따라서, 치징 홀들의 제1 배열은 상기 적어도 하나의 TSV(20)들안에서 상기 심(19)들의 구역의 전체상에 덮혀진다. 상기 적어도 하나의 라인-레벨 금속 배선 구조(80)는 상기 적어도 하나의 TSV(20)들의 상면의 주변부에 인접한다. 치징 홀들의 제1 배열의 각 치징 홀은 상기 금속-배선-레벨 유전층(60)의 절연부를 임베드한다. 치징 홀의 제1 배열에 위치한 상기 금속-배선-레벨 유전층(60)의 절연부는 상기 적어도 하나의 라인-레벨 금속 배선 구조(80)로부터 상기 절연부밑에 위치한 심(19)을 분리시킨다. 치징 홀들의 제1 배열안에 위치한 금속-배선-레벨 유전층(60)의 절연부들의 세트는 상기 적어도 하나의 TSV(20)내 심(19)들의 전체에 덮힌다.
치징 홀들의 제2 배열은 상기 적어도 하나의 TSV(20)의 상면으로부터 분리된다. 다시 말해, 치징 홀들의 제2 배열의 치징 홀들 모두는 상기 적어도 하나의 TSV(20) 어디상에도 덮히지 않는다. 또한 치징 홀들의 제2 배열의 각 치징 홀은 금속-배선-레벨 절연층(60)의 절연부로 채워진다. 치징 홀들의 제2 배열은 제1 실시예와 같이 TSV(20)의 구역과 인접한 TSV(20)의 구역사이에 위치한 치징 홀들의 적어도 하나의 선형 배열을 포함할 수 있다. 대안으로나 추가적으로, 치징 홀들의 제2 배열이 제2 실시예와 같이 TSV(20)의 구역과 인접한 TSV(20)의 구역사이에 위치한 실질적으로 사각형의 치징 홀들을 포함할 수 있다.
제1 또는 제2 실시예와는 달리, 상기 금속-배선-레벨 유전층(60)의 일부 부분들은 상기 적어도 하나의 TSV(20)에 인접한다. 특히, 치징 홀들의 제1 배열을 채우는 상기 금속-배선-레벨 유전층(60)의 절연부들은 적어도 하나의 TSV(20)의 상면에 인접한다.
도 9를 참조로, 본 발명의 제5 실시예에 따른 바람직한 반도체 구조의 수평 횡단면도가 도 4의 X - X' 면을 따라 도시되어 있다. 상기 제5 실시예의 구조는 상기 제3 실시예의 구조를 상기 제1 실시예의 구조와 조합함으로써 얻어낼 수 있다. 제5 실시예에 따른 바람직한 반도체 구조는 상기 제3 실시예의 치징 홀들의 배열과 실질적으로 동일한 치징 홀들의 제1 배열과 상기 제1 실시예의 치징 홀들과 실질적으로 동일할 수 있는 치징 홀들의 제2 배열을 포함한다.
도 10을 참고로, 본 발명에 따른 바람직한 반도체 구조의 6번째 실시예의 부분의 조감도가 도시되어 있다. 본 발명의 제1 내지 제5 실시예들의 다양한 요소들은 금속-배선-레벨 유전층(60)에 포함된 적어도 하나의 라인-레벨 금속 배선 구조(80)를 구성하기 위해 조합될 수 있다. 상기 적어도 하나의 TSV(20)의 포메이션 이후에 선택 유전 덮개층(52)이 상기 컨택-비아-레벨 유전층(50)위에 구성될 수 있다. 상기 금속-배선-레벨 유전층(60)이 선택 유전 덮개층(52)상에 증착된다. 상기 선택 유전 덮개층(52)은 동일한 포토레지스트를 이용하는 금속-배선-레벨 유전층(60)과 함께 패턴될 수 있다. 일 실시예에서, 상기 선택 유전 덮개층(52)은, 상기 적어도 하나의 라인-레벨 금속 배선 구조(80)를 구성하는 전도성 재료의 도금동안에 도금 액체가 고이는(trapping) 것을 방지하기 위해, 심(19)들상에 구성될 수 있다. 상기 컨택-비아-레벨 유전층(50), 상기 선택 유전 덮개층(52) 및 상기 금속-배선-레벨 유전층(60)의 스택이 상기 반도체 층(12)에 인접하는 BEOL(back-end-of-line) 유전층(15)을 총괄하여 구성한다.
도 11을 참고로, 추가적인 유전층들 및 추가적인 전도성 재료 상호연결 구조가 도 4의 바람직한 반도체 구조의 상면에 실질적으로 구성한다. 상기 추가적인 전도성 재료 상호연결 구조는 제1-비아-레벨 비아 바(82)들 및 제1-비아-레벨 비아(84)들을 포함할 수 있다. 다른 전도성 배선 구조들(미도시)가 상기 금속 상호연결 구조(90)에 구성될 수 있다. 본드 패드(미도시)나 솔더볼 패드(미도시)가 상기 금속 상호연결 구조(90)의 상면상에 구성될 수 있다. 상기 반도체 디바이스 구역들(14)내 반도체 디바이스들과 상기 본드 패드들이나 솔더볼 패드들사이의 전자 연결은 상기 금속 상호연결 구조(90)내 전도성 배선 구조들(특히 상기 반도체 레벨 컨택 비아(70), 상기 적어도 하나의 라인-레벨 금속 배선 구조(80), 상기 제1-비아-레벨 비아 바(82)들 및 상기 제1-비아-레벨 비아들(84)을 포함하는)에 의해 제공된다.
도 12를 참고로, 본 발명의 7번째 실시예에 따른 바람직한 반도체 구조의 수평 횡단면도가 도 4의 X-X'면을 따라 도시되어 있다. 마치 하향식 투시도가 상기 TSV(20)들의 측벽들에 대한 치징 홀들의 배열의 위치를 도시하기 위해 사용된 것처럼, 상기 적어도 하나의 라인-레벨 금속 배선 구조(80)에 인접하는 TSV(20)들의 측벽들의 위치들이 두꺼운 점선들로 도시되어 있다. 하향식 투시도가 상기 심(19)들에 대한 치징 홀들의 배열의 위치를 도시하기 위해 사용된 것처럼, 상기 TSV(20)내 심(19)들의 구역이 얇은 점선들에 의해 구조적으로 도시된다. 반도체 기판(10)의 하면으로부터 층의 상면까지 제7 실시예에 따른 바람직한 반도체 구조의 일부는 금속-배선-레벨 유전층(60)으로 채워지고, 상기 적어도 하나의 라인-레벨 금속 배선 구조(80)는 상기 제1 내지 제6 실시예들에 따른 바람직한 반도체 구조와 동일할 수 있다.
제1-비아-레벨 비아 바(82)들 및 제1-비아-레벨 비아(84)들은 적어도 하나의 라인-레벨 금속 배선 구조(80)의 상면상에 직접적으로 구성된다. 상기 제1-비아-레벨 비아 바(82)들 및 상기 제1-비아-레벨 비아들(84)의 단면 구역들은 적어도 하나의 라인-레벨 금속 배선 구조(80)의 구역을 오버랩한다. 바람직하게는, 상기 제1-비아-레벨 비아 바(82)들 및 상기 제1-비아-레벨 비아(84)들의 전체가 상기 적어도 하나의 라인-레벨 금속 배선 구조(80)에 덮히고 상기 금속-배선-레벨 유전층(60)의 어느 부분상에도 덮히지 않는다. 따라서, 상기 적어도 하나의 라인-레벨 금속 배선 구조(80)내 모든 치징 홀들은 상기 제1-비아-레벨 비아 바(82) 및 상기 제1-비아-레벨 비아(84)들로부터 분리된다.
이러한 경우, 상기 제1-비아-레벨 비아 바(82)들 및 상기 제1-비아-레벨 비아(84)들은 적어도 하나의 TSV(20)의 일부에 덮히고, 이에 따라 상기 적어도 하나의 TSV와 상기 제1-비아-레벨 비아 바(82)들 및 제1-비아-레벨 비아(84)들간의 전류 전도를 용이하게 한다. 그러한 배치는, 상기 적어도 하나의 TSV(20)에 접촉하지 않으면서, 배열의 패턴에, 바람직하게는 상기 적어도 하나의 TSV(20)주위에 위치한 치징 홀들의 주기적인 패턴에 상기 치징 홀들을 두기 때문에 가능하다.
도 13은 예를 들어 반도체 IC 로직 디자인, 시뮬레이션, 테스트, 레이아웃 및 생산에 사용되는 바람직한 설계도(Design flow, 900)의 블럭도를 도시한다. 설계도(900)는 상술되었거나 도 3내지 12에서 도시된 디자인 구조들 및/또는 디바이스들에 대해 논리적으로나 기능적으로 대응하는 표현을 생성하기 위해 디자인 구조들이나 디바이스들을 프로세싱하는 프로세스들 및 메카니즘들을 포함한다. 설계도(99)에 의해 처리 및/또는 생성된 상기 디자인 구조는, 데이터 처리 시스템상에서 실행되거나 또는 처리될 때, 하드웨어 컴포넌트, 회로, 디바이스 또는 시스템의 논리적, 구조적, 메카닉적 또는 기능적으로 대응되는 표시를 생성하는 데이터 및/또는 명령들을 포함하기 위해, 머신-판독가능 전송이나 저장 매체상에 엔코드될 수 있다. 설계도(900)는 디자인되는 표시의 타입에 따라서 변형될 수 있다. 예를 들어 ASIC(application specific integrated circuit)을 제작하기 위한 설계도는 표준 컴포넌트를 디자인하기 위한 설계도(900)나 상기 디자인을 프로그램가능한 배열(예를 들어 Altera®사나 Xilinx®사에 의해 제공되는 PGA(programmable gate array)나 FPGA(field programmable gate array))로 적용하기 위한 설계도(900)와 다를 수 있다.
도 13은 바람직하게는 디자인 프로세스(910)에 의해 프로세스되는 입력 디자인 구조(920)를 포함하는 다중 디자인 구조를 도시한다. 디자인 구조(920)는 하드웨어 디바이스에 논리적으로 대응되는 기능 표현을 제공하기 위해 디자인 프로세스(910)에 의해 생성되고 프로세스되는 논리 시뮬레이션 디자인 구조일 수 있다. 추가적으로 또는 대안으로, 디자인 구조(920)는 디자인 프로세스(910)에 의해 프로세스될 때, 하드웨어 디바이스의 물리적 구조에 대한 기능적 표현을 생성하는 데이터 및/또는 프로그램 명령을 포함할 수 있다. 기능적 및/또는 구조적 디자인 중 하나를 표현할 때, 디자인 구조(920)는 예를 들어 코어 개발자/디자이너에 의해 구현되는 것과 같은 ECAD(electronic computer-aided design)를 이용해서 생성될 수 있다. 머신-판독가능 데이터 전송, 게이트 어레이 또는 저장 매체상에 엔코드될 때, 디자인 구조(920)는 예를 들어 도3 내지 12내에 도시된 것들과 같은 전자 컴포넌트, 회로, 전자나 논리 모듈, 장치, 디바이스 또는 시스템을 시뮬레이션하거나 또는 기능적으로 표시하기 위해서, 디자인 프로세스(910)안에서 하나 또는 그 이상의 하드웨어 및/또는 소프트웨어 매체 모듈들에 의해 엑세스되고 처리될 수 있다.
디자인 구조(920)는 인간 및/또는 머신-판독가능 소스코드, 컴파일된 구조들 그리고 디자인이나 시뮬레이션 데이터 프로세싱 시스템에 의해 프로세스될 때 회로들 또는 하드웨어 로직 디자인의 다른 레벨들을 기능적으로 시뮬레이션하거나 표시하는 컴퓨터-실행가능 코드 구조를 포함하는 파일이나 다른 데이터 구조들을 포함할 수 있다. 그러한 데이터 구조들은 HDL(hardware-description language) 디자인 엔티티들이나 또는 Verilog 및 VHDL와 같은 저레벨 HDL 디자인 언어 및/또는 예를 들어 C나 C++과 같은 고레벨 디자인 언어에 따르거나 또는 이와 호환되는 다른 데이터 구조들을 포함할 수 있다.
디자인 프로세스(910)는 예를 들어 디자인 구조(920)와 같은 디자인 구조들을 포함할 수 있는 네트리스트(Netlist)를 생성하기 위해, 바람직하게는 도3 내지 도 12에 도시된 컴포넌트들, 회로들, 디바이스들 또는 로직 구조들에 대한 디자인/시뮬레이션 기능적 균등물을 합성(synthesize), 번역 또는 다른 프로세싱용 하드웨어 및/또는 소프트웨어 모듈들을 사용하고 통합한다. 예를 들어 네트리스트(980)는 통합 회로 디자인내 다른 요소들 및 회로들로의 커넥션을 기술하는 배선의 리스트, 개별 부품, 논리 게이트, 제어 회로들, I/O 디바이스들, 모델들 등을 나타내는 컴파일된 또는 다른 프로세스된 데이터 구조들을 포함할 수 있다. 네트리스트(980)는 네트리스트(980)가 상기 디바이스에 대한 디자인 명세와 파라미터들에 따라서 한번 또는 그 이상의 회수동안 재합성되는 반복적인 프로세스를 이용해서 합성될 수 있다. 여기서 기술된 다른 디자인 구조들과 같이, 네트리스트(980)는 머신-판독가능 데이터 저장 매체상에 기록되거나 프로그램가능 게이트 어레이로 프로그램될 수 있다. 상기 매체는 예를 들어 자기 또는 광 디스크 드라이브, 프로그램가능 게이트 어레이, 컴팩트 플래시 또는 다른 플래시 메모리와 같은 비휘발성 저장 매체일 수 있다. 추가적으로 또는 대안으로, 상기 매체는 시스템이나 캐시 메모리, 버퍼 공간, 또는 데이터 패킷들이 인터넷이나 다른 네트워킹에 적절한 수단을 통해 전송되고 즉시 저장될 수 있는 전기적으로나 광학적 전도성 디바이스들 또는 재료들일 수 있다.
디자인 프로세스(910)는 네트리스트(980)를 포함하는 다양한 입력 데이터 구조 타입들을 프로세스하기 위한 하드웨어 및 소프트웨어 모듈들을 포함할 수 있다. 그러한 데이터 구조 타입들은 특정 생산 기술(예를 들어 다른 기술 노트들, 32nm, 45nm, 90nm 등)을 위해, 예를 들어 라이브러리 요소들(930)내에 상주할 수 있고, 모델들, 레이아웃들 및 기호적 표현들을 포함하는 일반적으로 사용되는 요소들, 회로들 및 디바이스들의 세트를 포함할 수 있다. 상기 데이터 구조 타입들은 디자인 스펙(940), 특성 데이터(950), 검증 데이터(960), 디자인 규칙(970), 그리고 입력 테스트 패턴들, 출력 테스트 결과들 및 다른 테스트 정보를 포함할 수 있는 테스트 데이터 파일(985)을 더 포함할 수 있다. 예를 들어 디자인 프로세스(910)는 스트레스 분석과 같은 표준 메카니컬 디자인 프로세스, 열 분석, 메카니컬 이벤트 시뮬레이션, 캐스팅과 같은 동작들에 대한 프로세스 시뮬레이션, 몰딩 및 금형 프레스 구성 등을 더 포함할 수 있다. 본 기술분야에서 통상의 기술을 가진 자는 본 발명의 권리범위 및 사상에서 벗어남이 없이 디자인 프로세스(910)에서 사용되는 메카닉 디자인 툴 및 애플리케이션이 변경될 수 있음을 인식할 수 있다. 또한, 디자인 프로세스(910)는 예를 들어 타이밍 분석, 인증, 디자인 규칙 체크, 위치 및 라우트 동작 등과 같은 표준 회로 디자인 프로세스들을 수행하기 위한 모듈을 포함할 수 있다.
디자인 프로세스(910)는 제2 디자인 구조(900)를 생성하기 위해, 추가적인 메카닉 디자인이나 데이터에 따라(가능하다면) 개시된 지원 데이터 구조의 일부나 전부와 함께 디자인 구조(920)를 프로세스하도록 예를 들어 HDL 컴플라이어와 같은 로직 및 물리적 디자인 툴들과 시뮬레이션 모델 제작 툴들을 사용하고 통합한다. 디자인 구조(990)는 메카닉 디바이스들 및 구조들의 데이터의 교환에 사용되는 데이터 포멧으로(예를 들어 IGES, DXF, 파라솔리드 XT(Parasolid XT), JT, DRG 또는 그러한 메카니컬 디자인 구조들을 저장하고 렌더링하기 위한 다른 적절한 포맷) 저장 매체나 프로그램가능한 게이트 배열상에 상주한다. 디자인 구조(920)와 유사하게, 디자인 구조(990)는 바람직하게는 전송이나 데이터 저장 매체상에 상주하는 하나 또는 그 이상의 파일들, 데이터 구조들, 또는 다른 컴퓨터-엔코드된 데이터나 명령들을 포함하고, 이들은 ECAD 시스템에 의해 프로세스될 때, 도 3내지 12에 도시된 하나 또는 그 이상의 실시예들에 논리적이나 또는 기능적으로 균등한 폼을 생성한다. 일 실시예에서, 디자인 구조(990)는 도 3-12에 도시된 디바이스들을 기능적으로 시뮬레이트하는 컴파일된, 실행가능한 HDL 시뮬레이션 모델을 포함할 수 있다.
일 실시예에서, 디자인 구조(920)는 반도체 기판(10, 도 3,4 및 11 참조)을 나타내는 제1 데이터; 상기 반도체 기판(10)을 통해 확장되는 적어도 하나의 쓰루 기판 비아(TSV)(20, 도 3-11 참조)를 나타내는 제2 데이터; 및 금속-배선-레벨 유전층(60, 도 4-11 참조)을 나타내는 제3 데이터; 적어도 하나의 라인-레벨 금속 배선 구조(80, 도 4-11 참조)를 나타내는 제4 데이터, 여기서 상기 금속-배선-레벨 유전층(60) 및 상기 적어도 하나의 라인-레벨 금속 배선 구조(80)는 상기 적어도 하나의 TSV(20)위에 위치한 층(60,80) 전체를 상호보완하여 채움; 그리고 상기 적어도 하나의 라인-레벨 금속 배선 구조(80)에 포함된 치징 홀들의 배열을 나타내는 제5 데이터, 여기서 상기 적어도 하나의 TSV(20)의 측벽들 전체는 상기 적어도 하나의 라인-레벨 금속 배선 구조(80)에 인접함;을 포함할 수 있다.
일 실시예에서, 상기 제2 데이터는 상기 적어도 하나의 TSV(20) 각각의 심(90)을 나타내는 6번째 데이터와 그리고 상기 적어도 하나의 TSV(20) 각각의 상면의 주변부를 나타내는 7번째 데이터를 포함하고, 여기서 상기 제4 데이터에 의해 표시된 구역은 제7 데이터에 의해 표시된 구역에 덮히고, 제6 데이터를 나타내는 구역으로부터 분리된다. 예를 들어, 상기 제4 데이터에 의해 표시된 구역은 도 7-9내 적어도 하나의 라인-레벨 금속 배선 구조의 구역이고, 상기 제7 데이터에 의해 표시된 구역은 도 7-9내 상기 적어도 하나의 라인-레벨 금속 배선 구조의 구역과 상기 적어도 하나의 TSV(20)의 구역사이에 덮인 구역이고, 그리고 제6 데이터에 의해 표시된 구역은 도 7-9내 심(90)들의 구역이다.
다른 실시예에서, 상기 제2 데이터는 쓰루 기판 비아(TSV)들의 배열을 나타내고, 여기서 제4 데이터의 구역은 제2 데이터의 구역의 전체를 포함한다. 예를 들어, 상기 제2 데이터에 의해 표시된 구역은 도 5 및 6의 적어도 하나의 TSV(20)의 구역이고, 그리고 제4 데이터에 의해 표시된 구역은 도 5 및 6의 상기 적어도 하나의 라인-레벨 금속 배선 구조(80)의 구역이다.
또 다른 실시예에서, 상기 적어도 하나의 TSV(20, 도 3-11 참조)의 측벽들 전체는 상기 금속-배선-레벨 유전층(60)으로부터 분리된다. 또한, 도 5 및 6에 도시된 바와 같이, 상기 금속-배선-레벨 유전층(60)의 모든 부분들은 상기 적어도 하나의 라인-레벨 금속 배선 구조(80)에 의해 상기 적어도 하나의 TSV(20)로부터 분리될 수 있다.
또 다른 실시예에서, 상기 디자인 구조는 컨택-비아-레벨 유전층(50, 도 3,4 및 11 참조)를 나타내는 다른 데이터를 더 포함할 수 있는데, 여기서 상기 컨택-비아-레벨 유전층(50)의 하면은 반도체 기판(10)의 상면에 수직적으로 인접하고, 상기 적어도 하나의 TSV(20) 각각은 상기 컨택-비아-레벨 유전층(50)의 상면으로부터 상기 반도체 기판(10)의 하면까지 확장된다.
또 다른 실시예에서, 상기 디자인 구조는 상기 반도체 기판(10)에 위치한 적어도 하나의 반도체 디바이스를 나타내는 제1 추가 데이터; 및 상기 컨택-비아-레벨 유전층(60)에 포함되고 상기 적어도 하나의 반도체 디바이스와 상기 적어도 하나의 라인-레벨 금속 배선 구조(80)중 하나와 수직적으로 인접한 적어도 하나의 기판 컨택 비아(70)를 나타내는 제2 추가 데이터;를 더 포함할 수 있다.
또한 디자인 구조(80)는 통합 회로의 레이아웃 데이터를 교환하는데 사용되는 데이터 포맷 및/또는 기호 데이터 포맷(예를 들어 GDSII (GDS2), GLl, OASIS, 맵 파일(map files) 또는 이러한 디자인 데이터 구조들을 저장하는데 적절한 다른 포맷들에 저장된 정보)을 사용할 수 있다. 디자인 구조(990)는 예를 들어, 기호 데이터, 맵 파일들, 테스트 데이터 파일들, 디자인 컨텐츠 파일들, 생산 데이터, 레이아웃 파라미터들, 배선들, 금속 레벨들, 비아들, 모양, 상기 생산 라인을 통해 라우팅하기 위한 데이터, 그리고 상술되고 도 3-12에 도시된 것과 같은 디바이스나 구조를 생성하기 위해 생산자나 다른 디자이너/개발자에 의해 요청되는 다른 데이터와 같은 정보를 포함할 수 있다. 그리고나서 디자인 구조(990)는 단계 995로 이동할 수 있는데, 여기서는 예를 들어 디자인 구조(990)가 -출고로 진행하기 위해- 생산자에게 릴리스되기, 마스크 하우스로 릴리스되기, 다른 디자인 하우스로 전송되기, 고객에게 돌려주기 등이 이뤄진다.
본 발명이 특정 실시예들에 관해서 기술되었으나, 다양한 보완, 수정 및 변형들이 본 기술분야에서 통상의 기술을 가진 자들에게 용이할 것이라는 점에 유념해야 한다. 따라서, 본 발명은 본 발명의 권리범위 및 사상과 이하의 청구항들에 해당하는 그러한 보완, 수정 및 변형들 모두를 포함하려는 의도이다.

Claims (30)

  1. 반도체 기판을 관통하여 연장하는 적어도 하나의 쓰루 기판 비아(through substrate via: TSV);
    치징 홀(cheesing hole)들의 배열(array)을 포함하고 상기 적어도 하나의 TSV에 수직으로 인접하는 적어도 하나의 라인-레벨 금속 배선 구조(line-level metal wiring structure); 및
    상기 적어도 하나의 라인-레벨 금속 배선 구조에 측면으로(laterally) 인접하는 금속-배선-레벨 유전층(metal-wire-level dielectric layer)을 포함하되,
    상기 적어도 하나의 라인-레벨 금속 배선 구조와 상기 금속-배선-레벨 유전층이 상기 적어도 하나의 TSV상에 위치한 층 전체를 상호보완하여(complementarily) 채우고, 상기 적어도 하나의 TSV의 측벽들 전체는 상기 적어도 하나의 라인-레벨 금속 배선 구조에 인접하는
    반도체 구조.
  2. 제1항에 있어서,
    상기 적어도 하나의 TSV의 측벽들 전체는 상기 금속-배선-레벨 유전층으로부터 분리되는
    반도체 구조.
  3. 제1항에 있어서,
    상기 적어도 하나의 TSV 각각은 자신의 상면의 중앙부에 위치한 심(seam)을 포함하고, 상기 적어도 하나의 라인-레벨 금속 배선 구조는 상기 적어도 하나의 TSV 각각의 상면의 주변부에 인접하고, 그리고 상기 치징 홀들의 배열은 상기 적어도 하나의 심 전체를 덮는(overlies)
    반도체 구조.
  4. 제3항에 있어서,
    상기 치징 홀들의 배열내 각 치징 홀은, 밑에 위치한 심을 상기 적어도 하나의 라인-레벨 금속 배선 구조로부터 분리하는 금속-배선-레벨 유전층의 절연부를 임베드(embed)하는
    반도체 구조.
  5. 제3항에 있어서,
    상기 적어도 하나의 라인-레벨 금속 배선 구조는 상기 금속-배선-레벨 유전층의 절연부를 임베드하고 상기 적어도 하나의 TSV로부터 분리된 치징 홀들의 다른 배열을 포함하는
    반도체 구조.
  6. 제5항에 있어서,
    상기 치징 홀들의 다른 배열은 TSV의 구역과 이웃한 TSV의 구역사이에 위치된 치징 홀들의 선형 배열인
    반도체 구조.
  7. 제5항에 있어서,
    상기 치징 홀들의 다른 배열은 이웃한 TSV들 쌍들사이에 위치한 실질적으로 사각형인 치징 홀들의 배열이고, 상기 실질적으로 사각형인 치징 홀의 측면 길이는 상기 TSV들의 이웃한 쌍들의 세로 길이보다 크거나 같은
    반도체 구조.
  8. 제3항에 있어서,
    상기 적어도 하나의 TSV는 TSV들의 배열인
    반도체 구조.
  9. 제8항에 있어서,
    상기 금속-배선-레벨 유전층의 절연부의 세트는 상기 TSV들의 배열내 심들 전체상을 덮는
    반도체 구조.
  10. 제1항에 있어서,
    컨택-비아-레벨 유전층을 더 포함하되,
    상기 컨택-비아-레벨 유전층의 하면은 상기 반도체 기판의 상면에 수직으로 인접하고, 상기 적어도 하나의 TSV 각각은 상기 컨택-비아-레벨 유전층의 상면으로부터 상기 반도체 기판의 하면까지 연장하는
    반도체 구조.
  11. 제10항에 있어서,
    상기 반도체 기판내 위치한 적어도 하나의 반도체 디바이스; 및
    상기 컨택-비아-레벨 유전층에 임베디드되고, 그리고 상기 적어도 하나의 반도체 디바이스 및 상기 적어도 하나의 라인-레벨 금속 배선 구조 중 하나와 수직으로 인접하는 적어도 하나의 기판 컨택 비아;를 더 포함하는
    반도체 구조.
  12. 제1항에 있어서,
    상기 적어도 하나의 TSV 각각은 금속이나 도프된(doped) 반도체 재료를 포함하는
    반도체 구조.
  13. 제1항에 있어서,
    상기 적어도 하나의 TSV는 쓰루 기판 비아(TSV)들의 배열이고,
    상기 치징 홀들의 배열내 각 치징 홀은 상기 금속-배선-레벨 유전층의 절연부를 임베드하고, 그리고 상기 적어도 하나의 라인-레벨 금속 배선 구조는 상기 TSV들의 배열의 상면 전체에 인접하는
    반도체 구조.
  14. 제13항에 있어서,
    상기 금속-배선-레벨 유전층의 어느 부분도 상기 TSV들의 배열에 인접하지 않는
    반도체 구조.
  15. 제13항에 있어서,
    상기 치징 홀들의 배열은 TSV의 구역과 이웃한 TSV의 구역사이에 위치한 치징 홀들의 선형 배열인
    반도체 구조.
  16. 제15항에 있어서,
    상기 치징 홀들의 선형 배열내 각 치징 홀은 실질적으로 정사각형인 수평 횡단면 구역을 가지는
    반도체 구조.
  17. 제13항에 있어서,
    상기 치징 홀들의 배열은 TSV의 구역과 이웃한 TSV의 구역사이에 위치한 실질적으로 사각형인 치징 홀을 포함하고, 상기 실질적으로 사각형인 치징 홀의 측면 길이는 상기 TSV나 상기 이웃한 TSV의 세로 길이보다 크거나 같은
    반도체 구조.
  18. 제13항에 있어서,
    상기 TSV들의 배열내 각 TSV는 자신의 상면상의 심을 포함하고,
    상기 적어도 하나의 라인-레벨 금속 배선 구조는 상기 TSV들의 배열내 심들 전체를 덮은
    반도체 구조.
  19. 반도체 기판을 관통하는 적어도 하나의 쓰루 기판 비아(through substrate via: TSV)를 구성하는 단계; 및
    상기 적어도 하나의 TSV상에 직접적으로 층을 구성하는 단계를 포함하되,
    금속-배선-레벨 유전층과 적어도 하나의 라인-레벨 금속 배선 구조를 상기 층 전체에 상호보완하여(complementarily) 채우고, 상기 적어도 하나의 라인-레벨 금속 배선 구조는 치징 홀들(cheesing holes)의 배열을 포함하고, 그리고 상기 적어도 하나의 TSV의 측벽들 전체는 상기 적어도 하나의 라인-레벨 금속 배선 구조에 직접적으로 붙어있고 상기 금속-배선-레벨 유전층에 인접하지 않은
    반도체 구조를 구성하는 방법.
  20. 제 19항에 있어서,
    상기 적어도 하나의 TSV 각각은 자신의 상면의 중앙부에 위치한 심(seam)을 포함하고, 상기 적어도 하나의 라인-레벨 금속 배선 구조는 상기 적어도 하나의 TSV 각각의 상면의 주변부상에 직접적으로 구성되고, 그리고 상기 치징 홀들의 배열은 상기 적어도 하나의 심의 전체를 덮는(overlie)
    반도체 구조를 구성하는 방법.
  21. 제 20항에 있어서,
    상기 치징 홀들의 배열내 각 치징 홀은, 밑에 위치한 심을 상기 적어도 하나의 라인-레벨 금속 배선 구조로부터 분리하는 금속-배선-레벨 유전층의 절연부를 임베드(embed)하는
    반도체 구조를 구성하는 방법.
  22. 제 20항에 있어서,
    상기 적어도 하나의 라인-레벨 금속 배선 구조는 상기 금속-배선-레벨 유전층의 절연부를 임베드하고 상기 적어도 하나의 TSV로부터 분리된 치징 홀들의 다른 배열을 포함하는
    반도체 구조를 구성하는 방법.
  23. 제 20항에 있어서,
    상기 적어도 하나의 TSV는 TSV들의 배열이고, 상기 금속-배선-레벨 유전층의 절연부들의 세트는 상기 TSV들의 배열내 심들 전체를 덮는
    반도체 구조를 구성하는 방법.
  24. 제 19항에 있어서,
    상기 반도체 기판내 적어도 하나의 반도체 디바이스를 구성하는 단계;
    상기 적어도 하나의 반도체 디바이스상에 컨택-비아-레벨 유전층을 구성하는 단계; 및 상기 컨택-비아-레벨 유전층내 적어도 하나의 기판 컨택을 구성하는 단계를 더 포함하되,
    상기 적어도 하나의 기판 컨택 비아는 상기 적어도 하나의 반도체 디바이스 및 상기 적어도 하나의 라인-레벨 금속 배선 구조중 하나와 수직으로 인접하고, 상기 적어도 하나의 TSV 각각은 상기 컨택-비아-레벨 유전층의 상면으로부터 상기 반도체 기판의 하면까지 연장하는
    반도체 구조를 구성하는 방법.
  25. 제 19항에 있어서,
    상기 적어도 하나의 TSV의 측벽들의 전체는 상기 금속-배선-레벨 유전층으로부터 분리되고, 상기 금속-배선-레벨 유전층의 모든 부분들은 상기 적어도 하나의 라인-레벨 금속 배선 구조에 의해서 상기 TSV들의 배열로부터 분리되는
    반도체 구조를 구성하는 방법.
  26. 제 19항에 있어서,
    상기 적어도 하나의 TSV는 쓰루 기판 비아(TSV)들의 배열이고,
    상기 치징 홀들의 배열내 각 치징 홀은 상기 금속-배선-레벨 유전층의 절연부를 임베드하고, 그리고 상기 적어도 하나의 라인-레벨 금속 배선 구조는 상기 TSV들의 배열의 상면의 전체상에 직접적으로 구성되는
    반도체 구조를 구성하는 방법.
  27. 디자인(design) 구조를 디자인하고, 생산하고 또는 테스트하기 위해 머신 판독가능 매체내 포함된 디자인 구조에 있어서,
    반도체 기판을 나타내는 제1 데이터;
    상기 반도체 기판을 통과하여 연장하는 적어도 하나의 쓰루 기판 비아(TSV)를 나타내는 제2 데이터;
    금속-배선-레벨 유전층을 나타내는 제3 데이터;
    적어도 하나의 라인-레벨 금속 배선 구조를 나타내는 제4 데이터 -상기 금속-배선-레벨 유전층과 상기 적어도 하나의 라인-레벨 금속 배선 구조가 상기 적어도 하나의 TSV위에 위치한 층 전체를 상호보완하여(complementarily) 채움-; 및
    상기 적어도 하나의 라인-레벨 금속 배선 구조내 포함된 치징 홀(cheesing holes)들의 배열을 나타내는 제5 데이터 -상기 적어도 하나의 TSV의 측벽들 전체는 상기 적어도 하나의 라인-레벨 금속 배선 구조에 인접함-;를 포함하는
    디자인 구조.
  28. 제 27항에 있어서,
    상기 제2 데이터는 상기 적어도 하나의 TSV 각각의 심을 나타내는 제6 데이터 및 상기 적어도 하나의 TSV의 상면의 주변부를 나타내는 제7 데이터를 포함하고,
    상기 제4 데이터에 의해 표시되는 구역은 상기 제7 데이터에 의해 표시된 구역에 덮고 상기 제6 데이터를 나타내는 구역으로부터 분리되는
    디자인 구조.
  29. 제 27항에 있어서,
    상기 제2 데이터는 쓰루 기판 비아(TSV)들의 배열을 나타내고,
    상기 제4 데이터의 구역은 상기 제2 데이터의 구역 전체를 포함하는
    디자인 구조.
  30. 제 27항에 있어서,
    상기 적어도 하나의 TSV의 측벽들 전체는 상기 금속-배선-레벨 유전층으로부터 분리되고, 그리고 상기 금속-배선-레벨 유전층의 모든 부분들은 상기 적어도 하나의 라인-레벨 금속 배선 구조에 의해서 상기 적어도 하나의 TSV로부터 떨어지는
    디자인 구조.
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