TWI482252B - 與貫穿基板介層整合的金屬配線構造 - Google Patents

與貫穿基板介層整合的金屬配線構造 Download PDF

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Description

與貫穿基板介層整合的金屬配線構造
本發明一般係關於半導體結構，尤其是關於包含線級金屬佈線結構及貫穿基板介層之半導體結構、製造方法、及其設計結構。
當裝置尺寸接近原子等級時，持續的半導體縮減面臨了困難，而三維裝置整合提供了在電路中增加半導體裝置的方法。於三維整合中，複數半導體晶片垂直堆疊，以提供超越單一半導體晶片之半導體裝置整合。
在相鄰半導體晶片間提供電連接的一個方法是「覆晶」技術，其中焊球陣列應用於面對面垂直堆疊的兩相鄰半導體晶片之間。然而，覆晶技術僅在兩垂直堆疊半導體晶片間提供電連接。
在複數半導體晶片間提供電連接的另一個方法是，使用貫穿半導體晶片基板之貫穿基板介層(TSV)。典型地，貫穿基板介層自線級金屬佈線結構延伸到半導體晶片的底部。線級金屬佈線結構典型為金屬互連結構中的第一金屬佈線。配合形成於金屬互連結構頂部的焊球陣列(例如C4球)，貫穿基板介層提供穿過半導體晶片的電連接路經。不像覆晶技術，使用貫穿基板介層及焊球陣列，可垂直堆疊比兩個還多的半導體晶片。
參考圖1，習知半導體晶片88之垂直截面圖顯示有半導體基板10以及形成於其上的金屬互連結構90。半導體基板10包括含有半導體材料的半導體層12。包含各種半導體裝置的半導體裝置區14，利用已知方法形成於半導體基板10的上部。
半導體裝置區14中的各種半導體裝置，使用基板級接觸介層70及線級金屬佈線結構80，其形成於直接形成在半導體基板10上之後段製程(BEOL)介電層55內，電連接於半導體晶片內。
為了形成貫穿基板介層(through substrate vias)20，後段製程介電層55的下部沉積在半導體基板10上，接著在後段製程介電層55的下部及半導體基板10的整個厚度，圖案化貫穿基板溝渠，以及在後段製程介電層55的下部圖案化介層，其延伸到半導體裝置區14頂表面上的半導體裝置。貫穿基板溝渠填充有導電材料(例如鎢)，並平坦化而形成貫穿基板介層20。亦填充介層洞，以形成基板級接觸介層70。
然後，後段製程介電層55的上部沉積在後段製程介電層55的下部上。凹化後段製程介電層55上部的圖案化區域，並利用電鍍填充金屬。平坦化電鍍的金屬，而形成線級金屬佈線結構80。
圖2顯示沿圖1之X-X’平面，部分習知半導體晶片的水平截面圖，其顯示形成於線級金屬佈線結構80中之乳酪孔。乳酪孔具有方形，並填充有後段製程介電層55的介電材料。乳酪孔的形成是在圖案化後段製程介電層55的上部時，避免在大凹化區域內凹化複數獨立方形區域，而將後段製程介電層55的獨立區域置於線級金屬佈線結構80。所致的金屬佈線結構80含有包含絕緣材料(即後段製程介電層55的材料)之方形區域，藉此形成乳酪孔的圖案。
在化學機械研磨時需要乳酪孔來避免大金屬區域「碟型化」，其中相對於散佈在絕緣材料(即段製程介電層55之材料)的小區域金屬結構，大區域金屬結構中央部分的厚度變得較薄。在化學機械研磨時設置乳酪孔可避免此類碟型化。為了最大化乳酪孔防止碟型化的效果，乳酪孔隨機散佈在整個的大型連續金屬區域，不論任何其下或其上的結構圖案為何。
因此，一些乳酪孔重疊貫穿基板介層20，藉此降低貫穿基板介層20與線級金屬部線結構80間的接觸面積。由於貫穿基板介層20與線級金屬部線結構80間僅部份的接觸面積可用作電流傳導，透過貫穿基板介層20的載流能力，受限於貫穿基板介層20與線級金屬佈線結構80間的重疊區域。受限的載流能力對習知半導體晶片有不利的影響。
再者，習知半導體晶片的困境之一在於，縫隙19形成在各貫穿基板介層20頂表面的中央。縫隙19的形成為用於形成貫穿基板介層20的方法固有的結果，因為導電材料先沉積到貫穿基板溝渠的側壁，最後填充各貫穿基板介層20的中央部分，而使縫隙沿各貫穿基板介層20的中央延伸通過整個貫穿基板介層20的高度，即從各貫穿基板介層20頂表面到貫穿基板介層20實質與半導體基板10底表面共平面的底表面。
貫穿基板介層20頂表面中央的縫隙19對貫穿基板介層20的結構整體性與可靠度有潛在不利又破壞性大的影響，因為在形成線級金屬佈線結構80(其典型包含銅)的電鍍製程時，電鍍液可能流過縫隙19，且甚至在電鍍處理步驟後仍保持在縫隙19的體積內。縫隙19中殘餘的電鍍液引致貫穿基板介層20的腐蝕，而使貫穿基板介層20的阻抗隨著時間增加。
圖2亦顯示以粗虛線表示線級金屬佈線結構80下方之貫穿基板介層20的位置，以及以細虛線表示各貫穿基板介層20內之縫隙19的位置。由於習知半導體晶片的形成無關乳酪孔(其由填充有後段製程介電層55材料的方形區域表示)以及貫穿基板介層20或各貫穿基板介層20中縫隙19的相對位置，所以有顯著部分的縫隙19直接位在後段製程介電層55下。因此，於電鍍程序期間，電鍍液流入縫隙19的裸露部分。如上所述，電鍍液困陷在貫穿基板介層20之縫隙19中，並於半導體晶片壽命期間造成貫穿基板介層20的性能降低及/或可靠度問題。
綜上所述，需要一種強化半導體基板中貫穿基板介層性能及可靠度的半導體結構。
為了應付上述需要，本發明提供一種半導體結構、製造方法、及其設計結構，其包含貫穿基板介層陣列及在陣列上方之線級金屬佈線結構，並提供超過習知結構的載流能力，及/或提供強化的可靠度。
於本發明中，貫穿基板介層陣列形成穿過半導體基板以及其上的接觸介層級介電層。金屬佈線級介電層與嵌於其中的線級金屬佈線結構，直接形成在接觸介層級介電層上。線級金屬佈線結構包含乳酪孔，其填充有金屬佈線級介電層的獨立部分。於一實施例中，乳酪孔的整體位在貫穿基板介層陣列區域的外面，以最大化貫穿基板介層與線級金屬佈線結構間的接觸面積。於另一實施例，形成一組在貫穿基板介層陣列中縫隙整體上方的乳酪孔，以避免電鍍時困陷任何電鍍液在貫穿基板介層的縫隙中，而避免於縫隙腐蝕貫穿基板介層。
根據本發明一方面，提供一種半導體結構，其包含：至少一貫穿基板介層，延伸穿過半導體基板；至少一線級金屬佈線結構，包含乳酪孔陣列，並垂直鄰接至少一貫穿基板介層；以及一金屬佈線級介電層，側向鄰接至少一線級金屬佈線結構，其中至少一線級金屬佈線結構及金屬佈線級介電層互補地填充位於至少一貫穿基板介層上之一層的整體，以及其中至少一貫穿基板介層的側壁整體鄰接至少一線級金屬佈線結構。
於一實施例，至少一貫穿基板介層的側壁整體與金屬佈線級介電層分開。
於另一實施例，各至少一貫穿基板介層包含縫隙位於其頂表面之中央部，其中至少一線級金屬佈線結構鄰接各至少一貫穿基板介層之頂表面之周邊部，以及其中乳酪孔陣列在至少一縫隙的整體上方。
於又一實施例，至少一線級金屬佈線結構包含另一乳酪孔陣列，嵌入金屬佈線級介電層之獨立部分，並與至少一貫穿基板介層分開。
於再一實施例，半導體結構更包含接觸介層級介電層，其中接觸介層級介電層之底表面垂直鄰接半導體基板之頂表面，以及其中至少一貫穿基板介層各個自接觸介層級介電層之頂表面延伸到半導體基板之底表面。半導體結構更包含：至少一半導體裝置，位於半導體基板中；以及至少一基板接觸介層，嵌於接觸介層級介電層中，並垂直鄰接至少一半導體裝置以及至少一線級金屬佈線結構之一。
於又另一實施例，至少一貫穿基板介層為貫穿基板介層陣列，其中於乳酪孔陣列之各乳酪孔嵌入金屬佈線級介電層之獨立部分，以及其中至少一線級金屬佈線結構鄰接貫穿基板介層陣列之頂表面之整體。
根據本發明之另一方面，一種形成半導體結構之方法，包含：形成至少一貫穿基板介層穿過半導體基板；以及形成一層直接在至少一貫穿基板介層上，其中金屬佈線級介電層及至少一線級金屬佈線結構互補地填充該層的整體，其中至少一線級金屬佈線結構包含乳酪孔陣列，以及其中至少一貫穿基板介層的側壁整體直接鄰接至少一線級金屬佈線結構，而不鄰接金屬佈線級介電層。
於一實施例，至少一貫穿基板介層各包含縫隙位於其頂表面之中央部，其中至少一線級金屬佈線結構直接形成於各至少一貫穿基板介層之頂表面之周邊部，以及其中乳酪孔陣列在至少一縫隙的整體上方。
於另一實施例，本方法更包含：形成至少一半導體裝置於半導體基板中；形成接觸介層級介電層於至少一半導體裝置上；以及形成至少一基板接觸介層於接觸介層級介電層中，其中至少一基板接觸介層垂直鄰接至少一半導體裝置以及至少一線級金屬佈線結構之一，且其中至少一貫穿基板介層各個自接觸介層級介電層之頂表面延伸到半導體基板之底表面。
於另一實施例，至少一貫穿基板介層之側壁整體與金屬佈線級介電層分開，且其中金屬佈線級介電層之所有部分藉由至少一線級金屬佈線結構與貫穿基板介層陣列分隔。
於又另一實施例，至少一貫穿基板介層為貫穿基板介層陣列，其中於乳酪孔陣列中之各乳酪孔嵌入金屬佈線級介電層之獨立部分，且其中至少一線級金屬佈線結構直接形成於貫穿基板介層陣列之頂表面整體。
根據本發明又另一方面，提供一種實施於機器可讀媒體以設計、製造、或測試設計之設計結構。此設計結構包含：第一資料，表示半導體基板；第二資料，表示至少一貫穿基板介層，其延伸穿過半導體基板；第三資料，表示金屬佈線級介電層；第四資料，表示至少一線級金屬佈線結構，其中金屬佈線級介電層及至少一線級金屬佈線結構互補地填充位於至少一貫穿基板介層上之一層的整體；以及第五資料，表示乳酪孔陣列，包含於至少一線級金屬佈線結構中，其中至少一貫穿基板介層的側壁整體鄰接至少一線級金屬佈線結構。
於一實施例，第二資料包含第六資料，表示於各至少一貫穿基板介層中之縫隙，以及第七資料，表示各至少一貫穿基板介層之頂表面之周邊部，其中第四資料所表示的區域重疊第七資料所表示的區域且與第六資料所表示的區域分開。
於又一實施例，第二資料表示貫穿基板介層陣列，其中第四資料之區域包含第二資料之區域之整體。
於更另一實施例，至少一貫穿基板介層之側壁整體與金屬佈線級介電層分開，且其中金屬佈線級介電層之所有部分藉由至少一線級金屬佈線結構與至少一貫穿基板介層分隔。
於又另一實施例，設計結構可更包含表示接觸介層級介電層之另一資料，其中接觸介層級介電層之底表面垂直鄰接半導體基板之頂表面，且其中各至少一貫穿基板介層自接觸介層級介電層之頂表面延伸到半導體基板的底表面。
於又另一實施例，設計結構可更包含：第一額外資料，表示位於半導體基板中之至少一半導體裝置；以及第二額外資料，表示至少一基板接觸介層嵌於接觸介層級介電層中，且垂直鄰接至少一半導體裝置以及至少一線級金屬佈線結構之一。
如上所述，本發明關於包含線級金屬佈線結構及貫穿基板介層之半導體結構、製造方法、及其設計結構。用於介紹本發明元件或其實施例時，冠詞「一」、「一個」、「此」、及「該」意指有一或更多的元件。圖式中，相同的元件符號或字母表示類似或等效的元件。為清楚說明，省略模糊本發明主題的非必要已知功能及結構的詳細說明。圖式並未依比例繪示。
參考圖3，根據本發明之例示半導體結構，包含半導體基板10、接觸介層級介電層50、貫穿基板介層20、以及基板級接觸介層70。半導體基板10包括含有半導體材料的半導體層12。半導體基板10可為塊基板或包含埋式絕緣層(未顯示)的絕緣層上半導體(SOI)基板。包含各種半導體裝置的半導體裝置區14利用習知方法形成於半導體基板10的上部。半導體裝置可包含例如場效電晶體、雙極電晶體、電容、電阻、電感器、二極體、變容器等等。
半導體裝置區14中的各種半導體裝置利用基板級接觸介層70，以及形成在直接在半導體基板10上的接觸介層級介電層50內的線級金屬佈線結構80，在半導體晶片內電連接。
貫穿基板溝渠形成穿過接觸介層級介電層50，到達半導體基板10底表面。貫穿基板溝渠從接觸介層級介電層50頂表面延伸到半導體基板10底表面。貫穿基板溝渠填充有導電材料，例如金屬或摻雜半導體材料，以藉由沉積或電鍍來形成貫穿基板介層20。舉例而言，貫穿基板介層20可藉由以下形成：化學氣相沉積(CVD)、物理氣相沉積(PVD)、電鍍、無電電鍍、或其組合。貫穿基板介層20的範例性材料包含W、Cu、摻雜多晶矽等。各貫穿基板介層20自接觸介層級介電層50頂表面延伸到半導體基板10底表面。
不管形成貫穿基板介層20所使用的方法，貫穿基板介層20的形成始於在貫穿基板溝渠側壁表面上累積導電材料，因為導電材料僅可在固體表面累積而不是在貫穿基板溝渠腔的中間累積。隨著導電材料在貫穿基板溝渠中累積，各貫穿基板溝渠的腔體積減小。在貫穿基板介層20形成終了，實質垂直並延伸通過整個貫穿基板介層20高度的縫隙19形成於貫穿基板介層20。甚至在平坦化而使貫穿基板介層20頂表面與接觸介層級介電層50頂表面實質共平面後，縫隙19仍呈現在貫穿基板介層20中。根據形成貫穿基板介層20所用沉積製程的不均勻性程度，即自貫穿基板介層20頂表面隨著深度，所沉積導電材料的厚度不均勻變化，縫隙19可具由實質尺寸。縫隙19透過降低傳導電流的截面積及/或在電鍍程序時困陷電鍍液，可能降低貫穿基板介層20的載流能力。
典型地，介層洞形成於接觸介層級介電層50，並填充有導電材料，以形成基板級接觸介層70，其提供半導體裝置區14中各種半導體裝置與後續形成的互連結構間的電連接。
參考圖4，然後金屬佈線級介電層60沉積在接觸介層級介電層50上。塗佈光阻(未顯示)於金屬佈線級介電層60上，並微影圖案化形成後續要形成之至少一線級金屬佈線結構形狀的開口於金屬佈線級介電層60內。以光阻作為蝕刻遮罩，利用非等向性蝕刻，將光阻圖案轉移到金屬佈線級介電層60。典型地，蝕刻向下進行到接觸介層級介電層50與金屬佈線級介電層60間的介面，而形成至少一凹化區域。
凹化區域的圖案包含孔(於此稱為乳酪孔)的陣列。乳酪孔陣列區域在形成至少一凹化區域的蝕刻時，被光阻覆蓋。因此，各乳酪孔包含金屬佈線級介電層60的獨立部分。至少一凹化區域填充有導電材料，高達金屬佈線級介電層60剩餘區域頂表面上方的高度。導電材料典型包含金屬，例如Cu或Al。導電材料利用例如化學機械研磨向下平坦化到金屬佈線級介電層60頂表面，以形成至少一線級金屬佈線結構80。
本發明提供至少一線級金屬佈線結構80含有乳酪孔陣列的組態，而達到增加貫穿基板介層20載流能力的目的，及/或達到在結合例示半導體結構之半導體晶片壽命期間，強化貫穿基板介層20可靠度的目的。例示半導體結構可具有各種乳酪孔陣列圖案，包含在至少一線級金屬佈線結構80中，以下說明於本發明各種實施例中。
參考圖5，顯示沿圖4之X-X’平面之根據本發明第一實施例之例示半導體結構之水平截面圖。鄰接至少一線級金屬佈線結構80之貫穿基板介層20之側壁的位置，藉由粗虛線顯示，好似使用上至下透視圖顯示乳酪孔陣列相對於貫穿基板介層20側壁的位置。貫穿基板介層20中縫隙19的區域示意地由細虛線顯示，好似使用上至下透視圖顯示乳酪孔陣列相對於縫隙19的位置。
至少一線級金屬佈線結構80及金屬佈線級介電層60互補地填充位於貫穿基板介層20頂表面與金屬佈線級介電層60頂表面間之一層的整體。至少一貫穿基板介層20的側壁整體鄰接至少一線級金屬佈線結構80。換言之，至少一貫穿基板介層20的側向周邊整體連接到至少一線級金屬佈線結構80的一組底表面。因此，至少一貫穿基板介層20的側壁整體與金屬佈線級介電層60分開。典型地，至少一貫穿基板介層20為貫穿基板介層20的陣列。
至少一線級金屬佈線結構80包含乳酪孔陣列，其填充有金屬佈線級介電層60的獨立部分。具體而言，乳酪孔陣列中之各乳酪孔嵌入金屬佈線級介電層60之獨立部分。在明白清楚顯示至少一貫穿基板介層20區域的水平平面透視圖中(其為粗虛線所示的矩形區域的總和)，至少一貫穿基板介層20區域與包含任何獨立或連續部分的金屬佈線級介電層60區域分開。可藉由例如將至少一貫穿基板介層20的粗虛線換成實線，而得到水平平面透視圖。
由於至少一線級金屬佈線結構80中所有的乳酪孔與至少一貫穿基板介層20頂表面分開，且在至少一線級金屬佈線結構80中沒有乳酪孔在任何至少一貫穿基板介層20上方，所以至少一線級金屬佈線結構80鄰接至少一貫穿基板介層20的頂表面整體。換言之，不論是位在金屬佈線級介電層60外或是嵌入金屬佈線級介電層60的部分，或是獨立嵌於金屬佈線級介電層60中的部分，金屬佈線級介電層60沒有鄰接至少一貫穿基板介層20的部分。
乳酪孔陣列可包含至少一乳酪孔線性陣列，位於貫穿基板介層20之區域與鄰近貫穿基板介層20之區域之間。複數乳酪孔線性陣列可呈現於至少一線級金屬佈線結構80中。至少一乳酪孔線性陣列可包含乳酪孔規則線性陣列，其含有在一個方向重複的單位圖案。單位圖案可包含乳酪孔區域與不含有乳酪孔的互補區域。單位圖案中的乳酪孔可具有多邊形、封閉曲形、或其組合。舉例而言，單位圖案的乳酪孔形狀可具有實質方形，即可具有實質方形在微影打印形狀時受到形狀變形之水平截面區形狀。
由於至少一線級金屬佈線結構80的區域在至少一貫穿基板介層20整體的上方，所以至少一線級金屬佈線結構80的區域在至少一貫穿基板介層20之縫隙19的區域整體上方，其受限於至少一貫穿基板介層20的區域內。
參考圖6，顯示沿圖4之X-X’平面之根據本發明第二實施例之例示半導體結構之水平截面圖。鄰接至少一線級金屬佈線結構80之貫穿基板介層20之側壁的位置，藉由粗虛線顯示，好似使用上至下透視圖顯示乳酪孔陣列相對於貫穿基板介層20側壁的位置。貫穿基板介層20中縫隙19的區域示意地由細虛線顯示，好似使用上至下透視圖顯示乳酪孔陣列相對於縫隙19的位置。
至少一線級金屬佈線結構80及金屬佈線級介電層60，以類似於第一實施例的方式，互補地填充位於貫穿基板介層20頂表面與金屬佈線級介電層60頂表面間之一層的整體。至少一貫穿基板介層20的側壁整體，以類似於第一實施例的方式鄰接至少一線級金屬佈線結構80。再者，至少一貫穿基板介層20的側壁整體與金屬佈線級介電層60分開。典型地，至少一貫穿基板介層20為貫穿基板介層20的陣列。
至少一線級金屬佈線結構80包含乳酪孔陣列，其填充有金屬佈線級介電層60的獨立部分。具體而言，乳酪孔陣列中之各乳酪孔嵌入金屬佈線級介電層60之獨立部分。在明白清楚顯示至少一貫穿基板介層20區域的水平平面透視圖中(其為粗虛線所示的矩形區域的總和)，至少一貫穿基板介層20區域與包含任何獨立或連續部分的金屬佈線級介電層60區域分開。至少一線級金屬佈線結構鄰接至少一貫穿基板介層20的頂表面整體。
乳酪孔陣列可包含實質矩形的乳酪孔，位於貫穿基板介層20之區域與鄰近貫穿基板介層20之區域之間。於一實施例中，實質側向乳酪孔的側向長度小於貫穿基板介層20或鄰近貫穿基板介層20之長度方向。於另一實施例，實質側向乳酪孔的側向長度大於或等於貫穿基板介層20或鄰近貫穿基板介層20之長度方向。
乳酪孔陣列可包含實質矩形的乳酪孔陣列，即複數實質矩形的乳酪孔配置成一維陣列或二維陣列。實質矩形乳酪孔的尺寸及間隔可為規則及週期性的，或可為不規則的。
參考圖7，顯示沿圖4之X-X’平面之根據本發明第三實施例之例示半導體結構之水平截面圖。鄰接至少一線級金屬佈線結構80之貫穿基板介層20之側壁的位置，藉由粗虛線顯示，好似使用上至下透視圖顯示乳酪孔陣列相對於貫穿基板介層20側壁的位置。貫穿基板介層20中縫隙19的區域示意地由細虛線顯示，好似使用上至下透視圖顯示乳酪孔陣列相對於縫隙19的位置。
至少一線級金屬佈線結構80及金屬佈線級介電層60互補地填充位於貫穿基板介層20頂表面與金屬佈線級介電層60頂表面間之一層的整體。至少一貫穿基板介層20的側壁整體鄰接至少一線級金屬佈線結構80。因此，至少一貫穿基板介層20的側壁整體與金屬佈線級介電層60分開。典型地，至少一貫穿基板介層20為貫穿基板介層20的陣列。
乳酪孔陣列完全形成在至少一貫穿基板介層20的區域內。至少一貫穿基板介層20各包含縫隙19，位於至少一貫穿基板介層20各頂表面之中央部分。乳酪孔陣列中之各乳酪孔位在貫穿基板介層20中央部分上方，並在貫穿基板介層內之縫隙19整體上方。因此，乳酪孔陣列在至少一貫穿基板介層20內之縫隙19的區域整體上方。至少一線級金屬佈線結構80鄰接至少一貫穿基板介層20頂表面之周邊部。各貫穿基板介層20頂表面之中央部分包含所有貫穿基板介層20的縫隙19區域，且各貫穿基板介層20頂表面之周邊部不包含所有貫穿基板介層20的縫隙19區域。各貫穿基板介層20的中央部分及周邊部彼此不包括在內。
乳酪孔陣列中之各乳酪孔嵌入金屬佈線級介電層60之獨立部分。在明白清楚顯示至少一貫穿基板介層20區域的水平平面透視圖中(其為粗虛線所示的矩形區域的總和)，乳酪孔中之金屬佈線級介電層60之獨立部分區域包含在至少一貫穿基板介層20區域中。金屬佈線級介電層60之獨立部分將獨立部分下方的縫隙19與至少一線級金屬佈線結構80分開。金屬佈線級介電層60的一組獨立部分在至少一貫穿基板介層20中之縫隙19整體的上方。
參考圖8，顯示沿圖4之X-X’平面之根據本發明第四實施例之例示半導體結構之水平截面圖。鄰接至少一線級金屬佈線結構80之貫穿基板介層20之側壁的位置，藉由粗虛線顯示，好似使用上至下透視圖顯示乳酪孔陣列相對於貫穿基板介層20側壁的位置。貫穿基板介層20中縫隙19的區域示意地由細虛線顯示，好似使用上至下透視圖顯示乳酪孔陣列相對於縫隙19的位置。第四實施例的結構可藉由結合第三實施例的結構與第一實施例及/或第二實施例的結構衍生而得。
至少一線級金屬佈線結構80及金屬佈線級介電層60互補地填充位於貫穿基板介層20頂表面與金屬佈線級介電層60頂表面間之一層的整體，如第一到第三實施例所示。至少一貫穿基板介層20的側壁整體鄰接至少一線級金屬佈線結構80。因此，至少一貫穿基板介層20的側壁整體與金屬佈線級介電層60分開。典型地，至少一貫穿基板介層20為貫穿基板介層20的陣列。
根據第四實施例之例示半導體結構包含實質與第三實施例的乳酪孔陣列相同之第一乳酪孔陣列，以及實質與第一實施例之乳酪孔陣列及/或第二實施例之乳酪孔陣列相同之第二乳酪孔陣列。
具體而言，第一乳酪孔陣列完全形成於至少一貫穿基板介層20的區域內。第一乳酪孔陣列中的各乳酪孔位於貫穿基板介層20之中央部分上方，並在貫穿基板介層內之縫隙19區域的整體上。因此，第一乳酪孔陣列在至少一貫穿基板介層20內之縫隙19區域的整體上。至少一線級金屬佈線結構80鄰接至少一貫穿基板介層20頂表面之周邊部。第一乳酪孔陣列中的各乳酪孔嵌入金屬佈線級介電層60的獨立部分。位在第一乳酪孔陣列中的金屬佈線級介電層60的獨立部分，將獨立部分下的縫隙19與至少一線級金屬佈線結構80分開。位在第一乳酪孔陣列內的金屬佈線級介電層60的一組獨立部分，是在至少一貫穿基板介層20中縫隙19整體的上方。
第二乳酪孔陣列與至少一貫穿基板介層20的頂表面分開。換言之，第二乳酪孔陣列中沒有乳酪孔是在至少一貫穿基板介層20任一者上。第二乳酪孔陣列中的各乳酪孔，亦填充有金屬佈線級介電層60的獨立部分。第二乳酪孔陣列可包含至少一線性乳酪孔陣列，位在至少一貫穿基板介層20的區域與鄰近至少一貫穿基板介層20的區域之間，如第一實施例所示。選替或額外地，第二乳酪孔陣列可包含實質矩形的乳酪孔，位在至少一貫穿基板介層20的區域與鄰近至少一貫穿基板介層20的區域之間，如第二實施例所示。
不像第一或第二實施例，金屬佈線級介電層60的一些部分是鄰接至少一貫穿基板介層20。具體而言，填充第一乳酪孔陣列的金屬佈線級介電層60的獨立部分，是鄰接至少一貫穿基板介層20的頂表面。
參考圖9，顯示沿圖4之X-X’平面之根據本發明第五實施例之例示半導體結構之水平截面圖。第五實施例的結構可藉由結合第三實施例的結構與第一實施例的結構衍生而得。根據第五實施例之例示半導體結構包含實質與第三實施例的乳酪孔陣列相同之第一乳酪孔陣列，以及實質與第一實施例之乳酪孔陣列相同之第二乳酪孔陣列。
參考圖10，顯示根據本發明第六實施例之例示半導體結構之鳥視圖。可結合本發明第一到第五實施例的各種元件，以形成嵌於金屬佈線級介電層60中的至少一線級金屬佈線結構80。在形成至少一貫穿基板介層20後，選擇性的介電帽蓋層52可形成於接觸介層級介電層50上。金屬佈線級介電層60沉積在選擇性的介電帽蓋層52上。可使用相同的光阻，與金屬佈線級介電層60一起圖案化選擇性的介電帽蓋層52。於一實施例，選擇性的介電帽蓋層52可形成於縫隙19上方，以避免在電鍍導電材料形成至少一線級金屬佈線結構80時，困陷電鍍液。接觸介層級介電層50、選擇性的介電帽蓋層52、以及金屬佈線級介電層60的堆疊，共同地構成鄰接半導體層12的後段製程(BEOL)介電層55。
參考圖11，額外介電層及額外導電金屬互連結構後續形成在圖4之例示半導體結構頂上。額外導電金屬互連結構可包含第一介層級介層棒82及第一介層級介層84。其他導電結構(未顯示)可形成於金屬互連結構90中。接合墊(未顯示)或焊球墊(未顯示)可形成於金屬互連結構90頂表面上。藉由金屬互連結構90中的導電線結構，在眾多中包含例如基板級接觸介層70、至少一線級金屬佈線結構80、第一介層級介層棒82、及第一介層級介層84，提供半導體裝置區14中的半導體裝置與接合墊或焊球墊之間的電連接。
參考圖12，顯示沿圖4之X-X’平面之根據本發明第七實施例之例示半導體結構之水平截面圖。鄰接至少一線級金屬佈線結構80之貫穿基板介層20之側壁的位置，藉由粗虛線顯示，好似使用上至下透視圖顯示乳酪孔陣列相對於貫穿基板介層20側壁的位置。貫穿基板介層20中縫隙19的區域示意地由細虛線顯示，好似使用上至下透視圖顯示乳酪孔陣列相對於縫隙19的位置。根據第七實施例示半導體結構從半導體基板10底表面到互補地填充有金屬佈線級介電層60與至少一線級金屬佈線結構80之一層的頂表面間的部分，可與第一到第六實施例其中之一例示半導體結構相同。
第一介層級介層棒82及第一介層級介層84，直接形成在至少一線級金屬佈線結構80頂表面上。第一介層級介層棒82及第一介層級介層84的截面區域，重疊至少一線級金屬佈線結構80的區域。較佳地，第一介層級介層棒82及第一介層級介層84的整體是在至少一線級金屬佈線結構80上，而不在金屬佈線級介電層60的任何部分上。因此，至少一線級金屬佈線結構80中的所有乳酪孔，是與第一介層級介層棒82及第一介層級介層84分開。
於此範例中，第一介層級介層棒82及第一介層級介層84在一些至少一貫穿基板介層20上，藉此促進至少一貫穿基板介層與第一介層級介層棒82及第一介層級介層84間的電流傳導。此類配置藉由將乳酪孔置於陣列圖案中達成，且較佳地，是置於至少一貫穿基板介層20周圍而不接觸至少一貫穿基板介層20的週期性乳酪孔陣列圖案中。
圖13顯示用於例如半導體積體電路邏輯設計、模擬、測試、佈局、及製造之例示設計程序900之方塊圖。設計程序900包含處理設計結構或裝置之程序及機制，以產生邏輯地或功能地等同上述圖3-12之設計結構及/或裝置的代表。設計結構及/或藉由設計程序900所產生的程序，可編碼於機器可讀傳輸或儲存媒體，以包含資料及/或指令，當執行或於資料處理系統處理時，產生邏輯地、結構地、機械地、或其他功能地等同硬體組件、電路、裝置、或系統的代表。設計程序900可根據設計的代表類型而變化。舉例而言，建構特殊應用積體電路(ASIC)的設計程序，可與設計標準組件的設計程序900不同，或與例示設計到可程式化陣列如Altera公司或Xilinx公司提供的可程式化閘陣列(PGA)或場可程式化閘陣列(FPGA)之設計程序900不同。
圖13顯示多個此類設計結構，包含較佳由設計程序900處理之輸入設計結構920。設計結構920可為由設計程序910所產生並處理之邏輯模擬設計結構，以產生邏輯地等同硬體裝置之功能代表。設計結構920亦可或選替地包含資料及/或程式指令，當由設計程序910處理時，其產生硬體裝置之物理結構的功能性代表。不論是否代表功能及/或結構性設計特徵，設計結構920可利用例如核心研發者/設計者所施行的電子電腦輔助設計(ECAD)來產生。當編碼於機器可讀資料傳輸閘陣列、或儲存媒體時，設計結構920可由設計程序910中之一或更多硬體及/或軟體模組存取及處理，以模擬或功能地代表電子組件、電路、電子或邏輯模組、設備、裝置、或系統，如圖3-12所示者。如此一來，設計結構920可包含檔案或其他資料結構，包含人工及/或機器可讀源碼、編譯結構、及電腦可執行碼結構，當由設計或模擬資料處理系統執行時，功能地模擬或代表電路或硬體邏輯設計的其他層級。此資料結構可包含硬體描述語言(HDL)設計實體，或與例如Verilog及VHDL之低階HDL設計語言及/或例如C或C++之高階設計語言相符及/或相容的其他資料結構。
設計程序910較佳使用並結合硬體及/或軟體模組，以合成、轉譯、或處理功能上等同圖3-12所示組件、電路、裝置、或邏輯結構之設計/模擬，以產生網絡表980，其可含有例如設計結構920之設計結構。網絡表980可包含例如編譯的或處理的資料結構，代表佈線清單、離散組件、邏輯閘、控制電路、I/O裝置、模型等，其描述到積體電路設計中其他元件的連接。網絡表980可利用疊代程序合成，其中根據裝置的參數及設計規格，合成一或更多次的網絡表980。正如於此所述的類型設計結構，網絡表980可紀錄於機器可讀資料儲存媒體，或程式化於可程式化閘陣列、快閃記憶卡(compact flash)、或其他快閃記憶體。額外或選替地，媒體可為系統或快取記憶體、緩衝空間、或電或光學導體裝置、及可經由網際網路或其他合適的網路裝置傳輸或即時儲存資料封包的材料。
設計程序910可包含硬體及軟體模組，以處理包含網絡表980之各種輸入資料結構類型。此類資料結構類型可包含在例如資料庫元件930內，並包含特定製造技術(例如不同技術節點：32nm、45nm、90nm等)的一組常用的元件、電路、及裝置，包含模組、佈局、及符號表示。資料結構類型可更包含設計規格940、特徵資料950、驗證資料960、設計規則970、以及測試資料檔985，其可包含輸入測試模式、輸出測試結果、及其他測試資訊。設計程序910可更包含例如標準機械設計程序，例如應力分析、熱分析、機械事件模擬、例如模鑄、模造、及模壓成形等操作的程序模擬。熟悉機械設計領域者可明瞭可能的設計工具範圍以及用於設計程序910的應用，而不悖離本發明範疇及精神。設計程序910亦可包含執行標準電路設計程序的模組，例如時序分析、驗證、設計規則檢查、位置及路由操作等。
設計程序910使用並結合邏輯及實體設計工具，例如HDL編譯器及模擬模型建構工具，一起處理設計結構920及一些或全部的所述支援資料結構與任何額外的機械設計或資料(若適用的話)，以產生第二設計結構990。設計結構990以用於機械裝置及結構資料交換的資料格式(例如以IGES、DXF、參數化實體(Parasolid)XT、JT、DRG、或其他任何合適的格式儲存之資訊，以儲存或譯成例如機械設計結構)，駐留在儲存媒體或可程式化閘陣列。類似於設計結構920，設計結構990較佳包含一或多檔案、資料結構、或駐留在傳輸或資料儲存媒體上的其他電腦編碼資料或指令，並當由ECAD系統執行時，產生邏輯或功能等同本發明圖3-12之一或更多實施例的形式。於一實施例，結構990可包含經編譯又可執行的HDL模擬模型，其功能地模擬圖3-12所示的裝置。
於一實施例，設計結構920可包含：第一資料，表示半導體基板10(見圖3、4、及11)；第二資料，表示至少一貫穿基板介層20(見圖3-11)，其延伸穿過半導體基板10；第三資料，表示金屬佈線級介電層60(見圖4-11)；第四資料，表示至少一線級金屬佈線結構80(見圖4-11)，其中金屬佈線級介電層60及至少一線級金屬佈線結構80互補地填充位於至少一貫穿基板介層20上之一層(60、80)的整體；以及第五資料，表示乳酪孔陣列，包含於至少一線級金屬佈線結構80，其中至少一貫穿基板介層20的側壁整體鄰接至少一線級金屬佈線結構80。
於一實施例，第二資料包含第六資料，表示於各至少一貫穿基板介層20中之縫隙19，以及第七資料，表示各至少一貫穿基板介層20之頂表面之周邊部，其中第四資料所表示的區域重疊第七資料所表示的區域且與第六資料所表示的區域分開。舉例而言，第四資料所表示的區域為圖7-9中至少一線級金屬佈線結構80的區域。第七資料所表示的區域為至少一線級金屬佈線結構80的區域與至少一貫穿基板介層20的區域間的重疊區域。第六資料所表示的區域為圖7-9中縫隙19的區域。
於一實施例，第二資料表示貫穿基板介層陣列，其中第四資料之區域包含第二資料之區域之整體。舉例而言，第二資料所表示的區域為圖5及圖6中至少一貫穿基板介層20的區域，而第四資料所表示的區域為圖5及圖6中至少一線級金屬佈線結構80的區域。
於又另一實施例中，至少一貫穿基板介層20之側壁整體(見圖3-11)與金屬佈線級介電層60分開。再者，金屬佈線級介電層60之所有部分可藉由圖5及圖6所示之至少一線級金屬佈線結構80與至少一貫穿基板介層20分隔。
於又一實施例，設計結構可更包含另一資料，表示接觸介層級介電層50(見圖3、4、11)，其中接觸介層級介電層50之底表面垂直鄰接半導體基板10之頂表面，且其中各至少一貫穿基板介層20自接觸介層級介電層50之頂表面延伸到半導體基板10的底表面。
於又另一實施例，設計結構可更包含：第一額外資料，表示位於半導體基板10中之至少一半導體裝置；以及第二額外資料，表示至少一基板接觸介層70嵌於接觸介層級介電層50中，且垂直鄰接至少一半導體裝置以及至少一線級金屬佈線結構80之一。
設計結構990亦可使用積體電路佈局資料交換所用的資料格式及/或符號資料格式(例如以GDSII(GDS2)、GL1、OASIS、對映檔、或用於儲存此類設計資料結構的任何其他合適的格式儲存的資訊)。設計結構990可包含資訊，例如符號資料、對映檔、測試資料檔、設計內容檔、製造資料、佈局參數、佈線、金屬層級、介層、形狀、或路由製造線的資料、以及製造者或其他設計者/研發者所需的任何其他資料，以產生如圖3-12所述的裝置或結構。然後，設計結構990可進行到階段995，其中例如設計結構990：進行投片試產(tape-out)、釋出到製造、釋出到光罩公司、送到其他設計公司、送回給客戶等。
雖然本發明以特定實施例描述，但熟此技藝者應了解，鑑於前述說明，可知有各種替換、修改、及變化。因此，本發明意欲涵蓋所有落入本發明申請專利範圍範疇及精神的此類替換、修改、及變化。
10．．．半導體基板
12．．．半導體層
14．．．半導體裝置區
19．．．縫隙
20．．．貫穿基板介層
50．．．接觸介層級介電層
52．．．介電帽蓋層
55．．．後段製程介電層
60．．．金屬佈線級介電層
70．．．基板級接觸介層
80．．．線級金屬佈線結構
82．．．第一介層級介層棒
84．．．第一介層級介層
88．．．習知半導體晶片
90．．．金屬互連結構
900．．．設計程序
910．．．設計程序
920．．．設計結構
930．．．資料庫元件
940．．．設計規格
950．．．特徵資料
960．．．驗證資料
970．．．設計規則
980．．．網絡表
985．．．測試資料檔
990．．．設計結構
995．．．階段
圖1為習知半導體晶片之垂直截面圖。
圖2為沿圖1之X-X’平面之習知半導體晶片之水平截面圖。
圖3為根據本發明例示半導體結構在形成接觸介層級介電層50及貫穿介層陣列20後之步驟之垂直截面圖。
圖4為根據本發明例示半導體結構在形成金屬佈線級介電層60及包含至少一乳酪孔之至少一線級金屬佈線結構後之步驟之垂直截面圖。
圖5、圖6、圖7、圖8、及圖9為沿圖4之X-X’平面之本發明第一、第二、第三、第四、及第五實施例之例示半導體結構之水平截面圖。藉由粗虛線及細虛線分別示意地顯示鄰接至少一線級金屬佈線結構80之貫穿基板介層20之側壁的位置，以及於貫穿基板介層20中之縫隙19的區域。
圖10為根據本發明第六實施例之例示半導體結構之鳥視圖。
圖11為根據本發明例示半導體結構在形成包含第一介層級介層棒82及第一介層級介層84之金屬互連結構90後之垂直截面圖。
圖12為根據本發明第七實施例之例示半導體結構之水平截面圖。藉由粗虛線及細虛線分別示意地顯示鄰接至少一線級金屬佈線結構80之貫穿基板介層20之側壁的位置’以及於貫穿基板介層20中之縫隙19的區域。
圖13為根據本發明用於半導體設計之設計程序以及製造半導體結構之流程圖。
19．．．縫隙
20．．．貫穿基板介層
60．．．金屬佈線級介電層
80．．．線級金屬佈線結構

Claims (29)

  1. 一種半導體結構，包含：至少一貫穿基板介層，延伸穿過一半導體基板；至少一線級金屬佈線結構，包含一乳酪孔陣列，並垂直鄰接該至少一貫穿基板介層；一金屬佈線級介電層，側向鄰接該至少一線級金屬佈線結構，其中該至少一線級金屬佈線結構及該金屬佈線級介電層互補地填充位於該至少一貫穿基板介層上之一層的整體，以及其中該至少一貫穿基板介層的側壁整體鄰接該至少一線級金屬佈線結構；以及一接觸介層級介電層，其中該接觸介層級介電層之一底表面垂直鄰接該半導體基板之一頂表面，以及其中該至少一貫穿基板介層各個自該接觸介層級介電層之一頂表面延伸到該半導體基板之一底表面。
  2. 如申請專利範圍第1項所述之半導體結構，其中該至少一貫穿基板介層的該側壁整體與該金屬佈線級介電層分開。
  3. 如申請專利範圍第1項所述之半導體結構，其中各該至少一貫穿基板介層包含一縫隙位於其頂表面之一中央部，其中該至少一線級金屬佈線結構鄰接各該至少一貫穿基板介層之頂表面之一周邊部，以及其中該乳酪孔陣列在該至少一縫隙的整體上方。
  4. 如申請專利範圍第3項所述之半導體結構，其中於該乳酪孔陣列中之各乳酪孔嵌入該金屬佈線級介電層之一獨立部分，分隔位於下方之一縫隙與該至少一線級金屬佈線結構。
  5. 如申請專利範圍第3項所述之半導體結構，其中該至少一線級金屬佈線結構包含另一乳酪孔陣列，嵌入該金屬佈線級介電層之一獨立部分，並與該至少一貫穿基板介層分開。
  6. 如申請專利範圍第5項所述之半導體結構，其中該另一乳酪孔陣列為一乳酪孔線性陣列，位於一貫穿基板介層之一區域與一鄰近貫穿基板介層之一區域之間。
  7. 如申請專利範圍第5項所述之半導體結構，其中該另一乳酪孔陣列為一實質矩形乳酪孔陣列，位於相鄰的貫穿基板介層對之間，其中該實質矩形乳酪孔陣列之一側向長度大於或等於該相鄰的貫穿基板介層對之一長度維度。
  8. 如申請專利範圍第3項所述之半導體結構，其中該至少一貫穿基板介層為一貫穿基板介層陣列。
  9. 如申請專利範圍第8項所述之半導體結構，其中該金屬佈線級介電層之一組獨立部分在該貫穿基板介層陣列中之縫隙整體上方。
  10. 如申請專利範圍第1項所述之半導體結構，更包含：至少一半導體裝置，位於該半導體基板中；以及至少一基板接觸介層，嵌於該接觸介層級介電層中，並垂直鄰接該至少一半導體裝置以及該至少一線級金屬佈線結構之一。
  11. 如申請專利範圍第1項所述之半導體結構，其中該至少一貫穿基板介層各包含一金屬或一摻雜半導體材料。
  12. 如申請專利範圍第1項所述之半導體結構，其中該至少一貫穿基板介層為一貫穿基板介層陣列，其中於該乳酪孔陣列之各乳酪孔嵌入該金屬佈線級介電層之一獨立部分，以及其中該至少一線級金屬佈線結構鄰接該貫穿基板介層陣列之頂表面之整體。
  13. 如申請專利範圍第12項所述之半導體結構，其中該金屬佈線級介電層無鄰接該貫穿基板介層陣列的部分。
  14. 如申請專利範圍第12項所述之半導體結構，其中該乳酪孔陣列為一乳酪孔線性陣列，位於一貫穿基板介層之一區域與一鄰近貫穿基板介層之一區域之間。
  15. 如申請專利範圍第14項所述之半導體結構，其中於該乳酪孔線性陣列之各乳酪孔具有一實質方形水平截面區域。
  16. 如申請專利範圍第12項所述之半導體結構，其中該乳酪孔陣列包含一實質矩形乳酪孔，位於一貫穿基板介層之一區域與一鄰近貫穿基板介層之一區域之間，其中該實質矩形乳酪孔之一側向長度大於或等於該貫穿基板介層或該鄰近貫穿基板介層之一長度維度。
  17. 如申請專利範圍第12項所述之半導體結構，其中於該貫穿基板介層陣列之各貫穿基板介層包含一縫隙於其頂表面，其中該至少一線級金屬佈線結構在該貫穿基板介層陣列之一縫隙整體上方。
  18. 一種形成一半導體結構之方法，包含： 形成至少一貫穿基板介層穿過一半導體基板；形成至少一線級金屬佈線結構，包含一乳酪孔陣列，並垂直鄰接該至少一貫穿基板介層；形成一層直接在該至少一貫穿基板介層上；形成一金屬佈線級介電層，側向鄰接該至少一線級金屬佈線結構，其中該金屬佈線級介電層及至少一線級金屬佈線結構互補地填充位於該至少一貫穿基板介層上之一層的整體，以及其中該至少一貫穿基板介層的側壁整體鄰接該至少一線級金屬佈線結構；以及形成一接觸介層級介電層，其中該接觸介層級介電層之一底表面垂直鄰接該半導體基板之一頂表面，以及其中該至少一貫穿基板介層各個自該接觸介層級介電層之一頂表面延伸到該半導體基板之一底表面。
  19. 如申請專利範圍第18項所述之方法，其中該至少一貫穿基板介層各包含一縫隙位於其頂表面之一中央部，其中該至少一線級金屬佈線結構直接形成於各該至少一貫穿基板介層之頂表面之一周邊部，以及其中該乳酪孔陣列在該至少一縫隙的整體上方。
  20. 如申請專利範圍第19項所述之方法，其中於該乳酪孔陣列中之各乳酪孔嵌入該金屬佈線級介電層之一獨立部分，分隔位於下方之一縫隙與該至少一線級金屬佈線結構。
  21. 如申請專利範圍第19項所述之方法，其中該至少一線級金屬佈線結構包含另一乳酪孔陣列，嵌入該金屬佈線級介電層之一獨立部分，並與該至少一貫穿基板介層分開。
  22. 如申請專利範圍第19項所述之方法，其中該至少一貫穿基板介層為一貫穿基板介層陣列，且其中該金屬佈線級介電層之一組獨立部分在該貫穿基板介層陣列中之縫隙整體上方。
  23. 如申請專利範圍第18項所述之方法，更包含：形成至少一半導體裝置於該半導體基板中，其中該接觸介層級介電層係形成於該至少一半導體裝置上；以及形成至少一基板接觸介層於該接觸介層級介電層中，且其中該至少一基板接觸介層垂直鄰接該至少一半導體裝置以及該至少一線級金屬佈線結構之一。
  24. 如申請專利範圍第18項所述之方法，其中該至少一貫穿基板介層之該側壁整體與該金屬佈線級介電層分開，且其中該金屬佈線級介電層之所有部分藉由該至少一線級金屬佈線結構與該貫穿基板介層陣列分隔。
  25. 如申請專利範圍第18項所述之方法，其中該至少一貫穿基板介層為一貫穿基板介層陣列，且其中於該乳酪孔陣列中之各乳酪孔嵌入該金屬佈線級介電層之一獨立部分，且其中該至少一線級金屬佈線結構直接形成於該貫穿基板介層陣列之頂表面整體上。
  26. 一種機器可讀媒體，實施一設計結構以設計、製造、或測試一設計之一積體電路，該設計結構包含：一第一資料，表示一半導體基板；一第二資料，表示至少一貫穿基板介層，其延伸穿過該半導體基板； 一第三資料，表示至少一線級金屬佈線結構，包含一乳酪孔陣列，並垂直鄰接該至少一貫穿基板介層；一第四資料，表示一金屬佈線級介電層，側向鄰接該至少一線級金屬佈線結構，其中該至少一線級金屬佈線結構及該金屬佈線級介電層互補地填充位於該至少一貫穿基板介層上之一層的整體，以及其中該至少一貫穿基板介層的側壁整體鄰接該至少一線級金屬佈線結構；以及一第五資料，表示一接觸介層級介電層，其中該接觸介層級介電層之一底表面垂直鄰接該半導體基板之一頂表面，以及其中該至少一貫穿基板介層各個自該接觸介層級介電層之一頂表面延伸到該半導體基板之一底表面。
  27. 如申請專利範圍第26項所述之機器可讀媒體，其中該第二資料包含一第六資料，表示於各該至少一貫穿基板介層中之一縫隙，以及一第七資料，表示各該至少一貫穿基板介層之頂表面之一周邊部，其中該第四資料所表示的一區域重疊該第七資料所表示的一區域且與該第六資料所表示的一區域分開。
  28. 如申請專利範圍第26項所述之機器可讀媒體，其中該第二資料表示一貫穿基板介層陣列，其中該第四資料之一區域包含該第二資料之一區域之整體。
  29. 如申請專利範圍第26項所述之機器可讀媒體，其中該至少一貫穿基板介層之該側壁整體與該金屬佈線級介電層分開，且其中該金屬佈線級介電層之所有部分藉由該至少一線級金屬佈線結構與該至少一貫穿基板介層分隔。
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