FI124354B - Menetelmä yhden tai useamman polykiteisen piikerroksen pinnoittamiseksi substraatille - Google Patents

Menetelmä yhden tai useamman polykiteisen piikerroksen pinnoittamiseksi substraatille Download PDF

Info

Publication number
FI124354B
FI124354B FI20115321A FI20115321A FI124354B FI 124354 B FI124354 B FI 124354B FI 20115321 A FI20115321 A FI 20115321A FI 20115321 A FI20115321 A FI 20115321A FI 124354 B FI124354 B FI 124354B
Authority
FI
Finland
Prior art keywords
substrate
polycrystalline silicon
coating
coated
reactor
Prior art date
Application number
FI20115321A
Other languages
English (en)
Swedish (sv)
Other versions
FI20115321A0 (fi
FI20115321L (fi
Inventor
Veli Matti Airaksinen
Jari Mäkinen
Original Assignee
Okmetic Oyj
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Okmetic Oyj filed Critical Okmetic Oyj
Publication of FI20115321A0 publication Critical patent/FI20115321A0/fi
Priority to FI20115321A priority Critical patent/FI124354B/fi
Priority to US14/009,838 priority patent/US9728452B2/en
Priority to CN201280024707.5A priority patent/CN103547704B/zh
Priority to PCT/FI2012/050325 priority patent/WO2012136888A1/en
Priority to CA2832084A priority patent/CA2832084C/en
Priority to SG2013074000A priority patent/SG194066A1/en
Priority to JP2014503183A priority patent/JP6117769B2/ja
Priority to EP12768580.8A priority patent/EP2694699B1/en
Publication of FI20115321L publication Critical patent/FI20115321L/fi
Application granted granted Critical
Publication of FI124354B publication Critical patent/FI124354B/fi
Priority to JP2017004355A priority patent/JP6374540B2/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76882—Reflowing or applying of pressure to better fill the contact hole
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C23C16/045—Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/24—Deposition of silicon only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Element Separation (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

Menetelmä yhden tai useamman polykiteisen piikerroksen pinnoittamiseksi substraatille
Keksinnön tekniikan ala 5
Hakemuksen kohteena on yleisesti ottaen menetelmä yhden tai useamman polykiteisen piikerroksen pinnoittamiseksi substraatille.
Keksinnön tausta 10
Ohuita piikerroksia, joilla on yhden kiteen piisubstraatin ominaisuuksista poikkeavia ominaisuuksia, käytetään yleisesti monen tyyppisten puolijohdelaitteiden käsittelemiseksi. Tällaiset kerrokset ovat tyypillisesti paksuudeltaan 0,1 pm:n ja 100 pm:n välillä, mutta voivat olla jopa paksumpia kuin 15 100 pm tai ohuempia kuin 0,1 pm. Kerrokset voivat olla yksikiteisiä, polykiteisiä tai amorfisia riippuen substraatista ja pinnoitusprosessista. Kerrokset voidaan kasvattaa suoraan piisubstraatilla tai substraatin peittävällä sopivalla välikerroksella, esim. oksidi- tai nitridikerroksella. Yksittäisen kerroksen sijasta voidaan lukuisia kerroksia kasvattaa keskenään päällekkäin.
20
Monissa sovelluksissa on hyödyllistä, että piikiekon etupinnan ja takapinnan välillä on sähköliitäntöjä. Tällaisia liitäntöjä voidaan tehdä esim. muodostamalla aluksi reikiä kiekon läpi, muodostamalla sitten eristävä kerros reikien seinämiin ja täyttämällä lopuksi reiät riittävän matalan resistiivisyyden omaavalla sähköisesti 25 johtavalla materiaalilla. Sopiva materiaali on esim. jokin metalli tai doupattu polykiteinen pii. Nykyisin käytetään yleisesti kiekon läpi meneviä liitäntöjä ja niistä ^ käytetään nimitystä kiekon läpi menevät piiloreiät (TWV = Through-Wafer Vias).
° Kiekon läpi meneviä piiloreikiä voidaan aikaansaada myös muodostamalla ensiksi o vain osittain kiekon läpäiseviä reikiä, muodostamalla sitten eristävä kerros reiän a? 30 pintoihin, täyttämällä reikä sitten johtavalla materiaalilla ja ohentamalla lopuksi x kiekkoa takapuolelta täytetyn reiän alapään paljastamiseksi. Ollakseen “ käyttökelpoisia moniin laitesovelluksiin pitää kiekon läpäisevien piiloreikien olla cjj halkaisijaltaan riittävän pieniä, esim. vähemmän kuin 50 pm tai jopa vähemmän ^ kuin 20 pm. Jotta kiekon läpäisevän liitännän sähköinen resistanssi saataisiin g 35 riittävän matalaksi, pitää reiän täyttämiseksi käytetyllä materiaalilla olla matala sähköinen resistiivisyys, tyypillisesti pienempi kuin 0,01 ohmia-cm tai sitäkin pienempi.
2
Kemiallinen kaasufaasipinnoitus (CVD) on yleisimmin käytetty menetelmä piin pinnoittamiseksi. CVD-prosessissa hyödynnetään piitä sisältävää esiastetta, joka on mahdollisesti sekoitettu inertin tai pelkistävän kantokaasun kanssa, esim. typen (N2) tai vedyn (H2) kanssa. Piihydridejä (esim. silaani SiH4), piiklorideja (esim.
5 piitetrakloridi SiCI4) tai klooripiihydridejä (esim. dikloorisilaani S1H2CI2 tai trikloorisilaani S1HCI3) käytetään piin esiasteina. Jos kerrokset ovat ohuita, voidaan käyttää alle 1050Ό:η matalalämpötilaisia pinnoitus prosesseja. Kuitenkin jos pinnoitettu kerros on paksu, esim. yli 10 pm, tulee pinnoitusnopeudesta tärkeä johtuen sen vaikutuksesta pinnoituslaitteiden suoritustehoon. Noin 1100Ό 10 ylittävissä korkeissa lämpötiloissa CVD-prosessit voivat saavuttaa erittäin suuret, jopa 5 pm/min suuruiset pinnoitusnopeudet riippuen kaasun virtausnopeuksista, lämpötilasta ja paineesta. Erityisesti paksuja, epitaksiaalisia ja polykiteisiä piikerroksia pinnoitetaan tavallisesti käyttämällä ΙΟδΟΌιη ja 1200*C:n välillä olevaa korkeaa lämpötilaa ja joko piitetrakloridia tai trikloorisilaania esiasteena. 15 Kuitenkin alle 650Ό:η matalissa lämpötiloissa on yleisin piin esiaste tavallisesti silaani.
Polykiteisiä piikerroksia voidaan seostaa epäpuhtausatomeilla saadun seoksen sopivien sähköisten ominaisuuksien aikaansaamiseksi. Erityisesti kerroksen 20 johtavuutta voidaan säätää dopanteilla boori p-tyyppisiä kerroksia varten ja arseeni, fosfori ja antimoni n-tyyppisiä kerroksia varten. Tyypillisiä dopanttien esiasteita CVD-prosessissa ovat hydridit, esim. diboraani (B2H2) boorin yhteydessä. Yleisesti käytetty piin esiaste on SiH4. Tyypilliset sähköisesti aktiivisen dopanttiatomin pitoisuudet kasvatetuissa kerroksissa ovat välillä 1014 cm'3 ja 1019 25 cm'3. Sekä näitä korkeammat että matalammat pitoisuudet ovat mahdollisia ja myös varsin yleisesti käytettyjä. Periaatteessa kiekon läpäiseviä reikiä varten ^ voidaan käyttää matalan resistiivisyyden omaavaa piitä, joskin tähän liittyy joitakin ™ vakavia käytännön vaikeuksia.
CD
cp 00 30 Hyväksyttävän kustannuksen saavuttamiseksi tarvitaan suuri suoritusteho ja 1 pinnoitusnopeus. Pinnoitusnopeutta voidaan lisätä käyttämällä korkeampaa “ pinnoituslämpötilaa; kuitenkin yli 620Ό:η lämpötil oissa pinnoitusprosessi muuttuu c\j liian tehokkaaksi kun lähes 100 % käytetystä injektoidusta silaaniesiasteesta ^ kasvattaa piitä joko kiekoilla tai reaktorin kuumilla sisäpinnoilla. Tämä pyrkii g 35 väistämättä aiheuttamaan kasvatettujen kerrosten erittäin huonot yhdenmukaisuudet, koska paikallisia pinnoitusnopeuksia rajoittaa esiasteen saatavuus. Lisäksi lämpötilan noustessa tulee matalan sähköisen resistiivisyyden omaavan p-tyyppisen piin pinnoittaminen entistä vaikeammaksi rajoittaen siten 3 tällaisen materiaalin käyttökelpoisuutta kiekon läpäisevien piiloreikien yhteydessä. Näistä syistä matalaresistiivisten p-tyyppisten polykiteisten piikerrosten kemiallinen kaasufaasipinnoitus tehdään suhteellisen matalissa lämpötiloissa, tyypillisesti 620*0:553 tai alemmassa. Jos tarvitaan erittäin alh ainen resistiivisyys, pinnoitus 5 tehdään alle 600*C:ssa ja kasvatettu kerros on suurimmaksi osaksi amorfinen. Piin pinnoittamiseksi tällaisissa alhaisissa lämpötiloissa käyttämällä silaania piin ja diboraania (B2H6) boorin esiasteena ei kantokaasua yleensä käytetä. Piin pinnoitusnopeus pienenee suuresti siitä mikä on mahdollista korkeissa lämpötiloissa tyypillisten arvojen ollessa noin 5 nm/min tai jopa vähemmän. 10 Kohtuullisen suoritustehon aikaansaamiseksi käytetään eräprosessia, jolloin tyypillisesti useita kymmeniä tai jopa satoja kiekkoja käsitellään samanaikaisesti samassa uunissa. Tällaisissa tapauksissa tulee vaikeaksi aikaansaada yhdenmukaisia kerroksia, jolloin kerrospaksuudessa ja resistiivisyydessä esiintyy suuria, tyypillisesti useiden kymmenien prosenttien vaihteluita eri kiekkojen välillä 15 ja jopa yhden kiekon sisällä. Tästä syystä monien kiekon läpäisevien reikäsovellusten yhteydessä ei tyypillisellä SiH4/B2H6-prosessilla ole mahdollista löytää suuren suoritustehon, alhaisen kustannuksen, hyväksyttävän yhdenmukaisuuden ja matalan resistiivisyyden hyvää yhdistelmää.
20 Matalalämpötilaisen SiH4/B2H6:n pienipaineisen CVD (LPCVD) -prosessin vähäisen yhdenmukaisuuden ja suuren resistiivisyyden aiheuttamien ongelmien poistamiseksi on boorin esiasteena käytetty booritrikloridia. Julkaisussa US 6,905,963 B2, Noda et ai., on kuvattu LPCVD-menetelmä suuresti parantuneen kerrospaksuuden yhdenmukaisuuden omaavan boorilla doupatun polypiin 25 kasvattamiseksi alle eoOOissa. Noda et ai. -julkaisun mukaan polykiteisen piin ominaisresistanssi kuitenkin kasvaa jyrkästi noin 600*C:n yläpuolella. Julkaisussa ^ US 7,419,701 B2, Herner et ai., on kuvattu LPCVD-menetelmä boorilla doupatun ™ polypiin pinnoittamiseksi alle SöOOissa SiH 4:n ja booritrikloridin (BCI3) kanssa § välillä 7*1020-3*1021 olevien erittäin korkeiden B:n pitoisuuksien aikaansaamiseksi.
00 30 Edelleen Herner et ai. -julkaisussa on esitetty tämän menetelmän käyttö in-situ 1 doupatun polypiin pinnoittamiseksi piikiekolla olevan syvennyksen sivuseinämään.
CL
oj Julkaisuissa Noda et ai. ja Herner et ai. esitettyjen matalalämpötilaisten ^ prosessien haittapuolena on kuitenkin alhainen pinnoitusnopeus ja matala ^ 35 suoritusteho ja korkea kustannus paksujen boorilla doupattujen polypiikerrosten yhteydessä.
Yhteenveto 4 Tästä syystä keksinnön eräänä tarkoituksena on poistaa yllä mainitut epäkohdat ja aikaansaada CVD-prosessi paksujen ja yhdenmukaisten matalaresistiivisten polypiikerrosten pinnoittamiseksi kiekon läpäiseviä piiloreikiä varten hyödyntämällä korkeampaa kasvatuslämpötilaa ja halidiesiasteita.
5
Keksinnön tarkoitus täytetään toteuttamalla patenttivaatimuksen 1 mukainen menetelmä, patenttivaatimuksen 9 mukainen puolijohderakenne ja patenttivaatimuksen 10 mukainen laite.
10 Erään suoritusmuodon mukaisesti menetelmässä yhden tai useamman piiloreiän muodostamiseksi substraattiin, substraatissa oleva ura, syvennys, tai substraatin osittain tai kokonaan läpäisevä reikä täytetään kemiallisella kaasufaasipinnoituksella reaktorissa. Menetelmässä säädetään pinnoituslämpötila välille ΘΟδ'Ό-δΟΟ'Ό reaktorin prosessikammiossa ja pinnoitetaan yksi tai useampi 15 polykiteinen piikerros uran, syvennyksen, tai substraatin osittain tai kokonaan läpäisevän reiän sisäpinnalle käyttämällä silaanin (SiH4) tai dikloorisilaanin (S1H2CI2) käsittävää piin lähdekaasua ja booritrikloridin (BCI3) käsittävää dopanttikaasua.
20 Erään suoritusmuodon mukaisesti kohteena on kemiallisella kaasufaasipinnoituksella reaktorissa muodostettu puolijohderakenne, joka käsittää substraatin, jossa on ura, syvennys, tai substraatin osittain tai kokonaan läpäisevä reikä. Lisäksi puolijohderakenteessa on yksi tai useampi polykiteinen piikerros uran, syvennyksen, tai substraatin osittain tai kokonaan läpäisevän reiän 25 sisäpinnalla. Yksi tai useampi polykiteinen piikerros on muodostettu käyttäen SiH4:n tai SiH2CI2:n käsittävää piin lähdekaasua ja BCI3:n käsittävää ^ dopanttikaasua. Yksi tai useampi polykiteinen piikerros muodostaa yhdessä kokonaan läpäisevän reiän kanssa piiloreiän, tai mahdollistaa uran, syvennyksen g tai substraatin osittain läpäisevän reiän kanssa piiloreiän muodostamisen, oö 30 i Erään suoritusmuodon mukaisesti laite, joka käsittää kemiallisella
CC
“ kaasufaasipinnoituksella reaktorissa muodostetun puolijohderakenteen.
oj Puolijohderakenne käsittää substraatin, jossa on ura, syvennys, tai substraatin ^ osittain tai kokonaan läpäisevä reikä. Lisäksi puolijohderakenteessa on yksi tai g 35 useampi polykiteinen piikerros uran, syvennyksen, tai substraatin osittain tai kokonaan läpäisevän reiän sisäpinnalla. Yksi tai useampi polykiteinen piikerros on muodostettu käyttäen SiH4:n tai SiH2CI2:n käsittävää piin lähdekaasua ja BCI3:n käsittävää dopanttikaasua. Yksi tai useampi polykiteinen piikerros muodostaa 5 yhdessä kokonaan läpäisevän reiän kanssa piiloreiän, tai mahdollistaa uran, syvennyksen tai substraatin osittain läpäisevän reiän kanssa piiloreiän muodostamisen.
5 Muita suoritusmuotoja on määritelty epäitsenäisissä patenttivaatimuksissa.
Keksinnön suoritusmuodot mahdollistavat joko silaanin tai dikloorisilaanin käyttämisen piin lähdekaasuna ja hydridien korvaamisen klorideilla boorin esiasteina boorilla doupatun polykiteisen piin CVD-prosessissa.
10
Keksinnön suoritusmuodot parantavat myös prosessia esim. lämpötiloissa välillä 62013-72010 johtuen suuresti parantuneesta yhdenmukaisuudesta ja yli 15 nm/min olevista suurista pinnoitusnopeuksista vähentäen siten pinnoitusaikaa ja kustannuksia.
15
Keksinnön suoritusmuodot mahdollistavat myös erittäin matalaresistiivisen piin kasvattamisen 620i3:n yläpuolella käyttämällä boori trikloridia boorin esiasteena.
Nämä edulliset vaikutukset johtuvat pääasiallisesti siitä, että halidit ovat 20 stabiilimpia kuin hydridit.
Erittäin matala ja yhdenmukainen resistiivisyys kasvatetussa kerroksessa käytettäessä BCl3:a dopantin esiasteena on erityisen edullinen silloin kun pinnoitusprosessia käytetään piikiekossa olevien reikien täyttämiseksi sähköisesti 25 johtavien piiloreikien eli TWV-reikien muodostamiseksi kiekon läpi. Matalaresistiivinen polypii varmistaa sen, että kunkin TWV:n sähköinen resistanssi ^ on riittävän alhainen hyvin toimivien laitteiden toteuttamiseksi. Tyypillinen vaatimus ° TWV:n resistanssiksi voi olla suuruusluokkaa 10-50 ohmia tai jopa vähemmän.
§ Matalaresistiivisen materiaalin käyttäminen reikien täyttämiseksi mahdollistaa 00 30 reiän halkaisijan pienentämisen säilyttäen siitä huolimatta riittävän alhaisen x sähköisen resistanssin ja pienentäen siten kunkin TWV:n lateraalista kokoa ja vapauttaen enemmän kiekon pinta-alaa laitteita varten.
C\j
CO
1 Tästä syystä muodostuneen kiekon pinta sopii paljon paremmin diskreettien ^ 35 elektronisten laitteiden ja integroitujen piirien valmistamiseksi ja puolijohdevalmistuksen prosesseihin, esim. sellaisiin sovelluksiin kuten Micro-Electro-Mechanical Systems (MEMS), Micro-Opto-Electro-Mechanical systems (MOEMS) tai Micro System Technology (MST).
6
Verbiä "käsittää” käytetään tässä asiakirjassa laajassa merkityksessä, jolloin se ei sulje pois eikä liioin edellytä myös esittämättä jätettyjen piirteiden olemassaoloa. Verbit "sisältyä” ja "omata/jokin omaa” on määritelty samalla tavoin kuin verbi 5 käsittää.
Termejä "jokin”, "jonkin” ja "ainakin yksi” käytetään tässä siten, että ne tarkoittavat yhtä tai useampaa kuin yksi ja termiä "useat” käytetään tarkoittamaan kahta tai useampia kuin kaksi.
10
Termiä "jokin toinen” käytetään tässä tarkoittamaan sitä, että kyseessä on järjestyksessä ainakin toinen tai sitä suurempi luku.
Termiä "tai” käytetään yleisesti ottaen merkityksessään ”ja/tai”, ellei sisältö 15 selkeästi toisin osoita.
Yllä mainittujen verbien ja termien yhteydessä nämä määrittelyt pätevät, ellei patenttivaatimuksissa tai muualla tässä tekstissä/selityksessä ole annettu erilaista määrittelyä.
20
Lopuksi epäitsenäisissä patenttivaatimuksissa esitetyt erityispiirteet ovat keskenään vapaasti yhdisteltävissä, ellei toisin ole nimenomaisesti esitetty.
Kuvioiden lyhyt kuvaus 25
Seuraavaksi keksinnön edullisia suoritusmuotoja selvitetään viittaamalla oheisiin ^ piirustuksiin, joissa δ
C\J
i § kuvio 1 esittää esimerkinomaisen kulkukaavion CVD-menetelmästä polykiteisen i a? 30 piin pinnoittamiseksi, x kuviot 2a-2c esittävät esimerkinomaisia kuvia puolijohderakenteesta, joka käsittää pinnoitetun polykiteisen piin, δ kuviot 3a-3b esittävät esimerkinomaisia mittaustuloksia, jotka koskevat sitä miten kiekon asento veneessä vaikuttaa kiekkojen resistiivisyyteen, ^ 35 kuvio 4 esittää esimerkinomaisia kuvia prosessista pinnoitetun polykiteisen piin käsittävän puolijohdeanturirakenteen muodostamiseksi, ja kuvio 5 esittää esimerkinomaisen kuvan laitteesta, jossa on pinnoitetun polykiteisen piin käsittävä puolijohderakenne.
7
Kuvioiden yksityiskohtainen kuvaus
Kuviossa 1 on esitetty CVD-menetelmän 100 kuvaava kulkukaavio, joka 5 menetelmä suoritetaan vaakasuuntaisella kuumaseinäisellä reaktorilla, joka käsittää vaakasuuntaisen kvartsiputken, eli prosessiputken, joka voidaan tehdä myös muusta inertistä materiaalista kuten piikarbidista ja joka kuumennetaan ympäröivillä resistiivisillä kuumentimilla siten, että yhtä tai useampaa esiastekaasua injektoidaan reaktorin sisään kvartsiputken edestä ja takaa.
10 Esiastekaasut voidaan injektoida prosessiputkeen suoraan tai pienten injektoriputkien kautta kaasun injektiokohtien täsmällisten sijaintien säätämiseksi.
Menetelmän käynnistyksen aikana vaiheessa 110 kytketään reaktori päälle ja suoritetaan tarvittavat huoltotoimenpiteet, esim. reaktorin kuntoa ja käytettyjen 15 reaktiokaasujen riittävyyttä koskevat tarkistustoimenpiteet. Samoin yksi tai useampia pinnoitettavia substraattikiekkoja sijoitetaan kvartsiveneeseen.
Substraattikiekot käsittävät piikiekkoaihioita, esim. oksidoimattomia piikiekkoaihioita tai eristävällä pintakerroksella varustettuja piikiekkoaihioita, esim.
20 oksidoituja piikiekkoaihioita, joissa on piidioksidia oleva pintakerros, ja/tai esikäsiteltyjä piikiekkoja, esim. oksidoimattomia esikäsiteltyjä piikiekkoja tai oksidoituja esikäsiteltyjä piikiekkoja, joissa on joukko uria, syvennyksiä, reikiä, kohoumia tai joitakin muita rakenteita, jotka ulkonevat kiekon pinnasta.
Vaihtoehtoisesti substraattikiekot voivat olla sopivia metallikiekkoja, muita 25 puolijohdekiekkoja, eristäviä kiekkoja (esim. kvartsikiekot) tai jotakin muuta sopivaa substraattimateriaalia. Vaihtoehtoisesti pinnoitettava substraatti voi ^ muodostua esim. substraattikiekkojen, pallomaisen piin, piilevyn jne. osista, δ
(M
S Erään suoritusmuodon mukaisesti kyseessä on jossakin edellä olevista i » 30 suoritusmuodoista esitetty menetelmä, jossa substraattikiekko käsittää ainakin x eristävän pintakerroksen, esim. piidioksidisen pintakerroksen, piinitridisen pintakerroksen tai jonkin muun eristävän pintakerroksen. Substraattikiekko voi δ käsittää esim. ainakin kahden samanlaisen tai erilaisen kerroksen yhdistelmän tai ainakin yhden eristävän kerroksen ja ainakin yhden johtavan kerroksen tai ^ 35 johteiden minkä tahansa yhdistelmän. Tällainen kerrosrakenne voi olla esim.
johtava kerros tai kuvio, esim. johteita, jotka on järjestetty kahden substraattikiekolla olevan eristävän kerroksen väliin, esim. piidioksidikerrosten 8 väliin. Vaihtoehtoisesti tällainen kerrosrakenne voi käsittää kolme eristävää kerrosta ja kaksi johtavaa kerrosta tai kuviota eristävien kerrosten välissä.
Erään suoritusmuodon mukaisesti kyseessä on jossakin edellä olevista 5 suoritusmuodoista esitetty menetelmä, jossa substraattikiekko käsittää ainakin yhden seuraavista, joita ovat osittain substraattikiekon läpi ulottuva ura, syvennys, kokonaan substraattikiekon läpi ulottuva reikä, jonka muotosuhde on esim. suurempi kuin 5, ja substraattikiekon pinnasta ulkoneva kohouma, ja jolloin yksi tai useampia polykiteisiä piikerroksia pinnoitetaan uran, syvennyksen tai reiän sisään 10 tai kohouman päälle.
Kukin esikäsitelty kiekko voi käsittää joukon reikiä, jotka on etsattu kiekkoon kiekon etupuolelta. Reikien halkaisija ja syvyys voi vaihdella huomattavasti. Reiät voivat ulottua osittain kiekon läpi tai ne voivat ulottua kokonaan kiekon läpi. Reiät ovat halkaisijaltaan esim. noin 20 pm ja syvyydeltään 150 pm.
15
Substraatti kiekot pinotaan vertikaalisesti kvartsiveneeseen ja vene sijoitetaan prosessiputkeen siirtomekanismilla vaiheessa 120. Yhden asemesta voidaan käyttää myös kahta tai useampaa venettä samanaikaisesti. Prosessiputkeen ladattujen kiekkojen kokonaismäärä riippuu prosessin yhdenmukaisuudesta ja 20 prosessiputken pituudesta. Samanaikaisesti käsiteltyjen kiekkojen lukumäärä on esim. 80, mutta se voi olla esim. 200 tai jopa suurempi pidemmissä uuneissa. Vaakasuuntaisen prosessiputken sijasta on mahdollista käyttää pystysuuntaista uunia eli teollisuudessa laajalti käytettyä pystysuuntaista reaktoria kiekkojen ollessa asennettuina olennaisesti vaakasuuntaisesti, ja prosessiputkeen ja/tai 25 veneisiin käytetty materiaali voi olla muu kuin kvartsi, esim. piikarbidi.
^ Olennaisesti yhdenmukaisten pinnoitusolosuhteiden varmistamiseksi varsinaisille oi käsiteltäville piikiekoille voidaan käyttää esim. 5 kiekkoa, eli nk. lumekiekkoja, § kvartsiveneen molemmissa päissä, ra 30 x Ennen pinnoitusta prosessiputki puhdistetaan vaiheessa 130 puhtaalla ja kuivalla puhdistuskaasulla, esim. typellä, ilman ja kosteuden poistamiseksi cm prosessiputkesta. Puhdistuskaasuna on myös mahdollista käyttää muitakin kuin ^ typpeä olevia kaasuja tai kaasujen seoksia.
δ -at; c\i °°
Puhdistusprosessin aikana tai sen jälkeen reaktorin lämpötilaa nostetaan ja stabiloidaan pinnoituslämpötilaan, esim. 650*0-700° C, säätövaiheessa 140. Paine prosessikammiossa säilytetään tavallisesti olennaisesti ilmakehän paineen 9 alapuolella, esim. likimäärin arvossa 135 mtorria (0,18 mbar, kun 1 torr = 0,00133322 bar), mutta on myös mahdollista toteuttaa pinnoitusprosessi lähellä ilmakehän painetta tai jopa ilmakehän paineessa tai vieläpä yhden ilmakehän ylittävissä korotetuissa paineissa.
5
Erään suoritusmuodon mukaisesti jossakin edellisistä suoritusmuodoista esitetyssä menetelmässä lisäksi säädetään pinnoituspaine arvon 200 mtorria (0,27 mbar) alapuolelle prosessikammiossa.
10 Erään suoritusmuodon mukaisesti kyseessä on jossakin edellä olevista suoritusmuodoista esitetty menetelmä, jossa menetelmässä pinnoitetaan yksi tai useampia polykiteisiä piikerroksia substraattikiekolle säädetyssä pinnoituslämpötilassa, edullisesti vakiossa θδΟΌιε sa, ja pinnoituspaineessa välillä 160 mtorria-170 mtorria (0,21 mbar-0,23 mbar) käyttämällä SiH4:ää piin 15 lähdekaasuna.
Luonnollisesti osa prosessiparametreja koskevista ja vaiheeseen 140 kuuluvista säädöistä voidaan suorittaa vaiheista 110, 120 tai 130 minkä tahansa aikana.
20 Pinnoituksessa prosessiputkeen syötetään reaktantti-kaasuseos, joka käsittää piitä sisältävän kaasun, esim. SiH4:n, dopanttikaasu tai -kaasut, esim. BCI3, ja mahdollisesti kantokaasu, joka sisältää inerttiä kaasua, esim. argonia tai heliumia, tai pelkistävä kaasu, esim. vety (H2).
25 Erään suoritusmuodon mukaisesti kyseessä on jossakin edellä olevista suoritusmuodoista esitetty menetelmä, jossa dopanttikaasu käsittää BCI3:n ja ^ jonkin seuraavista He, Ar, N2 ja H2 käsittävän muun kaasun seoksen, δ
C\J
S Vaiheessa 150 pinnoitus alkaa sen jälkeen kun lämpötila on stabiloitunut halutuksi i 00 30 pinnoituslämpötilaksi ja puhdistus on suoritettu loppuun.
CC
“ Tässä suoritusmuodossa ei käytetä kantokaasua, joten piin lähdekaasu eli SiH2 δ syötetään prosessiputkeen sekä edestä että takaa. Virtausnopeus säädetään pinnoitusnopeuden ja kasvatettujen kerrosten paksuusprofiilien optimoimiseksi.
^ 35 Virtausnopeudet ovat esim. 120 sccm edestä ja 30 sccm takaa, mutta sekä suuremmat että pienemmät virtaukset ovat mahdollisia. Booridouppaus suoritetaan syöttämällä prosessiputkeen esim. laimennettua seosta, jossa on 5 % BCI3:a argonissa. Erilaiset BCI3:n pitoisuudet ovat kuitenkin mahdollisia, jopa 10 puhdasta 100 %:n BC^a voidaan käyttää. Lisäksi BC^in laimentamiseksi voidaan käyttää muitakin kuin argonia olevia inerttejä kaasuja tai inerttien kaasujen seoksia. Booripitoisen douppauskaasun virtausnopeus säädetään boorin halutun pitoisuuden saamiseksi kasvatettuun kerrokseen, esim. BC^iAr injektoidaan 5 prosessiputkeen edestä virtausnopeudella 30 sccm ja takaa nopeudella 39 sccm.
Pinnoitusvaiheen 150 aikana voidaan lämpötila ja kaasuvirtaukset säilyttää vakioina tai niitä voidaan vaihdella muuttamalla jatkuvasti tai epäjatkuvasti esim. lämpötilaa, kaasuvirtauksia ja/tai painetta pinnoituksen aikana ennalta määrätyn 10 ohjelman mukaisesti monimutkaisemman doupatun kerrosrakenteen valmistamiseksi.
Yhden pinnoitusajon aikana tulee kasvatetuksi yksi kerros, joten pinnoitusta jatketaan kunnes kiekoille on kasvanut haluttu piin paksuus, esim. kunnes 15 pinnoitetun piin kokonaispaksuus on noin 2 pm. Pinnoitus lopetetaan katkaisemalla piin ja boorin käsittävien kaasujen syöttö.
Jos vaiheessa 152 tarvitaan toinen piikerros, mutta vaiheessa 154 ei ole tarvetta säätää prosessiparametreja, koska seuraavalla kerroksella on samanlaiset 20 prosessiparametrit kuin edellisellä kerroksella, eli lämpötila, kaasuvirtausten koostumus ja virtausnopeudet pidetään muuttumattomina, menetelmä palaa takaisin vaiheeseen 150. Toisaalta jos on tarvetta säätää prosessiparametrit ennalta määrätyn ohjelman mukaisesti monimutkaisemman doupatun kerrosrakenteen valmistamiseksi, menetelmä palaa takaisin vaiheeseen 140. 25 Tällainen monimutkainen doupattu kerrosrakenne voi käsittää joukon kerroksia, joista kukin kasvatetaan käyttämällä erilaisia prosessiparametreja. Näiden ^ parametrien arvot voivat olla muuttumattomia kussakin alakerroksessa tai niitä ° voidaan jatkuvasti muuttaa.
i
CD
O
a? 30 Erään suoritusmuodon mukaisesti kyseessä on jossakin edellä olevista x suoritusmuodoista esitetty menetelmä, jossa reaktori on vaakasuuntainen kuumaseinäinen reaktori ja ainakin yksi polykiteinen piikerros pinnoitetaan pinnoituslämpötilassa välillä 605^-650^ ja ainaki n yksi polykiteinen piikerros pinnoitetaan pinnoituslämpötilassa välillä 650^-75 0Ό.
° 33
CVJ
Erään suoritusmuodon mukaisesti kyseessä on jossakin edellä olevista suoritusmuodoista esitetty menetelmä, jossa reaktori on pystysuuntainen reaktori ja ainakin yksi polykiteinen piikerros pinnoitetaan pinnoituslämpötilassa välillä 11 60510-650^ ja ainakin yksi polykiteinen piikerros pinnoitetaan pinnoituslämpötilassa välillä 650^-750^.
Kun pinnoitus on suoritettu loppuun vaiheessa 152, prosessiputki puhdistetaan 5 vaiheessa 160 puhdistuskaasulla esim. typellä. Puhdistuksen aikana prosessiputken lämpötila alennetaan ennen kiekkojen purkamista. Kun puhdistus on suoritettu loppuun, siirtomekanismi siirtää veneen ulos prosessi putkesta kiekkojen purkamiseksi vaiheessa 170 ja menetelmä päättyy vaiheeseen 180.
10 Sitä piin maksi mi paksuutta, joka voidaan kasvattaa yksittäisessä pinnoitusajossa, rajoittaa piin pinnoittaminen veneeseen, jota käytetään kiekkojen pitämiseksi prosessiputkessa. Kun pinnoitetusta kerroksesta tulee liian paksu, kiekko kiinnittyy veneeseen muodostaen vioittuneen alueen kiekon reunaan poistettaessa kiekot veneestä polypiin pinnoittamisen jälkeen. Tästä syystä on käytännössä vaikeata 15 kasvattaa erittäin paksuja polypiikerroksia tällaisella prosessilla säilyttäen samalla kiekkojen reunan riittävä laatu.
Esillä olevassa pinnoitusmenetelmässä maksimikerrospaksuus on noin 3 pm, joten halkaisijaltaan suurempien kuin muutaman pm:n kokoisten reikien 20 täyttämiseksi tehdään sekventiaalisesti useita pinnoituksia. Pinnoitusajojen välillä kiekot voidaan ottaa ulos veneestä, kääntää ja sijoittaa eri osaan venettä. Kääntämisen ja uudelleen sijoittamisen sopivalla yhdistelmällä saadaan lopullisen polypiikerroksen paksuuden yhdenmukaisuutta suuresti parannetuksi. Niinpä esillä olevassa pinnoitusmenetelmässä täytetään halkaisijaltaan 20 pm olevia reikiä 7 25 pinnoitusajolla, jolloin saadaan yhteensä 14 pm pinnoitettua, monikerroksista, boorilla doupattua polypiitä.
° Kuitenkin käytettäessä useita sekventiaalisia pinnoitusajoja kiekkojen i o käsittelemiseksi ei pinnoitusparametrien tarvitse olla identtisiä jokaisessa ajossa.
i “ 30 Suuren muotosuhteen omaavien reikien täyttämiseksi on mahdollista käyttää x erilaisia parametreja viimeisiin pinnoituksiin reikien mahdollisimman täydellisen täyttymisen varmistamiseksi aiheuttamatta liian suuren huokosen muodostumista cjj läpikulkutien sisäpuolelle. Niinpä esillä olevan keksinnön eräässä toisessa ^ suoritusmuodossa doupatun/douppaamattoman monikerroksisen polypiin 4 ^ 35 pinnoitusajon jälkeen suoritetaan reikien lopullinen täyttö loppuun 4 ajolla SiH4:llä matalammassa 62013:0 lämpötilassa kasvatettua doupp aamatonta polypiitä reikien täyttämiseksi mahdollisimman täydellisesti.
12
Esillä olevan pinnoitusmenetelmän muita suoritusmuotoja on se, että käytetään kantokaasua ja sellaisena toimii H2, N2, Ar, He tai näistä kaasuista yhden tai useamman seos. Samoin käytettynä piin esiasteena voi olla SiH2CI2.
5 Kuvioissa 2a-2c on esitetty poikkileikkaukset pinnoitetuista puolijohdekiekkorakenteista 200, jotka on käsitelty esillä olevan pinnoitusmenetelmän mukaisesti.
Kuviossa 2a on poikkileikkaus pinnoitetusta rakenteesta 200, joka käsittää 10 piikiekkoaihion 210, jossa on eristävä pintakerros 220, esim. piidioksidia, ja yksittäinen doupattu tai douppaamaton polykiteinen pii 230a pinnoitettuna eristävän kerroksen 220 päälle. Vaihtoehtoisesti piikiekosta 210 voi puuttua eristävä pintakerros 220. Polykiteinen pii 230a on yhdellä pinnoitusajolla pinnoitettu yksittäinen kerros tai monikerroksinen pii, joka on pinnoitettu useilla 15 samanlaisilla pinnoitusajoilla, joilla on samanlaiset prosessiparametrit, tai pinnoitusajoilla, joissa pinnoitusajoista ainakin yhteen on järjestetty erilaiset prosessiparametrit kuin muihin pinnoitusajoihin.
Erään suoritusmuodon mukaisesti kyseessä on jossakin edellä olevista 20 suoritusmuodoista esitetty puolijohderakenne, jossa substraattikiekko käsittää ainakin eristävän pintakerroksen, esim. piidioksidisen pintakerroksen tai jonkin muun eristävän kerroksen.
Kuviossa 2b on esitetty poikkileikkaus pinnoitetusta rakenteesta 200, jossa on 25 esikäsitelty piikiekko 210 ja eristävä kerros 220 piikiekon 210 yläpinnalla. Piikiekko 210 käsittää kaksi uraa 222 ja yhden syvennyksen 224, jotka ulottuvat osittain ^ piikiekon 210 läpi ja jotka ovat pinnoitetut useilla pinnoitusajoilla siten, että urat ° 222 ja syvennyksen 224 täyttävä monikerroksinen polykiteinen pii 230b käsittää i o doupattuja polypiikerroksia ja douppaamattomia polypiikerroksia vuorotellen.
i 00 30 x Kahden läpimenevän väylän muodostamiseksi voidaan pinnoitettua rakennetta ohentaa piikiekon 210 pohjasta siten, että urat 222 muodostavat läpi menevät cjj piiloreiät piikiekon 210 tultua riittävästi ohennetuksi, m ^ 35 Erään suoritusmuodon mukaisesti kyseessä on jossakin edellä olevista suoritusmuodoista esitetty puolijohderakenne, jossa substraattikiekko käsittää ainakin yhden seuraavista, joita ovat osittain substraattikiekon läpi ulottuva ura, syvennys, kokonaan substraattikiekon läpi ulottuva reikä, jonka muotosuhde on 13 esim. suurempi kuin 5, ja substraatti kiekon pinnasta ulkoneva kohouma, ja jolloin yksi tai useampia polykiteisiä piikerroksia on pinnoitettu uran, syvennyksen tai reiän sisään tai kohouman päälle.
5 Eräässä suoritusmuodossa pinnoituslämpötila säilytetään muuttumattomasti eeOOissa koko pinnoituksen ajan ja silaanin virtausnopeudet säilytetään myös vakioina. Dopanttikaasu, kuten BCI3:Ar, kytketään päälle ja päältä pois doupattujen ja douppaamattomien kerrosten pinkan muodostamiseksi. Tällainen monikerroksinen rakenne 230b on edullinen, koska douppaamattoman kerroksen 10 kasvuvauhti on nopeampi kuin doupatun kerroksen lyhentäen siten pinnoituksen kokonaisaikaa. Toisaalta runsaasti doupattu kerros varmistaa matalan ja hyvin yhdenmukaisen resistiivisyyden polykiteisen piin 230b doupatussa/douppaamattomassa kerrospinkassa. Tässä suoritusmuodossa pinnoittaminen aloitetaan doupatulla kerroksella ja yhtä monta, esim. 9, 11 tai 13 15 doupattua ja douppaamatonta kerrosta kasvatetaan. Kunkin doupatun kerroksen pinnoittamisaika on 4 minuuttia ja kunkin douppaamattoman kerroksen 6 minuuttia. Luonnollisesti on mahdollista muodostaa doupattu/douppaamaton kerrospinkka, jossa on erisuuri määrä doupattuja ja douppaamattomia kerroksia, esim. 9 doupattua kerrosta ja 8 douppaamatonta kerrosta.
20
On myös mahdollista, että kukin pinnoitettu doupattu ja/tai douppaamaton piikerros on muodostettu erilaisilla prosessiparametreilla siten, että monikerroksinen rakenne 230b ei sisällä lainkaan identtisiä douppaamattomia/doupattuja piikerroksia.
25
Erään suoritusmuodon mukaisesti kyseessä on jossakin edellä olevista ^ suoritusmuodoista esitetty puolijohderakenne, jossa reaktori on vaakasuuntainen ° kuumaseinäinen reaktori ja ainakin yksi polykiteinen piikerros on pinnoitettu i 0 pinnoituslämpötilassa välillä ΘΟδΌ-θδΟΌ ja ainaki n yksi polykiteinen piikerros on i a? 30 pinnoitettupinnoituslämpötilassa välillä 650^-750° C.
CC
Erään suoritusmuodon mukaisesti kyseessä on jossakin edellä olevista cjj suoritusmuodoista esitetty puolijohderakenne, jossa reaktori on pystysuuntainen reaktori ja ainakin yksi polykiteinen piikerros on pinnoitettu pinnoituslämpötilassa ^ 35 välillä ΘΟδΌ-θδΟΌ ja ainakin yksi polykiteinen pi ikerros on pinnoitettu pinnoituslämpötilassa välillä 650^-750^.
14
Kuviossa 2c on esitetty poikkileikkaus pinnoitetusta rakenteesta 200, jossa on esikäsitelty piikiekko 210 ja siinä eristävä kerros 220 ja kolme reikää 226, jotka ulottuvat kokonaan piikiekon 210 läpi. Reiät 226, joihin jää kapeat ontelot 228, on täytetty monikerroksisella polykiteisellä piillä 230c, jossa on useita doupattuja ja/tai 5 douppaamattomia polypiikerroksia. On myös mahdollista täyttää reiät 226 kokonaan monikerroksisella polykiteisellä piillä 230c.
Luonnollisesti kaikissa piikiekoissa 210 voi olla uria, syvennyksiä, reikiä ja/tai kohoumia myös niiden pohjapinnassa.
10
Eräässä suoritusmuodossa on kyseessä oksidoitu esikäsitelty piikiekko 210, jonka halkaisija on 150 mm ja joka käsittää reikiä 226, joiden muotosuhde on suurempi kuin 7 ja halkaisija noin 20 pm ja syvyys ainakin 150 pm, ja jotka reiät ulottuvat osittain tai kokonaan piikiekon 210 läpi. Monikerroksinen pii kasvatetaan 15 vakiolämpötilassa 680Ό ja paineessa noin 165 mtorria (0,22 mbar) ilman kantokaasua.
Erään suoritusmuodon mukaisesti kyseessä on jossakin edellä olevista suoritusmuodoista esitetty puolijohderakenne, jossa yksi tai useampia polykiteisiä 20 piikerroksia on pinnoitettu prosessikammiossa pienemmässä pinnoituspaineessa kuin 200 mtorria (0,27 mbar).
Erään suoritusmuodon mukaisesti kyseessä on jossakin edellä olevista suoritusmuodoista esitetty puolijohderakenne, jossa yksi tai useampia polykiteisiä 25 piikerroksia on pinnoitettu substraattikiekon päälle pinnoituslämpötilassa, edullisesti muuttumattomassa eeOOissa, ja pinnoituspaineessa välillä 160 ^ mtorria-170 mtorria (0,21 mbar-0,23 mbar) käyttämällä SiH4:ää piin lähdekaasuna.
o
CvJ
0 Käytetty piin esiaste on SiH4, jonka virtausnopeus on 120 sccm edestä ja 30 sccm a? 30 takaa, ja boorin esiaste on 5 %:n seos BCI3:a inertissä argonkaasussa ja sen x virtausnopeudet ovat 30 sccm edestä ja 39 sccm takaa.
Erään suoritusmuodon mukaisesti kyseessä on jossakin edellä olevista 1 suoritusmuodoista esitetty puolijohderakenne, jossa käytetty dopanttikaasu ^ 35 käsittää BCI3:n ja jonkin seuraavista He, Ar, N2 ja H2 käsittävän muun kaasun seoksen.
15
Yhden pinnoitusajon aikana kasvatetaan yksi kerros pinnoitusnopeuden ollessa noin 15 nm/min, jolloin pinnoitusprosessi antaa tulokseksi noin 2 pm paksuja, boorilla doupattuja polykiteisiä piikerroksia, joiden sähköinen resistiivisyys on alle 5 milliohmia-cm, joten pinnoitettu kokonaispaksuus 6 pinnoitusajolla on noin 12 5 pm. Kerrokset pinnoitetaan reikien sisäpuolelle erinomaisella yhdenmukaisuudella ja yhtenäisyydellä ja reiät tulevat olennaisesti täytetyiksi siten, että keskiontelo on halkaisijaltaan vähemmän kuin 1 pm, jopa vähemmän kuin 200 nm.
Toisissa suoritusmuodoissa kerroksia kasvatetaan lämpötilassa esim. välillä 10 700*0-8000 ja monikerroksinen rakenne voi käsittää esim. kerroksia, jotka on kasvatettu alemmassa, alle 650O:n lämpötilassa, ja /tai kerroksia, jotka on kasvatettu korkeammassa 7500-8000:n lämpötilassa. On myös mahdollista kasvattaa polypiikerros, jonka resistiivisyys on 5-10 milliohmia-cm.
15 Kuviossa 3a on esitetty kolmen, esillä olevan CVD-menetelmän mukaisesti käsitellyn substraattikiekon resistiivisyyden keskiarvot. Substraattikiekot sijoitettiin prosessin ajaksi 80 kiekon veneen etuosaan, keskelle ja takaosaan. Kuten kuviosta voidaan nähdä, veneen keskiosassa käsitellyllä substraattikiekolla on hieman suurempi resistiivisyys kuin veneen päissä käsitellyillä substraattikiekoilla. 20 Kaikilla kiekoilla on kuitenkin erittäin matala resistiivisyysarvo, joka on alempi kuin 3 milliohmia-cm.
Samalla tavoin kuviossa 3b on esitetty resistiivisyyden vaihtelu kunkin substraattikiekon sisällä 80 kiekon veneessä. Vaihtelu veneen etuosassa 25 käsitellyn kiekon sisällä on 4,6 %, keskellä 12,2 % ja takaosassa 4,0 %.
^ Kuviossa 4 on esitetty prosessi, jossa substraattikiekko 410, esim. piikiekko, joka ° käsittää esim. doupatulla polykiteisellä piillä täytettyjä reikiä 420 ja osittain o substraattikiekon 410 läpi ulottuvia syvennyksiä 425 ja piidioksidikerroksen 430 w 30 eristävänä kerroksena, liitetään yhteen anturirakenteella varustetun CSOI-kiekon x 440 kanssa kiekkopinkan muodostamiseksi. CSOI-kiekko 440 on jatkojalostettu “ SOI-kiekko, jolloin SOI-kiekossa on piilo-onteloita tai -rakenteita. Vaihtoehtoisesti cjj on mahdollista käyttää kiekkona 440 SOI-kiekkoa tai mitä tahansa muuta kiekkoa halutun anturirakenteen aikaansaamiseksi.
O qc
Liittämistoimenpiteen jälkeen kansikiekkona toimivan substraattikiekon 410 ja CSOI-kiekon 440 käsittävän kiekkopinkan paksuutta pienennetään kiekon ohennuksella siten, että reiät 420 muodostavat läpimenevät piiloreiät 16 puolijohdeanturirakenteen 450 valmistamiseksi, jota jälkimmäistä voidaan käyttää esim. kiihtyvyysantureissa ja gyroskoopeissa.
Kuviossa 5 on esitetty laite 500, esim. matkapuhelin, peliohjain, digitaalinen 5 kamera tai sylimikro, joka käsittää ainakin yhden puolijohdeanturirakenteen 510, esim. kiihtyvyysanturin, jota käytetään laitteen 500 liikkumisen määrittämiseksi ja jonka rakenne on aikaansaatu kemiallisen kaasufaasipinnoituksen avulla, jossa yksi tai useampia runsaasti boorilla doupattuja polykiteisiä piikerroksia on pinnoitettu pinnoituslämpötilassa välillä 605Ό-800Ό käyttämällä SiH4:n ja/tai 10 SiH2CI2 muodostamaa piin lähdekaasua ja BCI3:n muodostamaa dopanttikaasua.
Erään suoritusmuodon mukaisesti kyseessä on jossakin edellä olevista suoritusmuodoista esitetty laite, jossa yksi tai useampia polykiteisiä piikerroksia on pinnoitettu prosessikammiossa pinnoituspaineessa alle 200 mtorria (0,27 mbar).
15
Erään suoritusmuodon mukaisesti kyseessä on jossakin edellä olevista suoritusmuodoista esitetty laite, jossa käytetty dopanttikaasu käsittää BCI3:n ja jonkin seuraavista He, Ar, N2 ja H2 käsittävän muun kaasun seoksen.
20 Erään suoritusmuodon mukaisesti kyseessä on jossakin edellä olevista suoritusmuodoista esitetty laite, jossa yksi tai useampia polykiteisiä piikerroksia on pinnoitettu substraattikiekolle pinnoituslämpötilassa, edullisesti muuttumattomassa 680i3:ssa, ja pinnoituspaineessa välillä 160 mtorria - 170 mtorria (0,21 mbar-0,23 mbar) käyttämällä SiH4:ää piin lähdekaasuna.
25
Erään suoritusmuodon mukaisesti kyseessä on jossakin edellä olevista ^ suoritusmuodoista esitetty laite, jossa reaktori on vaakasuuntainen ° kuumaseinäinen reaktori ja ainakin yksi polykiteinen piikerros on pinnoitettu i 0 pinnoituslämpötilassa välillä 60513-65013 ja ainaki n yksi polykiteinen piikerros on i a? 30 pinnoitettu pinnoituslämpötilassa välillä 65013-750 13.
CC
Erään suoritusmuodon mukaisesti kyseessä on jossakin edellä olevista cjj suoritusmuodoista esitetty laite, jossa reaktori on pystysuuntainen reaktori ja ainakin yksi polykiteinen piikerros on pinnoitettu pinnoituslämpötilassa välillä ^ 35 60513-65013 ja ainakin yksi polykiteinen piikerros on pinnoitettu pinnoituslämpötilassa välillä 65013-75013.
17
Erään suoritusmuodon mukaisesti kyseessä on jossakin edellä olevista suoritusmuodoista esitetty laite, jossa substraattikiekko käsittää ainakin yhden seuraavista, joita ovat osittain substraattikiekon läpi ulottuva ura, syvennys, kokonaan substraattikiekon läpi ulottuva reikä, jonka muotosuhde on esim. 5 suurempi kuin 5, ja substraattikiekon pinnasta ulkoneva kohouma, ja jolloin yksi tai useampia polykiteisiä piikerroksia on pinnoitettu uran, syvennyksen tai reiän sisään tai kohouman päälle.
Erään suoritusmuodon mukaisesti kyseessä on jossakin edellä olevista 10 suoritusmuodoista esitetty laite, jossa substraattikiekko käsittää ainakin eristävän pintakerroksen, esim. piidioksidisen pintakerroksen tai jonkun muun eristävän kerroksen.
Laite 500 käsittää myös prosessorin 520, joka on sovitettu suorittamaan käskyjä ja 15 käsittelemään dataa, muistiyksikön 530 datan, esim. käskyjen ja sovellusdatan tallentamiseksi, käyttöliittymän 540, jossa on komentojen syöttämiseksi tarkoitetut välineet, esim. näppäimet, näppäimistö ja/tai kosketusalusta. Lisäksi laite 500 voi käsittää näytön, datansiirtovälineet datan lähettämiseksi ja vastaanottamiseksi ja kaiuttimen.
20
Muistiyksikköön 530 tallennetaan ainakin käyttöliittymäsovellus käyttöliittymän 540 ohjaamiseksi prosessorilla 520 ja ohjelmisto anturirakenteesta 510 vastaanotetun informaation käsittelemiseksi ja esim. laitteen 500 liikkeen määrittelemiseksi vastaanotetun informaation avulla prosessorilla 520.
25
Keksintöä on yllä selvitetty viittaamalla edellä mainittuihin suoritusmuotoihin ja ^ useita keksinnön etuja on demonstroitu. On selvää, että keksintö ei rajoitu vain ^ näihin suoritusmuotoihin, vaan käsittää kaikki mahdolliset suoritusmuodot g keksinnön ajatellun hengen ja laajuuden ja seuraavien patenttivaatimusten ra 30 puitteissa.
X
DC
CL
CM
CO
LO
O
CM

Claims (10)

1. Menetelmä (100) yhden tai useamman piiloreiän muodostamiseksi substraattiin (210), jossa menetelmässä substraatissa oleva ura (222), syvennys 5 (224) tai substraatin osittain tai kokonaan läpäisevä reikä (226) täytetään kemiallisella kaasufaasipinnoituksella reaktorissa, ja jossa menetelmässä säädetään (140) pinnoituslämpötila välille 605^-8 00Ό reaktorin prosessikammiossa ja pinnoitetaan (150) yksi tai useampi polykiteinen piikerros (230a, 230b, 230c) 10 uran, syvennyksen tai substraatin osittain tai kokonaan läpäisevän reiän sisäpinnalle käyttämällä SiH4:n tai SiH2CI2:n käsittävää piin lähdekaasua ja BCI3:n käsittävää dopanttikaasua.
2. Patenttivaatimuksen 1 mukainen menetelmä, jossa menetelmässä lisäksi 15 säädetään (140) pinnoituspaine alle 0,27 mbar prosessikammiossa.
3. Patenttivaatimuksen 1 tai 2 mukainen menetelmä, jossa dopanttikaasu käsittää BCI3:n ja jonkin seuraavista He, Ar, N2 tai H2 käsittävän muun kaasun seoksen. 20
4. Jonkin edellä olevan patenttivaatimuksen mukainen menetelmä, jossa pinnoitetaan yksi tai useampia polykiteisiä piikerroksia substraatille säädetyssä pinnoituslämpötilassa ja pinnoituspaineessa välillä 0,21 mbar-0,23 mbar käyttämällä SiH4:ää piin lähdekaasuna. 25
5. Jonkin edellä olevan patenttivaatimuksen mukainen menetelmä, jossa ^ reaktori on vaakasuuntainen kuumaseinäinen reaktori ja ainakin yksi polykiteinen c\j piikerros pinnoitetaan pinnoituslämpötilassa välillä 605Ό-65013 ja ainakin yksi i 0 polykiteinen piikerros pinnoitetaan pinnoituslämpötilassa välillä 650^-750¾. a? 30
6. Jonkin patenttivaatimuksen 1-4 mukainen menetelmä, jossa reaktori on “ pystysuuntainen reaktori ja ainakin yksi polykiteinen piikerros pinnoitetaan cjj pinnoituslämpötilassa välillä 605^-650^ ja ainaki n yksi polykiteinen piikerros pinnoitetaan pinnoituslämpötilassa välillä 650Ό-75 ΟΌ. O qc C\J 03
7. Jonkin edellä olevan patenttivaatimuksen mukainen menetelmä, jossa substraatti lisäksi käsittää substraatin pinnasta ulkonevan kohouman, ja yksi tai useampia polykiteisiä piikerroksia pinnoitetaan kohouman päälle.
8. Jonkin edellä olevan patenttivaatimuksen mukainen menetelmä, jossa substraatti käsittää ainakin eristävän pintakerroksen (220).
9. Puolijohderakenne (200), joka on muodostettu jonkin patenttivaatimuksen 1 -8 mukaisella menetelmällä ja joka käsittää substraatin (210), jossa on ura (222), syvennys (224) tai substraatin osittain tai kokonaan läpäisevä reikä (226), ja yksi tai useampi polykiteinen piikerros (230a, 230b, 230c) uran, syvennyksen 10 tai substraatin osittain tai kokonaan läpäisevän reiän sisäpinnalla, joka yksi tai useampi polykiteinen piikerros on muodostettu käyttäen SiH4:n tai SiH2CI2:n käsittävää piin lähdekaasua ja BCI3:n käsittävää dopanttikaasua ja joka muodostaa yhdessä kokonaan läpäisevän reiän kanssa piiloreiän, tai uran, syvennyksen tai substraatin osittain läpäisevän reiän kanssa mahdollistaa 15 piiloreiän muodostamisen.
10. Laite (500), joka käsittää patenttivaatimuksen 9 mukaisen puolijohderakenteen (200). 't δ c\j CD O CO X cc CL C\j CD m δ C\1
FI20115321A 2011-04-04 2011-04-04 Menetelmä yhden tai useamman polykiteisen piikerroksen pinnoittamiseksi substraatille FI124354B (fi)

Priority Applications (9)

Application Number Priority Date Filing Date Title
FI20115321A FI124354B (fi) 2011-04-04 2011-04-04 Menetelmä yhden tai useamman polykiteisen piikerroksen pinnoittamiseksi substraatille
CA2832084A CA2832084C (en) 2011-04-04 2012-03-30 Method for depositing one or more polycrystalline silicon layers on substrate
CN201280024707.5A CN103547704B (zh) 2011-04-04 2012-03-30 用于在衬底上沉积一个或者多个多晶硅层的方法
PCT/FI2012/050325 WO2012136888A1 (en) 2011-04-04 2012-03-30 Method for depositing one or more polycrystalline silicon layers on substrate
US14/009,838 US9728452B2 (en) 2011-04-04 2012-03-30 Method for depositing one or more polycrystalline silicon layers on substrate
SG2013074000A SG194066A1 (en) 2011-04-04 2012-03-30 Method for depositing one or more polycrystalline silicon layers on substrate
JP2014503183A JP6117769B2 (ja) 2011-04-04 2012-03-30 スルーウェハービアを基材に形成するための方法
EP12768580.8A EP2694699B1 (en) 2011-04-04 2012-03-30 Method for depositing one or more polycrystalline silicon layers on substrate
JP2017004355A JP6374540B2 (ja) 2011-04-04 2017-01-13 １層以上の多結晶シリコン層を基材に堆積する方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FI20115321 2011-04-04
FI20115321A FI124354B (fi) 2011-04-04 2011-04-04 Menetelmä yhden tai useamman polykiteisen piikerroksen pinnoittamiseksi substraatille

Publications (3)

Publication Number Publication Date
FI20115321A0 FI20115321A0 (fi) 2011-04-04
FI20115321L FI20115321L (fi) 2012-10-05
FI124354B true FI124354B (fi) 2014-07-15

Family

ID=43919644

Family Applications (1)

Application Number Title Priority Date Filing Date
FI20115321A FI124354B (fi) 2011-04-04 2011-04-04 Menetelmä yhden tai useamman polykiteisen piikerroksen pinnoittamiseksi substraatille

Country Status (8)

Country Link
US (1) US9728452B2 (fi)
EP (1) EP2694699B1 (fi)
JP (2) JP6117769B2 (fi)
CN (1) CN103547704B (fi)
CA (1) CA2832084C (fi)
FI (1) FI124354B (fi)
SG (1) SG194066A1 (fi)
WO (1) WO2012136888A1 (fi)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101706747B1 (ko) * 2015-05-08 2017-02-15 주식회사 유진테크 비정질 박막의 형성방법
CN106894080B (zh) * 2015-12-18 2019-03-29 有研半导体材料有限公司 一种大直径硅基多晶硅膜的制备方法
FR3076292B1 (fr) * 2017-12-28 2020-01-03 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de transfert d'une couche utile sur un substrat support
CN111785628A (zh) * 2020-06-28 2020-10-16 上海华虹宏力半导体制造有限公司 Igbt器件的制造方法
CN111883428A (zh) * 2020-07-16 2020-11-03 上海华虹宏力半导体制造有限公司 发射区多晶硅的形成方法及器件
CN112490114B (zh) * 2020-11-27 2023-11-14 上海华虹宏力半导体制造有限公司 一种调整多晶硅沉积速率的方法及锗硅hbt器件的制造方法
CN115613007A (zh) * 2022-10-13 2023-01-17 上海中欣晶圆半导体科技有限公司 一种改善翘曲的成膜方法

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4882299A (en) * 1987-07-16 1989-11-21 Texas Instruments Incorporated Deposition of polysilicon using a remote plasma and in situ generation of UV light.
US5141892A (en) 1990-07-16 1992-08-25 Applied Materials, Inc. Process for depositing highly doped polysilicon layer on stepped surface of semiconductor wafer resulting in enhanced step coverage
DE69125215T2 (de) 1990-07-16 1997-08-28 Applied Materials Inc Verfahren zur Abscheidung einer hochdotierten Polysiliciumschicht auf eine stufenförmige Halbleiterwaferfläche, welches verbesserte Stufenbeschichtung liefert
US5080933A (en) * 1990-09-04 1992-01-14 Motorola, Inc. Selective deposition of polycrystalline silicon
US6328794B1 (en) * 1993-06-26 2001-12-11 International Business Machines Corporation Method of controlling stress in a film
JP2685028B2 (ja) * 1995-05-31 1997-12-03 日本電気株式会社 半導体装置の製造方法
US5618752A (en) * 1995-06-05 1997-04-08 Harris Corporation Method of fabrication of surface mountable integrated circuits
TW388123B (en) * 1997-09-02 2000-04-21 Tsmc Acer Semiconductor Mfg Co Method of producing DRAM capacitance and structure thereof
US7786562B2 (en) 1997-11-11 2010-08-31 Volkan Ozguz Stackable semiconductor chip layer comprising prefabricated trench interconnect vias
US6162711A (en) * 1999-01-15 2000-12-19 Lucent Technologies, Inc. In-situ boron doped polysilicon with dual layer and dual grain structure for use in integrated circuits manufacturing
KR100442570B1 (ko) * 2000-06-29 2004-07-30 주식회사 하이닉스반도체 반도체소자의 이중게이트전극 형성방법
JP4484185B2 (ja) * 2000-08-29 2010-06-16 コバレントマテリアル株式会社 シリコン半導体基板の化学的気相薄膜成長方法
JP2003077845A (ja) * 2001-09-05 2003-03-14 Hitachi Kokusai Electric Inc 半導体装置の製造方法および基板処理装置
US6905963B2 (en) * 2001-10-05 2005-06-14 Hitachi Kokusai Electric, Inc. Fabrication of B-doped silicon film by LPCVD method using BCI3 and SiH4 gases
JP4439796B2 (ja) 2001-10-05 2010-03-24 株式会社日立国際電気 半導体デバイスの製造方法および基板処理装置
US6639312B2 (en) * 2001-11-07 2003-10-28 Matrix Semiconductor, Inc Dummy wafers and methods for making the same
JP2005039153A (ja) * 2003-07-18 2005-02-10 Hitachi Kokusai Electric Inc 基板処理装置および半導体デバイスの製造方法
US7208369B2 (en) * 2003-09-15 2007-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Dual poly layer and method of manufacture
US7468311B2 (en) * 2003-09-30 2008-12-23 Tokyo Electron Limited Deposition of silicon-containing films from hexachlorodisilane
US20050181633A1 (en) * 2004-02-17 2005-08-18 Hochberg Arthur K. Precursors for depositing silicon-containing films and processes thereof
US7435665B2 (en) * 2004-10-06 2008-10-14 Okmetic Oyj CVD doped structures
KR100618869B1 (ko) * 2004-10-22 2006-09-13 삼성전자주식회사 커패시터를 포함하는 반도체 소자 및 그 제조방법
US7205187B2 (en) * 2005-01-18 2007-04-17 Tokyo Electron Limited Micro-feature fill process and apparatus using hexachlorodisilane or other chlorine-containing silicon precursor
US20070048956A1 (en) 2005-08-30 2007-03-01 Tokyo Electron Limited Interrupted deposition process for selective deposition of Si-containing films
TW200737309A (en) * 2005-12-28 2007-10-01 Hitachi Int Electric Inc Fabrication method of semiconductor device and substrate processing device
US8282733B2 (en) * 2007-04-02 2012-10-09 Hitachi Kokusai Electric Inc. Manufacturing method of semiconductor apparatus
US7843022B2 (en) * 2007-10-18 2010-11-30 The Board Of Trustees Of The Leland Stanford Junior University High-temperature electrostatic transducers and fabrication method
US20100203243A1 (en) 2007-12-27 2010-08-12 Applied Materials, Inc. Method for forming a polysilicon film
US8912654B2 (en) * 2008-04-11 2014-12-16 Qimonda Ag Semiconductor chip with integrated via
US7968975B2 (en) * 2008-08-08 2011-06-28 International Business Machines Corporation Metal wiring structure for integration with through substrate vias
JP5568467B2 (ja) * 2008-08-28 2014-08-06 パナソニック株式会社 半導体装置
KR20110080166A (ko) * 2008-10-23 2011-07-12 쌘디스크 3디 엘엘씨 감소된 박리를 나타내는 탄소계 메모리 소자와 상기 소자를 형성하는 방법
JP5201048B2 (ja) 2009-03-25 2013-06-05 富士通株式会社 半導体装置とその製造方法
CN102427890A (zh) * 2009-03-26 2012-04-25 Ntnu技术转让公司 具有导电过孔的晶片键合的cmut阵列
US7943463B2 (en) * 2009-04-02 2011-05-17 Micron Technology, Inc. Methods of semiconductor processing involving forming doped polysilicon on undoped polysilicon
JP5696530B2 (ja) * 2010-05-01 2015-04-08 東京エレクトロン株式会社 薄膜の形成方法及び成膜装置
US8466061B2 (en) * 2010-09-23 2013-06-18 Infineon Technologies Ag Method for forming a through via in a semiconductor element and semiconductor element comprising the same
US8318575B2 (en) * 2011-02-07 2012-11-27 Infineon Technologies Ag Compressive polycrystalline silicon film and method of manufacture thereof

Also Published As

Publication number Publication date
JP6374540B2 (ja) 2018-08-15
CA2832084C (en) 2020-09-08
FI20115321A0 (fi) 2011-04-04
CN103547704B (zh) 2016-03-30
EP2694699B1 (en) 2017-05-03
JP2017112382A (ja) 2017-06-22
CA2832084A1 (en) 2012-10-11
WO2012136888A1 (en) 2012-10-11
JP2014514760A (ja) 2014-06-19
EP2694699A4 (en) 2014-09-17
FI20115321L (fi) 2012-10-05
EP2694699A1 (en) 2014-02-12
US20140061867A1 (en) 2014-03-06
SG194066A1 (en) 2013-11-29
US9728452B2 (en) 2017-08-08
CN103547704A (zh) 2014-01-29
JP6117769B2 (ja) 2017-04-19

Similar Documents

Publication Publication Date Title
FI124354B (fi) Menetelmä yhden tai useamman polykiteisen piikerroksen pinnoittamiseksi substraatille
US11501968B2 (en) Method for providing a semiconductor device with silicon filled gaps
KR102654856B1 (ko) Si 갭충전을 위한 순환 컨포멀 증착/어닐링/에칭
JP5173140B2 (ja) 電気的に活性なドープト結晶性Ｓｉ含有膜の堆積方法
TW202200824A (zh) 沉積磊晶材料之方法、使用該方法形成之結構、及用於執行該方法之系統
TWI405248B (zh) 沉積摻雜碳之磊晶半導體層之方法、沉積半導體材料的方法與裝置及在反應腔室中之基板上形成電晶體設備之方法
JP2008523640A5 (fi)
JP2013082986A (ja) 薄膜の形成方法及び成膜装置
KR20170098706A (ko) 성막 방법
JP2020528670A (ja) 酸化ケイ素上の超薄型アモルファスシリコン膜の連続性を向上させるための前処理手法
JP2685028B2 (ja) 半導体装置の製造方法
US20230230833A1 (en) Method for forming a layer provided with silicon
JP2015065447A (ja) 薄膜の形成方法及び成膜装置
JP2017085165A (ja) シリコン膜の成膜方法
US20230134285A1 (en) Method for manufacturing semiconductor device and same
US20230352301A1 (en) Method of selectively forming crystalline boron-doped silicon germanium on a surface
TW202240012A (zh) 膜沉積系統及方法
CN114429903A (zh) 一种半导体结构及其形成方法、制造装置
CN114695351A (zh) 一种半导体存储器结构及其制造方法

Legal Events

Date Code Title Description
FG Patent granted

Ref document number: 124354

Country of ref document: FI

Kind code of ref document: B