CN111785628A - Igbt器件的制造方法 - Google Patents
Igbt器件的制造方法 Download PDFInfo
- Publication number
- CN111785628A CN111785628A CN202010594551.0A CN202010594551A CN111785628A CN 111785628 A CN111785628 A CN 111785628A CN 202010594551 A CN202010594551 A CN 202010594551A CN 111785628 A CN111785628 A CN 111785628A
- Authority
- CN
- China
- Prior art keywords
- groove
- substrate
- forming
- trench
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 81
- 238000000034 method Methods 0.000 claims abstract description 75
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 229920005591 polysilicon Polymers 0.000 claims abstract description 42
- 230000007547 defect Effects 0.000 claims abstract description 15
- 238000006243 chemical reaction Methods 0.000 claims abstract description 14
- 238000000151 deposition Methods 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 4
- 238000001259 photo etching Methods 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 230000000694 effects Effects 0.000 abstract description 6
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000000877 morphologic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本申请公开了一种IGBT器件的制造方法，涉及半导体制造领域。该沟槽栅IGBT器件的制造方法包括提供一衬底，在所述衬底上形成沟槽；形成栅氧化层，所述栅氧化层覆盖所述沟槽的侧壁和底部；利用多晶硅填充所述沟槽，形成沟槽栅；在多晶硅填充沟槽的过程中，分至少两阶段调整工艺参数中的至少一种，令所述沟槽栅内部无缺陷，所述工艺参数至少包括总气流量、总掺杂量、反应压力；解决了目前沟槽内填充多晶硅后，多晶硅顶部出现形貌缺陷的问题，达到了优化沟槽内多晶硅的填充效果，稳定沟槽栅IGBT器件的阈值电压，提升沟槽栅IGBT器件的性能的效果。
Description
技术领域
本申请涉及半导体制造领域，具体涉及一种IGBT器件的制造方法。
背景技术
IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极晶体管)是电力电子产品中的核心器件，近年来得到广泛推广，被用于电动汽车、新能源设备、智能电网、轨道交通、航空航天等领域。
IGBT包括平面栅结构和沟槽栅结构，沟槽型IGBT相较于平面型IGBT，将处于硅片表面的水平栅极以沟槽的形式垂直挖在硅片内部，可以降低IGBT的导通电阻，减小每个晶胞单元的面积，增大电流密度。
对于沟槽型IGBT器件而言，衬底内的沟槽刻蚀和多晶硅填充会影响整个器件的性能。在多晶硅填充后，沟槽顶部形貌可能会出现诸如缝隙、裂纹等不合理现象，极易在后续氧化工艺中对沟道产生影响，造成阈值电压的不稳定。
发明内容
为了解决相关技术中的问题，本申请提供了一种IGBT器件的制造方法。该技术方案如下：
一方面，本申请实施例提供了一种IGBT器件的制造方法，该方法包括：
提供一衬底，在所述衬底上形成沟槽；
形成栅氧化层，所述栅氧化层覆盖所述沟槽的侧壁和底部；
利用多晶硅填充所述沟槽，形成沟槽栅；
其中，在多晶硅填充沟槽的过程中，分至少两阶段调整工艺参数中的至少一种，令所述沟槽栅内部无缺陷，所述工艺参数至少包括总气流量、总掺杂量、反应压力。
可选的，利用多晶硅填充所述沟槽，形成沟槽栅，包括：
淀积多晶硅；
去除所述衬底表面多余的多晶硅，保留所述沟槽内的多晶硅，形成沟槽栅；
其中，在淀积多晶硅过程中，分至少两阶段调整工艺参数，各阶段调整所述工艺参数中的至少一种，令所述沟槽栅内部无缺陷。
可选的，在淀积所述多晶硅过程中，根据所述多晶硅在沟槽中的成膜情况，调整所述工艺参数中的至少一种。
可选的，在多晶硅填充沟槽的过程中，按多晶硅厚度划分调整工艺参数的阶段。
可选的，所述在所述衬底上形成沟槽，包括：
在所述衬底上形成外延层；
通过离子注入工艺在所述外延层形成漂移区；
通过光刻和刻蚀工艺在所述衬底上形成沟槽，所述沟槽的底部位于所述漂移区内。
可选的，所述衬底为P型，所述外延层为N型。
可选的，所述形成栅氧化层，所述栅氧化层覆盖所述沟槽的侧壁和底部，包括：
通过热氧化工艺在所述沟槽内形成所述栅氧化层，所述栅氧化层覆盖所述沟槽的侧壁和底部。
可选的，该方法还包括：
在所述沟槽栅的两侧形成位于漂移区内的基极区；
在所述基极区内形成源区；
在所述衬底的背面形成集电区。
可选的，所述在所述衬底的背面形成集电区之前，还包括：
在所述衬底的正面形成正面金属层，引出所述源区和所述沟槽栅；
所述在所述衬底的背面形成集电区之后，还包括：
在所述衬底的背面形成背面金属层，引出所述集电区。
本申请技术方案，至少包括如下优点：
通过在衬底上形成沟槽，在沟槽内形成栅氧化层，利用多晶硅填充沟槽，形成沟槽栅，在多晶硅填充沟槽的过程中，分至少2个阶段改良多晶硅淀积的条件，改善多晶硅的填充能力，解决了目前沟槽内填充多晶硅后，多晶硅顶部出现形貌缺陷的问题，达到了优化沟槽内多晶硅的填充效果，提升沟槽栅IGBT器件的性能的效果。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是一种现有的沟槽栅的SEM剖视图；
图2是本申请一实施例提供的IGBT器件的制造方法的流程图；
图3是本申请实施例提供的IGBT器件的沟槽栅的SEM剖视图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
在沟槽栅IGBT器件的制造过程中，在沟槽内填充多晶硅后，沟槽栅的上部可能会出现缝隙等问题，如图1所示，沟槽栅的上部出现缝隙11。在后续的氧化工艺中，裂纹中会产生氧化物，导致沟槽内的多晶硅挤压沟槽的侧壁，进而影响器件性能。
请参考图2，本申请一实施例提供了一种IGBT器件的制造方法，该方法至少包括如下步骤：
步骤101，提供一衬底，在衬底上形成沟槽。
步骤102，形成栅氧化层，栅氧化层覆盖沟槽的侧壁和底部。
步骤103，利用多晶硅填充沟槽，形成沟槽栅。
其中，采用多段式分级填孔方式，在多晶硅填充沟槽的过程中，至少分两阶段调整工艺参数中的至少一种，令沟槽栅内部无缺陷。
工艺参数至少包括总气流量、总掺杂量、反应压力等。
在同一多晶硅填充工艺执行过程中，通过调整不同阶段的工艺参数，避免沟槽栅顶部出现缺陷，优化多晶硅的填充效果，同时避免消耗过多的资源。
利用现有工艺在沟槽内部填充多晶硅后，可能产生的缺陷包括缝隙、裂纹、空洞等形貌缺陷。
如图3所示，采用本申请实施例提供的IGBT制作方法制作的沟槽栅，沟槽31内多晶硅32的顶部没有缝隙产生。
在基于图2所示实施例的可选实施例中，步骤“利用多晶硅填充沟槽，形成沟槽栅”，也即步骤103，可由如下步骤实现：
步骤1031，淀积多晶硅。
在淀积多晶硅的过程中，分至少两阶段调整工艺参数，各阶段调整工艺参数中的至少一种，令沟槽栅内部无缺陷。
在淀积多晶硅过程中，根据多晶硅在沟槽中的成膜情况，调整工艺参数中的至少一种。
可选的，多晶硅的成膜情况为多晶硅的成膜质量。
可选的，在多晶硅填充沟槽的过程中，按多晶硅厚度划分调整工艺参数的阶段。比如：第一阶段：多晶硅填充在沟槽内的厚度为0至H1，第二阶段：多晶硅填充在沟槽内的厚度为H1至H2，H2＞H1；或者，第一阶段：多晶硅填充在沟槽内的厚度为0至H11，第二阶段：多晶硅填充在沟槽内的厚度为H11至H12，第三阶段：多晶硅填充在沟槽内的厚度为H12至H13,H13＞H12＞H11。
需要说明的是，调整工艺参数的阶段数量根据实际情况确定，每个阶段对应的厚度增长量根据实际情况确定，本申请对此不作限定。
每个阶段调整总气流量、总掺杂量、反应压力中的至少一种，根据多晶硅在沟槽中的成膜情况，每阶段调整的工艺参数的种类可以相同也可以不同。
工艺参数的调整可以包括如下几种情况：1、调整总气流量、总掺杂量、反应压力；2、调整总气流量、总掺杂量；3、调整总气流量、反应压力；4、调整总掺杂量、反应压力；5、调整总气流量；6、调整总掺杂量；7、调整反应压力。
比如：在多晶硅淀积过程中，分为2个阶段调整工艺参数，在第一阶段调整确定多晶硅填充时的总气流量、总掺杂量、反应压力；在第二阶段，根据沟槽内多晶硅的成膜情况，调整多晶硅填充时的总气流量，填充完成的沟槽内无形貌缺陷产生。
比如：在多晶硅淀积过程中，分为3个阶段调整工艺参数，在第一阶段调整确定多晶硅填充时的总气流量、总掺杂量、反应压力；在第二阶段，根据沟槽内多晶硅的成膜情况，调整多晶硅填充时的总气流量；在第三阶段，根据沟槽内多晶硅的成膜情况，调整多晶硅填充时的总掺杂量和反应压力，填充完成的沟槽内无形貌缺陷产生。
在一个例子中，当调整的工艺参数包括总气流量时，控制总气流量不大于800sccm；在另一例子中，当调整的工艺参数包括反应压力时，控制反应压力不大于0.2Torr；在又一个例子中，当调整的工艺参数包括总掺杂量时，控制总掺杂量为以不影响当前成膜速度为基准。
步骤1032，去除衬底表面的多晶硅，保留沟槽内的多晶硅，形成沟槽栅。
可选的，通过光刻和刻蚀工艺去除衬底表面多余的多晶硅，保留沟槽内的多晶硅，形成沟槽栅。
在基于图2所示实施例的可选实施例中，步骤“在衬底上形成沟槽”，也即步骤101，可以由如下步骤实现：
步骤1011，在衬底上形成外延层。
可选的，衬底为P型，外延层为N型。
步骤1012，通过离子注入工艺在外延层形成漂移区。
可选的，通过注入N型离子，在外延层形成N-漂移区。
步骤1013，通过光刻和刻蚀工艺在衬底上形成沟槽，沟槽的底部位于漂移区内。
在基于图2所示实施例的可选实施例中，步骤“形成栅氧化层，栅氧化层覆盖沟槽的侧壁和底部”，也即步骤102，可以由如下步骤实现：
通过热氧化工艺在沟槽内形成栅氧化层，栅氧化层覆盖沟槽的侧壁和底部。
由于沟槽内的多晶硅顶部没有缝隙、空洞等产生，在热氧化工艺过程中，沟槽内的多晶硅不会发生氧化，进而不会出现挤压沟槽侧壁的情况。
当在衬底上制作IGBT器件时，在沟槽栅形成后，通过离子注入工艺在沟槽栅的两侧形成位于漂移区内的基极区，再通过离子注入工艺形成IGBT器件的源区；然后再对衬底进行正面金属化；背面减薄、离子注入及退火，在衬底背面形成集电区；对衬底进行背面金属化。
对衬底进行正面金属化时，在衬底表面沉积层间介质层，通过光刻和刻蚀工艺在层间介质层中形成接触孔，然后再溅射金属，在衬底正面形成正面金属层，引出源区和沟槽栅。
对衬底背面进行金属化时，在衬底背面沉积金属，形成背面金属层，引出集电区。
综上所述，本申请实施例提供的IGBT器件的制造方法，通过在衬底上形成沟槽，在沟槽内形成栅氧化层，利用多晶硅填充沟槽，形成沟槽栅，在多晶硅填充沟槽的过程中，分至少2个阶段改良多晶硅淀积的条件，改善多晶硅的填充能力，解决了目前沟槽内填充多晶硅后，多晶硅顶部出现形貌缺陷的问题，达到了优化沟槽内多晶硅的填充效果，稳定沟槽栅IGBT器件的阈值电压，提升沟槽栅IGBT器件的性能的效果。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。
Claims (9)
1.一种IGBT器件的制造方法，其特征在于，所述方法包括：
提供一衬底，在所述衬底上形成沟槽；
形成栅氧化层，所述栅氧化层覆盖所述沟槽的侧壁和底部；
利用多晶硅填充所述沟槽，形成沟槽栅；
其中，在多晶硅填充沟槽的过程中，分至少两阶段调整工艺参数中的至少一种，令所述沟槽栅内部无缺陷，所述工艺参数至少包括总气流量、总掺杂量、反应压力。
2.根据权利要求1所述的方法，其特征在于，利用多晶硅填充所述沟槽，形成沟槽栅，包括：
淀积多晶硅；
去除所述衬底表面多余的多晶硅，保留所述沟槽内的多晶硅，形成沟槽栅；
其中，在淀积多晶硅过程中，分至少两阶段调整工艺参数，各阶段调整所述工艺参数中的至少一种，令所述沟槽栅内部无缺陷。
3.根据权利要求1或2所述的方法，其特征在于，在淀积所述多晶硅过程中，根据所述多晶硅在沟槽中的成膜情况，调整所述工艺参数中的至少一种。
4.根据权利要求1或2所述的方法，其特征在于，在多晶硅填充沟槽的过程中，按多晶硅厚度划分调整工艺参数的阶段。
5.根据权利要求1所述的方法，其特征在于，所述在所述衬底上形成沟槽，包括：
在所述衬底上形成外延层；
通过离子注入工艺在所述外延层形成漂移区；
通过光刻和刻蚀工艺在所述衬底上形成沟槽，所述沟槽的底部位于所述漂移区内。
6.根据权利要求1所述的方法，其特征在于，所述衬底为P型，所述外延层为N型。
7.根据权利要求1所述的方法，其特征在于，所述形成栅氧化层，所述栅氧化层覆盖所述沟槽的侧壁和底部，包括：
通过热氧化工艺在所述沟槽内形成所述栅氧化层，所述栅氧化层覆盖所述沟槽的侧壁和底部。
8.根据权利要求1至7任一所述的方法，其特征在于，所述方法还包括：
在所述沟槽栅的两侧形成位于漂移区内的基极区；
在所述基极区内形成源区；
在所述衬底的背面形成集电区。
9.根据权利要求8所述的方法，其特征在于，所述在所述衬底的背面形成集电区之前，还包括：
在所述衬底的正面形成正面金属层，引出所述源区和所述沟槽栅；
所述在所述衬底的背面形成集电区之后，还包括：
在所述衬底的背面形成背面金属层，引出所述集电区。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010594551.0A CN111785628A (zh) | 2020-06-28 | 2020-06-28 | Igbt器件的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010594551.0A CN111785628A (zh) | 2020-06-28 | 2020-06-28 | Igbt器件的制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN111785628A true CN111785628A (zh) | 2020-10-16 |
Family
ID=72760629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010594551.0A Pending CN111785628A (zh) | 2020-06-28 | 2020-06-28 | Igbt器件的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111785628A (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101289739A (zh) * | 2007-04-20 | 2008-10-22 | 中芯国际集成电路制造(上海)有限公司 | 多晶硅沉积制程 |
| CN101859699A (zh) * | 2009-04-09 | 2010-10-13 | 上海先进半导体制造股份有限公司 | 多晶硅淀积工艺 |
| CN103325825A (zh) * | 2012-03-20 | 2013-09-25 | 宁波敏泰光电科技有限公司 | 超结mosfet |
| CN103547704A (zh) * | 2011-04-04 | 2014-01-29 | 奥克美蒂克公共有限公司 | 用于在衬底上沉积一个或者多个多晶硅层的方法 |
| CN106057878A (zh) * | 2016-08-01 | 2016-10-26 | 上海华虹宏力半导体制造有限公司 | Igbt器件及工艺方法 |
| CN106876453A (zh) * | 2017-01-04 | 2017-06-20 | 上海华虹宏力半导体制造有限公司 | 沟槽栅igbt及制作方法 |
-
2020
- 2020-06-28 CN CN202010594551.0A patent/CN111785628A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101289739A (zh) * | 2007-04-20 | 2008-10-22 | 中芯国际集成电路制造(上海)有限公司 | 多晶硅沉积制程 |
| CN101859699A (zh) * | 2009-04-09 | 2010-10-13 | 上海先进半导体制造股份有限公司 | 多晶硅淀积工艺 |
| CN103547704A (zh) * | 2011-04-04 | 2014-01-29 | 奥克美蒂克公共有限公司 | 用于在衬底上沉积一个或者多个多晶硅层的方法 |
| CN103325825A (zh) * | 2012-03-20 | 2013-09-25 | 宁波敏泰光电科技有限公司 | 超结mosfet |
| CN106057878A (zh) * | 2016-08-01 | 2016-10-26 | 上海华虹宏力半导体制造有限公司 | Igbt器件及工艺方法 |
| CN106876453A (zh) * | 2017-01-04 | 2017-06-20 | 上海华虹宏力半导体制造有限公司 | 沟槽栅igbt及制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20020106892A1 (en) | Method for manufacturing semiconductor device | |
| JPH07235676A (ja) | 半導体装置及びその製造方法 | |
| US20070063272A1 (en) | Semiconductor power device with insulated gate formed in a trench, and manufacturing process thereof | |
| CN104716177A (zh) | 一种改善漏电的射频ldmos器件及其制造方法 | |
| US8088662B2 (en) | Fabrication method of trenched metal-oxide-semiconductor device | |
| CN115714141A (zh) | JFET注入型N沟道SiC MOSFET器件及其制备方法 | |
| US8624302B2 (en) | Structure and method for post oxidation silicon trench bottom shaping | |
| CN114361251A (zh) | 一种分裂栅功率mos器件的制备方法 | |
| CN102956481B (zh) | 具有源极沟槽的沟槽式功率半导体元件的制造方法 | |
| CN111785628A (zh) | Igbt器件的制造方法 | |
| CN115841989A (zh) | 一种制备阶梯形沟槽半导体器件的工艺方法 | |
| CN114267730A (zh) | Trench MOS器件的制造方法及结构 | |
| CN114023811B (zh) | 屏蔽栅沟槽型mosfet器件及其制作方法 | |
| CN113675078B (zh) | Mos器件的形成方法 | |
| CN215644506U (zh) | 屏蔽栅沟槽器件 | |
| CN215578581U (zh) | 一种低压屏蔽栅mosfet器件 | |
| CN111785627B (zh) | 具有沟槽栅的igbt器件的制造方法 | |
| CN110223959B (zh) | 深浅沟槽的金属氧化物半导体场效应晶体管及其制备方法 | |
| CN111785618A (zh) | 沟槽栅结构的制作方法 | |
| CN106340537A (zh) | 高集成度的低压沟槽栅dmos器件及制造方法 | |
| CN112530867A (zh) | 沟槽型场效应晶体管结构及其制备方法 | |
| CN114639607B (zh) | Mos器件的形成方法 | |
| CN104218080A (zh) | 射频ldmos器件及其制造方法 | |
| CN117334726B (zh) | 改进型终端的高可靠性mosfet功率器件及制作方法 | |
| CN109786377A (zh) | 功率晶体管及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20201016 |
|
| RJ01 | Rejection of invention patent application after publication |