JP6117769B2 - スルーウェハービアを基材に形成するための方法 - Google Patents

スルーウェハービアを基材に形成するための方法 Download PDF

Info

Publication number
JP6117769B2
JP6117769B2 JP2014503183A JP2014503183A JP6117769B2 JP 6117769 B2 JP6117769 B2 JP 6117769B2 JP 2014503183 A JP2014503183 A JP 2014503183A JP 2014503183 A JP2014503183 A JP 2014503183A JP 6117769 B2 JP6117769 B2 JP 6117769B2
Authority
JP
Japan
Prior art keywords
deposition
wafer
layer
polycrystalline silicon
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014503183A
Other languages
English (en)
Other versions
JP2014514760A (ja
Inventor
マティ アイラクシネン ベリ
マティ アイラクシネン ベリ
マーキネン ヤリ
マーキネン ヤリ
Original Assignee
オクメティック オーユーイー
オクメティック オーユーイー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by オクメティック オーユーイー, オクメティック オーユーイー filed Critical オクメティック オーユーイー
Publication of JP2014514760A publication Critical patent/JP2014514760A/ja
Application granted granted Critical
Publication of JP6117769B2 publication Critical patent/JP6117769B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76882—Reflowing or applying of pressure to better fill the contact hole
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C23C16/045—Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/24—Deposition of silicon only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Element Separation (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、１層以上の多結晶シリコン層を基材に堆積する方法に全般的に関連する。
単結晶シリコン基材とは異なる特性を有する薄いシリコン層が、多くの種類の半導体デバイスの製造に一般的に用いられている。このような層は、通常０．１μｍ〜１００μｍの厚みであるが、１００μｍより厚くてもよく、又は０．１μｍより薄くてもよい。この層は、基材及び堆積プロセスに応じて、単結晶、多結晶、又はアモルファスとなることができる。この層を、シリコン基板に直接成長させてもよく、又はその基材を覆う適切な中間層、例えば酸化物層若しくは窒化物層に成長させてもよい。単一層の代わりに、複数の層を重ねて成長させることもできる。
多くの用途で、シリコンウェハーの前面と背面との間に電気的接触を与えることが有用である。このような接触は、例えばまずウェハーに孔（ｈｏｌｅ）を形成し、そして絶縁層をその孔の壁面に形成し、最終的にこの孔を十分に低い抵抗の導電性材料で充填することによって作製することができる。適切な材料は、例えば金属又はドーピングした多結晶シリコンである。スルーウェハーの電気的接触は、いまや一般的に用いられており、スルーウェハービア（ＴＷＶ）と呼ばれている。スルーウェハービアは、まずウェハーの途中まで孔（穴）を形成し、そしてその孔の表面に絶縁層を形成し、次に導電性材料で孔を充填し、最後にウェハーを背面から薄くしていき、充填した孔の底部端をさらけ出すことによっても作製することができる。多くのデバイスの用途に対して有用となるように、スルーウェハービアは、十分に小さい直径、例えば５０μｍ未満、又は２０μｍ未満にした方がよい。スルーウェハーの接触の電気抵抗が十分に低くなるように、孔を充填するのに用いる材料は、電気抵抗が低い必要があり；通常は０．０１Ω−ｃｍ未満であり、又はそれよりもさらに低い。
化学気相成長（ＣＶＤ）がシリコンの堆積に最も一般的に用いられている方法である。そのＣＶＤプロセスは、ケイ素含有前駆体を、不活性ガス又は還元性のキャリアガスのどちらか、例えば窒素（Ｎ２）又は水素（Ｈ２）と随意に混合して用いる。水素化ケイ素（例えば、シランＳｉＨ４）、塩化ケイ素（例えば、四塩化ケイ素ＳｉＣｌ４）、又は水素化クロロシラン（例えば、ジクロロシランＳｉＨ２Ｃｌ２又はトリクロロシランＳｉＨＣｌ３）をケイ素前駆体として用いる。この層が薄い場合、１０５０℃未満の低温の堆積プロセスを用いることができる。しかし、この堆積層が厚い場合には、例えば１０μｍ超の場合には、堆積装置のスループットへの影響のために、堆積速度が重要になる。約１１００℃を超える高温では、ＣＶＤプロセスは、ガス流量、温度及び圧力に応じて、５μｍ／分の非常に高い堆積速度を達成することができる。特に、エピタキシャルでの多結晶シリコンの厚い層は、通常１０５０℃〜１２００℃の高い温度で、かつ四塩化ケイ素かトリクロロシランのどちらかを前駆体として用いて堆積する。しかし、６５０℃未満の低温では、通常シランが最も一般的なケイ素前駆体である。
多結晶シリコン層を、不純物原子とアロイ化して、生成するアロイの適切な電気的特性を達成することができる。特に、この層の伝導率を、ｐ型層についてはホウ素、ｎ型層についてはヒ素、リン、又はアンチモンのドーパントを用いて調節することができる。ＣＶＤプロセスでのドーパントとして一般的な前駆体は、水素化物であり、例えばホウ素についはジボラン（Ｂ２Ｈ２）である。ケイ素前駆体としては、ＳｉＨ４が一般的に用いられる。成長した層中で電気的に活性となる典型的なドーパント原子濃度は、１０１４ｃｍ−３〜１０１９ｃｍ−３の間である。より高い濃度及びより低い濃度が、スルーウェハービアについて用いることができるが、いくつかの大きな困難が実用上は存在する。
許容可能なコストを達成するためには、高いスループットと堆積速度が必要である。堆積速度は、比較的高い堆積温度を用いると向上させることができるが；６２０℃超の温度では、注入したシラン前駆体のほぼ１００％が、ウェハー上又は反応器の高温の内部表面上にシリコンが成長するのに用いられ、その堆積プロセスは効率が高くなりすぎる。局所的な堆積速度として非常に低い均一性を成長した層にもたらすこの不可避の傾向は、前駆体の入手可能性によって限定的になる。さらに、温度が高まると、低い導電率のｐ型シリコンを堆積するのが困難になる。これは、スルーウェハービア用のこのような材料の有用性を非常に低下させる。これらの理由から、低抵抗のｐ型多結晶シリコン層の化学気相成長は、比較的低温で、典型的には６２０℃以下で行われる。非常に低い抵抗が必要な場合、堆積は６００℃未満で行われ、そして成長した層は大部分がアモルファスとなる。そのような低い温度でのシリコンの堆積のためには、シリコン用の前駆体としてシランが、ホウ素用としてジボラン（Ｂ２Ｈ２）が用いられ、キャリアガスは一般的に用いられない。シリコンの堆積速度は、高温でなされるであろう堆積速度から大きく低下し、典型的な値は、約５ｎｍ／ｍｉｎ又はそれより低い。妥当なスループットを達成するために、バッチ処理が用いられ、通常は数十枚又は数百枚のウェハーを、同時に同じ炉内で処理する。このような場合、均一な層を達成することは困難であり、層の厚み及び抵抗には大きなばらつきが現れ、典型的には数十％のばらつきが異なるウェハー間で、また単一のウェハー内でさえも生じる。したがって、多くのスルーウェハービア用途に関して、典型的なＳｉＨ４／Ｂ２Ｈ６プロセスを用いて、高いスループット、低いコスト、許容可能な均一性、及び低い抵抗の良好な組合せを見付けることは不可能である。
低温でのＳｉＨ４／Ｂ２Ｈ６の定圧ＣＶＤ（ＬＰＣＶＤ）プロセスの低い均一性及び高い抵抗の課題を解決するために、三塩化ホウ素がホウ素前駆体として用いられている。Ｎｏｄａらは特許文献１で、ホウ素ドープポリシリコンを６００℃未満で成長させるＬＰＣＶＤ法を記載している。これは、層の厚みの均一性を大きく向上させている。しかし、Ｎｏｄａらによれば、約６００℃超では、多結晶シリコンの比抵抗がするどく上昇する。Ｈｅｒｎｅｒらは、特許文献２でホウ素ドープポリシリコンを５５０℃未満で成長させるＬＰＣＶＤ法を記載している。ここでは、ＳｉＨ４とＢＣｌ３とを用いて、７×１０２０〜３×１０２１の非常に高いＢ濃度を達成している。さらに、Ｈｅｒｎｅｒらは、この方法を用いて、ｉｎ−ｓｉｔｕでのドーピングポリシリコンを、シリコンウェハーのトレンチの側壁に堆積している。
米国特許第６，９０５，９６３号 米国特許第７，４１９，７０１号
しかし、Ｎｏｄａら及びＨｅｒｎｅｒらにより記載されて低温プロセスは、厚いホウ素ドープポリシリコン層に関して、低い堆積速度、低いスループット、及び高いコストという不利益を有している。
したがって、本発明の１つの目的は、比較的高い成長温度及びハロゲン化物前駆体を用いることによって、上述の欠点を解決し、そして厚くかつ均一な低抵抗のポリシリコン層をスルーウェハービアに堆積するための比較的速いＣＶＤプロセスを与えることである。
本発明の目的は、請求項１の方法、請求項９の半導体構造、及び請求項１０の装置を与えることによって満たされる。
実施態様によれば、ホウ素を高濃度でドーピングした１層以上の多結晶シリコン層を、反応器中で化学気相成長によって基材ウェハーに堆積する方法は、上記反応器のプロセスチャンバーにおける堆積温度を６０５℃から８００℃の間に調節する工程、及びシラン（ＳｉＨ４）及び／又はジクロロシラン（ＳｉＨ２Ｃｌ２）を含むケイ素源ガスと、三塩化ホウ素（ＢＣｌ３）を含むドーパントガスとを用いて、上記１層以上の多結晶シリコン層を上記基材ウェハーに堆積する工程を含む。
実施態様によれば、シラン（ＳｉＨ４）及び／又はジクロロシラン（ＳｉＨ２Ｃｌ２）を含むケイ素源ガスと、三塩化ホウ素（ＢＣｌ３）を含むドーパントガスとを用いて、反応器のプロセスチャンバーにおいて、６０５℃から８００℃の間の堆積温度で、基材ウェハーに堆積させたホウ素を高濃度でドーピングした多結晶シリコン層を１層以上含む半導体構造が、上記反応器中での化学気相成長によって与えられる。
実施態様によれば、装置が、反応器中での化学気相成長によって与えられる半導体構造を含み、ここでは、ホウ素を高濃度でドーピングした多結晶シリコン層の１層以上が、シラン（ＳｉＨ４）及び／又はジクロロシラン（ＳｉＨ２Ｃｌ２）を含むケイ素源ガスと、三塩化ホウ素（ＢＣｌ３）を含むドーパントガスとを用いて、反応器のプロセスチャンバーにおいて、６０５℃から８００℃の間の堆積温度で、基材ウェハーに堆積している。
さらなる実施態様が、従属項によって規定されている。
本発明の実施態様は、ホウ素ドープ多結晶シリコンのＣＶＤプロセスにおいて、シラン又はジクロロシランのいずれかをケイ素源ガスとして用いることができ、かつホウ素の前駆体としての水素化物を塩化物によって置き換えることができる。
本発明の実施態様は、大きく向上した均一性及び１５ｎｍ／ｍｉｎ超の堆積速度によって、例えば６２０℃〜７２０℃の間の温度でのこのプロセスを改良し、そしてそれゆえ堆積時間とコストを減少させる。
本発明の実施態様は、三塩化ホウ素をホウ素前駆体として用いて、６２０℃超での非常に低い抵抗のシリコンを成長させることができる。
これらの有益な効果は、主に水素化物よりもハロゲン化物の方が安定であることに主に起因している。
ＢＣｌ３をホウ素前駆体として用いた時の、成長させた層における非常に低くかつ均一な抵抗は、この堆積プロセスでシリコンウェハーの孔を充填してウェハーに導電路、すなわちＴＷＶを形成する場合には、特に有利である。低抵抗のポリシリコンは、各ＴＷＶの電気抵抗が良好に機能するデバイスのためには十分に低くなることを確実にする。ＴＷＶの抵抗への典型的な要求は、１０〜５０Ω又はこれよりも低いオーダーとなることがある。ビアを充填するのに低い抵抗の材料を用いると、十分に低い電気抵抗を維持しながら、ビアの直径を小さくすることができ、そしてこれは、各ＴＷＶの横方向のサイズを縮小し、デバイスのウェハーの表面積の自由度を比較的高くする。
したがって、得られるウェハーの表面は、個別電子素子及び集積回路の製造に非常によく適合し、また半導体製造プロセス、例えばマイクロエレクトロメカニカルシステムズ（ＭＥＭＳ）、マイクロオプトエレクトロメカニカルシステムズ（ＭＯＥＭＳ）、又はマイクロシステムテクノロジー（ＭＳＴ）と非常によく適合する。
この文献において、動詞「含む」は、記載していない特徴の存在を除外せず、また必要ともしない開放的限定（ｏｐｅｎ ｌｉｍｉｔａｔｉｏｎ）として用いられる。動詞「含有」及び「有する」は、含むについて定義した通りである。
原文中の語「ａ」、「ａｎ」、及び本明細書中の「ａｔ ｌｅａｓｔ ｏｎｅ（少なくとも１）」は、１又は１より大きいと定義され、そして「複数の」は、２又は２より多いと定義される。
本明細書で用いられる場合、用語「他の（ａｎｏｔｈｅｒ）」は、少なくとも２番目又はそれ以降として定義される。
用語「又は（ｏｒ）」は、「及び／又は（ａｎｄ／ｏｒ）」を含め、明確に他の意味を記載していない限り、通常その意味で用いられる。
上述の動詞及び用語等に関して、異なる定義が請求項中又は明細書中の他の部分に与えられていない限り、これらの定義が適用される。
最後に、従属項に記載された特徴は、特記されていない限り、相互に自由に組み合わせることができる。
本発明の好ましい実施態様は、添付されている図面に参照して以下に説明される。
多結晶シリコンを堆積するＣＶＤの方法の、典型的なフローチャートを説明している。 堆積した多結晶シリコンを含む半導体構造の典型的な図を説明している。 堆積した多結晶シリコンを含む半導体構造の典型的な図を説明している。 堆積した多結晶シリコンを含む半導体構造の典型的な図を説明している。 ボート中のウェハーの位置がウェハーの抵抗に対してどのような効果を与えるかについての典型的な測定結果を説明している。 ボート中のウェハーの位置がウェハーの抵抗に対してどのような効果を与えるかについての典型的な測定結果を説明している。 堆積した多結晶シリコンを含む半導体センサー構造を与えるためのプロセスの典型的な図を説明している。 堆積した多結晶シリコンを含む半導体構造を有する装置の典型的な図を説明している。
図１は、ＣＶＤ法１００を説明するフローチャートを図示しており、これは、横型石英管、すなわち他の不活性材料、例えば炭化ケイ素から作製することもできるプロセス管を含む横型ホットウォール反応器で実行される。この反応器は、抵抗加熱器で囲むことで加熱される。ここでは、１種以上の前駆体ガスを、石英管の前後から反応器に注入する。この前駆体ガスをプロセス管に直接的に注入してもよく、又はガス注入点の的確な位置を調節するために小さな注入管によって注入してもよい。
この方法の開始時である工程１１０の間に、反応器を起動し、そして必要な点検操作、すなわち反応器の条件に関する操作、使用する反応ガスの適合性に関する操作を行う。また、堆積させる１枚以上の基材ウェハーを、石英ボートに配置する。
基材ウェハーは、ブランクの（ｂｌａｎｋ）シリコンウェハーを含み、例えば絶縁層を有する酸化されていないブランクのシリコンウェハー若しくは複数のシリコンウェハー、例えば二酸化ケイ素表面層を有する酸化したブランクのシリコンウェハー、及び／又は前処理したシリコンウェハー、例えば酸化されていない前処理したシリコンウェハー又は酸化されている前処理したシリコンウェハーを含む。また、これらは多数の凹部（ｒｅｃｅｓｓ）、トレンチ、孔、突起（ｐｒｏｔｒｕｓｉｏｎ）、又はウェハーの表面から延びるあらゆる他の構造を有する。あるいは、基材ウェハーは、適切な金属ウェハー、他の半導体ウェハー、絶縁ウェハー（例えば、石英ウェハー）、又はあらゆる他の適切な基材材料であってもよい。あるいは、堆積させる基材は、基材ウェハー、球体シリコン、シリコンシート等の一部となることができる。
実施態様によれば、基材ウェハーが少なくとも絶縁表面層、例えば二酸化ケイ素表面層、窒化ケイ素表面層、又は他の絶縁表面層を含む、上記の実施態様のいずれかに開示されている方法である。基材ウェハーは、同様の絶縁層若しくは異なる絶縁層の少なくとも２層の組合せ、又は少なくとも１層の絶縁層と、少なくとも１層の伝導層若しくは伝導体とのあらゆる組合せを含むことができる。このような層構造は、例えば伝導パターン又は伝導層、例えば伝導体であることができ、これらが２層の絶縁層、例えば２層の二酸化ケイ素層に与えられた層構造となることができる。あるいは、そのような層構造は、３層の絶縁層と、これらの絶縁層の間にある２層の伝導層又は伝導パターンから構成することができる。
実施態様によれば、基材ウェハーが、基材ウェハーの途中まで延びる凹部、トレンチ、基材ウェハーを貫通して延びるアスペクト比が例えば５である孔、及び基材ウェハーの表面から延びる突起の少なくとも１つを含み、かつ１層以上の多結晶シリコン層が、凹部、トレンチ若しくは孔の内部に堆積しており、又は突起上に堆積している、上記の実施態様のいずれかに開示されている方法である。
各々の前処理したウェハーは、ウェハーの前面からウェハーにエッチングした多数の孔を含むことができる。孔の直径及び深さは、かなりの幅で様々となることができる。孔は、ウェハーの途中まで延びてもよく、又はウェハーを貫通してもよい。孔は、例えば約２０μｍの直径及び１５０μｍの深さである。
基材ウェハーを、石英ボート上で縦に積み上げ、このボートを、工程１２０で移送機構によってプロセス管中に置く。１つのボートの代わりに、２つ以上のボートを同時に用いることもできる。プロセス管中に積載するウェハーの合計数は、プロセスの均一性及びプロセス管の長さに依存する。同時に処理するウェハーの数は、例えば８０枚であるが、比較的長い炉では２００枚以上とすることができる。横型プロセス管の代わりに、縦型の炉、すなわち実質的に横に積載するウェハーを用いる縦型反応器を用いることができ、これはこの産業で広く用いられており、このプロセス管及び／又はボートで用いられる材料は石英以外、例えば炭化ケイ素とすることができる。
実際に処理されるシリコンウェハーに実質的に均一な堆積条件を確保するために、例えば５枚のウェハー、すなわちいわゆるダミーウェハーを、石英ボートの両端で用いることができる。
堆積の前に、工程１３０でプロセス管を清浄でかつドライなパージガス、例えば窒素でパージして、プロセス管から空気及び水分を除去する。窒素以外の他のガス、又はガスの混合体をパージガスとして用いることもできる。
調節工程１４０において、パージプロセス中に又はパージ後に、反応器の温度を挙げて、堆積温度、例えば６５０℃〜７００℃で安定させる。プロセスチャンバー中の圧力を、通常は、大気圧よりも実質的に低く、例えば１３５ｍｔｏｒｒに維持するが、大気圧での若しくは大気圧付近での、又は１気圧超の高い圧力でこの堆積プロセスを用いることもできる。
上記の実施態様のいずれかに開示されているこの方法の実施態様によれば、プロセスチャンバーを２００ｍｔｏｒｒ未満の堆積圧力に調節する工程をさらに含む。
上記の実施態様のいずれかに開示されているこの方法の実施態様によれば、この方法は、調節した堆積温度で、好ましくは一定の６８０℃で、かつ１６０ｍｔｏｒｒ〜１７０ｍｔｏｒｒの間の堆積圧力で、ケイ素源ガスとしてＳｉＨ４を用いて、１層以上の多結晶シリコン層を、反応器中で化学気相成長によって基材ウェハーに堆積する工程を含む。
当然に、プロセスパラメーターに関する設定の一部、及び工程１４０に属する一部を、工程１１０、工程１２０、又は工程１３０のいずれか１つの間に実行することができる。
堆積時には、ケイ素含有ガス、例えばＳｉＨ４、１種のドーパントガス若しくは複数種のドーパントガス、例えばＢＣｌ３、及び随意に不活性ガス、例えばアルゴン若しくはヘリウムを含むキャリアガス、又は還元ガス、例えば水素（Ｈ２）を含む反応ガス混合物を、プロセス管に供給する。
上記の実施態様のいずれかに開示されているこの方法の実施態様によれば、このドーパントガスは、ＢＣｌ３と、Ｈｅ、Ａｒ、Ｎ２及びＨ２の少なくとも１種を含む他のガスとの混合物を含有する。
工程１５０では、温度が所望の堆積温度で安定し、かつパージが完了した後で、堆積を開始する。
キャリアガスを用いない実施態様では、ケイ素源ガスが、すなわちＳｉＨ４が、プロセス管に、その前後の両方から供給される。流速を調節して、堆積速度及び成長する層の厚み形状を最適化する。この流速は、例えば前部から１２０ｓｃｃｍ、後部から３０ｓｃｃｍとなるが、共により高い流量及びより低い流量が可能である。ホウ素のドーピングは、例えば５％のＢＣｌ３をアルゴン中に希釈した混合物をプロセス管に供給することによって行う。しかし、異なる濃度のＢＣｌ３が可能であり、より希釈した混合物又は比較的高い濃度のＢＣｌ３を用いることができ、純粋な１００％のＢＣｌ３を用いることもできる。さらに、アルゴン以外の不活性ガス、又は不活性ガスの混合物を用いてＢＣｌ３を希釈してもよい。ホウ素含有ドーピングガスの流量は、成長させる層で所望の濃度のホウ素を得るように調節する。例えば、ＢＣｌ３：Ａｒを３０ｓｃｃｍの流量で前からプロセス管に注入し、３９ｓｃｃｍで後ろからプロセス管に注入する。
堆積工程１５０の間に、温度及びガス流量は、一定に維持することができ、又はそれらを連続的に又は不連続的に変えてもよく、例えばより複雑なドーピング層構造を製造するために、所定のスケジュールに従って、温度、ガス流量、及び／又は圧力を、堆積中に連続的に又は不連続的に変えてもよい。
単一層を、１回の堆積の操作の間に成長させ、そして所望の厚みのシリコンがウェハーに成長するまで、その堆積を続ける。例えば、堆積させるシリコンの合計の厚みは、約２μｍである。堆積を、ケイ素含有ガス及びホウ素含有ガスの運転を止めることで終了する。
工程１５２において、他の１層のシリコン層が必要であるが、その次の層が前の層と同様のプロセスパラメーターを用いるために工程１５４でのプロセスパラメーターの調節が必要ない場合、すなわち、温度、ガス流れの組成、及び流速が一定に維持される場合、この方法は工程１５０に戻る。次に、所定のスケジュールに従ってプロセスパラメーターを調節して、比較的複雑なドーピング層構造を製造する必要がある場合には、この層は、工程１４０に戻る。このような複雑なドーピング層構造は、それぞれが異なるプロセスパラメーターを用いて成長させる複数の層を含んでもよい。これらのパラメーターの値は、それぞれの下層で一定であってもよく、又はそれらを連続的に変化させてもよい。
上記の実施態様のいずれかに開示されているこの方法の実施態様によれば、反応器は、横型ホットウォール反応器であり、かつ少なくとも１層の多結晶シリコン層を６０５℃〜６５０℃の間の堆積温度で堆積させ、かつ少なくとも１層の多結晶シリコン層を６５０℃〜７５０℃の温度で堆積させる。
上記の実施態様のいずれかに開示されているこの方法の実施態様によれば、反応器は縦型反応器であり、かつ少なくとも１層の多結晶シリコン層を６０５℃〜６５０℃の間の堆積温度で堆積させ、かつ少なくとも１層の多結晶シリコン層を６５０℃〜７５０℃の温度で堆積させる。
堆積を工程１５２で完了させる場合、工程１６０でプロセス管を、パージガス、例えば窒素を用いてパージする。パージの間、プロセス管の温度を低下させて、その後ウェハーを取り出す。パージが完了した後、移送手段がプロセス管からボートを動かして、工程１７０においてウェハーを取り出し、そして工程１８０でこの方法が終結する。
１回の堆積操作で成長させることができるシリコンの最大厚さは、プロセス管でウェハーを保持するのに用いられるボート上へのシリコン堆積に制限される。堆積させた層が厚くなりすぎる場合、ウェハーはボート上に締め付けられて、ポリシリコンの堆積の後にボートからウェハーを取り出した際にウェハーの端部で欠陥のある領域をもたらす。したがって、このようなプロセスでウェハーの端部で十分な品質を維持しながら、非常に厚いポリシリコン層を成長させることは、実用的には困難である。
この堆積方法では、層の最大厚みは、約３μｍであり、そして直径が数μｍよりも大きな孔を充填するために、複数回の堆積を続けて行う。堆積操作と堆積操作の間に、ウェハーをボートから取り出すことができ、回転させることができ、またボートの異なる位置に置くこともできる。回転及び再配置の適切な組合せを用いて、最終的なポリシリコン層の厚みの均一性は大きく向上する。そして、この堆積方法では、７回の堆積操作で、合計で１４μｍの堆積させた多層のホウ素ドープポリシリコンに関して、２０μｍの直径の孔を充填する。
しかし、ウェハーを、複数の連続した堆積操作で処理する場合、堆積パラメーターは、各操作で同一とする必要はない。大きなアスペクト比の孔を充填するために、最後の堆積に異なるパラメーターを用いて、ビア内部に過度に大きな空隙を形成させずに、その孔をほぼ完全に充填することを確実にすることができる。そして、本発明の方法の他の実施態様では、ドープ多層ポリシリコン／非ドープ多層ポリシリコンの４回の堆積操作の後に、その孔の最後の充填を、非ドープポリシリコンの４回の運転で完了させる。これは、ＳｉＨ４を用いて、６２０℃の比較的低い温度で、できるだけ完全に孔を充填させるように行う。
本発明の堆積方法に関する他の実施態様では、キャリアガスを用いる。そして、それがＨ２、Ｎ２、Ａｒ、Ｈｅ又はこれらのガスの１種以上の混合物を含む。また、用いるケイ素含有前駆体がＳｉＨ２Ｃｌ２を含んでもよい。
図２ａ〜２ｃは、本発明の堆積方法に従って処理して堆積させた半導体ウェハー構造体２００の断面図を図示している。
図２ａは、絶縁表面層２２０、例えば二酸化ケイ素、及びその絶縁層２２０の上部に堆積されている単一のドープ多結晶シリコン２３０ａした又は非ドープ多結晶シリコン２３０ａを有するブランクのシリコンウェハー２１０を含む堆積構造体２００の断面図である。あるいは、シリコンウェハー２１０は、絶縁表面層２２０を有していなくてもよい。多結晶シリコン２３０ａは、１回の堆積操作で堆積された単一の層であり、又は同様のプロセスパラメーターを用いて複数の同様の堆積操作で堆積された多層シリコン、若しくは少なくとも１回の堆積操作が他の堆積操作とは異なる堆積パラメーターを用いて行われた複数の堆積操作で堆積されている多層シリコンである。
上記の実施態様のいずれかに開示されているこの方法の実施態様によれば、基材ウェハーは、絶縁層、例えば二酸化ケイ素表面層又は任意の他の絶縁層を少なくとも含む。
図２ｂは、その上部表面に絶縁層２２０を有する前処理したシリコンウェハー２１０を含む堆積構造体２００の断面図を図示する。シリコンウェハー２１０は、基材ウェハーの一部まで延びる２つの凹部２２２及び１つのトレンチ２２４を有する。これらは、複数の堆積操作によって堆積されており、それによりドープポリシリコン層及び非ドープポリシリコン層を順に含む多層の多結晶シリコン２３０ｂが、凹部２２２及びトレンチ２２４を充填している。
２つのビアを与えるために、堆積した構造体２２０を、シリコンウェハー２１０の底部から薄くすることができ、そうしてシリコンウェハー２１０が十分に薄くなった場合、凹部２２２がビアを形成する。
上記の実施態様のいずれかに開示されているこの半導体構造体の実施態様によれば、この基材ウェハーは、その途中まで延びる凹部、トレンチ、それを貫通して延びる例えば５超のアスペクト比の孔、及びその表面から延びる突起の少なくとも１つを有し、かつ１層以上の多結晶シリコン層が、その凹部、トレンチ若しくは孔の内部に、又はその突起に堆積している。
１つの実施態様によれば，堆積温度は、堆積時の全体を通じて６８０℃で一定に維持される。また、シランの流速も一定に維持される。ドーパントガスの１種であるＢＣｌ３：Ａｒのスイッチを入れて、そしてスイッチを切って、ドープ薄層及び非ドープ薄層の積層体を製造する。このような多層構造体２３０ｂは、非ドープ層の成長速度がドープ層の成長速度よりも速く、全体の堆積時間を短縮化するので有利である。他方で、高濃度でドーピングした層は、多結晶シリコン２３０ｂのドープ層／非ドープ層の積層体において低くかつ非常に均一な全抵抗を確実にする。この実施態様では、堆積を、ドープ層で開始して、そして等しい数の、例えば９層の、１１層の、又は１３層のドープ層及び非ドープ層を成長させる。ドープ層のそれぞれを堆積させる時間は４分であり、そして非ドープ層は６分である。当然に、異なる数のドープ層及び非ドープ層、例えば９層のドープ層及び８層の非ドープ層を有するドープ層／非ドープ層の積層体を与えることもできる。
ドープ多結晶シリコン層及び／又は非ドープ多結晶シリコン層のそれぞれを、異なるプロセスパラメーターによって与えて、それにより多層構造体２３０ｂが、同一でない非ドープシリコン層／ドープシリコン層を含むこともできる。
上記の実施態様のいずれかに開示されているこの半導体構造体の実施態様によれば、反応器は、横型ホットウォール反応器であり、少なくとも１層の多結晶シリコン層を６０５℃〜６５０℃の間の堆積温度で堆積させ、かつ少なくとも１層の多結晶シリコン層を、６５０℃〜７５０℃の堆積温度で堆積させる。
上記の実施態様のいずれかに開示されているこの半導体構造体の実施態様によれば、反応器は、縦型反応器であり、少なくとも１層の多結晶シリコン層を６０５℃〜６５０℃の間の堆積温度で堆積させ、かつ少なくとも１層の多結晶シリコン層を、６５０℃〜７５０℃の堆積温度で堆積させる。
図２ｃは、絶縁層２２０を有する前処理したシリコンウェハー２１０を含む堆積構造体２００の断面図を図示する。これは、シリコンウェハー２１０を貫通して延びる３つの孔２２６を有する。狭い空隙２２８を有するこれらの孔２２６は、複数のドープポリシリコン層及び／又は非ドープポリシリコン層を有する多層の多結晶シリコン層２３０ｃで充填されている。また、孔２２６を多層の多結晶シリコン２３０ｃで完全に充填することもできる。
当然に、全てのシリコンウェハーが、凹部、トレンチ、孔、及び／又は突起を、その底部表面に有していてもよい。
１つの実施態様では、１５０ｍｍの直径の酸化し前処理したシリコンウェハー２１０は、約２０μｍの直径を有し、かつ少なくとも１５０μｍの深さを有しする、アスペクト比が７超の孔２２６を含む。これは、そのシリコンウェハー２１０の途中まで延びるか、又は貫通して延びる。この多層シリコンを、キャリアガスを用いずに、約１６５ｍｔｏｒｒの圧力で、かつ６８０℃の一定の温度で成長させる。
上記の実施態様のいずれかに開示されているこの半導体構造体の実施態様によれば、１層以上の多結晶シリコン層を、プロセスチャンバー中で２００ｍｔｏｒｒ未満の堆積圧力で堆積する。
上記の実施態様のいずれかに開示されているこの半導体構造体の実施態様によれば、好ましくは一定の６８０℃で、かつ１６０ｍｔｏｒｒ〜１７０ｍｔｏｒｒの間の堆積圧力で、ケイ素源ガスとしてＳｉＨ４を用いて、１層以上の多結晶シリコン層を、基材ウェハーに堆積する。
用いるケイ素前駆体は、ＳｉＨ４であり、その流速は前部から１２０ｓｃｃｍ、後部から３０ｓｃｃｍである。そしてホウ素前駆体は、５％のＢＣｌ３を不活性ガスのアルゴン中に希釈した混合物であり、その流速は前部から３０ｓｃｃｍ、後部から３９ｓｃｃｍである。
上記の実施態様のいずれかに開示されているこの半導体構造体の実施態様によれば、用いるドーパントガスは、ＢＣｌ３と、Ｈｅ、Ａｒ、Ｎ２及びＨ２の少なくとも１種を含む他のガスとの混合物を含有する。
１回の堆積操作の間に、約１５ｎｍ／分の堆積速度で単一層を成長させ、それによりこの堆積プロセスは、５ミリΩ−ｃｍ未満の電気抵抗を有する約２μｍの厚みのホウ素ドープ多結晶シリコン層をもたらす。６回の堆積操作での合計の堆積厚さは、約１２μｍである。この層は、孔の内部に堆積され、優れた均一性及びコンフォーマル性を有する。この孔を、中央の空隙の直径が１μｍ未満、さらには２００ｎｍ未満となるように実質的に充填される。
１つの実施態様では、７００℃〜８００℃の温度で層を成長させ、そして多層構造は、６５０℃未満の比較的低温で成長させた層、及び／又は７５０℃〜８００℃の比較的高温で成長させた層を含むことができる。５〜１０ミリΩ−ｃｍの抵抗を有するポリシリコン層を成長させることもできる。
図３ａは、本発明のＣＶＤ法により処理した３つの基材ウェハーの平均抵抗値を示している。この基材ウェハーは、プロセス中に８０のウェハーボートの前部、中間部、及び後部に位置していた。この図から分かるように、ボートの中間部で処理された基材ウェハーは、ボートの端部で処理された基材ウェハーよりもわずかに高い抵抗を有している。しかし、全てのウェハーが、３ミリΩ−ｃｍ未満の非常に低い抵抗値を示している。
同様に、図３ｂは、８０のウェハーボートにおける各基材ウェハー内の抵抗の変動を示している。ボートの前部で処理したウェハー内の変動は、４．６％であり、中間部は１２．２％であり、そして後部は４．０％である。
図４は、ドープ多結晶シリコンで充填した孔４２０、及びその途中まで延びるキャビティ４２５、並びに絶縁層として二酸化ケイ素層４３０を有する基材ウェハー４１０、例えばシリコンウェハーが、ウェハー積層体を与えるためのセンサー構造を有するＣＳＯＩウェハー４４０と接合される。ＣＳＯＩウェハー４４０は、埋設したキャビティ又は構造をそこに有する加工されたＳＯＩウェハーである。あるいは、所望のセンサー構造を得るために、ウェハー４４０として、ＳＯＩウェハー又は任意の他のウェハーを用いることができる。
接合操作の後で、キャップウェハーとして機能する基材ウェハー４１０及びＣＳＯＩウェハー４４０を含むウェハー積層体の厚みは、ウェハー薄化によって小さくして、孔４２０が貫通ビアを与えて、例えば加速度計及びジャイロスコープに用いることができる半導体センサー構造体４５０を完成させる。
図５は、少なくとも１つの半導体センサー構造体５１０を含む、例えばその装置の動きを測定するのに用いる加速度計を含む装置５００、例えば携帯電話、ゲームコントローラー、デジタルカメラ、又はラップトップを示しており、この構造体は、化学気相成長によって得られる。ここでは、１層以上の高濃度でホウ素をドーピングした多結晶シリコン層を、ＳｉＨ４及び／又はＳｉＨ２Ｃｌ２を含むケイ素源ガス、並びにＢＣｌ３を含むドーパントガスを用いて６０５℃〜８００℃の間の堆積温度で堆積している。
上記の実施態様のいずれかに開示されているこの装置の実施態様によれば、１層以上の多結晶シリコン層を、プロセスチャンバー内で２００ｍｔｏｒｒ未満の堆積圧力で堆積させる。
上記の実施態様のいずれかに開示されているこの装置の実施態様によれば、用いるドーパントガスは、ＢＣｌ３と、Ｈｅ、Ａｒ、Ｎ２及びＨ２の少なくとも１種を含む他のガスとの混合物を含有する。
上記の実施態様のいずれかに開示されているこの装置の実施態様によれば、好ましくは一定の６８０℃で、かつ１６０ｍｔｏｒｒ〜１７０ｍｔｏｒｒの間の堆積圧力で、ケイ素源ガスとしてＳｉＨ４を用いて、１層以上の多結晶シリコン層を、基材ウェハーに堆積する。
上記の実施態様のいずれかに開示されているこの装置の実施態様によれば、反応器は、横型ホットウォール反応器であり、少なくとも１層の多結晶シリコン層を６０５℃〜６５０℃の間の堆積温度で堆積させ、かつ少なくとも１層の多結晶シリコン層を、６５０℃〜７５０℃の堆積温度で堆積させる。
上記の実施態様のいずれかに開示されているこの装置の実施態様によれば、反応器は、縦型反応器であり、少なくとも１層の多結晶シリコン層を６０５℃〜６５０℃の間の堆積温度で堆積させ、かつ少なくとも１層の多結晶シリコン層を、６５０℃〜７５０℃の堆積温度で堆積させる。
上記の実施態様のいずれかに開示されているこの装置の実施態様によれば、この基材ウェハーは、その途中まで延びる凹部、トレンチ、それを貫通して延びる例えば５超のアスペクト比の孔、及びその表面から延びる突起の少なくとも１つを有し、かつ１層以上の多結晶シリコン層が、その凹部、トレンチ若しくは孔の内部に、又はその突起に堆積している。
上記の実施態様のいずれかに開示されているこの装置の実施態様によれば、基材ウェハーは、絶縁層、例えば二酸化ケイ素表面層又は任意の他の絶縁層を少なくとも含む。
装置５００は、指示を実行し、かつデータを処理するように適合しているプロセッサー５２０；データ、例えば指示データ及びアプリケーションデータを保存するためのメモリユニット５３０；コマンドをインプットするための手段を含むユーザーインターフェイス５４０、例えばボタン、キーボード、及び／又はタッチパッドも有する。さらに、装置５００は、ディスプレイ、データを送受信するためのデータ移送手段、及びスピーカーを有してもよい。
メモリユニット５３０では、ユーザーインターフェイス５４０をプロセッサー５２０で制御するためのユーザーインターフェイスアプリケーションと、センサー構造５１０から受信した情報を処理し、かつ受信した情報によって、例えば装置５００の動きによってプロセッサー５２０と共に決定するためのソフトウェアとが保存される。
以上で本発明を、上記の実施態様に参照して説明し、そして本発明の複数の有利な効果を示した。本発明が、これらの実施態様に限定されないだけではなく、特許請求の範囲及び本発明の思想の主旨及び範囲内に含まれる全ての可能な実施態様を含むということは明らかである。
本発明に態様としては、以下を挙げることができる：
《態様１》
以下を含む、反応器中で化学気相成長によって１層以上の多結晶シリコン層を基材に堆積する方法（１００）：
前記反応器のプロスチャンバー中で堆積温度を６０５℃〜８００℃の間に調節すること（１４０）；並びに
ＳｉＨ ４ 又はＳｉＨ ２ Ｃｌ ２ を含むケイ素源ガス、及びＢＣｌ ３ を含むドーパントガスを用いて、前記１層以上の多結晶シリコン層を前記基材に堆積すること（１５０）。
《態様２》
前記プロセスチャンバー内で堆積圧力を２００ｍｔｏｒｒ未満に調節すること（１４０）をさらに含む、態様１に記載の方法。
《態様３》
前記ドーパントガスが、ＢＣｌ ３ と、Ｈｅ、Ａｒ、Ｎ ２ 又はＨ ２ を含む他のガスとの混合物を含有する、態様１又は２に記載の方法。
《態様４》
ＳｉＨ ４ をケイ素源ガスとして用いて、１６０〜１７０ｍｔｏｒｒの堆積圧力で、かつ前記調節した温度で前記１層以上の多結晶シリコン層を前記基材上に堆積することを含む、態様１〜３のいずれか一項に記載の方法。
《態様５》
前記反応器が、横型ホットウォール反応器であり、少なくとも１層の多結晶シリコン層を６０５℃〜６５０℃の間の堆積温度で堆積し、かつ少なくとも１層の多結晶シリコン層を６５０℃〜７５０℃の温度で堆積する、態様１〜４のいずれか一項に記載の方法。
《態様６》
前記反応器が、縦型反応器であり、少なくとも１層の多結晶シリコン層を６０５℃〜６５０℃の間の堆積温度で堆積し、かつ少なくとも１層の多結晶シリコン層を６５０℃〜７５０℃の温度で堆積する、態様１〜４のいずれか一項に記載の方法。
《態様７》
前記基材が、その途中まで延びる凹部、トレンチ、それを貫通して延びる孔、又はその表面から延びる突起を含み、かつ前記１層以上の多結晶シリコン層を、前記凹部、トレンチ若しくは孔の内部に堆積し、又は前記突起上に堆積する、態様１〜６のいずれか一項に記載の方法。
《態様８》
前記基材が、絶縁表面層を少なくとも含む、態様１〜７のいずれか一項に記載の方法。
《態様９》
基材（２１０）、及び態様１〜８のいずれか一項に記載の方法によって与えられる１層以上の多結晶シリコン層（２３０ａ、２３０ｂ、２３０ｃ）を含む、半導体構造（２００）。
《態様１０》
態様９に記載の半導体構造を含む装置（５００）。

Claims (7)

  1. スルーウェハービアを基材（２１０）に形成するための方法であって、前記基材はそれを貫通して延びる孔（２２６）を有し、前記孔（２２６）は反応器中で化学気相成長によって充填される、以下を含む、方法（１００）：
    前記反応器のプロスチャンバー中の堆積温度を６０５℃〜８００℃の間に、かつ堆積圧力を２００ｍｔｏｒｒ未満に調節すること（１４０）；並びに
    前記スルーウェハービアを形成することができるように、ＳｉＨ４又はＳｉＨ２Ｃｌ２を含むケイ素源ガス、及びＢＣｌ３を含むドーパントガスを用いて、１層以上の多結晶シリコン層（２３０ａ、２３０ｂ、２３０ｃ）を前記孔の内部に堆積すること（１５０）。
  2. 前記ドーパントガスが、ＢＣｌ３と、Ｈｅ、Ａｒ、Ｎ２又はＨ２を含む他のガスとの混合物を含有する、請求項１に記載の方法。
  3. ＳｉＨ４をケイ素源ガスとして用いて、１６０〜１７０ｍｔｏｒｒの堆積圧力で、かつ前記調節した温度で前記１層以上の多結晶シリコン層を前記基材上に堆積することを含む、請求項１又は２に記載の方法。
  4. 前記反応器が、横型ホットウォール反応器であり、少なくとも１層の多結晶シリコン層を６０５℃〜６５０℃の間の堆積温度で堆積し、かつ少なくとも１層の多結晶シリコン層を６５０℃〜７５０℃の温度で堆積する、請求項１〜３のいずれか一項に記載の方法。
  5. 前記反応器が、縦型反応器であり、少なくとも１層の多結晶シリコン層を６０５℃〜６５０℃の間の堆積温度で堆積し、かつ少なくとも１層の多結晶シリコン層を６５０℃〜７５０℃の温度で堆積する、請求項１〜３のいずれか一項に記載の方法。
  6. 前記基材が、その途中まで延びる凹部、トレンチ、又はその表面から延びる突起を含み、かつ前記１層以上の多結晶シリコン層を、前記凹部若しくはトレンチの内部に堆積し、又は前記突起上に堆積する、請求項１〜５のいずれか一項に記載の方法。
  7. 前記基材が、絶縁表面層を少なくとも含む、請求項１〜６のいずれか一項に記載の方法。
JP2014503183A 2011-04-04 2012-03-30 スルーウェハービアを基材に形成するための方法 Active JP6117769B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FI20115321A FI124354B (fi) 2011-04-04 2011-04-04 Menetelmä yhden tai useamman polykiteisen piikerroksen pinnoittamiseksi substraatille
FI20115321 2011-04-04
PCT/FI2012/050325 WO2012136888A1 (en) 2011-04-04 2012-03-30 Method for depositing one or more polycrystalline silicon layers on substrate

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2017004355A Division JP6374540B2 (ja) 2011-04-04 2017-01-13 １層以上の多結晶シリコン層を基材に堆積する方法

Publications (2)

Publication Number Publication Date
JP2014514760A JP2014514760A (ja) 2014-06-19
JP6117769B2 true JP6117769B2 (ja) 2017-04-19

Family

ID=43919644

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2014503183A Active JP6117769B2 (ja) 2011-04-04 2012-03-30 スルーウェハービアを基材に形成するための方法
JP2017004355A Active JP6374540B2 (ja) 2011-04-04 2017-01-13 １層以上の多結晶シリコン層を基材に堆積する方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2017004355A Active JP6374540B2 (ja) 2011-04-04 2017-01-13 １層以上の多結晶シリコン層を基材に堆積する方法

Country Status (8)

Country Link
US (1) US9728452B2 (ja)
EP (1) EP2694699B1 (ja)
JP (2) JP6117769B2 (ja)
CN (1) CN103547704B (ja)
CA (1) CA2832084C (ja)
FI (1) FI124354B (ja)
SG (1) SG194066A1 (ja)
WO (1) WO2012136888A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101706747B1 (ko) * 2015-05-08 2017-02-15 주식회사 유진테크 비정질 박막의 형성방법
CN106894080B (zh) * 2015-12-18 2019-03-29 有研半导体材料有限公司 一种大直径硅基多晶硅膜的制备方法
FR3076292B1 (fr) * 2017-12-28 2020-01-03 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de transfert d'une couche utile sur un substrat support
CN111785628A (zh) * 2020-06-28 2020-10-16 上海华虹宏力半导体制造有限公司 Igbt器件的制造方法
CN111883428A (zh) * 2020-07-16 2020-11-03 上海华虹宏力半导体制造有限公司 发射区多晶硅的形成方法及器件
CN112490114B (zh) * 2020-11-27 2023-11-14 上海华虹宏力半导体制造有限公司 一种调整多晶硅沉积速率的方法及锗硅hbt器件的制造方法
CN115613007B (zh) * 2022-10-13 2024-10-01 上海中欣晶圆半导体科技有限公司 一种改善翘曲的成膜方法

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4882299A (en) * 1987-07-16 1989-11-21 Texas Instruments Incorporated Deposition of polysilicon using a remote plasma and in situ generation of UV light.
US5141892A (en) * 1990-07-16 1992-08-25 Applied Materials, Inc. Process for depositing highly doped polysilicon layer on stepped surface of semiconductor wafer resulting in enhanced step coverage
DE69125215T2 (de) 1990-07-16 1997-08-28 Applied Materials Inc Verfahren zur Abscheidung einer hochdotierten Polysiliciumschicht auf eine stufenförmige Halbleiterwaferfläche, welches verbesserte Stufenbeschichtung liefert
US5080933A (en) * 1990-09-04 1992-01-14 Motorola, Inc. Selective deposition of polycrystalline silicon
US6328794B1 (en) * 1993-06-26 2001-12-11 International Business Machines Corporation Method of controlling stress in a film
JP2685028B2 (ja) * 1995-05-31 1997-12-03 日本電気株式会社 半導体装置の製造方法
US5618752A (en) * 1995-06-05 1997-04-08 Harris Corporation Method of fabrication of surface mountable integrated circuits
TW388123B (en) * 1997-09-02 2000-04-21 Tsmc Acer Semiconductor Mfg Co Method of producing DRAM capacitance and structure thereof
US7786562B2 (en) 1997-11-11 2010-08-31 Volkan Ozguz Stackable semiconductor chip layer comprising prefabricated trench interconnect vias
US6162711A (en) * 1999-01-15 2000-12-19 Lucent Technologies, Inc. In-situ boron doped polysilicon with dual layer and dual grain structure for use in integrated circuits manufacturing
KR100442570B1 (ko) * 2000-06-29 2004-07-30 주식회사 하이닉스반도체 반도체소자의 이중게이트전극 형성방법
JP4484185B2 (ja) * 2000-08-29 2010-06-16 コバレントマテリアル株式会社 シリコン半導体基板の化学的気相薄膜成長方法
JP2003077845A (ja) * 2001-09-05 2003-03-14 Hitachi Kokusai Electric Inc 半導体装置の製造方法および基板処理装置
JP4439796B2 (ja) 2001-10-05 2010-03-24 株式会社日立国際電気 半導体デバイスの製造方法および基板処理装置
US6905963B2 (en) * 2001-10-05 2005-06-14 Hitachi Kokusai Electric, Inc. Fabrication of B-doped silicon film by LPCVD method using BCI3 and SiH4 gases
US6639312B2 (en) * 2001-11-07 2003-10-28 Matrix Semiconductor, Inc Dummy wafers and methods for making the same
JP2005039153A (ja) * 2003-07-18 2005-02-10 Hitachi Kokusai Electric Inc 基板処理装置および半導体デバイスの製造方法
US7208369B2 (en) * 2003-09-15 2007-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Dual poly layer and method of manufacture
US7468311B2 (en) * 2003-09-30 2008-12-23 Tokyo Electron Limited Deposition of silicon-containing films from hexachlorodisilane
US20050181633A1 (en) * 2004-02-17 2005-08-18 Hochberg Arthur K. Precursors for depositing silicon-containing films and processes thereof
US7435665B2 (en) * 2004-10-06 2008-10-14 Okmetic Oyj CVD doped structures
KR100618869B1 (ko) * 2004-10-22 2006-09-13 삼성전자주식회사 커패시터를 포함하는 반도체 소자 및 그 제조방법
US7205187B2 (en) * 2005-01-18 2007-04-17 Tokyo Electron Limited Micro-feature fill process and apparatus using hexachlorodisilane or other chlorine-containing silicon precursor
US20070048956A1 (en) 2005-08-30 2007-03-01 Tokyo Electron Limited Interrupted deposition process for selective deposition of Si-containing films
JPWO2007077917A1 (ja) * 2005-12-28 2009-06-11 株式会社日立国際電気 半導体装置の製造方法および基板処理装置
US8282733B2 (en) 2007-04-02 2012-10-09 Hitachi Kokusai Electric Inc. Manufacturing method of semiconductor apparatus
US7843022B2 (en) * 2007-10-18 2010-11-30 The Board Of Trustees Of The Leland Stanford Junior University High-temperature electrostatic transducers and fabrication method
WO2009082840A1 (en) 2007-12-27 2009-07-09 Applied Materials, Inc. Method for forming a polysilicon film
US8912654B2 (en) * 2008-04-11 2014-12-16 Qimonda Ag Semiconductor chip with integrated via
US7968975B2 (en) * 2008-08-08 2011-06-28 International Business Machines Corporation Metal wiring structure for integration with through substrate vias
JP5568467B2 (ja) * 2008-08-28 2014-08-06 パナソニック株式会社 半導体装置
EP2340562A2 (en) * 2008-10-23 2011-07-06 Sandisk 3D LLC Carbon-based memory elements exhibiting reduced delamination and methods of forming the same
JP5201048B2 (ja) 2009-03-25 2013-06-05 富士通株式会社 半導体装置とその製造方法
JP5744002B2 (ja) * 2009-03-26 2015-07-01 ノルウェージャン ユニバーシティ オブ サイエンス アンド テクノロジー（エヌティーエヌユー） Ｃｍｕｔアレイ
US7943463B2 (en) * 2009-04-02 2011-05-17 Micron Technology, Inc. Methods of semiconductor processing involving forming doped polysilicon on undoped polysilicon
JP5696530B2 (ja) * 2010-05-01 2015-04-08 東京エレクトロン株式会社 薄膜の形成方法及び成膜装置
US8466061B2 (en) * 2010-09-23 2013-06-18 Infineon Technologies Ag Method for forming a through via in a semiconductor element and semiconductor element comprising the same
US8318575B2 (en) * 2011-02-07 2012-11-27 Infineon Technologies Ag Compressive polycrystalline silicon film and method of manufacture thereof

Also Published As

Publication number Publication date
JP6374540B2 (ja) 2018-08-15
CN103547704B (zh) 2016-03-30
US20140061867A1 (en) 2014-03-06
FI20115321L (fi) 2012-10-05
EP2694699A4 (en) 2014-09-17
FI20115321A0 (fi) 2011-04-04
SG194066A1 (en) 2013-11-29
FI124354B (fi) 2014-07-15
JP2017112382A (ja) 2017-06-22
EP2694699B1 (en) 2017-05-03
CA2832084C (en) 2020-09-08
US9728452B2 (en) 2017-08-08
JP2014514760A (ja) 2014-06-19
WO2012136888A1 (en) 2012-10-11
CA2832084A1 (en) 2012-10-11
EP2694699A1 (en) 2014-02-12
CN103547704A (zh) 2014-01-29

Similar Documents

Publication Publication Date Title
JP6374540B2 (ja) １層以上の多結晶シリコン層を基材に堆積する方法
JP6082712B2 (ja) シリコン膜の成膜方法および薄膜の成膜方法
JP6554438B2 (ja) シリコン膜の形成方法および形成装置
JP6640596B2 (ja) 成膜方法
JP2008523640A5 (ja)
JP2020526923A (ja) Ｓｉ間隙充填のための周期的な共形堆積／アニーリング／エッチング
JP2013082986A (ja) 薄膜の形成方法及び成膜装置
JP2685028B2 (ja) 半導体装置の製造方法
JP5854112B2 (ja) 薄膜の形成方法及び成膜装置
JP6267374B2 (ja) シリコン膜の成膜方法
US20230230833A1 (en) Method for forming a layer provided with silicon
KR102165125B1 (ko) 반도체 장치의 제조 방법, 기판 처리 장치 및 프로그램
US20230134285A1 (en) Method for manufacturing semiconductor device and same
US11676861B1 (en) Method for fabricating semiconductor device
US20240339400A1 (en) Semiconductor device with filling layer and method for fabricating the same
US11842925B2 (en) Method for fabricating conductive feature and semiconductor device
TW202331844A (zh) 導電特徵及半導體元件的製備方法
WO2023205184A1 (en) Molybdenum integration and void-free fill
CN116053197A (zh) 一种半导体器件的制造方法及半导体器件

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140812

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150826

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150908

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151208

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160126

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160426

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20160913

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170113

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20170116

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20170203

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170221

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170323

R150 Certificate of patent or registration of utility model

Ref document number: 6117769

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250