KR20170113273A - 실리콘막의 형성 방법 및 형성 장치, 및 기억 매체 - Google Patents

실리콘막의 형성 방법 및 형성 장치, 및 기억 매체 Download PDF

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Abstract

매우 미세한 오목부에 보이드 프리로 실리콘막을 매립할 수 있는 실리콘막의 형성 방법 및 형성 장치를 제공한다. 피처리 기판(200)에 실리콘 원료 가스를 공급해서 오목부(202)를 매립하도록 제1 실리콘막(203)을 성막하고, 계속해서, 피처리 기판(200)에 할로겐 함유 에칭 가스를 공급하여, 제1 실리콘막(203)을 에칭하여, 피처리 기판(200)의 표면 및 오목부(202)의 내벽 상부의 절연막(201) 표면을 노출시키고, 오목부(202) 내의 저부에 제1 실리콘막(203)을 잔존시키고, 계속해서, 에칭 후의 피처리 기판(200)에 실리콘 원료 가스를 공급하여, 오목부(202) 내의 저부에 잔존하는 제1 실리콘막(203) 상에 제2 실리콘막(204)을 보텀 업 성장시킨다.

Description

실리콘막의 형성 방법 및 형성 장치, 및 기억 매체{METHOD AND APPARATUS FOR FORMING SILICON FILM, AND STORAGE MEDIUM}
본 발명은, 오목부 내에 실리콘막을 형성하는 실리콘막의 형성 방법 및 형성 장치에 관한 것이다.
반도체 디바이스의 제조 프로세스에 있어서는, 절연막에 홀이나 트렌치 등의 오목부를 형성하고, 그 안에 아몰퍼스 실리콘막 등의 실리콘막을 매립해서 전극을 형성하는 공정이 존재한다. 실리콘막의 성막 처리에는, 일반적으로 화학 증착법(CVD법)이 사용되어 왔지만, CVD법에 의해 실리콘막을 깊은 홀이나 트렌치를 매립하는 경우에는, 스텝 커버리지가 나빠, 보이드가 발생해버린다. 전극으로서 사용되는 실리콘막에 보이드가 발생하면, 저항값을 증대시켜버리기 때문에, 최대한 보이드가 없는 실리콘막이 요구되고 있다.
이에 대하여, 특허문헌 1에는, 홀이나 트렌치 등의 오목부에 실리콘막을 형성한 후, 단면 V자 형상으로 에칭을 행하고, 그 후 다시 실리콘막을 매립하는 기술이 제안되어 있다. 이에 의해, 보이드 프리의 매립을 달성할 수 있다고 한다.
일본 특허 공개 제2012-4542호 공보
그러나, 최근 들어, 반도체 디바이스의 한층 더한 미세화가 진행되어, 실리콘막을 매립할 오목부의 폭이 한층 좁은 것으로 되어, 특허문헌 1에 기재된 바와 같은 V자 형상으로 에칭을 이용한 기술로는 보이드 프리의 매립이 곤란해지고 있다.
따라서, 본 발명은, 매우 미세한 오목부에 보이드 프리로 실리콘막을 매립할 수 있는 실리콘막의 형성 방법 및 형성 장치를 제공한다.
본 발명의 제1 관점은, 오목부가 형성된 절연막을 표면에 가지는 피처리 기판에 대하여, 상기 오목부 내에 실리콘막을 형성하는 실리콘막의 형성 방법이며, (a) 피처리 기판에 실리콘 원료 가스를 공급해서 상기 오목부를 매립하도록 제1 실리콘막을 성막하는 공정과, (b) 계속해서, 상기 피처리 기판에 할로겐 함유 에칭 가스를 공급해서, 상기 제1 실리콘막을 에칭하여, 상기 피처리 기판의 표면 및 상기 오목부의 내벽 상부의 상기 절연막 표면을 노출시키고, 상기 오목부 내의 저부에 상기 제1 실리콘막을 잔존시키는 공정과, (c) 계속해서, 에칭 후의 피처리 기판에 실리콘 원료 가스를 공급하여, 상기 오목부 내의 저부에 잔존하는 상기 제1 실리콘막 상에 제2 실리콘막을 보텀 업 성장시키는 공정을 가지는 실리콘막의 형성 방법을 제공한다.
상기 제1 관점에 있어서, 상기 (b) 공정에 의해, 노출된 상기 절연막 표면에, 할로겐 원소를 포함하는 흡착층이 형성되도록 할 수 있다.
상기 (a) 공정 및 상기 (c) 공정에 사용하는 상기 실리콘 원료 가스로서, 실란계 화합물 또는 아미노실란계 화합물을 사용할 수 있다.
상기 (a) 공정에 앞서 행하여지는, (d) 상기 피처리 기판에 실리콘 원료를 공급해서 상기 절연막 표면에 시드층을 형성하는 공정을 더 가져도 된다. 상기 (d) 공정은, 상기 실리콘 원료 가스로서, 고차 실란계 화합물 또는 아미노실란 화합물을 사용할 수 있다.
상기 제1 실리콘막은 논 도프 실리콘막 또는 도프트 실리콘막이면 되며, 상기 제2 실리콘막은 논 도프 실리콘막 또는 도프트 실리콘막이면 된다. 상기 도프트 실리콘막으로서, 붕소 도프트 실리콘막을 사용할 수 있다. 구체예로서, 상기 제1 실리콘막은, 상기 논 도프 실리콘막이며, 상기 제2 실리콘막은 붕소 도프트 실리콘막인 조합, 상기 제1 실리콘막 및 상기 제2 실리콘막은 모두 붕소 도프트 실리콘막인 조합을 들 수 있다.
상기 할로겐 함유 에칭 가스는, Cl2, HCl, F2, Br2, HBr에서 선택된 가스를 사용할 수 있다. 상기 절연막은 SiO2막이며, 상기 할로겐 함유 에칭 가스는 Cl2 가스인 조합이 적합하다.
상기 제1 관점에 있어서, 상기 (b) 공정 및 상기 (c) 공정을 복수회 반복해도 된다.
상기 (a) 공정 및 상기 (c) 공정은, 300 내지 600℃의 범위의 온도에서 행할 수 있다. 상기 (b) 공정은, 250 내지 500℃의 범위의 온도에서 행할 수 있다.
본 발명의 제2 관점은, 오목부가 형성된 절연막을 표면에 가지는 피처리 기판에 대하여, 상기 오목부 내에 실리콘막을 형성하는 실리콘막의 형성 장치이며, 상기 피처리 기판을 수용하는 처리 용기와, 상기 처리 용기 내에 소정의 가스를 공급하는 가스 공급부와, 상기 처리 용기 내를 가열하는 가열 기구와, 상기 처리 용기 내를 배기해서 감압 상태로 하는 배기 기구와, 상기 가스 공급부, 상기 가열 기구 및 상기 배기 기구를 제어하는 제어부를 구비하고, 상기 제어부는, 상기 배기 기구에 의해 상기 처리 용기 내를 소정의 감압 상태로 제어하고, 상기 가열 기구에 의해 상기 처리 용기 내를 소정 온도로 제어하고, 상기 가스 공급부로부터 상기 처리 용기 내에 실리콘 원료 가스를 공급시켜, 상기 오목부를 매립하도록 제1 실리콘막을 성막시키고, 계속해서, 상기 가스 공급부로부터 상기 처리 용기 내에 할로겐 함유 에칭 가스를 공급시켜, 상기 제1 실리콘막을 에칭하여, 상기 피처리 기판의 표면 및 상기 오목부의 내벽 상부의 상기 절연막 표면을 노출시키고, 상기 오목부 내의 저부에 상기 제1 실리콘막을 잔존시키고, 계속해서, 에칭 후의 피처리 기판에 실리콘 원료 가스를 공급하여, 상기 오목부 내의 저부에 잔존하는 상기 제1 실리콘막 상에 제2 실리콘막을 보텀 업 성장시키는 실리콘막의 형성 장치를 제공한다.
상기 제2 관점에 있어서, 상기 처리 용기는, 상기 피처리 기판이 복수 유지된 기판 유지구가 수용되어, 복수의 기판에 대하여 처리가 행하여지도록 할 수 있다.
본 발명의 제3 관점은, 컴퓨터 상에서 동작하고, 실리콘막의 형성 장치를 제어하기 위한 프로그램이 기억된 기억 매체이며, 상기 프로그램은, 실행 시에, 상기 제1 관점의 실리콘막 형성 방법이 행해지도록, 컴퓨터에 상기 실리콘막의 형성 장치를 제어시키는 기억 매체를 제공한다.
본 발명에 따르면, 오목부가 형성된 절연막을 표면에 가지는 피처리 기판에 대하여, 오목부 내에 실리콘막을 형성함에 있어서, 피처리 기판에 실리콘 원료 가스를 공급해서 오목부를 매립하도록 제1 실리콘막을 성막하고, 계속해서 피처리 기판에 할로겐 함유 에칭 가스를 공급하여, 제1 실리콘막을 에칭하여, 피처리 기판의 표면 및 오목부의 내벽 상부의 상기 절연막 표면을 노출시키고, 상기 오목부 내의 저부에 상기 제1 실리콘막을 잔존시킴으로써, 피처리 기판의 표면 및 오목부의 내벽 상부에 할로겐 원소가 흡착되어 불활성화되어, 그 부분의 인큐베이션 타임이 길어진다. 이 때문에, 다음의 제2 실리콘막의 성막 시에, 제1 실리콘막 상으로부터 보텀 업 성장시킬 수 있다. 이에 의해, 오목부가 미세해도 보이드레스로 실리콘막을 형성할 수 있다.
도 1은 본 발명에 따른 실리콘막의 형성 방법의 제1 실시 형태를 나타내는 흐름도이다.
도 2는 본 발명에 따른 실리콘막의 형성 방법의 제1 실시 형태를 도시하는 공정 단면도이다.
도 3은 할로겐 함유 에칭 가스로 에칭을 행했을 때의 오목부의 상태를 설명하기 위한 도면이다.
도 4는 SiO2막 상 및 실리콘막 상에 할로겐 원소가 흡착된 경우의, 실리콘막 성막 시의 인큐베이션 타임의 변화를 도시하는 도면이다.
도 5는 오목부에 제2 실리콘막을 성막할 때의 보텀 업 성장의 상태를 도시하는 모식도이다.
도 6은 특허문헌 1에서의 실리콘막의 형성 방법을 설명하기 위한 도면이다.
도 7은 본 발명에 따른 실리콘막의 형성 방법의 제2 실시 형태를 도시하는 흐름도이다.
도 8은 본 발명에 따른 실리콘막의 형성 방법의 제2 실시 형태를 도시하는 공정 단면도이다.
도 9는 본 발명의 실리콘막 형성 방법의 실시에 사용할 수 있는 실리콘막의 형성 장치의 일례를 도시하는 종단면도이다.
도 10은 실험예에서의 샘플 웨이퍼의 각 공정의 단면을 나타내는 SEM 사진이다.
이하, 첨부 도면을 참조하여 본 발명의 실시 형태에 대해서 설명한다.
<실리콘막의 형성 방법>
[제1 실시 형태]
최초로, 본 발명에 따른 실리콘막의 형성 방법의 제1 실시 형태에 대해서, 도 1의 흐름도 및 도 2의 공정 단면도에 기초하여 설명한다.
먼저, 트렌치나 홀 등의 오목부(202)가 소정 패턴으로 형성된, SiO2막이나 SiN막 등으로 이루어지는 절연막(201)을 반도체 기체(200) 상에 가지는 반도체 웨이퍼(이하, 간단히 웨이퍼라 기재함)를 준비한다(스텝 1, 도 2(a)).
오목부(202)는, 예를 들어 개구 직경 또는 개구 폭이 5 내지 40nm, 깊이가 50 내지 300nm 정도이다.
이어서, 웨이퍼에 Si 원료 가스를 공급하여, 오목부(202)를 매립하도록 제1 실리콘막(203)을 성막하는 제1 성막 공정을 행한다(스텝 2, 도 2(b)). 이때, 오목부(202)의 매립은, 오목부(202) 내가 거의 완전히 매립될 때까지 행하는 것이 바람직하다. 제1 실리콘막(203)은, 성막된 상태에서는 전형적으로는 아몰퍼스 실리콘이다. 제1 실리콘막(203)은, 논 도프 실리콘이어도 되고, 불순물을 도핑한 실리콘 이어도 된다. 불순물로서는, 붕소(B), 인(P), 비소(As)가 예시된다.
Si 원료 가스로서는, CVD법에 적용 가능한 Si 함유 화합물 전반을 사용할 수 있으며 특별히 한정되지 않지만, 실란계 화합물, 아미노실란계 화합물을 적합하게 사용할 수 있다. 실란계 화합물로서는, 예를 들어 모노실란(SiH4), 디실란(Si2H6) 등을 들 수 있고, 아미노실란계 화합물로서는, 예를 들어 BAS(부틸아미노실란), BTBAS(비스터셔리부틸아미노실란), DMAS(디메틸아미노실란), BDMAS(비스디메틸아미노실란), DPAS(디프로필아미노실란), DIPAS(디이소프로필아미노실란) 등을 들 수 있다. 물론 다른 실란계 화합물, 아미노실란계 화합물이어도 된다.
불순물 함유 가스로서는, 디보란(B2H6), 삼염화붕소(BCl3), 포스핀(PH3), 아르신(AsH3) 등을 사용할 수 있다.
구체적인 프로세스 조건으로서는, 처리 온도(웨이퍼의 온도)가 300 내지 600℃, 압력이 0.05 내지 5Torr(6.7 내지 667Pa)의 범위를 사용할 수 있다.
이어서, 웨이퍼에 할로겐 함유 에칭 가스를 공급하여, 제1 성막 공정에서 형성된 제1 실리콘막(203)을 에칭하여, 오목부(202) 내의 저부에만 제1 실리콘막(203)을 잔존시킨다(스텝 3, 도 2(c)).
에칭 가스는, 상방으로부터 공급되기 때문에, 제1 실리콘막(203)은 표면측부터 에칭된다. 이 때문에, 제1 실리콘막(203)을 에칭함으로써, 오목부(202)의 저부에만 제1 실리콘막(203)을 잔존시키고, 표면 및 오목부(202)의 상부에 있어서 절연막(201)이 노출된 상태로 할 수 있다.
할로겐 함유 에칭 가스로서는, 할로겐 원소를 포함하고, 실리콘을 에칭할 수 있는 것을 사용할 수 있으며, 예를 들어 Cl2, HCl, F2, Br2, HBr 등을 사용할 수 있다. 이들 중에서는, 에칭 제어성이 양호한 Cl2 가스가 바람직하다. 이때의 에칭 온도는 250 내지 500℃의 범위, 압력은 0.05 내지 5Torr(6.7 내지 667Pa) 정도가 바람직하다. 이때, 할로겐 함유 에칭 가스는, 웨이퍼의 표면에 흡착되어, 도 2의 (c)에 도시한 바와 같이, 흡착층(205)을 형성한다.
이어서, 웨이퍼에 Si 원료 가스를 공급하여, 제1 실리콘막(203)이 저부에 잔존한 오목부(202) 내에 제2 실리콘막(204)을 성막하는 제2 성막 공정을 행한다(스텝 4, 도 2(d)). 제2 실리콘막(204)은, 제1 실리콘막(203)과 마찬가지로, 성막된 상태에서는 전형적으로는 아몰퍼스 실리콘이다. 또한, 제2 실리콘막(204)은, 논 도프 실리콘이어도 되고, 불순물을 도핑한 실리콘이어도 된다. 불순물로서는, 비소(As), 붕소(B), 인(P)이 예시된다. Si 원료 가스 및 불순물 함유 가스로서는, 제1 실리콘막(203)과 동일해도 상이해도 된다. 이때, 제2 실리콘막(204)의 성막 시에 사용할 수 있는 실리콘 원료 가스는, 제1 실리콘막(203)에 사용되는 실리콘 원료 가스와 동일해도 되고 상이해도 된다.
구체적인 프로세스 조건으로서는, 스텝 2와 마찬가지로, 처리 온도(웨이퍼의 온도)가 300 내지 600℃, 압력이 0.05 내지 5Torr(6.7 내지 667Pa)의 범위를 사용할 수 있다.
스텝 4의 제2 실리콘막(204)의 성막 시에는, 그 전의 스텝 3의 에칭 시에, 도 3에 도시한 바와 같이, 할로겐 함유 에칭 가스, 예를 들어 Cl2 가스가, 노출된 절연막(201)의 표면 및 제1 실리콘막(203)의 상면에 흡착되어 흡착층(205)을 형성한 상태로 되어 있다.
이때, SiO2 등으로 이루어지는 절연막은, Cl 등의 할로겐 원소를 함유하는 흡착층(205)이 형성됨으로써 표면이 불활성화된다. 한편, 실리콘막은, 불순물 도프의 유무에 관계없이, 할로겐 원소를 함유하는 흡착층(205)이 형성되어도 거의 불활성화되지 않는다.
즉, 에칭 가스에 함유되는 Cl 등의 할로겐 원소는, SiO2 등으로 이루어지는 절연막(201) 상에 흡착됨으로써, 실리콘막의 성막을 발생하기 어렵게 하는 작용이 있는 것에 반해, 실리콘막 상에 Cl 등의 할로겐 원소가 흡착되어도, 실리콘막의 성막은 거의 저해되지 않는다.
이것을 인큐베이션 타임의 점에서 고찰하면, 도 4에 도시하는 바와 같이 된다.
일반적으로, 실리콘막 상에 실리콘막을 성막할 때는 인큐베이션 타임은 거의 존재하지 않는다. 한편, 절연막인 SiO2막 상에 실리콘막을 성막할 때는 소정의 인큐베이션 타임이 존재한다. 이 상태에서 표면에 할로겐 원소를 함유하는 흡착층(205)이 형성되면, 실리콘막 상에서는 인큐베이션 타임이 거의 증가하지 않는 것에 반해, SiO2막 상에서는 더욱 인큐베이션 타임이 증가한다.
따라서, 오목부(202) 내에서, 제1 실리콘막(203) 상에 제2 실리콘막(204)이 성막되고 있는 동안에, 할로겐 원소를 함유하는 흡착층(205)에 의해 절연막(201) 상에는 성막되지 않는 상태를 만들어 낼 수 있다. 즉, 도 5에 도시한 바와 같이, 할로겐 원소를 함유하는 흡착층(205)에 의해, 제2 실리콘막(204)을, 오목부(202)의 저부에 존재하는 제1 실리콘막(203)으로부터 보텀 업 성장시킬 수 있다. 이 때문에, 오목부(202)가 미세해도, 보이드가 없는 실리콘막을 형성할 수 있다.
상기 특허문헌 1의 기술에서도, 도 6의 (a)와 같이, 오목부(202) 내에 제1 실리콘막(203)을 형성한 후, 에칭을 행하는데, 그때의 에칭은, 도 6의 (b)와 같이, V자 형상의 에칭 부위(210)를 형성하기 위해서 행하는 것이기 때문에, 웨이퍼 표면 및 에칭 부위(210)의 내벽부에는 제1 실리콘막(203)이 잔존하고 있다. 이 때문에, 웨이퍼 표면 및 에칭 부위(210)의 내벽부에 에칭 가스인 Cl2 가스가 흡착되어도, 다음의 제2 실리콘막(204)의 성막 시에, 웨이퍼 표면 및 에칭 부위(210)의 내벽부에 제2 실리콘막(204)이 성막되고, 오목부(202)가 미세화되면, 에칭 부위(210)가 V자 형상이어도, 도 6의 (c)와 같이, 에칭 부위(210)의 폭이 좁아지는 경우가 있어, 보이드 프리의 매립이 곤란해질 우려가 있다.
이에 반해, 본 실시 형태에서는, 상술한 바와 같이 제2 실리콘막(204)을 보텀 업 성장시키므로, 특허문헌 1에 기재된 바와 같은 사태는 발생하지 않는다.
스텝 3의 에칭과 스텝 4의 제2 성막 공정은 1회만이어도 되지만, 소정의 매립 높이가 될 때까지 이들을 복수회 반복해도 된다.
또한, 스텝 2의 제1 성막 공정, 스텝 3의 에칭 공정, 스텝 4의 제2 성막 공정은, 공정이 허용하면, 최대한 유사한 온도에서 행하는 것이 바람직하고, 동일한 온도에서 행하는 것이 보다 바람직하다.
제1 예에서는, 제1 실리콘막(203) 및 제2 실리콘막(204) 모두 논 도프 실리콘이어도 되고, 제1 실리콘막(203) 및 제2 실리콘막(204) 모두 붕소 등을 도핑한 도프트 실리콘이어도 되고, 제1 실리콘막(203)이 논 도프 실리콘이고 제2 실리콘막(204)이 도프트 실리콘이어도, 제1 실리콘막이 도프트 실리콘이고 제2 실리콘막(204)이 논 도프 실리콘이어도 된다.
[제2 실시 형태]
이어서, 본 발명에 따른 실리콘막의 형성 방법의 제2 실시 형태에 대해서, 도 7의 흐름도 및 도 8의 공정 단면도에 기초하여 설명한다.
먼저, 제1 예와 마찬가지로, 트렌치나 홀 등의 오목부(202)가 소정 패턴으로 형성된, SiO2막이나 SiN막 등으로 이루어지는 절연막(201)을 반도체 기체(200) 상에 가지는 웨이퍼를 준비한다(스텝 11, 도 8(a)).
이어서, 웨이퍼에 시드층용의 Si 원료 가스를 공급해서 전체면에 시드층(206)을 형성한다(스텝 12, 도 8(b)). 시드층용의 Si 원료 가스로서는, 1분자 중에 2개 이상의 Si를 포함하는 고차 실란계 화합물이나, 아미노실란계 화합물을 사용할 수 있다. 시드층(206)을 형성함으로써, 그 위에 형성되는 실리콘막의 조도를 저감할 수 있다. 시드층용의 Si 원료 가스에 사용하는 고차 실란계 화합물로서는, 예를 들어 디실란(SiH6), 트리실란(Si3H8), 테트라실란(Si4H10) 등을 사용할 수 있다. 또한, 시드층용의 Si 원료 가스에 사용하는 아미노실란계 화합물로서는, 예를 들어 BAS(부틸아미노실란), BTBAS(비스터셔리부틸아미노실란), DMAS(디메틸아미노실란), BDMAS(비스디메틸아미노실란), DPAS(디프로필아미노실란), DIPAS(디이소프로필아미노실란) 등을 들 수 있다. 물론 다른 고차 실란계 화합물, 아미노실란계 화합물이어도 된다. 시드층(206)의 두께는 1 내지 2nm 정도가 바람직하다. 또한, 이때의 처리 온도는, 300 내지 400℃가 바람직하다. 아미노실란계 화합물을 사용하는 경우에는, 열분해가 일어나지 않는 온도로 하는 것이 바람직하다.
이어서, 오목부(202)를 매립하도록 제1 실리콘막(203)을 성막하는 제1 성막 공정을 행한다(스텝 13, 도 8(c)). 이때, Si 원료 가스로서는, 아미노실란계 화합물 이외의 실리콘 화합물을 사용하는 것이 바람직하다. 그 이외는, 제1 실시 형태의 스텝 2와 마찬가지의 조건에서 행할 수 있다.
이어서, 웨이퍼에 할로겐 함유 에칭 가스를 공급하여, 제1 성막 공정에서 형성된 제1 실리콘막(203)을 에칭하고, 오목부(202)의 저부에만 제1 아몰퍼스 실리콘막(203)을 잔존시킨다(스텝 14, 도 8(d)). 이 에칭 공정은, 제1 예의 스텝 3과 완전히 마찬가지로 행할 수 있다.
이어서, 제1 실리콘막(203)이 저부에 잔존한 오목부(202)를 매립하도록 제2 실리콘막(204)을 성막하는 제2 성막 공정을 행한다(스텝 15, 도 8(e)). 이 제2 성막 공정은, 제1 예의 스텝 4와 완전히 마찬가지로 행할 수 있다.
스텝 14의 에칭과 스텝 15의 제2 성막 공정은 1회만이어도 되지만, 소정의 매립 높이가 될 때까지 이들을 복수회 반복해도 된다.
<실리콘막의 형성 장치의 일례>
이어서, 본 발명의 실리콘막의 형성 방법의 실시에 사용할 수 있는 실리콘막의 형성 장치의 일례에 대해서 설명한다. 도 9는, 그러한 실리콘막의 형성 장치의 일례인 성막 장치를 도시하는 종단면도이다.
성막 장치(1)는, 천장부를 구비한 통 형상의 단열체(3)와, 단열체(3)의 내주면에 설치된 히터(4)를 가지는 가열로(2)를 구비하고 있다. 가열로(2)는, 베이스 플레이트(5) 상에 설치되어 있다.
가열로(2) 내에는, 예를 들어 석영으로 이루어지는, 상단이 폐쇄되어 있는 외부관(11)과, 이 외부관(11) 내에 동심 형상으로 설치된 예를 들어 석영으로 이루어지는 내부관(12)을 가지는 2중관 구조를 이루는 처리 용기(10)가 삽입되어 있다. 그리고, 상기 히터(4)는 처리 용기(10)의 외측을 둘러싸도록 설치되어 있다.
상기 외부관(11) 및 내부관(12)은, 각각 그 하단에서 스테인리스 등으로 이루어지는 통 형상의 매니폴드(13)에 유지되고 있고, 이 매니폴드(13)의 하단 개구부에는, 당해 개구를 기밀하게 밀봉하기 위한 캡부(14)가 개폐 가능하게 설치되어 있다.
캡부(14)의 중심부에는, 예를 들어 자기 시일에 의해 기밀한 상태에서 회전 가능한 회전축(15)이 삽입 관통되어 있고, 회전축(15)의 하단은 승강 대(16)의 회전 기구(17)에 접속되고, 상단은 턴테이블(18)에 고정되어 있다. 턴테이블(18)에는, 보온통(19)을 통해서 피처리 기판인 반도체 웨이퍼(이하, 간단히 웨이퍼라 기재함)를 유지하는 기판 유지구인 석영제의 웨이퍼 보트(20)가 적재된다. 이 웨이퍼 보트(20)는, 예를 들어 50 내지 150매의 웨이퍼(W)를 소정 간격의 피치로 적층해서 수용할 수 있도록 구성되어 있다.
그리고, 승강 기구(도시하지 않음)에 의해 승강 대(16)를 승강시킴으로써, 웨이퍼 보트(20)를 처리 용기(10) 내에 반입 반출 가능하게 되어 있다. 웨이퍼 보트(20)를 처리 용기(10) 내에 반입했을 때, 상기 캡부(14)가 매니폴드(13)에 밀접하여, 그 사이가 기밀하게 시일된다.
또한, 성막 장치(1)는, 처리 용기(10) 내에 Si 원료 가스를 도입하는 Si 원료 가스 공급 기구(21)와, 처리 용기(10) 내에 불순물 함유 가스를 도입하는 불순물 함유 가스 공급 기구(22)와, 처리 용기(10) 내에 에칭 가스를 도입하는 할로겐 함유 에칭 가스 공급 기구(23)와, 처리 용기(10) 내에 퍼지 가스 등으로서 사용되는 불활성 가스를 도입하는 불활성 가스 공급 기구(24)를 갖고 있다. 이들 Si 원료 가스 공급 기구(21)와, 불순물 함유 가스 공급 기구(22)와, 할로겐 함유 에칭 가스 공급 기구(23)와, 불활성 가스 공급 기구(24)는 가스 공급부를 구성한다.
Si 원료 가스 공급 기구(21)는, Si 원료 가스 공급원(25)과, Si 원료 가스 공급원(25)으로부터 성막 가스를 유도하는 Si 원료 가스 배관(26)과, Si 원료 가스 배관(26)에 접속되고, 매니폴드(13)의 측벽 하부를 관통해서 설치된 석영제의 Si 원료 가스 노즐(26a)을 갖고 있다. Si 원료 가스 배관(26)에는, 개폐 밸브(27) 및 매스 플로우 컨트롤러와 같은 유량 제어기(28)가 설치되어 있어, Si 원료 가스를 유량 제어하면서 공급할 수 있게 되어 있다.
불순물 함유 가스 도입 공급 기구(22)는, 불순물 함유 가스 공급원(29)과, 불순물 함유 가스 공급원(29)으로부터 불순물 함유 가스를 유도하는 불순물 함유 가스 배관(30)과, 불순물 함유 가스 배관(30)에 접속되고, 매니폴드(13)의 측벽 하부를 관통해서 설치된 석영제의 불순물 함유 가스 노즐(30a)을 갖고 있다. 불순물 함유 가스 배관(30)에는, 개폐 밸브(31) 및 매스 플로우 컨트롤러와 같은 유량 제어기(32)가 설치되어 있어, 불순물 함유 가스를 유량 제어하면서 공급할 수 있게 되어 있다.
할로겐 함유 에칭 가스 공급 기구(23)는, 할로겐 함유 에칭 가스를 공급하는 에칭 가스 공급원(33)과, 에칭 가스 공급원(33)으로부터 에칭 가스를 유도하는 에칭 가스 배관(34)과, 에칭 가스 배관(34)에 접속되고, 매니폴드(13)의 측벽 하부를 관통해서 설치된 석영제의 에칭 가스 노즐(34a)을 갖고 있다. 에칭 가스 배관(34)에는, 개폐 밸브(35) 및 매스 플로우 컨트롤러와 같은 유량 제어기(36)가 설치되어 있어, 에칭 가스를 유량 제어하면서 공급할 수 있게 되어 있다.
불활성 가스 공급 기구(24)는, 불활성 가스 공급원(37)과, 불활성 가스 공급원(37)으로부터 불활성 가스를 유도하는 불활성 가스 배관(38)과, 불활성 가스 배관(38)에 접속되고, 매니폴드(13)의 측벽 하부를 관통해서 설치된 불활성 가스 노즐(38a)을 갖고 있다. 불활성 가스 배관(38)에는, 개폐 밸브(39) 및 매스 플로우 컨트롤러와 같은 유량 제어기(40)가 설치되어 있다.
Si 원료 가스 공급 기구(21)로부터 공급되는 Si 원료 가스는, 상술한 바와 같이, CVD법에 적용 가능한 Si 함유 화합물이라면 한정되지 않지만, 실란계 화합물, 아미노실란계 화합물을 적합하게 사용할 수 있다.
불순물 함유 가스 공급 기구(22)로부터 공급되는 불순물 함유 가스도, 상술한 바와 같이, As, B, P가 예시되고, 불순물 함유 가스로서는, AsH3, B2H6, BCl3, PH3을 사용할 수 있다.
에칭 가스 공급 기구(23)로부터 공급되는 에칭 가스도, 상술한 바와 같이, 실리콘을 제거할 수 있는 것이며, 적합한 것으로서 Cl2, HCl, F2, Br2, HBr 등이 예시된다.
불활성 가스 공급 기구(24)로부터 공급되는 불활성 가스로서는, N2 가스나, Ar 가스와 같은 희가스를 사용할 수 있다.
또한, 제1 실리콘막과 제2 실리콘막을 별개의 Si 원료 가스에 의해 성막하는 경우에는, Si 원료 가스 공급 기구(21)로서 이들 2종류의 Si 원료 가스를 공급하는 2개의 Si 원료 가스 공급원(25)을 가지는 것을 사용하면 된다. 또한, 상기 실리콘막의 형성 방법의 제2 예와 같이 시드층을 형성하는 경우에는, Si 원료 가스 공급 기구(21)와 완전히 마찬가지의 구성을 가지는 시드층용 Si 원료 가스 공급 기구를 별도 설치하여, 처리 용기(10) 내에 시드층용 Si 원료 가스를 공급하면 된다.
매니폴드(13)의 측벽 상부에는, 외부관(11)과 내부관(12)의 간극으로부터 처리 가스를 배출하기 위한 배기관(45)이 접속되어 있다. 이 배기관(45)에는 처리 용기(10) 내를 배기하기 위한 진공 펌프(46)가 접속되어 있고, 또한 배기관(45)에는 압력 조정 밸브 등을 포함하는 압력 조정 기구(47)가 설치되어 있다. 그리고, 진공 펌프(46)로 처리 용기(10) 내를 배기하면서 압력 조정 기구(47)로 처리 용기(10) 내를 소정의 압력으로 조정하도록 되어 있다.
또한, 성막 장치(1)는 제어부(50)를 갖고 있다. 제어부(50)는, 성막 장치(1)의 각 구성부, 예를 들어 밸브류, 유량 제어기인 매스 플로우 컨트롤러, 승강 기구 등의 구동 기구, 히터 전원 등을 제어하는, CPU(컴퓨터)를 가지는 주 제어부와, 키보드나 마우스 등의 입력 장치, 출력 장치, 표시 장치, 기억 장치를 갖고 있다. 제어부(50)의 주 제어부는, 기억 장치에 처리 레시피가 기억된 기억 매체를 세팅함으로써, 기억 매체로부터 호출된 처리 레시피에 기초하여 성막 장치(1)에 소정의 동작을 실행시킨다. 이에 의해, 컴퓨터의 제어 하에서, 성막 장치(1)에 의해 상술한 바와 같은 실리콘막의 형성 방법이 실시된다.
이어서, 이상과 같이 구성되는 성막 장치에 의해 상술한 바와 같은 실리콘막의 형성 방법을 실시할 때의 처리 동작에 대해서 설명한다. 이하의 처리 동작은, 제어부(50)에서의 기억부의 기억 매체에 기억된 처리 레시피에 기초하여 실행된다.
최초로, 상술한 바와 같은 소정 패턴의 트렌치나 홀 등의 오목부가 형성된 절연막을 가지는 반도체 웨이퍼(W)를 웨이퍼 보트(20)에 예를 들어 50 내지 150매 탑재하고, 턴테이블(18)에 보온통(19)을 개재해서 웨이퍼(W)를 탑재한 웨이퍼 보트(20)를 적재하여, 승강 대(16)를 상승시킴으로써, 하방 개구부로부터 처리 용기(10) 내에 웨이퍼 보트(20)를 반입한다.
이때, 히터(4)에 의해 웨이퍼 보트(20)의 센터부(상하 방향의 중앙부)의 온도를 제1 실리콘막의 성막에 적합한 온도, 예를 들어 300 내지 700℃의 범위의 소정 온도로 되도록 처리 용기(10) 내를 미리 가열해 둔다. 그리고, 처리 용기(10) 내를 0.1 내지 10Torr(13.3 내지 1333Pa)의 압력으로 조정한 후, 개폐 밸브(27)를 개방으로 하고, Si 원료 가스 공급원(25)으로부터 Si 원료 가스 배관(26)을 통해서 처리 용기(10)(내부관(12)) 내에 Si 원료 가스로서 예를 들어 SiH4 가스를 공급하여, 웨이퍼 보트(20)를 회전시키면서, 제1 실리콘막의 성막을 실시한다. 이때의 가스 유량은, 유량 제어기(28)에 의해 50 내지 5000sccm의 범위 내의 소정 유량으로 제어된다. 이때, 개폐 밸브(31)를 열어서 Si 원료 가스의 공급과 동시에, 불순물 함유 가스 공급원(29)으로부터 소정의 불순물 함유 가스를 소정량으로 도입해도 된다. 이에 의해, 절연막의 오목부 내에 제1 실리콘막이 매립된다. 처리 용기(10) 내에의 제1 실리콘막의 성막은, 소정의 막 두께가 되는 시간이 경과한 시점에서, 개폐 밸브(27)를 폐쇄하고 종료한다.
이어서, 진공 펌프(46)에 의해 배기관(45)을 통해서 처리 용기(10) 내를 배기함과 함께, 개폐 밸브(39)를 개방하여, 불활성 가스 공급원(37)으로부터 N2 가스 등의 불활성 가스를 처리 용기(10) 내에 공급해서 처리 용기(10) 내를 퍼지하고, 히터(4)에 의해 처리 용기(10) 내의 온도를 200 내지 500℃의 범위의 소정 온도로 한다. 계속해서 개폐 밸브(39)를 폐쇄하고, 개폐 밸브(35)를 개방하여, 할로겐 함유 에칭 가스 공급원(33)으로부터 에칭 가스 배관(34)을 통해서 소정의 에칭 가스, 예를 들어 Cl2 가스를 처리 용기(10) 내에 공급하여, 제1 실리콘막을 에칭한다. 이때, 에칭은 웨이퍼의 상부로부터 진행해 나가, 웨이퍼의 표면 및 오목부 내의 측벽 상부의 절연막이 노출될 때까지 에칭되고, 저부에만 제1 실리콘막이 잔존하는 상태가 된다. 이러한 상태가 되는 소정 시간 경과 후, 개폐 밸브(35)를 폐쇄하고 에칭을 종료한다.
이어서, 진공 펌프(46)에 의해 배기관(45)을 통해서 처리 용기(10) 내를 배기함과 함께, 개폐 밸브(39)를 개방하여, 불활성 가스 공급원(37)으로부터 N2 가스 등의 불활성 가스를 처리 용기(10) 내에 공급해서 처리 용기(10) 내를 퍼지하고, 히터(4)에 의해 처리 용기(10) 내의 온도를 300 내지 700℃의 범위의 소정 온도로 한다.
계속해서, 처리 용기(10) 내를 0.1 내지 10Torr(13.3 내지 1333Pa)의 압력으로 조정한 후, 개폐 밸브(27)를 개방으로 하여, Si 원료 가스 공급원(25)으로부터 Si 원료 가스 배관(26)을 통해서 처리 용기(10) 내에 Si 원료 가스로서 예를 들어 SiH4 가스를 공급하여, 웨이퍼에 제2 실리콘막을 성막한다. 이때의 가스 유량은, 유량 제어기(28)에 의해 50 내지 5000sccm의 범위 내의 소정 유량으로 제어된다. 이때, 개폐 밸브(31)를 열어서 Si 원료 가스의 공급과 동시에, 불순물 함유 가스 공급원(29)으로부터 소정의 불순물 함유 가스를 소정량으로 도입해도 된다. 이 제2 실리콘막의 성막에 있어서는, 웨이퍼의 표면 및 오목부 내의 측벽 상부에 있어서 노출된 절연막의 표면에는, 에칭 가스 중의 할로겐 원소, 예를 들어 Cl이 흡착되어 표면이 불활성화되어 있기 때문에 제2 실리콘막은 성막되지 않고, 오목부의 바닥에 잔존하는 제1 실리콘막 상에만 제2 실리콘막이 성막된다. 이 때문에, 오목부 내에서 제2 실리콘막을 보텀 업 성장시킬 수 있고, 미세한 오목부 내에 보이드가 없는 실리콘막을 형성할 수 있다. 제2 실리콘막의 성막은, 소정의 막 두께에 대응하는 시간 경과 후, 개폐 밸브(27) 또는 개폐 밸브(27, 31)를 폐쇄하고 종료한다.
이상과 같은 할로겐 함유 가스를 공급함으로 인한 제1 실리콘막의 에칭과, 제2 실리콘막의 성막은, 복수회 반복해서 행해도 된다.
제1 실리콘막의 성막이 종료된 후, 진공 펌프(46)에 의해 배기관(45)을 통해서 처리 용기(10) 내를 배기하면서, 불활성 가스에 의해 처리 용기(10) 내의 퍼지를 행한다. 그리고, 처리 용기(10) 내를 상압으로 되돌린 후, 승강 대(16)를 하강시켜서 웨이퍼 보트(20)를 반출한다.
상기 제2 실시 형태와 같이, 제1 실리콘막의 성막에 앞서, 시드층을 형성하는 경우에는, 처리 용기(10) 내에 웨이퍼 보트(20)를 반입한 후, 히터(4)에 의해 웨이퍼 보트(20)의 센터부(상하 방향의 중앙부)의 온도를 시드층의 형성에 적합한 온도, 예를 들어 250 내지 450℃의 범위의 소정 온도가 되도록 처리 용기(10)를 미리 가열해 두고, 처리 용기(10) 내를 0.1 내지 10Torr(13.3 내지 1333Pa)의 압력으로 조정한 후, Si 원료 가스 공급 기구(21)와 완전히 마찬가지의 구성을 가지는 시드층용 Si 원료 가스 공급 기구(도시하지 않음)의 개폐 밸브를 열어, 시드층용 Si 원료 가스로서, 예를 들어 고차 실란계 화합물 가스, 아미노실란계 화합물 가스를 처리 용기(10) 내에 공급한다. 이때의 가스 유량은, 10 내지 1000sccm의 범위 내의 소정 유량으로 제어된다. 이에 의해, 1 내지 2nm 정도의 두께의 시드층이 웨이퍼의 전체면에 형성된다. 이 상태에서, 상술한 바와 같이 제1 실리콘막의 성막, 에칭, 제2 실리콘막의 성막을 순차적으로 행한다. 이에 의해, 실리콘막의 조도가 저감된다.
구체적인 성막 조건 등으로서는, 이하의 것이 예시된다.
(구체예 1)
·절연막: SiO2막
·제1 실리콘막(203)(아몰퍼스 실리콘)
논 도프 실리콘
실리콘 원료 가스: SiH4
성막 온도: 530℃
압력: 0.45Torr(60Pa)
·에칭
에칭 가스: Cl2 가스
온도: 350℃
압력: 0.15Torr(20Pa)
·제2 실리콘막(204)(아몰퍼스 실리콘)
붕소 도프트 실리콘
실리콘 원료 가스: SiH4
도프 가스: BCl3
성막 온도: 350℃
압력: 4.5Torr(600Pa)
(구체예 2)
·절연막: SiO2막
·제1 실리콘막(203)(아몰퍼스 실리콘)
붕소 도프트 실리콘
실리콘 원료 가스: SiH4
도프 가스: BCl3
성막 온도: 350℃
압력: 4.5Torr(600Pa)
·에칭
에칭 가스: Cl2 가스
온도:350℃
압력: 0.15Torr(20Pa)
·제2 실리콘막(204)(아몰퍼스 실리콘)
붕소 도프트 실리콘
실리콘 원료 가스: SiH4
도프 가스: BCl3
성막 온도: 350℃
압력: 4.5Torr(600Pa)
또한, 상기 구체예 1, 2에서, 시드층을 형성하는 경우의 조건은 이하의 것이 예시된다.
·시드층
실리콘 원료 가스: Si2H6
형성 온도: 350℃
압력: 1Torr(133Pa)
<실험예>
다음으로 실험예에 대해서 설명한다.
도 10은 실험예에서의 샘플 웨이퍼의 각 공정의 단면을 나타내는 SEM 사진이다.
도 10의 (a)는, Si 기체 상에 형성된 SiO2막에 폭이 60nm, 깊이가 230nm인 트렌치가 소정 패턴으로 형성된 샘플 웨이퍼에, 실리콘 원료로서 SiH4 가스를 사용해서 530℃에서 논 도프의 아몰퍼스 실리콘막(a-Si막)을 60nm의 두께로 매립한 상태이다. 그 후, Cl2 가스를 사용하여, 350℃에서 150nm의 깊이로 a-Si막을 에칭하였다. 그때의 상태가 도 10의 (b)이다. 웨이퍼의 표면 및 트렌치 상부의 내벽면에서는 SiO2막이 노출되어 있다. 그 후, 실리콘 원료로서 SiH4 가스를 사용하고, 불순물 원료로서 BCl3을 사용하여, 350℃에서 30 내지 35nm의 두께의 붕소 도프트 실리콘막(B-Si막)을 성막하였다. 그때의 상태가 도 10의 (c)이다. B-Si막이 a-Si막 상에 보텀 업 성장하고 있어, 보이드가 없는 건전한 막으로 되어 있는 것을 알 수 있다. 이로부터, 본 발명의 방법은, 미세 오목부에 보이드 프리로 실리콘막을 매립함에 있어서 유효한 방법인 것으로 확인되었다.
<다른 적용>
이상, 본 발명의 실시 형태에 대해서 설명했지만, 본 발명은 상기의 실시 형태에 한정되지 않고, 그 취지를 일탈하지 않는 범위에서 다양하게 변형 가능하다.
예를 들어, 상기 실시 형태에서는, 본 발명의 방법을 종형의 뱃치식 장치에 의해 실시한 예를 나타냈지만, 이에 한정하지 않고, 횡형의 뱃치식 장치나 매엽식 장치 등의 다른 다양한 성막 장치에 의해 실시할 수도 있다. 또한, 모든 공정을 하나의 장치에서 실시하는 예를 나타냈지만, 일부의 공정(예를 들어 에칭)을 다른 장치에서 행해도 된다.
또한, 피처리 기판으로서 반도체 웨이퍼를 사용한 경우에 대해서 나타냈지만, 이에 한정하지 않고, 플랫 패널 디스플레이용의 유리 기판이나 세라믹스 기판 등, 다른 기판에도 적용할 수 있음은 말할 필요도 없다.
1 ; 성막 장치 2 ; 가열로
4 ; 히터 10 ; 처리 용기
20 ; 웨이퍼 보트 21 ; Si 원료 가스 공급 기구
22 ; 불순물 함유 가스 공급 기구
23 ; 할로겐 함유 에칭 가스 공급 기구
45 ; 배기관 46 ; 진공 펌프
50 ; 제어부 200 ; 반도체 기체
201 ; 절연막 202 ; 오목부(트렌치 또는 홀)
203 ; 제1 실리콘막 204 ; 제2 실리콘막
205 ; 흡착층 206 ; 시드층
W ; 반도체 웨이퍼(피처리 기판)

Claims (17)

  1. 오목부가 형성된 절연막을 표면에 포함하는 피처리 기판에 대하여, 상기 오목부 내에 실리콘막을 형성하는 실리콘막의 형성 방법으로서,
    (a) 피처리 기판에 실리콘 원료 가스를 공급해서 상기 오목부를 매립하도록 제1 실리콘막을 성막하는 공정과,
    (b) 계속해서, 상기 피처리 기판에 할로겐 함유 에칭 가스를 공급하여, 상기 제1 실리콘막을 에칭하여, 상기 피처리 기판의 표면 및 상기 오목부의 내벽 상부의 상기 절연막 표면을 노출시키고, 상기 오목부 내의 저부에 상기 제1 실리콘막을 잔존시키는 공정과,
    (c) 계속해서, 에칭 후의 피처리 기판에 실리콘 원료 가스를 공급하여, 상기 오목부 내의 저부에 잔존하는 상기 제1 실리콘막 상에 제2 실리콘막을 보텀 업 성장시키는 공정
    을 포함하는 실리콘막의 형성 방법.
  2. 제1항에 있어서,
    상기 (b) 공정에 의해, 노출된 상기 절연막 표면에, 할로겐 원소를 포함하는 흡착층이 형성되는, 실리콘막의 형성 방법.
  3. 제1항에 있어서,
    상기 (a) 공정 및 상기 (c) 공정에 사용하는 상기 실리콘 원료 가스는, 실란계 화합물 또는 아미노실란계 화합물인, 실리콘막의 형성 방법.
  4. 제1항에 있어서,
    상기 (a) 공정에 앞서 행하여지는, (d) 상기 피처리 기판에 실리콘 원료 가스를 공급해서 상기 절연막 표면에 시드층을 형성하는 공정을 더 포함하는, 실리콘막의 형성 방법.
  5. 제4항에 있어서,
    상기 (d) 공정에 사용하는 상기 실리콘 원료 가스는, 고차 실란계 화합물 또는 아미노실란 화합물인, 실리콘막의 형성 방법.
  6. 제1항에 있어서,
    상기 제1 실리콘막은 논 도프 실리콘막 또는 도프트 실리콘막이며, 상기 제2 실리콘막은 논 도프 실리콘막 또는 도프트 실리콘막인, 실리콘막의 형성 방법.
  7. 제6항에 있어서,
    상기 도프트 실리콘막은, 붕소 도프트 실리콘막인, 실리콘막의 형성 방법.
  8. 제7항에 있어서,
    상기 제1 실리콘막은, 상기 논 도프 실리콘막이며, 상기 제2 실리콘막은 붕소 도프트 실리콘막인, 실리콘막의 형성 방법.
  9. 제7항에 있어서,
    상기 제1 실리콘막 및 상기 제2 실리콘막은 모두 붕소 도프트 실리콘막인, 실리콘막의 형성 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 할로겐 함유 에칭 가스는, Cl2, HCl, F2, Br2, HBr에서 선택된 가스인, 실리콘막의 형성 방법.
  11. 제10항에 있어서,
    상기 절연막은 SiO2막이며, 상기 할로겐 함유 에칭 가스는 Cl2인, 실리콘막의 형성 방법.
  12. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 (b) 공정 및 상기 (c) 공정을 복수회 반복하는, 실리콘막의 형성 방법.
  13. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 (a) 공정 및 상기 (c) 공정은, 300 내지 600℃의 범위의 온도에서 행하여지는, 실리콘막의 형성 방법.
  14. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 (b) 공정은, 250 내지 500℃의 범위
    의 온도에서 행하여지는, 실리콘막의 형성 방법.
  15. 오목부가 형성된 절연막을 표면에 포함하는 피처리 기판에 대하여, 상기 오목부 내에 실리콘막을 형성하는 실리콘막의 형성 장치로서,
    상기 피처리 기판을 수용하는 처리 용기와,
    상기 처리 용기 내에 미리 정해진 가스를 공급하는 가스 공급부와,
    상기 처리 용기 내를 가열하는 가열 기구와,
    상기 처리 용기 내를 배기해서 감압 상태로 하는 배기 기구와,
    상기 가스 공급부, 상기 가열 기구 및 상기 배기 기구를 제어하는 제어부
    를 포함하고,
    상기 제어부는,
    상기 배기 기구에 의해 상기 처리 용기 내를 미리 정해진 감압 상태로 제어하고, 상기 가열 기구에 의해 상기 처리 용기 내를 미리 정해진 온도로 제어하고,
    상기 가스 공급부로부터 상기 처리 용기 내에 실리콘 원료 가스를 공급시켜서, 상기 오목부를 매립하도록 제1 실리콘막을 성막시키고,
    계속해서, 상기 가스 공급부로부터 상기 처리 용기 내에 할로겐 함유 에칭 가스를 공급시켜, 상기 제1 실리콘막을 에칭하여, 상기 피처리 기판의 표면 및 상기 오목부의 내벽 상부의 상기 절연막 표면을 노출시키고, 상기 오목부 내의 저부에 상기 제1 실리콘막을 잔존시키고, 계속해서, 에칭 후의 피처리 기판에 실리콘 원료 가스를 공급하여, 상기 오목부 내의 저부에 잔존하는 상기 제1 실리콘막 상에 제2 실리콘막을 보텀 업 성장시키는 실리콘막의 형성 장치.
  16. 제15항에 있어서,
    상기 처리 용기는, 상기 피처리 기판이 복수 유지된 기판 유지구가 수용되어, 복수의 기판에 대하여 처리가 행하여지는, 실리콘막의 형성 장치.
  17. 컴퓨터 상에서 동작하고, 실리콘막의 형성 장치를 제어하기 위한 프로그램이 기억된 기억 매체이며, 상기 프로그램은, 실행 시에, 제1항 내지 제9항 중 어느 한 항의 실리콘막의 형성 방법이 행해지도록, 컴퓨터에 상기 실리콘막의 형성 장치를 제어시키는 기억 매체.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200116416A (ko) * 2019-04-01 2020-10-12 도쿄엘렉트론가부시키가이샤 성막 방법 및 성막 장치

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101706747B1 (ko) * 2015-05-08 2017-02-15 주식회사 유진테크 비정질 박막의 형성방법
JP6778139B2 (ja) * 2017-03-22 2020-10-28 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
WO2019013891A1 (en) * 2017-07-12 2019-01-17 Applied Materials, Inc. CYCLIC CONFORMAL DEPOSITION / REINFORCEMENT / ETCHING FOR FILLING INS
JP7004608B2 (ja) 2018-05-11 2022-01-21 東京エレクトロン株式会社 半導体膜の形成方法及び成膜装置
JP7262210B2 (ja) * 2018-11-21 2023-04-21 東京エレクトロン株式会社 凹部の埋め込み方法
TW202046395A (zh) * 2019-02-28 2020-12-16 日商東京威力科創股份有限公司 基板處理方法及基板處理裝置
JP7321730B2 (ja) * 2019-03-14 2023-08-07 キオクシア株式会社 半導体装置の製造方法
JP6860605B2 (ja) * 2019-03-18 2021-04-14 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置、およびプログラム
JP2021147692A (ja) * 2020-03-23 2021-09-27 東京エレクトロン株式会社 成膜方法及び半導体装置の製造方法
JP2022113991A (ja) * 2021-01-26 2022-08-05 東京エレクトロン株式会社 半導体装置の製造方法及び基板処理装置
JP2022143997A (ja) * 2021-03-18 2022-10-03 キオクシア株式会社 半導体製造方法および半導体製造装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04139819A (ja) * 1990-10-01 1992-05-13 Nec Corp シリコンエピタキシャル膜の選択成長方法及びその装置
JPH0521357A (ja) * 1991-07-10 1993-01-29 Fujitsu Ltd 半導体装置の製造方法
JP2005183514A (ja) * 2003-12-17 2005-07-07 Hitachi Kokusai Electric Inc 半導体装置の製造方法
JP2008198996A (ja) * 2007-01-11 2008-08-28 Tokyo Electron Ltd 微小特徴部位において欠陥を減少させたシリコン又はシリコンゲルマニウムの堆積
JP4635051B2 (ja) * 2005-07-29 2011-02-16 株式会社日立国際電気 半導体装置の製造方法および基板処理装置
JP2012004542A (ja) 2010-05-20 2012-01-05 Tokyo Electron Ltd シリコン膜の形成方法およびその形成装置
KR20150022675A (ko) * 2013-08-22 2015-03-04 도쿄엘렉트론가부시키가이샤 오목부를 충전하는 방법 및 처리 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04219395A (ja) * 1990-12-18 1992-08-10 Canon Inc 結晶の形成方法
JPH06232277A (ja) * 1993-01-29 1994-08-19 Toshiba Corp 半導体装置の製造方法
US5888876A (en) 1996-04-09 1999-03-30 Kabushiki Kaisha Toshiba Deep trench filling method using silicon film deposition and silicon migration
JP3986202B2 (ja) * 1999-03-25 2007-10-03 株式会社アルバック 選択成長方法
KR100543455B1 (ko) * 2003-05-30 2006-01-23 삼성전자주식회사 반도체 소자의 소자분리막 형성방법
JP5311791B2 (ja) 2007-10-12 2013-10-09 東京エレクトロン株式会社 ポリシリコン膜の形成方法
JP2013197551A (ja) 2012-03-22 2013-09-30 Toshiba Corp 半導体装置及びその製造方法
JP6541591B2 (ja) 2016-03-07 2019-07-10 東京エレクトロン株式会社 凹部内の結晶成長方法および処理装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04139819A (ja) * 1990-10-01 1992-05-13 Nec Corp シリコンエピタキシャル膜の選択成長方法及びその装置
JPH0521357A (ja) * 1991-07-10 1993-01-29 Fujitsu Ltd 半導体装置の製造方法
JP2005183514A (ja) * 2003-12-17 2005-07-07 Hitachi Kokusai Electric Inc 半導体装置の製造方法
JP4635051B2 (ja) * 2005-07-29 2011-02-16 株式会社日立国際電気 半導体装置の製造方法および基板処理装置
JP2008198996A (ja) * 2007-01-11 2008-08-28 Tokyo Electron Ltd 微小特徴部位において欠陥を減少させたシリコン又はシリコンゲルマニウムの堆積
JP2012004542A (ja) 2010-05-20 2012-01-05 Tokyo Electron Ltd シリコン膜の形成方法およびその形成装置
KR20150022675A (ko) * 2013-08-22 2015-03-04 도쿄엘렉트론가부시키가이샤 오목부를 충전하는 방법 및 처리 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200116416A (ko) * 2019-04-01 2020-10-12 도쿄엘렉트론가부시키가이샤 성막 방법 및 성막 장치

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