KR100984668B1 - 반도체 장치의 제조 방법 및 기판 처리 장치 - Google Patents

반도체 장치의 제조 방법 및 기판 처리 장치 Download PDF

Info

Publication number
KR100984668B1
KR100984668B1 KR1020087006970A KR20087006970A KR100984668B1 KR 100984668 B1 KR100984668 B1 KR 100984668B1 KR 1020087006970 A KR1020087006970 A KR 1020087006970A KR 20087006970 A KR20087006970 A KR 20087006970A KR 100984668 B1 KR100984668 B1 KR 100984668B1
Authority
KR
South Korea
Prior art keywords
silicon
gas
substrate
processing chamber
processing
Prior art date
Application number
KR1020087006970A
Other languages
English (en)
Other versions
KR20080037735A (ko
Inventor
유신 타카사와
나오노리 아카에
Original Assignee
가부시키가이샤 히다치 고쿠사이 덴키
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 히다치 고쿠사이 덴키 filed Critical 가부시키가이샤 히다치 고쿠사이 덴키
Publication of KR20080037735A publication Critical patent/KR20080037735A/ko
Application granted granted Critical
Publication of KR100984668B1 publication Critical patent/KR100984668B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/24—Deposition of silicon only
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02601—Nanoparticles
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD

Abstract

높은 핵밀도 형성에 크게 기여할 수 있는 반도체 장치의 제조 방법 및 기판 처리 장치를 제공한다. 본 발명의 반도체 장치의 제조 방법은, 표면에 절연막이 형성된 웨이퍼(200)를 반응관(203)에 반입하는 공정과, 반응관(203) 내에 실리콘계 가스를 도입하여 웨이퍼(200)의 표면에 형성된 절연막 상에 실리콘 입자를 형성하는 처리를 하는 공정과, 처리 후의 웨이퍼(200)를 반응관(203) 내로부터 반출하는 공정을 갖고, 실리콘계 가스를 도입하기 전에, 반응관(203) 내에 도펀트 가스를 흘린다.
Figure R1020087006970
절연막, 실리콘계 가스, 도펀트 가스

Description

반도체 장치의 제조 방법 및 기판 처리 장치{SEMICONDUCTOR DEVICE MANUFACTURING METHOD AND SUBSTRATE PROCESSING APPARATUS}
본 발명은, 나노 스케일에서의 실리콘의 미세한 아일랜드(island) 상의 입자를 형성하는 공정이나 미세한 입자 사이즈의 폴리 실리콘을 형성하는 공정을 포함하는 반도체 장치의 제조 방법 및 기판 처리 장치에 관한 것이다.
플래시 메모리의 미세화 및 저소비 전력화에 대한 동작 전력의 저감에 수반하여, 터널(tunnel) 산화막은 박막화하는 경향이 있다. 그러나 박막화해 가는 한편, 절연 파괴나 스트레스(stress) 유기성 리크 전류(leak current)에 의한 디바이스(device)의 신뢰성 저하가 우려된다. 그 때문에 부유 게이트(floating gate)형이나 절연 트랩(insulating trap)형과 달리, 메모리 구조로서는 중간적인 구조를 갖는 실리콘 미세결정(微細結晶) 메모리가 주목되고 있다.
또한, DRAM의 고집적화에 수반하여 게이트 전극의 점유 면적이 작아지는 경향이 있는 가운데, 게이트 전극에 있어서 폴리 실리콘의 결정 입자의 가공 불규칙성이 전기 특성으로의 불규칙성으로 일어날 수 있는 것이 우려되고 있다. 그 때문에 폴리 실리콘의 입자 사이즈를 작게 함으로써, 각 게이트 전극의 불규칙성을 완화시킬 수 있도록 하는 방안이 검토되어 있다.
이러한 실리콘 미세결정 메모리 기술이나 미세한 폴리 실리콘의 형성 기술 등, 절연막 상의 실리콘 성막(成膜) 초기 과정의 제어에 의한 여러 가지 프로세스로의 전개가 기대되는데, 실리콘 성막 초기 과정에서 중요한 절연막 표면의 영향을 파악할 수 없었기 때문에, 미세한 입자의 형성이 곤란했다.
또한, 미세한 입자의 형성에는 실리콘 미세결정의 형성 조건을 최적화할 필요가 있으나, 실리콘 입자의 밀도는 절연막 표면 상태의 영향을 크게 받기 때문에, 재현성이 좋고 미세한 입자를 형성하기 위하여는 표면 상태를 관리하는 것이 중요했다.
상기 실리콘 미세결정 메모리 기술이나 미세한 폴리 실리콘의 형성 기술에 있어서, 웨이퍼 표면의 입자 형성 과정에서 핵밀도(核密度)를 많게 해야 한다. 그러나, 종래의 핵 형성에서는, 프로세스 조건의 조정만으로 핵밀도의 제어를 하는 것이 일반적으로서, 그 방법에서는 나노 스케일 오더(nano scale order)에 알맞는 핵 밀도를 얻기 어렵다는 문제점이 발생하고 있었으며, 그 원인과 대책이 필요했다.
따라서, 본 발명의 목적은, 상기 종래 기술의 문제점을 해결하여, 높은 핵밀도 형성에 크게 기여할 수 있는 반도체 장치의 제조 방법 및 기판 처리 장치를 제공하는 데 있다.
본 발명의 제1 특징은, 표면에 절연막이 형성된 기판을 처리실 내에 반입하는 공정과, 상기 처리실 내에 실리콘계의 가스를 도입하여 상기 기판의 표면에 형성된 상기 절연막 상에 실리콘 입자를 형성하는 처리를 하는 공정과, 처리 후의 상기 기판을 상기 처리실 내로부터 반출하는 공정을 갖고, 상기 실리콘계 가스를 도입하기 전에, 상기 처리실 내에 도펀트(dopant) 가스를 흘리는 반도체 장치의 제조 방법에 있다.
바람직하게는, 상기 실리콘계 가스를 도입할 때를 포함하여, 상기 처리실 내에 상기 도펀트 가스를 흘린다.
바람직하게는, 상기 기판을 상기 처리실 내에 반입하는 공정 전에, 상기 기판의 표면에 형성된 상기 절연막의 표면을 세정하는 공정을 갖는다.
바람직하게는, 상기 기판을 상기 처리실 내에 반입하는 공정 전에, 상기 기판의 표면에 형성된 상기 절연막의 표면을 희석 불산(불화수소산) 수용액으로 세정하는 공정을 더 갖는다.
바람직하게는, 상기 실리콘 입자를 형성하는 처리에 있어서는, 실리콘 입자끼리 서로 접하기 전에 성장을 정지함으로써, 아일랜드 상의 실리콘 입자를 형성한다.
바람직하게는, 상기 실리콘 입자를 형성하는 처리에 있어서는, 실리콘 입자끼리 서로 접할 때까지 성장을 하여, 연속한 실리콘 입자를 형성한다.
바람직하게는, 상기 실리콘계 가스는 SiH4 또는 Si2H6이고, 상기 도펀트 가스는 PH3, B2H6, BCl3 또는 AsH3이다.
본 발명의 제2 특징은, 표면에 절연막이 형성된 기판을 처리실 내에 반입하는 공정과, 상기 처리실 내에 실리콘계 가스를 도입하여 상기 기판의 표면에 형성된 상기 절연막 상에 아일랜드상의 실리콘 입자를 형성하는 처리를 하는 공정과, 처리 후의 상기 기판을 상기 처리실 내로부터 반출하는 공정을 갖고, 상기 실리콘계 가스를 도입하기 전 및/또는 상기 실리콘계 가스를 도입할 때, 상기 처리실 내에 도펀트 가스를 흘리는 반도체 장치의 제조 방법에 있다.
바람직하게는, 상기 기판을 상기 처리실 내에 반입하는 공정 전에, 상기 기판의 표면에 형성된 상기 절연막의 표면을 세정하는 공정을 갖는다.
본 발명의 제3 특징은, 표면에 절연막이 형성된 기판을 처리하는 처리실과, 상기 처리실 내에 실리콘계 가스를 공급하는 실리콘 가스 공급계와, 상기 처리실 내에 도펀트 가스를 공급하는 도펀트 가스 공급계와, 상기 처리실 내를 배기하는 배기계와, 상기 처리실 내의 상기 기판을 가열하는 히터와, 상기 처리실 내에 실리콘계 가스를 공급하고 상기 기판의 표면에 형성된 상기 절연막 상에 실리콘 입자를 형성하는 처리를 하도록 제어함과 동시에, 상기 실리콘계 가스를 공급하기 전에, 상기 처리실 내에 도펀트 가스를 흘리도록 제어하는 컨트롤러를 갖는 기판 처리 장치에 있다.
바람직하게는, 상기 컨트롤러는, 상기 실리콘계 가스를 공급할 때를 포함하여, 상기 처리실 내에 도펀트 가스를 흘리도록 제어한다.
본 발명의 제4 특징은, 표면에 절연막이 형성된 기판을 처리하는 처리실과, 상기 처리실 내에 실리콘계 가스를 공급하는 실리콘 가스 공급계와, 상기 처리실 내에 도펀트 가스를 공급하는 도펀트 가스 공급계와, 상기 처리실 내를 배기하는 배기계와, 상기 처리실 내의 상기 기판을 가열하는 히터와, 상기 처리실 내에 실리콘계 가스를 공급하여 상기 기판의 표면에 형성된 상기 절연막 상에 아일랜드상의 실리콘 입자를 형성하는 처리를 하도록 제어함과 동시에, 상기 실리콘계 가스를 공급하기 전 및/또는 상기 실리콘계 가스를 공급할 때, 상기 처리실 내에 도펀트 가스를 흘리도록 제어하는 컨트롤러를 갖는 기판 처리 장치에 있다.
도 1은 본 발명의 실시 형태에 따른 기판 처리 장치의 평면도이다.
도 2는 도 1에 나타낸 기판 처리 장치의 단면도이다.
도 3은 본 발명의 실시 형태에 따른 기판 처리 장치 처리로의 개략 단면도이다.
도 4는 실리콘 양자 도트(quantum dot) 및 폴리 실리콘의 성형 과정을 설명하는 모식도이다.
도 5는 본 발명의 실시예 1에 있어서 성막 시간과 막두께 증가의 관계를 나타내는 그래프이다.
도 6은 본 발명의 실시예 1에 있어서 반응 이미지를 나타내며, (a)는 전(前) 세정을 실시하지 않는 경우, (b)는 전 세정을 하는 경우를 설명하는 모식도이다.
도 7은 본 발명의 실시예 2에 있어서 도펀트 가스 공급의 유무, 공급의 타이밍 차에 의한 실리콘 입자 밀도 제어의 효과를 나타내는 전자현미경 화상이다.
도 8은 본 발명의 실시예 2에 있어서 실리콘계 가스, 도펀트 가스의 공급 타이밍을 나타내는 도이다.
도 9는 실리콘 양자 도트로 구성한 플로팅 게이트를 포함한 플래시 메모리의 일부를 나타내는 단면도이다.
도 10은 미세한 입자 사이즈의 폴리 실리콘막과 메탈막으로 구성한 게이트 전극을 포함한 DRAM의 일부를 나타내는 단면도이다.
도 11은 실리콘 입자를 형성하는 처리 전 및/또는 처리 중에 도펀트 가스를 흘리는 경우[도 11(b)]와 흘리지 않는 경우[도 11(a)]의 반응 형태의 이미지 도이다.
<도면 주요 부호의 설명>
10 : 기판 처리 장치 100 : 포드(pod)
100a : 캡(cap) 101 : 광체(筐體)
103 : 제1 반송실 105 : IO스테이지
108 : 포드 오프너(pod opener) 112 : 제1 웨이퍼 이재기(移載機)
115 : 엘리베이터 121 : 제2 반송실
122 : 반입용의 예비실 123 : 반출용의 예비실
124 : 제2 웨이퍼 이재기 125 : 광체
126 : 엘리베이터 127 : 게이트 밸브(gate valve)
132 : 리니어 액튜에이터(linear actuator)
134 : 웨이퍼 반입 반출구 136 : 구동 기구
137 : 제2 처리로 138 : 제1 쿨링 유니트(cooling unit)
139 : 제2 쿨링 유니트 140 : 반입실용의 기판 재치대
141 : 반출용의 기판 재치대 142 : 클로저(closure)
200 : 웨이퍼(wafer) 202 : 제1 처리로
203 : 반응관 217 : 웨이퍼 지지대
207a : 위 히터 207b : 아래 히터
209a : 가스 도입 플랜지 209b : 가스 배기 플랜지
231 : 배기 라인 232a : 제1 가스 도입 라인
232b : 제2 가스 도입 라인 240a : 제1 밸브
240b : 제2 밸브 240c : 제4 밸브
240d : 제5 밸브 241a : 제1 매스 플로우 컨트롤러
(mass flow controller)
241b : 제2 매스 플로우 컨트롤러 241c : 제3 매스 플로우 컨트롤러
242a : 제1 밸브 242b : 제2 밸브
242c : 제3 밸브 243a : 제1 가스원
243b : 제2 가스원 243c : 제3 가스원
244 : 게이트 밸브 247a : 온도 컨트롤러
247b : 온도 컨트롤러 248 : 압력 컨트롤러
249 : 메인 컨트롤러 250 : 진공 펌프
301 : 소스(source) 302 : 드레인(drain)
303 : 채널(channel) 영역 304 : 터널(tunnel) 산화막
305 : 플로팅 게이트(floating gate) 전극
305a : 실리콘 양자 도트 306 : 절연층
307 : 컨트롤 게이트 전극
종래, 실리콘 양자 도트 등으로 이루어지는 실리콘 미세결정 메모리를 형성하는 경우, 먼저, 기판을 수용한 처리실 내에 실리콘계 가스를 도입하여 기판 상에 아일랜드상의 실리콘 입자, 즉 실리콘 양자 도트를 논 도프(non-dope)로 형성하고, 그 후 처리실 내로부터 기판을 꺼낸 후, 이온 주입법 등에 의하여 형성된 실리콘 양자 도트에 대해서 도프(dope)를 하는 것이 일반적이었다. 그러나 본 발명자는, 실리콘 양자 도트 형성 시에 도펀트 가스를 혼입함으로써, 불순물을 도프하면서 실리콘 양자 도트를 형성할 수 있는 것을 발견했다. 또한, 실리콘 양자 도트를 형성하는 처리 전 및/또는 처리 중에, 즉, 실리콘계 가스 도입 전 및/또는 실리콘계 가스 도입 중에 도펀트 가스를 흘림으로써, 실리콘 입자의 핵밀도를 높일 수 있다는 종래에 없는 예기치 않은 효과가 있는 것을 발견했다. 본 발명은, 본 발명자가 발견한 상기 지견(知見)을 바탕으로 한 것이다.
본 발명은, 예를 들면 반도체 칩(chip)의 소정의 절연막 표면에, 실리콘 양자 도트 등으로 이루어지는 실리콘 미세결정 메모리나 게이트 전극을 형성하기 위한 미세한 실리콘 입자를 형성하는 공정을 가지고, 상기 미세한 실리콘 입자를 형성하는 처리 전 또는 처리 중, 또는 두 경우 모두 도펀트 가스를 흘림으로써 실리콘 입자의 핵밀도를 높이는 것이다.
이하 본 발명의 실시 형태를 도면을 참조해서 설명한다.
먼저, 도 1 및 도 2에 있어서, 본 발명이 적용되는 기판 처리 장치(10)의 개요를 설명한다.
본 발명이 적용되는 기판 처리 장치(10)에 있어서는, 웨이퍼 등의 기판을 반송하는 캐리어(carrier)로서는 FOUP(front opening unified pod. 이하 포드라고 한다)가 사용되어 있다. 또한, 이하의 설명에 있어서, 전후좌우는 도 1을 기준으로 한다. 즉, 도 1이 나타내고 있는 지면(紙面)에 대하여, 전은 지면의 아래, 후는 지면의 위, 좌우는 지면의 좌우로 한다.
도 1 및 도 2에 나타나 있는 바와 같이, 기판 처리 장치(10)는 진공 상태 등 대기압 미만의 압력[부압(負壓)]에 견딜 수 있는 로드록 챔버(loadlock chamber) 구조로 구성된 제1 반송실(103)을 구비하고 있고, 제1 반송실(103)의 광체(101)는 평면도가 육각형으로서 상하 양단이 폐색한 상자형상으로 형성되어 있다. 제1 반송실(103)에는 부압 하에서 2매의 웨이퍼(200)를 동시에 반송하는 제1 웨이퍼 이재기(112)가 설치되어 있다. 제1 웨이퍼 이재기(112)는, 엘리베이터(115)에 의하여, 제1 반송실(103)의 기밀성을 유지하면서 승강할 수 있도록 구성되어 있다.
광체(101)의 6개의 측벽 중 전측(前側)에 위치하는 2개의 측벽에는, 반입용 예비실(122)과 반출용의 예비실(123)이 각각 게이트 밸브(244), (127)를 개재하여 연결되어 있으며, 각각 부압에 견딜 수 있는 로드록 챔버 구조로 구성되어 있다. 또한, 예비실(122)에는 반입실용의 기판 재치대(140)가 설치되고, 예비실(123)에는 반출용의 기판 재치대(141)가 설치되어 있다.
예비실(122) 및 예비실(123)의 전측(前側)에는, 대기압 하에서 사용되는 제2 반송실(121)이 게이트 밸브(128), (129)를 개재하여 연결되어 있다. 제2 반송실(121)에는 웨이퍼(200)를 이재하는 제2 웨이퍼 이재기(124)가 설치되어 있다. 제2 웨이퍼 이재기(124)는 제2 반송실(121)에 설치된 엘리베이터(126)에 의하여 승강되도록 구성되어 있음과 동시에, 리니어 액튜에이터(132)에 의하여 좌우 방향으로 왕복 이동되도록 구성되어 있다.
도 1에 나타나 있는 바와 같이, 제2 반송실(121)의 좌측에는 노치(notch) 또는 오리엔테이션 플랫(orientation flat) 맞춤 장치(106)가 설치되어 있다. 또한, 도 2에 나타나 있는 바와 같이, 제2 반송실(121)의 상부에는 클린 에어를 공급하는 클린 유니트(118)가 설치되어 있다.
도 1 및 도 2에 나타나 있는 바와 같이, 제2 반송실(121)의 광체(125)의 전측(前側)에는, 웨이퍼(200)를 제2 반송실(121)에 대해서 반입 반출하기 위한 웨이퍼 반입 반출구(134)와 포드 오프너(108)가 설치되어 있다. 웨이퍼 반입 반출구(134)를 사이에 두고 포드 오프너(108)와 반대측, 즉 광체(125)의 외측에는 IO스테이지(105)가 설치되어 있다. 포드 오프너(108)는, 포드(100)의 캡(100a)을 개폐함과 동시에 웨이퍼 반입 반출구(134)를 폐색할 수 있는 클로저(142)와 클로저(142)를 구동하는 구동 기구(136)를 구비하고 있고, IO스테이지(105)에 재치(載置)된 포드(100)의 캡(100a)을 개폐함으로써, 포드(100)에 대한 웨이퍼(200)의 출입을 가능하게 한다. 또한, 포드(100)는 도시하지 않은 공정 내 반송 장치(RGV)에 의하여, IO스테이지(105)에 대하여, 공급 및 배출되도록 되어 있다.
도 1에 나타나 있는 바와 같이, 광체(101)의 6개의 측벽 가운데 뒤측(배면 측)에 위치하는 2개의 측벽에는, 웨이퍼에 원하는 처리를 하는 제1 처리로(202)와 제2 처리로(137)가 게이트 밸브(130), (131)를 개재하여 각각 인접하여 연결되어 있다. 제1 처리로(202) 및 제2 처리로(137)는 모두 핫 월(hot wall)식 처리로에 의해 구성되어 있다. 또한, 광체(101)에 있어서 6개의 측벽 중 나머지 서로 대향하는 2개의 측벽에는, 제1 쿨링 유니트(138)와 제2 쿨링 유니트(139)가 각각 연결되어 있고, 제1 쿨링 유니트(138) 및 제2 쿨링 유니트(139)는 양 쪽 모두 처리 완료된 웨이퍼(200)를 냉각하도록 구성되어 있다.
다음에, 도 3을 참조하여, 본 발명의 실시 형태에 따른 기판 처리 장치(10)의 제1 처리로(202)의 개략을 설명한다. 도 3은, 본 발명의 실시 형태에 따른 기판 처리 장치(10)의 제1 처리로(202)의 개략적인 종단면도이다.
석영제, 탄화규소제, 또는 알루미나제의 반응 용기로서의 반응관(203)은, 수평 방향으로 편평한 공간을 가지고 있으며, 내부에 처리실을 형성하고, 기판으로서의 웨이퍼(200)를 수용한다. 반응관(203) 내부에는 웨이퍼(200)를 지지하는 지지구로서의 웨이퍼 지지대(217)가 설치되고, 반응관(203)의 양단에는 기밀한 매니폴드(manifold)로서의 가스 도입 플랜지(209a), 가스 배기 플랜지(209b)가 설치되고, 가스 도입 플랜지(209a)에는 다시 칸막이 밸브로서의 게이트 밸브(244)를 개재하여 제1 반송실(103)이 연접되어 있다.
가스 도입 플랜지(209a)에는 공급관으로서의 제1 가스 도입 라인(232a), 제2 가스 도입 라인(232b)이 접속되어 있다. 제1 가스 도입 라인(232a), 제2 가스 도입 라인(232b)에는, 각각 제1 가스원(243a), 제2 가스원(243b)이 접속되어 있다. 제1 가스 도입 라인(232a), 제2 가스 도입 라인(232b)의 도중에는 제1 가스원(243a), 제2 가스원(243b)으로부터 반응관(203) 내에 도입되는 제1 가스, 제2 가스의 유량을 각각 제어하는 유량 제어장치(유량 제어수단)로서의 제1 매스 플로우 컨트롤러(241a), 제2 매스 플로우 컨트롤러(241b)와, 그 상류측과 하류 측에 설치된 제1 밸브(242a), (240a), 제2 밸브(242b), (240b)가 각각 설치되어 있다.
또한, 제1 가스 도입 라인(232a) 및 제2 가스 도입 라인(232b)에는, 제3 가스 도입 라인(232c)이 접속되어 있다. 제3 가스 도입 라인(232c)에는 제3 가스원(243c)이 접속되어 있고, 제3 가스 도입 라인(232c)의 도중에는 제3 가스원으로부터 반응관(203) 내에 도입하는 제3 가스의 유량을 제어하는 제3 매스 플로우 컨트롤러(241c)와, 그 상류측에 설치된 제3 밸브(242c)가 설치되어 있다. 제3 가스 도입 라인(232c)은, 제3 매스 플로우 컨트롤러(241c)보다 하류측에서 2개의 라인으로 분기하고, 각각은 제1 가스 도입 라인(232a)의 제1 밸브(240a)보다 하류측, 제2 가스 도입 라인(232b)의 제2 밸브(240b)보다 하류측에 접속되어 있고, 각 라인에 제3 가스를 공급할 수 있도록 되어 있다. 또한, 제3 가스 도입 라인(232c)에서 분기된 각 라인에는 제4 밸브(240c), 제5 밸브(240d)가 각각 설치되어 있다. 한편, 본 실시 형태에 있어서는, 제3 가스원(243)에는, 제3 가스로서 불활성 가스, 예를 들면 N2, Ar 또는 He 등이 수용된다.
가스 배기 플랜지(209b)에는 배기관으로서의 배기 라인(231)이 접속되어 있다. 또한, 배기 라인(231)에는, 반응관(203) 내를 배기하는 진공 배기 장치(배기 수단)로서의 진공 펌프(250)가 접속되어 있고, 그 도중에는 반응관(203) 내의 압력을 제어하는 압력 제어부(압력 제어수단)로서의 압력 컨트롤러(248)가 설치되어 있다.
반응관(203)의 상하에는 각각 가열 기구(가열 수단)로서의 위 히터(207a), 아래 히터(207b)가 설치되고, 반응관(203) 내부를 균일하게 또는 소정의 온도 구배를 발생시켜 가열하게 되어 있다. 또한, 위 히터(207a), 아래 히터(207b)에는, 각각의 히터 온도를 제어하는 온도 제어부(온도 제어수단)로서의 온도 컨트롤러(247a), (247b)가 각각 접속되어 있다. 또한 위 히터(207a), 아래 히터(207b) 및 반응관(203)을 덮도록 단열 부재로서의 단열재(208)가 설치되어 있다.
반응관(203) 내의 온도, 반응관(203) 내의 압력, 반응관(203) 내에 공급하는 가스의 유량은, 각각 온도 컨트롤러(247a), (247b), 압력 컨트롤러(248), 매스 플로우 컨트롤러(241a), (241b), (241c)에 의하여, 소정의 온도, 압력, 유량이 되도록 각각 제어된다. 또한, 온도 컨트롤러(247a), (247b), 압력 컨트롤러(248), 매스 플로우 컨트롤러(241a), (241b), (241c)는, 주제어부(주제어수단)로서의 메인 컨트롤러(249)에 의하여 제어된다. 또한, 메인 컨트롤러(249)는 밸브(242a), (240a), (242b), (240b), (242c), (240c), (240d)의 개폐도 제어하고, 가스 공급 타이밍도 제어하도록 구성되어 있다. 또한, 메인 컨트롤러(249)는, 기판 처리 장치(10)를 구성하는 각 부의 동작을 제어하도록 구성되어 있다.
다음에, 상술한 기판 처리 장치(10)의 제1 처리로(202)를 사용하여, 반도체 디바이스의 제조 공정의 하나의 공정으로서 기판으로서의 웨이퍼를 처리하는 방법 에 대해 설명한다. 이하 설명에 있어서, 기판 처리 장치(10)를 구성하는 각 부의 동작은 메인 컨트롤러(249)에 의하여 제어된다.
반도체 칩을 가지고 있는 기판으로서의 웨이퍼(200)에는, 본 프로세스 처리를 하기 전의 공정에서는, 실리콘 산화막 등 박막의 절연막이 형성된다. 이 절연막의 막두께는 전기 특성으로서 성능이 좌우되기 때문에, 박막의 막두께의 제어, 관리는 대단히 중요하다. 그 때문에, 종래, 박막의 절연막 형성 후, 본 프로세스, 즉 실리콘 입자를 형성하는 처리를 하기 전에 세정하는 일은 없었다.
이에 대해서, 본 실시 형태에 있어서는, 반도체 칩을 가지고 있는 웨이퍼를 본 기판 처리 장치에 반입하기 전에, 자연 산화막이나 유기 오염 등 표면 오염을, 미리 예를 들면 희석 불산 수용액(DHF)으로 세정하여 제거한 후, 스핀 드라이(spin dry) 건조기 등으로 건조 처리를 하고, 청정한 상태로 재빨리 기판 처리 장치 내의 예비실 등에 반송한다. 청정한 상태로 재빨리 처리하는 데에는 클린 룸(clean room) 내의 분위기 오염에 의한 악영향을 막기 위한 것이며, 기판을 기판 처리 장치에 반송할 때까지의 오염을 관리, 제어할 필요가 있다. 이 시점에서 웨이퍼 표면에 오염 등이 많이 부착, 형성하고 있으면, 절연막 표면 상태와 예를 들면 유기 오염 표면 상태에서는 실리콘 등의 결합수 밀도가 다르기 때문에, 목표로 하는 사이즈나 밀도의 실리콘 입자를 형성할 수 없는 경우도 있어, 반도체 장치의 수율(yield) 저하의 원인이 된다.
본 실시 형태에 따르면, 기판 표면에 형성된 절연막의 표면을 세정하여 클린화한 후, 재빨리 기판을 기판 처리 장치에 투입하여, 세정한 상태에서 처리를 하기 때문에, 실리콘 입자의 형성을 기판의 보존 상태에 의한 표면 상태에 의존하지 않도록 할 수 있어, 그에 따라 실리콘 입자를 안정되게 형성시킬 수가 있다.
상술한 바와 같이 표면 세정이 종료한 미처리 웨이퍼(200)는 25매가 포드(100)에 수납된 상태로, 처리 공정을 실시하는 기판 처리 장치로, 공정 내 반송 장치에 의하여 반송된다. 도 1 및 도 2에 나타나 있는 바와 같이, 반송되어 온 포드(100)는 IO스테이지(105) 위에 공정 내 반송 장치로부터 수수되어 재치된다. 포드(100)의 캡(100a)이 포드 오프너(108)에 의하여 제거되어, 포드(100)의 웨이퍼 출입구가 개방된다.
포드(100)가 포드 오프너(108)에 의하여 개방되면, 제2 반송실(121)에 설치된 제2 웨이퍼 이재기(124)는, 포드(100)로부터 웨이퍼(200)를 픽업하여 예비실(122)에 반입하고, 웨이퍼(200)를 기판 재치대(140)에 이재한다. 이 이재 작업 중에는, 예비실(122)의 제1 예비실(103) 측의 게이트 밸브(130)는 닫혀져 있고, 제1 반송실(103) 내의 부압은 유지되어 있다. 포드(100)에 수납된 소정 매수, 예를 들면 25매의 웨이퍼(200)의 기판 재치대(140)로의 이재가 완료하면, 게이트 밸브(128)가 닫혀지고, 예비실(122) 내가 배기 장치(도시하지 않음)에 의하여 부압으로 배기된다.
예비실(122) 내가 미리 설정된 압력치가 되면, 게이트 밸브(130)가 열리고, 예비실(122)과 제1 반송실(103)이 연통된다. 이어서, 제1 반송실(103)의 제1 웨이퍼 이재기(112)는 기판 재치대(140)로부터 웨이퍼(200)를 2매씩 픽업하여 제1 반송실(103)로 반입한다. 게이트 밸브(130)가 닫혀진 후, 제1 반송실(103)과 제1 처리 로(202)가 연통된다. 즉, 반응관(203) 내의 온도가 히터(207a), (207b)에 의하여 처리 온도로 유지된 상태에서, 게이트 밸브(244)가 열리고, 제1 웨이퍼 이재기(112)에 의하여 반응관(203) 내에 웨이퍼(200)가 반입되어, 웨이퍼 지지대(217)에 재치된다. 본 예에서는, 웨이퍼 지지대(217)에는 2매의 웨이퍼(200)가 재치되고, 2매의 웨이퍼(200)가 동시에 처리된다. 또한, 동시에 처리하는 2매의 웨이퍼(200)의 열이력을 동일하게 하기 위해 웨이퍼(200)는 2매 동시에 반응관(203) 내로 반송된다. 웨이퍼(200)가 반응관(203) 내에 반입됨과 동시에 웨이퍼(200)의 처리 온도까지 승온(preheat)이 개시된다. 웨이퍼 지지대(217)에는 웨이퍼(200)를 1매만 재치할 수도 있으며, 한 번에 1매의 웨이퍼(200)를 처리하도록 해도 된다. 그 경우, 웨이퍼 지지대(217)의 웨이퍼(200)를 지지하지 않는 지지부에는 더미(dummy) 웨이퍼를 재치하는 것이 좋다.
제1 웨이퍼 이재기(112)가 후퇴하고 게이트 밸브(244)가 닫혀진 후, 반응관(203) 내의 압력은 처리 압력이 되도록 압력 컨트롤러(248)에 의하여 제어되고(압력 안정화), 반응관(203) 내의 온도는 웨이퍼 온도가 처리 온도가 되도록 온도 컨트롤러(247a), (247b)에 의하여 제어된다(온도 안정화). 이 반응관(203) 내의 압력 안정화, 웨이퍼(200)의 온도 안정화 시, 반응관(203) 내에는, 제3 가스원(243c)으로부터 제3 가스 도입 라인(232c)을 개재하여, 제1 가스 도입 라인(232a), 제2 가스 도입 라인(232b) 중 적어도 어느 하나에 의하여 불활성 가스가 도입됨으로써, 반응관(203) 내는 불활성 가스 분위기로 된다.
반응관(203) 내의 압력이 처리 압력으로 안정화하고, 웨이퍼(200)의 온도가 처리 온도로 안정화한 후, 반응관(203) 내에 처리 가스가 도입됨으로써, 웨이퍼(200)에 처리가 이루어진다. 즉, 웨이퍼(200)에 형성된 절연막 상에 실리콘 입자가 형성된다.
이 때, 반응관(203) 내에 SiH4나 SiH6 등의 실리콘계 가스를 도입함으로써 실리콘 입자를 형성하는데, 종래, 실리콘 입자의 밀도는 1010개/㎠ 내지 1011개/㎠ 레벨이다. 디바이스의 고집적화에 수반하여 게이트 전극의 길이가 작아지면, 그 불규칙성을 완화시키기 위해 작은 입자의 높은 밀도에서의 실리콘 입자의 형성이 필요하다. 그러나 종래의 방법에서는, 목표인 1012개/㎠ 레벨의 실리콘 입자를 형성하는 것은 곤란했다.
따라서, 본 발명의 프로세스에서는, PH3, B2H6, BCl3, AsH3 등의 도펀트 가스를 이용하여 실리콘 입자의 형성 사이트를 많이 형성하는 조건에서 처리를 함으로써 실리콘 입자의 형성 밀도를 높이도록 했다.
즉, 본 실시 형태에 있어서는, 제1 가스원(243a)에는 제1 가스로서 SiH4나 Si2H6 등의 실리콘계 가스를 수용하고, 제2 가스원(243b)에는 제2 가스로서의 PH3, B2H6, BCl3, AsH3 등의 도펀트 가스를 수용하여, 반응관(203) 내의 압력이 처리 압력으로 안정화하고, 웨이퍼(200)의 온도가 처리 온도로 안정화한 후, 반응관(203) 내에 제1 가스원(243a), 제2 가스원(243b)으로부터 제1 가스 도입 라인(232a), 제2 가스 도입 라인(232b)을 개재하여 제1 가스로서의 실리콘계 가스, 제2 가스로서의 도펀트 가스를, 후술하는 타이밍으로 도입함으로써, 웨이퍼(200)에 형성된 절연막 상에 실리콘 입자가 형성된다.
구체적으로는, 반응관(203) 내에, (1) 도펀트 가스를 먼저 도입하고, 도펀트 가스의 도입을 정지한 후, 실리콘계 가스를 도입하여 실리콘 입자를 형성하거나, 또는, (2) 도펀트 가스와 실리콘계 가스를 동시에 도입하여 실리콘 입자를 형성하거나, 또는, (3) 도펀트 가스를 먼저 도입하고, 도펀트 가스의 도입을 유지한 채로 실리콘계 가스를 도입하여 실리콘 입자를 형성하도록 했다.
즉, (1) 실리콘 입자를 형성하는 처리 전, 또는, (2) 실리콘 입자를 형성하는 처리 중, 또는, (3) 실리콘 입자를 형성하는 처리 전 및 처리 중에, 처리실 내에 도펀트 가스를 흘리도록 했다. 이와 같이 하면, 후술하는 바와 같이, 1012개/㎠ 레벨의 실리콘 입자를 형성시킬 수가 있다.
본 실시 형태의 처리로에서 웨이퍼를 처리할 때, 즉 웨이퍼 표면에 형성된 절연막 상에 실리콘 입자를 형성할 때의 처리 조건으로서는, 예를 들면, 처리 온도 200~800℃, 처리 압력 13~1330Pa, 실리콘계 가스(SiH4) 유량 10~2000sccm, 도펀트 가스(B2H6) 유량 10~2000sccm이 예시되고, 각각의 처리 조건을 각각의 범위 내의 소정의 값으로 일정하게 유지함으로써, 실리콘 입자의 핵형성 사이트를 많게 하면서 실리콘 입자를 형성할 수가 있다.
도 4를 토대로 핵형성으로부터 연속막 형성까지의 공정을 설명한다. 도 4(a)에 나타내는 바와 같이, 실리콘계 가스를 공급하면 기판 표면의 절연막 상에 핵이 형성되고, 그 후, 도 4(b)에 나타내는 바와 같이, 이 핵을 중심으로 하여 결정이 성장한다. 그 성장한 결정을 입자라고 한다. 또한, 도 4(c)에 나타내는 바와 같이, 입자가 다시 성장하면 입자끼리 서로 접하고, 도 4(d)에 나타내는 바와 같이, 입자끼리의 간격이 없어지면 연속막인 폴리 실리콘막이 된다. 한편, 입자끼리 서로 접하기 전의 입자가 독립한 상태로 성장을 정지함으로써, 아일랜드상의 입자, 즉 실리콘 양자 도트를 형성할 수가 있다.
본 발명에서는, 입자를 형성하는 처리 전 및/또는 처리 중, 즉 실리콘계 가스의 공급 전 및/또는 실리콘계 가스 공급 시에, 도펀트 가스를 흘림으로써 핵밀도를 높이고 있다. 이에 따라, 실리콘 양자 도트를 형성하는 경우에는 실리콘 입자의 밀도를 높게 할 수가 있고, 또한 폴리 실리콘막을 형성할 때에는, 폴리 실리콘막의 입자 사이즈를 미세하게 할 수가 있다.
웨이퍼(200)의 처리가 완료하면, 반응관(203) 내의 잔류 가스를 제거하기 위해, 반응관(203) 내에는, 제3 가스원(243c)으로부터 제3 가스 도입 라인(232c)을 개재하여 가스 도입 라인(232a), (232b) 중 적어도 어느 하나에 의해 제3 가스로서의 불활성 가스가 도입되면서, 배기 라인(231)으로부터 배기되어 반응관(203) 내가 퍼지(purge) 된다.
반응관(203) 내가 퍼지된 후, 반응관(203) 내의 압력을 압력 컨트롤러(248)에 의하여, 웨이퍼 반송 압력이 되도록 조정한다. 반응관(203) 내의 압력이 반송 압력으로 된 후, 처리 완료된 웨이퍼(200)는, 제1 웨이퍼 이재기(112)에 의하여 반응관(203)으로부터 제1 반송실(103)로 반출된다. 즉, 제1 처리로(202)에서 웨이 퍼(200)에 대한 처리가 완료하고, 퍼지가 종료하면, 게이트 밸브(244)가 열리고 처리 완료된 2매의 웨이퍼(200)는 제1 웨이퍼 이재기(112)에 의하여 제1 반송실(103)로 반송된다. 반출 후, 게이트 밸브(244)는 닫혀진다.
제1 웨이퍼 이재기(112)는 제1 처리로(202)로부터 반출한 2매의 웨이퍼(200)를 제1 쿨링 유니트(138)로 반송하고, 2매의 처리 완료된 웨이퍼(200)는 냉각된다.
제1 쿨링 유니트(138)에 처리 완료된 웨이퍼(200)를 반송하면, 제1 웨이퍼 이재기(112)는 예비실(122)의 기판 재치대(140)에 미리 준비된 웨이퍼(200)를 전술한 동작과 마찬가지로, 2매 동시에 픽업하여 제1 처리로(202)로 반송하고, 제1 처리로(202) 내에서 2매의 웨이퍼(200)에 대해서 동시에 원하는 처리가 이루어진다.
제1 쿨링 유니트(138)에 있어서 미리 설정된 냉각 시간이 경과하면, 냉각 이 완료된 2매의 웨이퍼(200)는 제1 웨이퍼 이재기(112)에 의하여 제1 쿨링 유니트(138)로부터 제1 반송실(103)로 반출된다.
냉각이 완료된 2매의 웨이퍼(200)가 제1 쿨링 유니트(138)로부터 제1 반송실(103)로 반출된 후, 게이트 밸브(127)가 열린다. 제1 웨이퍼 이재기(112)는, 제1 쿨링 유니트(138)로부터 반출한 2매의 웨이퍼(200)를 예비실(123)로 반송하고, 기판 재치대(141)에 이재한 후, 예비실(123)은 게이트 밸브(127)에 의하여 닫혀진다.
이상의 작동이 반복됨으로써, 예비실(122) 내에 반입된 소정 매수, 예를 들면 25매의 웨이퍼(200)가 2매씩 순차로 처리된다.
예비실(122) 내에 반입된 모든 웨이퍼(200)에 대한 처리가 종료하고, 처리가 완료된 모든 웨이퍼(200)가 예비실(123)에 수납되어, 예비실(123)이 게이트 밸 브(127)에 의하여 닫혀지면, 예비실(123) 내가 불활성 가스에 의하여 거의 대기압으로 돌아온다. 예비실(123) 내가 거의 대기압으로 돌아오면, 게이트 밸브(129)가 열리고, IO스테이지(105)에 재치된 빈 포드(100)의 캡(100a)이 포드 오프너(108)에 의하여 열린다. 이어서, 제2 반송실(121)의 제2 웨이퍼 이재기(124)는 기판 재치대(141)로부터 웨이퍼(200)를 픽업하여 제2 반송실(121)로 반출하고, 제2 반송실(121)의 웨이퍼 반입 반출구(134)를 통하여 포드(100)에 수납된다. 25매의 처리 완료된 웨이퍼(200)의 포드(100)로의 수납이 완료하면, 포드(100)의 캡(100a)이 포드 오프너(108)에 의하여 닫혀진다. 닫혀진 포드(100)는 IO스테이지(105) 상에서 다음 공정으로 공정 내 반송 장치에 의하여 반송된다.
이상의 작동은 제1 처리로(202) 및 제1 쿨링 유니트(138)가 사용되는 경우를 예로 하여 설명했으나, 제2 처리로(137) 및 제2 쿨링 유니트(139)가 사용되는 경우에 있어서도 동일한 작동이 실시된다. 또한, 상술한 기판 처리 장치(10)에서는, 예비실(122)을 반입용, 예비실(123)을 반출용으로 했으나, 예비실(123)을 반입용, 예비실(122)을 반출용으로 해도 된다.
또한, 제1 처리로(202)와 제2 처리로(137)는, 각각 동일한 처리를 해도 되며, 다른 처리를 해도 된다. 제1 처리로(202)와 제2 처리로(137)에서 다른 처리를 하는 경우, 예를 들면 제1 처리로(202)에서 웨이퍼(200)에 어떤 처리, 예를 들면 기판 표면에 형성된 절연막의 세정 처리를 한 후, 계속하여 제2 처리로(137)에서 다른 처리, 예를 들면 본 실시 형태에 있어서의 실리콘 입자의 형성 처리를 해도 된다. 또한, 제1 처리로(202)에서 웨이퍼(200)에 소정의 처리를 한 후, 제2 처리 로(137)에서 다른 처리를 하도록 하는 경우, 제1 쿨링 유니트(138)또는 제2 쿨링 유니트(139)를 경유하도록 해도 된다.
다음에, 실시예 1을 도 5 및 6를 토대로 설명한다.
<실시예 1>
도 5는 상술한 기판 처리 장치(10)를 사용하여, 상기 실시 형태에 있어서 나타낸 처리 조건에서 웨이퍼를 처리했을 경우, 웨이퍼를 처리하기 전에 웨이퍼 표면(절연막 표면)의 세정을 했을 경우와, 웨이퍼를 처리하기 전에 웨이퍼 표면의 세정을 하지 않았을 경우와는, 처리 시간의 경과와 함께 웨이퍼 표면에 형성되는 실리콘막의 막두께가 어떻게 증가하는 경향이 있는지 나타내고 있다. 도면 중 횡축은 처리 시간(분), 즉 실리콘계 가스의 공급 시간을 나타내고 있으며, 종축은 웨이퍼 표면의 절연막 상에 형성되는 실리콘막의 막두께(nm)를 나타내고 있다. 또한, 전(前) 세정 없음은 웨이퍼를 처리하기 전에 웨이퍼 표면을 세정하지 않은 경우, 전(前) 세정 있음은 웨이퍼를 처리하기 전에 웨이퍼 표면을 세정한 경우를 각각 나타내고 있다. 어느 경우도 웨이퍼를 처리할 때의 처리 조건은 동일하게 했다. 실시예 1에서는 실리콘계 가스만을 사용해 처리하고, 도펀트 가스는 사용하지 않았다. 실리콘계 가스로서는 모노실란(SiH4)을 사용했다.
세정 처리를 하지 않는 통상의 직접 처리인 경우, 도 5의 '전 세정 없음'에 나타내는 바와 같이, 실리콘막의 막두께 증가 경향을 나타낼 때까지의 시간이 8분 이상 필요하다는 결과가 되었다. 이 8 분 동안, 웨이퍼 표면에서는 실리콘계 가스 의 분해, 표면 흡착, 마이그레이션(migration), 해리(解離)와 같은 반응이 반복적으로 일어나고 있고, 전(前)세정을 하지 않음으로써 웨이퍼 표면의 실리콘계 가스 흡착을 위한 결합수 밀도가 오염물질 등에 의하여 저하하고, 흡착 확률이 저하한 만큼도 포함하여 성막 개시가 8 분후가 된 것으로 추정된다. 흡착 확률이 저하하고 있다는 것은, 웨이퍼 표면에 있어서 실리콘 입자의 밀도가 저하하는 요인이 있다는 것으로서, 통상적으로는 실리콘 입자의 밀도가 낮은 곳으로부터 3 차원 방향으로 입자가 성장하여, 막두께가 증가하는 것으로 추정된다. 이러한 표면 상태에서는, 실리콘 입자의 형성이 실리콘계 가스의 공급 조건에서 제어할 수 없음을 나타내고 있다.
이에 대하여, 세정 처리를 했을 경우, 도 5의 '전 세정 있음'에 나타내는 바와 같이, 실리콘막의 막두께 증가 경향을 나타낼 때까지의 시간이 5분 정도로서, '전 세정 없음'과 비교해 3분 정도 짧은 결과가 나왔다. 이 3분 동안의 차이는, 웨이퍼 표면에 있는 결합수의 수에 의존하고 있는 것으로 생각된다. 상술한 바와 같이, 웨이퍼 표면에서는 실리콘계 가스의 분해, 표면 흡착, 마이그레이션, 해리와 같은 반응이 반복적으로 일어나고 있고, 전 세정을 함으로써 웨이퍼 표면의 실리콘계 가스 흡착을 위한 결합수 밀도가 전 세정을 하지 않는 경우와 달리, 즉 전 세정을 하지 않을 때보다 많아져, 웨이퍼 표면의 막 상태에서 결정(決定)된다. 그 결과, 흡착 확률도 향상하게 된다.
여기에서, 도 6을 참조하여, 전 세정을 하는 경우와 하지 않는 경우와의 반응 형태를 설명한다. 도 6은, 전 세정을 하는 경우와, 하지 않는 경우와의 반응 형 태의 이미지도이다. 실리콘 기판에 형성된 절연막 표면의 청정 상태에 따라 반응 형태가 바뀐다. 즉, 실리콘 입자를 형성하는 처리를 하는 공정 전에, 전 세정을 하지 않는 경우, 도 6(a)에 나타나 있는 바와 같이, 실리콘계 가스가 표면에서 반응할 때 절연막의 결합수에 다른 오염 분자(CxHy, O 등)가 결합하면 실리콘 입자가 형성되기 어려워진다. 즉, 실리콘 입자의 형성이 표면 상태에 의존하게 되어, 실리콘 입자의 형성이 실리콘계 가스의 공급 조건 등으로 제어할 수 없게 된다. 이에 반하여, 전 세정을 하는 경우, 도 6(b)에 나타내는 바와 같이, 절연막의 표면이 오염물질이 없는 청정한 표면 상태이고, 절연막의 결합수에 수소(H) 등 저온에서 이탈하기 쉬운 원자가 결합하고 있으면 실리콘 입자가 형성되기 쉬워진다. 즉, 실리콘 입자의 형성이 실리콘계 가스의 공급 조건 등으로 제어할 수 있게 된다.
따라서 본 발명에서는, 상기 실시 형태에서 설명한 바와 같이, 처리 챔버(chamber)(반응 용기)에서 처리하기 전에 반도체 표면을 전 처리에서 클린화함으로써, 실리콘의 미소한 입자를 형성하는 핵을 제어하기 좋게 형성할 수 있도록 하고 있다. 이에 따라, 안정된 반도체 장치의 성능을 확보할 수 있게 된다.
다음에, 실시예 2를 도 7 및 8을 토대로 설명한다.
<실시예 2>
도 7은, 상술한 기판 처리 장치(10)의 처리로를 사용하여, 실험에 의해 발견한 도펀트 가스의 공급의 유무, 공급의 타이밍 차이에 의한 실리콘 입자밀도 제어 효과를 전자현미경 화상으로 나타낸 것이다. 도 8은, 실리콘계 가스, 도펀트 가스의 공급 타이밍을 나타내는 것이다. 본 실시예에서는, 실리콘계 가스로서 모노실 란(SiH4)을 사용하고, 도펀트 가스로서 디보랜(diborane: B2H6)을 사용했다. 또한, 본 실시예에서는, 웨이퍼에 대해서 상기 실시 형태에서 나타낸 전 세정을 한 후, 상기 실시 형태에서 나타낸 처리 조건 범위 내의 소정 처리 조건에서 처리를 했다.
3개의 화상 A, B, C는 각각 도 8에 나타내 바와 같은 시퀀스 A, B, C에 의하여 웨이퍼에 대해서 처리를 함으로써 얻어진 것이다. 즉 시퀀스 A는, 실리콘 입자를 형성하는 처리 전 및 처리 중에는 도펀트 가스를 흘리지 않고 실리콘계 가스만을 흘리는 경우, 시퀀스 B는 처리 전에만 도펀트 가스를 흘리는 경우, 시퀀스 C는 처리 전 및 처리 중에 도펀트 가스를 연속적으로 흘리는 경우이다. 이와 같이, 도펀트 가스를 흘리는 타이밍을 달리 하도록 제어하여 실험을 했다.
도 7에 의하면, A와 같이 도펀트 가스를 흘리지 않는 종래의 처리의 경우, 실리콘 입자의 밀도가 1011개/㎠ 레벨이지만, B나 C와 같이 도펀트 가스를 흘림으로써 실리콘 입자의 밀도가 높아지고 있다.
본 실시예에 의하여, 도 7의 C와 같이, 실리콘 입자를 형성하는 처리 전 및 처리 중에 도펀트 가스를 흘리는 경우에 있어서는 실리콘 입자가 1012개/㎠ 레벨로서 고밀도로 형성되고, 도 7의 A와 같이, 실리콘 입자를 형성하는 처리 전 및 처리 중에 도펀트 가스를 흘리지 않는 경우에 비하여 실리콘 입자의 밀도가 약 10 배 증가 하는 것이 판명되었다.
이는 도펀트 가스를 흘림으로써 웨이퍼 표면의 실리콘계 가스 흡착을 위한 결합수 밀도나 결합 상태가 도펀트 가스를 흘리지 않을 때와는 다른 상태가 되는 것을 의미하고 있다.
이 10배의 밀도 차는, 웨이퍼 표면에 있는 결합수 상태에 의존하고 있는 것으로 생각된다. 앞에서도 말한 것처럼, 실리콘계 가스를 도입하여 실리콘 입자를 형성할 때, 웨이퍼 표면에서는 실리콘계 가스의 표면 흡착, 마이그레이션, 분해, 해리와 같은 반응이 반복하여 일어나고 있으며, 웨이퍼 표면의 결합수에 도펀트 원자나 도펀트 가스로부터 분리한 수소가 흡착함으로써, 실리콘계 가스 흡착을 위한 결합수 밀도가 도펀트 가스를 흘리지 않을 때보다 증가하거나, 실리콘계 가스가 용이하게 분해하기 위한 수소가 흡착하거나 하는 만큼, 실리콘계 가스의 분해 확률이 증가하여 실리콘 입자밀도가 향상한 것으로 추정된다.
여기에서, 도 11을 참조하여, 실리콘 입자를 형성하는 처리 전 및/또는 처리 중에 도펀트 가스를 흘리는 경우와, 흘리지 않는 경우와의 반응 형태를 설명한다. 도 11은 실리콘 입자를 형성하는 처리 전 및/또는 처리 중에 도펀트 가스를 흘리는 경우인 도 11(b)와, 흘리지 않는 경우인 도 11(a)의 반응 형태의 이미지도이다.
실리콘 기판에 형성된 절연막 표면에 실리콘 입자를 형성하는 처리를 하기 전, 또는 처리 중, 또는 처리를 하기 전 및 처리 중에 도펀트 가스를 흘리는 경우, 도펀트 가스가 절연막 표면에서 절연막 표면의 결합수와 결합한다. 도 11(b)에서는, 붕소(B)를 포함하는 도펀트 가스가 분해하여 도펀트 원자 즉 붕소 원자가 절연막 표면의 결합수와 결합한 상태를 나타내고 있다. 이에 따라, 실리콘 입자의 형성이, 도펀트 가스나 도펀트 원자의 절연막 표면으로의 흡착 상태에 의존하게 된다.
실리콘 입자는, 실리콘계 가스가 절연막 표면에 흡착하고, 분해한 실리콘 원 자(Si)가 절연막 표면을 이동하여 복수의 실리콘 원자가 결집한 장소에 정착함으로써 형성된다. 그 때문에, 도펀트 가스가 절연막 표면에 흡착하고 있는 경우에는, 도 11(b) 아래 쪽 그림에 나타내는 바와 같이, 도펀트 가스가 실리콘 원자의 이동 범위를 제한하고, 그 결과, 미소한 실리콘 입자를 고밀도로 형성할 수 있게 된다. 즉 도펀트 가스의 공급, 또한 도펀트 가스의 공급 조건으로 실리콘 입자의 형성을 제어할 수 있게 된다.
이에 대하여 실리콘 입자를 형성하는 처리 전 및/또는 처리 중에 도펀트 가스를 흘리지 않는 경우, 도 11(a)에 나타내는 바와 같이, 실리콘 원자의 이동 범위가 제한되지 않기 때문에, 도펀트 가스를 흘리는 경우에 비하여, 미소한 실리콘 입자를 고밀도로 형성하는 것이 어려워진다.
이와 같이, 본 발명에서는, 고밀도의 실리콘 입자 형성을 목적으로 하는 경우에 있어서, 처리실 내에 실리콘계 가스를 도입하여 실리콘 입자를 형성하는 처리의 사전 또는 처리 중, 또는 사전 및 처리 중에 도펀트 가스를 흘리도록 했기 때문에, 실리콘의 고밀도 입자를 형성하는 핵을 제어하기 좋게 형성할 수 있고, 이에 따라 안정된 반도체 장치의 성능의 확보를 실현할 수가 있다.
다음에, 반도체 장치(device)의 제조 방법의 하나의 예로서 플래시 메모리를 제조할 때, 본 발명의 기판 처리 장치 및 기판 처리 방법을 적용하는 예, 즉, 플래시 메모리의 플로팅 게이트를 실리콘 양자 도트로 구성할 때, 본 발명의 기판 처리 장치 및 기판 처리 방법을 적용하는 예에 대하여 설명한다. 도 9는, 실리콘 양자 도트로 구성한 플로팅 게이트를 포함한 플래시 메모리의 일부를 나타내는 단면도이 다.
먼저, 웨이퍼(200)의 표면에 실리콘 산화막(SiO2 막) 등의 절연체로 이루어지는 터널 산화막(304)을 형성한다. 터널 산화막(304)은, 예를 들면 드라이 산화나 웨트 산화 등의 열산화법 등에 의하여 형성한다.
이어서, 터널 산화막(304) 상에, 본 발명의 기판 처리 장치 및 기판 처리 방법을 적용하여, 복수의 아일랜드상의 입자 즉 실리콘 양자 도트(305a)로 이루어지는 플로팅 게이트 전극(305)를 형성한다. 실리콘 양자 도트(305a)는, 예를 들면 반구상 또는 구상으로 형성된다.
이어서, 플로팅 게이트 전극(305)을 덮도록, 예를 들면, 실리콘 산화막(SiO2 막)/실리콘 질화막(Si3N4 막)/실리콘 산화막(SiO2 막)의 적층 구조를 갖는 절연체 등으로 이루어지는 절연층(306)을 형성한다. 절연층(306)을 구성하는 SiO2 막은, 예를 들면 SiH2Cl2 가스와 N2O 가스를 사용해 CVD법에 의하여, Si3N4 막은, 예를 들면 SiH2Cl2 가스와 NH3 가스를 사용해 CVD법에 의하여 형성한다.
그 후, 절연층(306) 상에, 예를 들면 인(P)을 첨가한 폴리 실리콘막(Poly-Si 막) 등으로 이루어지는 컨트롤 게이트 전극(307)을 형성한다. 컨트롤 게이트 전극(307)은, 예를 들면, SiH4 가스와 PH3 가스를 이용해 CVD법에 의하여 형성한다. 이에 따라, 플로팅 게이트 전극(305)의 상부에 컨트롤 게이트 전극(307)을 형성하게 된다.
마지막으로, 웨이퍼(200)의 주면(主面)에 n형 불순물을 첨가한 불순물 영역인 소스(301) 및 드레인(302)을 이온 주입법 등에 의하여 형성한다. 소스(301) 및 드레인(302)의 사이에는 채널 영역(303)을 형성하게 된다.
이상의 흐름에 의하여, 도 9에 나타내는 플래시 메모리가 제조된다.
다음에, 반도체 장치(device)의 제조 방법의 다른 한 예로서 DRAM을 제조할 때, 본 발명의 기판 처리 장치 및 기판 처리 방법을 적용하는 예, 즉, DRAM의 게이트 전극의 일부를 미세한 입자 사이즈의 폴리 실리콘막으로 구성할 때, 본 발명의 기판 처리 장치 및 기판 처리 방법을 적용하는 예에 대해 설명한다. 도 10은, 미세한 입자 사이즈의 폴리 실리콘막과 메탈막으로 구성한 게이트 전극을 포함한 DRAM의 일부를 나타내는 단면도이다.
먼저, 실리콘 웨이퍼(200)의 표면에 실리콘 산화막(SiO2), 실리콘산 질화막(SiON) 등의 절연체로 이루어지는 게이트 산화막(404)을 형성한다. 게이트 산화막(404)은, 예를 들면 드라이 산화나 웨트 산화 등의 열산화법 등에 의하여 형성한다.
이어서, 게이트 산화막(404) 상에, 본 발명의 기판 처리 장치 및 기판 처리 방법을 적용하여, 미세한 입자(405a)로 이루어지는 폴리 실리콘막(405)을 형성한다. 이어서, 폴리 실리콘막(405) 상에, 텅스텐(W) 등의 메탈막(406)을 형성한다. 메탈막(406)은, 예를 들면 ALD법이나 CVD법 등에 의하여 형성한다. 이에 따라, 미세한 입자 사이즈의 폴리 실리콘막(405)과 메탈막(406)으로 구성되는 게이트 전 극(407)이 형성된다.
이어서, 게이트 전극(407)을 덮도록, 예를 들면, 실리콘 질화막(Si3N4 막) 등으로 이루어지는 절연층(408)을 형성한다. 절연층(408)을 구성하는 Si3N4 막은, 예를 들면 SiH2Cl2 가스와 NH3 가스를 사용해 CVD법에 의하여 형성한다.
마지막으로, 실리콘 웨이퍼(200)의 주면에 n형 불순물을 첨가한 불순물 영역인 소스(401) 및 드레인(402)을 이온 주입법 등에 의하여 형성한다. 소스(401) 및 드레인(402)의 사이에는 채널 영역(403)이 형성된다.
이상의 흐름에 따라, 도 10에 나타내는 DRAM의 게이트 구조의 제조가 이루어진다.
본 발명에 따르면, 실리콘의 고밀도 입자를 형성하는 핵을 잘 제어하여 형성할 수 있고, 안정된 성능을 확보할 수 있는 반도체 장치의 제조 방법 및 기판 처리 장치를 제공할 수 있다.

Claims (12)

  1. 표면에 절연막이 형성된 기판을 처리실 내에 반입하는 공정과,
    상기 처리실 내에 실리콘계 가스를 도입하여 상기 기판의 표면에 형성된 상기 절연막 상에 실리콘 입자를 형성하는 처리를 하는 공정과,
    처리 후의 상기 기판을 상기 처리실 내로부터 반출하는 공정
    을 포함하며,
    상기 실리콘 입자를 형성하는 처리를 하는 공정은,
    상기 처리실 내에 상기 실리콘계 가스를 도입하기 전에, 상기 처리실 내에 도펀트 가스를 흘리는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서, 상기 실리콘계 가스를 도입할 때를 포함하여, 상기 처리실 내에 상기 도펀트 가스를 흘리는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1항에 있어서, 상기 기판을 상기 처리실 내에 반입하는 공정 전에, 상기 기판의 표면에 형성된 상기 절연막의 표면을 세정하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1항에 있어서, 상기 기판을 상기 처리실 내에 반입하는 공정 전에, 상기 기판의 표면에 형성된 상기 절연막의 표면을 희석 불산 수용액으로 세정하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1항에 있어서, 상기 실리콘 입자를 형성하는 처리를 하는 공정은, 상기 실리콘 입자끼리 서로 접하기 전에 성장을 정지시킴으로써, 아일랜드상의 실리콘 입자를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1항에 있어서, 상기 실리콘 입자를 형성하는 처리를 하는 공정은, 상기 실리콘 입자끼리 서로 접할 때까지 상기 실리콘 입자를 성장시켜, 연속한 실리콘 입자를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 1항에 있어서, 상기 실리콘계 가스는 SiH4 또는 Si2H6이며, 상기 도펀트 가스는 PH3, B2H6, BCl3 또는 AsH3인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 표면에 절연막이 형성된 기판을 처리실 내에 반입하는 공정과,
    상기 처리실 내에 실리콘계 가스를 도입하여 상기 기판의 표면에 형성된 상기 절연막 상에 아일랜드상의 실리콘 입자를 형성하는 처리를 하는 공정과,
    처리 후의 상기 기판을 상기 처리실 내로부터 반출하는 공정
    을 포함하며,
    상기 실리콘 입자를 형성하는 처리를 하는 공정은,
    상기 처리실 내에 상기 실리콘계 가스를 도입하기 전 또는 상기 실리콘계 가스를 도입하기 전과 상기 실리콘계 가스를 도입할 때, 상기 처리실 내에 도펀트 가스를 흘리는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8항에 있어서, 상기 기판을 상기 처리실 내에 반입하는 공정 전에, 상기 기판 표면에 형성된 상기 절연막의 표면을 세정하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 표면에 절연막이 형성된 기판을 처리하는 처리실과,
    상기 처리실 내에 실리콘계 가스를 공급하는 실리콘 가스 공급계와,
    상기 처리실 내에 도펀트 가스를 공급하는 도펀트 가스 공급계와,
    상기 처리실 내를 배기하는 배기계와,
    상기 처리실 내의 상기 기판을 가열하는 히터와,
    상기 처리실 내에 실리콘계 가스를 공급하여 상기 기판 표면에 형성된 상기 절연막 상에 실리콘 입자를 형성하는 처리를 하도록 제어함과 동시에, 상기 처리실 내에 상기 실리콘계 가스를 공급하기 전에, 상기 처리실 내에 도펀트 가스를 흘리도록, 상기 실리콘 가스 공급계, 상기 도펀트 가스 공급계, 및 상기 히터를 제어하는 컨트롤러
    를 포함하는 것을 특징으로 하는 기판 처리 장치.
  11. 제 10항에 있어서, 상기 컨트롤러는, 상기 처리실 내에 상기 실리콘계 가스를 공급할 때를 포함하여, 상기 처리실 내에 도펀트 가스를 흘리도록, 상기 실리콘 가스 공급계, 상기 도펀트 가스 공급계, 및 상기 히터를 제어하는 것을 특징으로 하는 기판 처리 장치.
  12. 표면에 절연막이 형성된 기판을 처리하는 처리실과,
    상기 처리실 내에 실리콘계 가스를 공급하는 실리콘 가스 공급계와,
    상기 처리실 내에 도펀트 가스를 공급하는 도펀트 가스 공급계와,
    상기 처리실 내를 배기하는 배기계와,
    상기 처리실 내의 상기 기판을 가열하는 히터와,
    상기 처리실 내에 실리콘계 가스를 공급하여 상기 기판 표면에 형성된 상기 절연막 상에 아일랜드상의 실리콘 입자를 형성하는 처리를 하도록 제어함과 동시에, 상기 처리실 내에 상기 실리콘계 가스를 공급하기 전, 또는 상기 실리콘계 가스를 공급하기 전과 상기 실리콘계 가스를 공급할 때, 상기 처리실 내에 상기 도펀트 가스를 흘리도록, 상기 실리콘 가스 공급계, 상기 도펀트 가스 공급계, 및 상기 히터를 제어하는 컨트롤러
    를 포함하는 것을 특징으로 하는 기판 처리 장치.
KR1020087006970A 2005-12-28 2006-12-28 반도체 장치의 제조 방법 및 기판 처리 장치 KR100984668B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005378735 2005-12-28
JPJP-P-2005-00378735 2005-12-28

Publications (2)

Publication Number Publication Date
KR20080037735A KR20080037735A (ko) 2008-04-30
KR100984668B1 true KR100984668B1 (ko) 2010-10-01

Family

ID=38228266

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087006970A KR100984668B1 (ko) 2005-12-28 2006-12-28 반도체 장치의 제조 방법 및 기판 처리 장치

Country Status (5)

Country Link
US (1) US20090114146A1 (ko)
JP (1) JPWO2007077917A1 (ko)
KR (1) KR100984668B1 (ko)
TW (1) TW200737309A (ko)
WO (1) WO2007077917A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101550590B1 (ko) 2013-03-28 2015-09-07 가부시키가이샤 히다치 고쿠사이 덴키 반도체 장치의 제조 방법, 기판 처리 방법 및 기판 처리 장치

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012090819A1 (ja) * 2010-12-28 2012-07-05 シャープ株式会社 微結晶シリコン膜の製造方法、微結晶シリコン膜、電気素子および表示装置
FI124354B (fi) 2011-04-04 2014-07-15 Okmetic Oyj Menetelmä yhden tai useamman polykiteisen piikerroksen pinnoittamiseksi substraatille

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09246405A (ja) * 1996-03-07 1997-09-19 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH10256404A (ja) 1997-03-14 1998-09-25 Toshiba Corp 半導体装置の製造方法
JP2002118179A (ja) 2000-08-31 2002-04-19 Samsung Electronics Co Ltd 半球型シリコン膜の形成方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3156878B2 (ja) * 1992-04-30 2001-04-16 株式会社東芝 半導体装置およびその製造方法
JP3705733B2 (ja) * 1992-04-30 2005-10-12 株式会社東芝 半導体装置の製造方法
JP3408401B2 (ja) * 1997-05-30 2003-05-19 シャープ株式会社 半導体記憶素子およびその製造方法
JP4866534B2 (ja) * 2001-02-12 2012-02-01 エーエスエム アメリカ インコーポレイテッド 半導体膜の改良された堆積方法
JP2005129575A (ja) * 2003-10-21 2005-05-19 Hitachi Kokusai Electric Inc 基板処理装置及び半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09246405A (ja) * 1996-03-07 1997-09-19 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH10256404A (ja) 1997-03-14 1998-09-25 Toshiba Corp 半導体装置の製造方法
JP2002118179A (ja) 2000-08-31 2002-04-19 Samsung Electronics Co Ltd 半球型シリコン膜の形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101550590B1 (ko) 2013-03-28 2015-09-07 가부시키가이샤 히다치 고쿠사이 덴키 반도체 장치의 제조 방법, 기판 처리 방법 및 기판 처리 장치

Also Published As

Publication number Publication date
TW200737309A (en) 2007-10-01
WO2007077917A1 (ja) 2007-07-12
JPWO2007077917A1 (ja) 2009-06-11
KR20080037735A (ko) 2008-04-30
US20090114146A1 (en) 2009-05-07

Similar Documents

Publication Publication Date Title
US9666430B2 (en) Method of manufacturing semiconductor device and substrate processing apparatus
US6784103B1 (en) Method of formation of nanocrystals on a semiconductor structure
JP5495847B2 (ja) 半導体装置の製造方法、基板処理装置および基板処理方法
US8123858B2 (en) Manufacturing method of semiconductor device and substrate processing apparatus
KR20150059597A (ko) 반도체 장치의 제조 방법, 기판 처리 장치 및 기록매체
TW202027198A (zh) 用於形成過渡金屬材料的群集處理系統
JP4979578B2 (ja) 単一ウエハチャンバを用いたナノ結晶シリコンの堆積
US20220189777A1 (en) Film formation method and film formation apparatus
TW201522697A (zh) 基板處理裝置、半導體裝置的製造方法及基板處理方法
KR100984668B1 (ko) 반도체 장치의 제조 방법 및 기판 처리 장치
US7919397B2 (en) Method for reducing agglomeration of Si layer, method for manufacturing semiconductor device and vacuum treatment apparatus
US8012885B2 (en) Manufacturing method of semiconductor device
JP4854591B2 (ja) 半導体装置の製造方法及び基板処理装置
JP2012204691A (ja) 半導体装置の製造方法及び基板処理装置
JP4490760B2 (ja) 半導体装置の製造方法及び基板処理装置
JP2009177202A (ja) 半導体装置の製造方法および基板処理装置
JP4456341B2 (ja) 半導体装置の製造方法および基板処理装置
CN109891555B (zh) 低温外延层形成方法
JP7440480B2 (ja) 基板処理装置、半導体装置の製造方法、およびプログラム
US20100203243A1 (en) Method for forming a polysilicon film
KR19990013845A (ko) 반도체 장치의 제조방법
JP4892579B2 (ja) 半導体装置の製造方法
JP2001168055A (ja) 半導体膜形成方法及び薄膜半導体装置の製造方法
JP2001057340A (ja) 半導体装置の製造方法および製造装置
JP2011060908A (ja) 半導体装置の製造方法および製造装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130903

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140901

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150827

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160831

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170830

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20180920

Year of fee payment: 9