JPH09246405A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 電荷蓄積型不揮発性メモリにおいて、微細な
構造欠陥が酸化膜に存在しても、リテンション不良など
の不良発生確率を大幅に低減させる。 【解決手段】 浮遊ゲート電極７を電気的に絶縁された
多数の島状シリコン粒６に分割し、それぞれの領域ｉに
蓄積される電荷量Ｑｉを、セルの情報判定に対応する必
要電荷量Ｑに比べ十分小さい値とする。また、領域ｉに
蓄積される電荷量Ｑｉの総和ΣＱｉは、必要電荷量Ｑに
ほぼ等しく、かつ、領域ｉに蓄積される電荷量Ｑｉは、
情報保持時に許容される保持電荷の変化量ΔＱに比べて
同程度以下（Ｑｉ＜ΔＱ）であるようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ホット電子または
トンネル電子の注入または引き抜きによって浮遊ゲート
電極に蓄積した電荷量を制御し、記憶情報とする不揮発
性ＭＯＳメモリＬＳＩに適用して有効な技術に関するも
のである。

【０００２】

【従来の技術】電気的書き込み、消去可能な電荷蓄積型
半導体不揮発メモリの代表例であるフラッシュメモリ
（ＥＥＰＲＯＭ）の概念は、「International Electron
DeviceMeeting Technical Digest, (1984) 」p464〜p
467に記載のとおり、１９８４年に発表され、それ以来
種々の検討がなされている。その技術動向は、例えば半
導体基盤技術研究会発行、「ウルトラクリーンテクノロ
ジー、Vol.7,(1995)」p17〜p20 に開示されている。前
記文献に記載の技術内容を説明すると以下のとおりであ
る。

【０００３】フラッシュメモリ（ＥＥＰＲＯＭ）の基本
セルは、シリコン酸化膜（ＳｉＯ₂膜）あるいはシリコ
ン窒化膜（Ｓｉ₃ Ｎ₄ 膜）からなる絶縁膜により囲まれ
た単一の浮遊ゲート電極、および浮遊ゲート電極上に絶
縁膜を挟んで設けられた制御ゲート電極からなる二重ゲ
ート構造を有するゲート電極と、ゲート電極の両側のシ
リコン基板上に形成されたソース領域およびドレイン領
域とからなるシリコンＭＯＳトランジスタにより構成さ
れているものである。チャネルは、ゲート電極下部のシ
リコン基板上に形成される。

【０００４】情報の書き込みおよび消去は、制御ゲート
電極と、ソース、ドレインおよびチャネルが形成されて
いるシリコン基板との間に電圧を印加することにより行
われる。前記電圧の印加により、シリコン基板と浮遊ゲ
ート電極に挟まれたトンネル酸化膜を介してＦＮ（ファ
ウラー・ノルドハイム）トンネル電流を流し、シリコン
基板から浮遊ゲート電極に電子を注入し、もしくは浮遊
ゲート電極からシリコン基板に電子を引き抜くことが行
われる。すなわち、浮遊ゲート電極への電子の蓄積量
（電荷量）を情報として用いるものである。

【０００５】この浮遊ゲート電極に蓄積された電荷は、
トンネル酸化膜を通過するＦＮトンネル電流を発生させ
ないような状態、すなわち、制御電極への低い電圧の印
加状態あるいは電源を印加しない状態では、トンネル酸
化膜を通過することはなく、よって、電源を印加しなく
ても情報を保持する不揮発性メモリとして動作させるこ
とができる。

【０００６】

【発明が解決しようとする課題】従って、素子を記憶信
頼性の高い不揮発性メモリとして機能させるためには、
意図的にＦＮトンネル電流を発生させるような電圧を印
加しない状態、特に電源を印加しない状態における浮遊
ゲート電極への電子の注入および浮遊ゲート電極からの
電子の流出を、所定の設計許容範囲内に抑える必要があ
る。

【０００７】しかし、所定の期間にわたり浮遊ゲート電
極からの電子流出量を設計許容範囲内に維持することが
できなくなって不揮発メモリの情報が失われるという不
良、いわゆるリテンション不良あるいはディスターブ不
良が、しばしば発生する。

【０００８】本発明の目的は、リテンション不良、ディ
スターブ不良などの不良を発生させない、あるいは不良
の発生確率を大幅に低減させる技術を提供することにあ
る。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１１】（１）本発明の半導体集積回路装置は、半
導体基板の主面上に第１および第２の絶縁膜に囲まれて
形成された浮遊ゲート電極と、浮遊ゲート電極の両側の
半導体基板主面に形成された高濃度不純物領域と、を含
むＭＩＳＦＥＴを有し、第１の絶縁膜を介して浮遊ゲー
ト電極に電荷を注入し、または浮遊ゲート電極から電荷
を引き抜くことにより、ＭＩＳＦＥＴのＯＮ／ＯＦＦを
制御して情報の記憶動作を行う半導体集積回路装置であ
って、このような半導体集積回路装置によれば、浮遊ゲ
ート電極を互いに絶縁された複数の分割体とするため、
リテンション不良、ディスターブ不良などの不良の発生
を抑制することができる。

【００１２】上記のリテンション不良、ディスターブ不
良などの不良の発生機構は、本発明者らの検討により以
下のように理解することができ、本発明はそれらの知見
に基づいてなされたものである。

【００１３】以下、本発明者らの検討の内容について説
明する。

【００１４】情報を保持する状態では、浮遊ゲート電極
は完全に電気的に絶縁されていることを想定している
が、浮遊ゲート電極をシリコン基板から絶縁するトンネ
ル酸化膜は、１０ｎｍ程度以下と極めて薄く、現実には
微細な構造欠陥を含むことがある。

【００１５】この微細な構造欠陥は、電子の通路として
作用し、局所的な絶縁不良を発生させる部分となる。特
に、浮遊ゲート電極に電子が蓄積されている情報保持の
状態でこのような構造欠陥を有する場合には、所定の期
間にわたり浮遊ゲート電極からの電子流出量を設計許容
範囲内に維持することができなくなり、不揮発メモリの
情報が失われるという前記の不良、つまりリテンション
不良あるいはディスターブ不良が発生する。

【００１６】この微細な構造欠陥に起因する不良は、情
報の書替え、つまり浮遊ゲート電極への電子の注入およ
び引き抜きを極めて多数回行いトンネル酸化膜主要部分
の破壊が進行するような状況に至るまでは、たとえば数
十万ビットに１ビット程度と極めて低い確率で発生す
る。このことから、上記の微細な構造欠陥による局所的
な電子の通路は、存在してもセル当たり１ヶ程度、か
つ、電子の通路の大きさは浮遊ゲート電極の面積に比べ
て十分小さいものと理解できる。

【００１７】上記の知見に基づけば、浮遊ゲート電極が
一枚の連続した板状の多結晶シリコン膜あるいは導電膜
で構成されている場合、つまり従来一般に使用される浮
遊ゲート電極構造である場合には、浮遊ゲート電極とシ
リコン基板との間の電荷の通路が浮遊ゲート電極の面積
に比べて局所的であっても、浮遊ゲート電極の蓄積電荷
量の変化は、浮遊ゲート電極全体におよぶこととなり、
情報を喪失してしまうこととなる。浮遊ゲート電極が一
枚の連続した板状の多結晶シリコン膜あるいは導電膜で
構成されているという電極の構造は、情報の書替えを意
図的に行う場合には好都合ではあるが、情報を保持しよ
うとする場合には情報を喪失しやすいという不都合な問
題を生じる。

【００１８】そこで、本発明の半導体集積回路装置は、
前記のとおり、浮遊ゲート電極の電荷保持部分を、互い
に絶縁された複数の分割体により構成したものである。

【００１９】すなわち、本発明の半導体集積回路装置で
は、情報の書替えの際には浮遊ゲート電極と基板との間
にＦＮトンネル電流が流れるに十分な高い電圧を印加
し、情報の保持の際にはＦＮトンネル電流が流れない程
度の低い電圧印加状態とするものであるが、トンネル酸
化膜に微細な構造欠陥があると、その構造欠陥部分を通
路として低い電圧印加状態においても情報つまり電荷が
流出する。浮遊ゲート電極が単一板状導電体であれば、
情報の書替えのみならず情報の喪失においても浮遊ゲー
ト電極全体に蓄積された電荷の流出を生じ、不良が発生
するが、前記のとおり電荷の流出通路は、極めて微小な
領域に局在しているので、浮遊ゲート電極が細分割され
ていれば、流出通路に最も近い一つの分割領域のみに電
荷の流出が限定され、浮遊ゲート電極全体には及ばな
い。つまり、電荷の流出が生じたとしても細分化された
分割体に蓄えられた電荷にとどまり、浮遊ゲート電極全
体の電荷流出は起こらず、不良の発生確率を低下させる
ことができる。

【００２０】（２）本発明の半導体集積回路装置は、前
記（１）に記載の半導体集積回路装置であって、分割体
が、分割体の各々に蓄積される電荷量Ｑｉの総和ΣＱｉ
が、ＭＩＳＦＥＴのＯＮ／ＯＦＦを制御するに必要な必
要電荷量Ｑよりも大である第１の条件（ΣＱｉ＞Ｑ）、
分割体の各々に蓄積される電荷量Ｑｉが、情報の記憶を
保持するに際して許容される保持電荷の変化量ΔＱより
も小である第２の条件（Ｑｉ＜ΔＱ）、の両方の条件を
同時に満足するよう分割されたものである。

【００２１】すなわち、浮遊ゲート電極をたとえばシリ
コン酸化膜等により電気的に絶縁し、多数の電荷蓄積領
域に分割することによって、それぞれの領域ｉに蓄積さ
れる電荷量Ｑｉは、ひとつのセルの情報判定に対応する
必要電荷量Ｑに比し十分小さくするものである。つま
り、電荷量Ｑｉの総和ΣＱｉをＱにほぼ等しくすると同
時に、電荷量Ｑｉは情報保持時に許容される保持電荷の
変化量ΔＱに比し同程度以下（Ｑｉ＜ΔＱ）であるよう
に分割するのである。

【００２２】このような半導体集積回路装置によれば、
前記（１）の効果に加え、さらにリテンション不良、デ
ィスターブ不良などの不良の発生を大幅に低減すること
ができる。

【００２３】すなわち、前記分割体は、前記第１の条件
および第２の条件をともに満足するように分割されてい
るので、前記のとおりトンネル酸化膜の微細な構造欠陥
を解して浮遊ゲート電極に蓄積される電荷の流出が生じ
たとしても、流出電荷量は、各分割体に蓄積される電荷
量Ｑｉと同程度にとどまる。分割体に蓄積される電荷量
Ｑｉは、情報の保持に必要な必要電荷量Ｑに比べて十分
小さく、また、設計上許容される保持電荷の変化量ΔＱ
の範囲内にとどまるため、仮にトンネル酸化膜に微細な
構造欠陥が存在したとしても、セルあたりの構造欠陥の
個数が多数にならない限り、リテンション不良等の不良
の発生を防止することができることとなる。現在のセル
あたりの構造欠陥個数がごく少ない数であることを考慮
すれば、不良発生はほとんど防止できることが理解され
よう。

【００２４】（３）本発明の半導体集積回路装置は、前
記（１）または（２）に記載の半導体集積回路装置であ
って、分割体を、互いに絶縁された任意形状の島状シリ
コン粒としたものである。

【００２５】このような半導体集積回路装置によれば、
分割体を任意形状の島状シリコン粒とするため、前記
（１）、（２）に記載の効果に加え、連続膜からの加工
を必要とせず、アズデポの状態で分割体を得ることが可
能であり、個々の島状シリコン粒を確実に絶縁すること
ができる。これにより、製造プロセスを簡略化すること
が可能である。また、島状シリコン粒のサイズは一般に
小さく、前記（２）に記載した条件を満たした分割体を
構成することができる。

【００２６】なお、分割体を任意形状の島状シリコン粒
とする場合、浮遊ゲート電極への電荷の注入および浮遊
ゲート電極からの電荷の引き抜きは、浮遊ゲート電極下
部のトンネル酸化膜全体を介して行わねばならないとい
う制約を受ける。一般に、情報の書き換えに際しては、
図１６に示すように、デバイスの動作モードにより異な
る領域を介して電荷の注入および引き抜きが行われる。
つまり、電荷の注入および引き抜きを浮遊ゲート電極下
部のトンネル酸化膜全体を介して行う場合（図１６
（ａ））と、電荷の注入を浮遊ゲート電極下部のトンネ
ル酸化膜全体を介して行い、電荷の引き抜きを浮遊電極
の両側のシリコン基板主面上に形成された高濃度不純物
領域の一方（すなわちソースもしくはドレイン）と浮遊
ゲート電極との間に挟まれたトンネル酸化膜を介して行
う場合（図１６（ｂ））と、二通りの動作モードのがあ
る。分割体を任意形状の島状シリコン粒とする場合に
は、上記二通りの動作モードのうち、図１６（ａ）に示
す前者の動作モードに適用することが可能である。すな
わち、浮遊ゲート電極からの電荷の引き抜きが浮遊ゲー
ト電極下部のトンネル酸化膜全体について不均一に行わ
れる図１６（ｂ）に示す場合には、浮遊ゲート電極の電
荷蓄積領域を構成する分割体の全てから電荷を引き抜く
ことは不可能となり、情報を有効に書き換えることがで
きないからである。

【００２７】（４）本発明の半導体集積回路装置は、前
記（３）に記載の半導体集積回路装置であって、浮遊ゲ
ート電極が、互いに絶縁された任意形状の島状シリコン
粒からなる分割体と、分割体上に形成された第３の絶縁
層と、第３の絶縁層上に形成され、そのゲート長方向に
おける一端が第１の絶縁層を挟んで高濃度不純物領域上
に形成される連続した導電性薄膜と、を含むものであ
る。

【００２８】このような半導体集積回路装置によれば、
任意形状の島状シリコン粒からなる分割体の上に第３の
絶縁層を介して単一板状電極を設けたため、前記（１）
〜（３）に記載の効果に加え、前記（３）に記載の不具
合、つまり図１６（ｂ）に示す動作モードであっても前
記の不具合、を解消することができる。

【００２９】すなわち、図１６（ｂ）に示す動作モード
の場合、浮遊ゲート電極を構成する各分割体に蓄積され
た電荷は、各分割体から第３の絶縁層を介して単一板状
電極に引き抜かれ、単一板状電極に存在する電荷は、第
１の絶縁層であるトンネル酸化膜を介して高濃度不純物
領域であるソースあるいはドレインに引き抜かれる。つ
まり、単一板状電極とたとえばドレイン間でＦＮトンネ
ル電流が流れる条件を設定すれば単一板状電極の電位は
ドレインの電位に近づき得るために、分割体の蓄積電子
は単一板状電極にＦＮトンネル機構により流れ込み、単
一板状電極を通ってシリコン基板に引き抜かれるのであ
る。このとき、第３の絶縁層はＦＮトンネル機構を生じ
る程度に十分薄くしておく必要がある。

【００３０】一方、浮遊ゲート電極への電荷に注入につ
いては（３）に説明したとおりであるから、このような
浮遊ゲート電極の構造を有するものでは、情報の書き換
えを正常に行うことができる。

【００３１】（５）本発明の半導体集積回路装置は、前
記（１）または（２）に記載の半導体集積回路装置であ
って、分割体を、ＭＩＳＦＥＴのゲート幅方向に互いに
分割され、ＭＩＳＦＥＴのゲート長方向に連続した導電
性薄膜としたものである。

【００３２】このような半導体集積回路装置によれば、
前記（１）〜（３）に記載の効果に加え、前記（３）に
記載の不具合、つまり図１６（ｂ）に示す動作モードで
あっても前記の不具合、を解消することができる。

【００３３】すなわち、分割体を、ＭＩＳＦＥＴのゲー
ト幅方向に互いに分割され、ＭＩＳＦＥＴのゲート長方
向に連続した導電性薄膜とすることにより、電荷の引き
抜きは分割体から高濃度不純物領域たとえばドレインに
そのドレインの上部に位置するトンネル酸化膜の一部を
介して行われるが、前記分割体は、ゲート長方向に連続
していることから、分割体の一部は必ず電荷の引き抜き
が行われる前記トンネル酸化膜の一部の上部に位置する
こととなり、電荷引き抜きの効果は、浮遊ゲート電極全
体に行き渡らせることができる。一方、電荷の注入はＭ
ＩＳＦＥＴのチャネル領域からゲート長方向に連続した
分割体にトンネル酸化膜全体を介して行われるので、情
報の書き換えは正常に行われることとなる。

【００３４】（６）本発明の半導体集積回路装置の製造
方法は、前記（１）〜（４）に記載の半導体集積回路装
置の製造方法であって、分割体を、シラン、ジシラン等
シリコン原子を含むガスを原料とする熱ＣＶＤによって
被形成表面に多結晶シリコンの成長核を生じ、その後連
続膜となる前に前記成長核の成長を停止する、ことによ
り形成することを特徴とするものである。

【００３５】このような半導体集積回路装置の製造方法
によれば、シラン、ジシラン等シリコン原子を含むガス
を原料とする熱ＣＶＤによって被形成表面に多結晶シリ
コンの成長核を生じ、その後連続膜となる前に前記成長
核の成長を停止するという製造方法を用いるため、前記
（１）〜（４）に記載の半導体集積回路装置の任意形状
分割体を製造することができる。

【００３６】多結晶シリコンは、一般に、成長核（結晶
核とも称される場合がある）をその被形成表面に生じ、
その後、この成長核を中心として結晶を成長するもので
ある。この成長した個別の結晶をグレインと称する。薄
膜多結晶シリコンは、このグレインの界面が互いに接合
し、隙間が無くなった場合のものをいうが、本発明は、
結晶核が生じた後、グレインの界面が互いに接する以前
の、グレインが独立した状態において成長を停止し、こ
れを島状シリコン粒として分割体に利用するものであ
る。

【００３７】グレインの成長条件は、原料ガスにより異
なり、一概に規定できないが、原料ガスをシランとする
場合、成長温度を６５０℃程度とする条件を例示するこ
とができる。

【００３８】また、多結晶シリコンの被形成表面の処理
は、結晶核の形成密度と関係する場合が多く、たとえ
ば、電子線照射、Ｘ線照射、イオン照射等の処理を行
い、成長核発生密度を上昇させてもよい。

【００３９】さらに、多結晶シリコンの成長に際して、
たとえば触媒金属を添加し、成長核の発生を容易にし、
成長核発生密度を向上させ、あるいは処理温度を低下さ
せてもよい。

【００４０】（７）本発明の半導体集積回路装置の製造
方法は、前記（１）〜（４）に記載の半導体集積回路装
置の製造方法であって、分割体を、シラン、ジシラン等
シリコン原子を含むガスを原料とする熱ＣＶＤによって
被形成表面にアモルファスシリコンからなる連続した薄
膜を形成し、薄膜を熱処理し、固相成長を促進すること
によって、薄膜をアモルファスシリコンと多結晶シリコ
ンとが混在した薄膜とし、薄膜のアモルファスシリコン
部分をエッチングする、ことにより形成することを特徴
とするものである。

【００４１】このような半導体集積回路装置の製造方法
によれば、まずアモルファスシリコン薄膜を作製し、固
相成長を促進してその後、アモルファスシリコン部分を
エッチングするため、前記（１）〜（４）に記載の半導
体集積回路装置の任意形状分割体を製造することができ
るほか、その作製に際しての処理温度を低温化すること
ができる。すなわち、アモルファスシリコン薄膜の成膜
温度を５００℃以下とすることができ、固相成長により
多結晶シリコンとアモルファスシリコンの混在した薄膜
を形成する温度を５５０℃程度とすることが可能であ
る。

【００４２】また、アモルファスシリコン薄膜から多結
晶シリコンを固相成長するため、多結晶シリコンのグレ
インサイズを制御しやすく、さらに、エッチングにより
独立した多結晶シリコンのグレインを露出させて島状シ
リコン粒を製造するため、島状シリコン粒間の独立性す
なわち電気的な絶縁性の確保が確実となる。つまり、島
状シリコン粒製造のプロセスマージンを確保することが
容易となるという効果がある。

【００４３】（８）本発明の半導体集積回路装置の製造
方法は、前記（１）、（２）または（５）に記載の半導
体集積回路装置の製造方法であって、分割体を、分割体
の被形成表面にＭＩＳＦＥＴのゲート長方向に沿って連
続的な種付領域を形成し、シラン、ジシラン等シリコン
原子を含むガスを原料とする熱ＣＶＤにより種付領域に
多結晶シリコン薄膜を堆積する、ことにより形成するこ
とを特徴とするものである。

【００４４】このような半導体集積回路装置の製造方法
によれば、前記（１）、（２）または（５）に記載の半
導体集積回路装置のゲート長方向に連続した分割体を製
造することができる。

【００４５】すなわち、分割体の被形成表面上に、ゲー
ト長方向に沿った種付領域を形成するため、この種付領
域では成長核発生が促進され、連続した多結晶シリコン
薄膜が形成さる。種付していない領域には多結晶シリコ
ン薄膜が形成されない。よって、分割体は、ゲート長方
向に連続し、ゲート幅方向には不連続とすることができ
る。勿論、薄膜の形成を継続した場合、種付していない
領域においても成長核が発生し、また、種付領域からの
横方向成長により、各分割体はゲート幅方向に接触する
恐れがあるため、種付領域における多結晶シリコングレ
インの界面が接続され連続した薄膜となった時点で薄膜
の成長を停止する必要がある。

【００４６】（９）本発明の半導体集積回路装置の製造
方法は、前記（８）に記載の半導体集積回路装置の製造
方法であって、種付領域を、電子線照射、Ｘ線もしくは
軟Ｘ線の照射、集束イオンビーム照射または原子間力顕
微鏡探針走査から選ばれた１つの手法またはそれらの組
合せにより形成することを特徴とするものである。

【００４７】このような半導体集積回路装置の製造方法
によれば、電子線照射、Ｘ線もしくは軟Ｘ線の照射、集
束イオンビーム照射または原子間力顕微鏡探針走査によ
り種付領域を形成するため、種付を行わない他の領域と
比べて種付領域での成長核発生密度を高く保つことが可
能である。また、前記各手法は、微小な面積に対する処
理が可能であり、微細化された半導体集積回路装置の浮
遊ゲート電極の作製が可能である。

【００４８】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。

【００４９】（実施の形態１）図１は、本発明の一実施
の形態である半導体集積回路装置の一例を示した斜視図
であり、図２は、その要部断面図を示す。

【００５０】本実施の形態１の半導体集積回路装置は、
ｐ型の導電形を示す半導体であるシリコン基板１の主面
に、高濃度のｎ型不純物を添加した高濃度不純物領域で
あるソース２およびドレイン３が形成され、ソース２お
よびドレイン３の間にはチャネル領域４が形成されてい
る。チャネル領域４の表面には第１の絶縁層であるトン
ネル酸化膜５を介して、分割体である多数の島状シリコ
ン粒６からなる浮遊ゲート電極７が形成されている。さ
らに、浮遊ゲート電極７を覆うように第２の絶縁層８が
形成され、浮遊ゲート電極７の上部には制御ゲート電極
９が形成されている。

【００５１】トンネル酸化膜５は、約８ｎｍの膜厚を有
するシリコン酸化膜からなり、微小な構造欠陥１０を有
する。

【００５２】島状シリコン粒６は、平均径が約３０ｎｍ
程度であり、これらの島状シリコン粒６は１０ｎｍ程度
のシリコン酸化膜で相互に電気絶縁されている。なお、
図１において島状シリコン粒６を半球形状に図示しいる
が、形状は任意である。

【００５３】浮遊ゲート電極７は、多数たとえば１００
個程度の分割体の集合である。図３に浮遊ゲート電極７
の上面図を示す。

【００５４】第２の絶縁層８は、合計膜厚が約３０ｎｍ
のＳｉＯ₂ ／Ｓｉ₃ Ｎ₄ ／ＳｉＯ₂積層堆積膜であり、
制御ゲート電極９は、高濃度のＰ（リン）を添加した約
１５０ｎｍ厚の多結晶シリコン層からなる。

【００５５】次に、本発明の半導体集積回路装置の製造
方法を図４に従って説明する。

【００５６】まず、シリコン基板１の表面に公知の酸化
膜形成技術を用いて、トンネル酸化膜５を形成する（図
４（ａ））。このときトンネル酸化膜５には不可避的に
微細な構造欠陥１０がが形成される。構造欠陥の発生原
因は明らかではなく、本工程であるトンネル酸化膜５の
形成工程で発生するものと考えられるが、その後の製造
工程における熱ストレス等により後発的に発生する場合
もある。

【００５７】次に、分割体である島状シリコン粒６から
なる浮遊ゲート電極７を形成する（図４（ｂ））。

【００５８】浮遊ゲート電極７の形成は、周知のシラン
ガスを用いたＣＶＤ法を用いた薄膜堆積技術を利用す
る。堆積条件は、堆積温度を６５０℃前後とし、成長核
であるコアレッセンスが生じて連続膜となる直前に堆積
を止める。その後７００℃程度の温度で約５ｎｍ程度の
酸化膜が形成されるよう熱酸化を行い、相互に絶縁され
た島状シリコン粒を形成する。その後、公知のフォトリ
ソグラフィ技術を用いてパターニングを行い、浮遊ゲー
ト電極７を形成する。

【００５９】次に、浮遊ゲート電極７を覆うように、公
知のＣＶＤ法を用いて第２の絶縁層８を形成し、浮遊ゲ
ート電極７上に、公知のＣＶＤ法、イオン注入法および
フォトリソグラフィ技術を用いて制御ゲート電極９を形
成する（図４（ｃ））。

【００６０】最後に、ソース２およびドレイン３を公知
のイオン注入技術を用いて形成し、図２に示す半導体集
積回路装置がほぼ完成する。なお、ソース２およびドレ
イン３に形成には、制御ゲート電極９および浮遊ゲート
電極７をマスクとして用い、セルフアラインとすること
もできるが、レジストによりマスクを形成してもよい。

【００６１】本実施の形態１の半導体集積回路装置の場
合の情報書替え、保持動作は、以下のとおりである。

【００６２】制御ゲート電極９に、シリコン基板１に対
し相対的に正となる電圧を印加し、トンネル酸化膜５に
１０MV/cm 程度以上の高電界を発生させる。チャネル領
域４に生じた反転層より、シリコン基板１側から浮遊ゲ
ート電極７の各島状シリコン粒６にＦＮトンネル機構に
よって電子を注入、蓄積する。

【００６３】また、浮遊ゲート電極７の島状シリコン粒
６より電子を引き抜くには、逆に制御ゲート電極９にシ
リコン基板１に対し相対的に負となる電圧を印加し、ト
ンネル酸化膜５を介した逆方向のＦＮトンネル機構によ
り電子を引き抜く。

【００６４】このような浮遊ゲート電極７の島状シリコ
ン粒６の電子蓄積状態が、メモリセルを構成するＭＯＳ
トランジスタの実効閾値電圧を変化させ、情報が書替え
られる。

【００６５】なお、本実施の形態１の場合、その電子の
注入、引き抜きは、図１６（ａ）の場合に相当する。す
なわち、電子の注入はトンネル酸化膜５を介してチャネ
ル領域４から浮遊ゲート電極７０に行われ、電子の引き
抜きはその逆となる。つまり、電子の注入、引き抜きは
同じ領域（チャネル領域４の部分）で行われる。

【００６６】本実施の形態１の半導体集積回路装置によ
れば以下のような効果が得られる。すなわち、上記の書
替え時以外のＦＮトンネルがほとんど生じない低い電圧
印加状態、たとえばトンネル酸化膜５にかかる電界強度
は５MV/cm 以下では、トンネル酸化膜５に電流通路とな
るような微細な構造欠陥１０が無ければ、浮遊ゲート電
極７の島状シリコン粒６の帯電量はほとんど変化せず１
０年程度の長期間にわたり情報が保持され不揮発メモリ
として機能することは自明である。

【００６７】しかし、トンネル酸化膜５に微細な構造欠
陥１０があり、低電圧印加状態においてトンネル酸化膜
５の構造欠陥１０を通して電子が流出する場合にも、本
実施の形態１の半導体集積回路装置では、微細な構造欠
陥１０に接する島状シリコン粒６の蓄積電荷量は変化す
るが、他の島状シリコン粒６の蓄積電荷量は不変に保持
されているので、浮遊ゲート電極７の全体としての電荷
はほとんど変化せずメモリとしての情報は保持される。
本実施の形態１の場合の浮遊ゲート電極７全体の電荷変
化量は、｛（島状シリコン粒６の数−１）／島状シリコ
ン粒６の数｝程度であり、島状シリコン粒６の数は100
個程度であるので、変化量はせいぜい１％程度である。
通常の不揮発性メモリとして機能するための設計許容範
囲は、１０％程度であるため、構造欠陥１０が存在して
も、メモリ動作には何ら支障は生じない。

【００６８】その結果、本実施の形態１の半導体集積回
路装置では、不良発生確率が桁違いに改善される。これ
は、図１７に示すような連続した単一の浮遊ゲート電極
７０を有する半導体集積回路装置の場合には、トンネル
酸化膜５に微細な構造欠陥１０があれば、構造欠陥１０
を介して浮遊ゲート電極７０に蓄積された電荷はほぼ１
００％流出し、セル情報は完全に失われる可能性が大き
いことに比べ、本実施の形態１の半導体集積回路装置で
は微細な構造欠陥１０があってもセル情報の喪失は１％
程度に留まることを考慮すれば、理解できるであろう。

【００６９】（実施の形態２）本実施の形態２では、実
施の形態１に説明した半導体集積回路装置の他の製造方
法の一例について図５を用いて説明する。

【００７０】本実施の形態２の半導体集積回路装置は、
実施の形態１と同様であるため説明を省略する。

【００７１】まず、シリコン基板１の表面に公知の酸化
膜形成技術を用いて、トンネル酸化膜５を形成し、その
上にアモルファスシリコン薄膜１１を形成する。（図５
（ａ））。アモルファスシリコン薄膜１１の堆積は、公
知の熱ＣＶＤ法あるいはプラズマＣＶＤ法を用いること
ができる。また、パターニングは公知のフォトリソグラ
フィ技術を用いることができる。なお、成長核の発生密
度を高めるために、アモルファスシリコン薄膜１１の堆
積前にトンネル酸化膜５の表面を電子線、Ｘ線あるいは
イオンにより種付処理を行ってもよい。

【００７２】次に、シリコン基板１全体を熱処理し、ア
モルファスシリコン薄膜１１をアモルファスシリコンと
島状シリコン粒６との混在した連続膜を固相成長により
形成する（図５（ｂ））。熱処理の温度は、５５０℃〜
６００℃とすることができ、処理雰囲気は窒素雰囲気あ
るいは真空とすることができる。

【００７３】島状シリコン粒６は、多結晶シリコンのグ
レインであり、その成長核発生密度は、基板前処理の効
果等に左右されるが、一般に処理温度に依存し、島状シ
リコン粒６の数および大きさの管理が処理温度で行うこ
とができる。なお、成長核が発生した後の成長速度を早
める目的で、ニッケル、白金等の触媒金属を添加しても
よい。

【００７４】次に、アモルファスシリコンと島状シリコ
ン粒６との混在した連続膜のアモルファス部分をエッチ
ングし、島状シリコン粒６を露出させる（図５
（ｃ））。エッチングは、多結晶シリコンとアモルファ
スシリコンとの選択比のとれるものであればドライプロ
セスであるかウェットプロセスであるかを問わないが、
たとえばダッシュエッチ、セコエッチ等結晶欠陥検出用
のエッチングプロセスを用いることができる。

【００７５】第２の絶縁層８、制御ゲート電極９ならび
にソース２およびドレイン３の形成については実施の形
態１と同様であるため説明を省略する。

【００７６】本実施の形態２の半導体集積回路装置の製
造方法によれば、以下のような効果を有する。すなわ
ち、島状シリコン粒６をアモルファスシリコン薄膜１１
からの固相成長により形成するため、製造に際してのプ
ロセスマージンを確保することができる。

【００７７】また、アモルファスシリコン薄膜１１は、
一般に室温から３００℃程度の温度で形成することがで
き、また、固相成長は、５５０℃程度の温度で行うこと
ができるので、プロセス温度を下げることができる。

【００７８】なお、本実施の形態２では、固相成長の方
法として熱処理を例示しているが、レーザ等のエネルギ
ビームを照射して固相成長を行ってもよい。

【００７９】（実施の形態３）図６は、本発明の他の実
施の形態である半導体集積回路装置の一例を示した斜視
図であり、図７は、その要部断面図を示す。

【００８０】本実施の形態３の半導体集積回路装置は、
浮遊ゲート電極１２の構造以外の部分、すなわち、シリ
コン基板１、ソース２、ドレイン３、チャネル領域４、
トンネル酸化膜５、第２の絶縁層８および制御ゲート電
極９については実施の形態１と同様であるため説明を省
略する。

【００８１】浮遊ゲート電極１２は、約８ｎｍのシリコ
ン酸化膜からなるトンネル酸化膜５を介してチャネル領
域４の上部に形成され、分割体である多数の棒状多結晶
シリコン線１３からなるものである。

【００８２】棒状多結晶シリコン線１３は、平均幅約３
０ｎｍ、厚さ約４０ｎｍの短冊形様であり、その本数は
１０本程度とし、１０ｎｍ程度のシリコン酸化膜で相互
に電気絶縁されているものである。また、棒状多結晶シ
リコン線１３は、チャネル領域４からドレイン３に渡る
表面に、棒状多結晶シリコン線１３の長手方向がゲート
長の方向に沿うように形成されている。図８に浮遊ゲー
ト電極１２の上面図を示す。

【００８３】次に、本発明の半導体集積回路装置の製造
方法を図９に従って説明する。

【００８４】まず、シリコン基板１の表面に公知の酸化
膜形成技術を用いて、トンネル酸化膜５を実施の形態１
と同様に形成する（図９（ａ））。構造欠陥１０につい
ては実施の形態１と同様である。

【００８５】次に、分割体である棒状多結晶シリコン線
１３からなる浮遊ゲート電極１２を形成する（図９
（ｂ））。

【００８６】浮遊ゲート電極１２は、多結晶シリコン膜
の堆積前に、多結晶シリコンを堆積すべき短冊形の中央
部を電子線で照射することにより種付けを行ない、その
後ＣＶＤ法を用いて多結晶シリコンを堆積することによ
り形成する。本実施の形態３の場合も連続膜となる直前
に堆積を止め、その後７００℃程度の温度で約５ｎｍの
熱酸化を行い、相互に絶縁された棒状多結晶シリコン線
１３を多数並べて形成したものである。

【００８７】次に、浮遊ゲート電極１２を覆うように、
公知のＣＶＤ法を用いて第２の絶縁層８を形成し、浮遊
ゲート電極１２上に制御ゲート電極９を、実施の形態１
同様に形成する（図９（ｃ））。

【００８８】最後に、ソース２およびドレイン３を公知
のイオン注入技術を用いて形成することは、実施の形態
１と同様である。

【００８９】本実施の形態３の半導体集積回路装置の場
合の情報書替え、保持動作は、以下のとおりである。

【００９０】制御ゲート電極９に正の電圧を印加し、チ
ャネル領域４に生じた反転層よりＦＮトンネル機構によ
って、シリコン基板１側から浮遊ゲート電極１２の各棒
状多結晶シリコン線１３に電子を注入、蓄積する。

【００９１】また、浮遊ゲート電極１２の棒状多結晶シ
リコン線１３より電子を引き抜くには、制御ゲート電極
９に負の電圧を印加し、またドレイン３に正の電圧を印
加し、ドレイン３の表面のトンネル酸化膜５を介したＦ
Ｎトンネル機構により電子を引き抜く。

【００９２】このような浮遊ゲート電極１２のの電子蓄
積状態が、メモリセルを構成するＭＯＳトランジスタの
実効閾値電圧を変化させ、情報が書替えられる。

【００９３】なお、本実施の形態３の場合、その電子の
注入、引き抜きは、図１６（ｂ）の場合に相当する。す
なわち、電子の注入はトンネル酸化膜５を介してチャネ
ル領域４から浮遊ゲート電極１２に行われ、電子の引き
抜きは浮遊ゲート電極１２からトンネル酸化膜５を介し
てドレイン３に行われる。つまり、電子の注入、引き抜
きは異なる領域で行われる。

【００９４】本実施の形態３の半導体集積回路装置によ
れば以下のような効果が得られる。

【００９５】すなわち、トンネル酸化膜５に電流通路と
なるような微細な構造欠陥１０が無ければ不揮発メモリ
として機能することは、上記実施の形態１と同じく自明
である。一方、トンネル酸化膜５に微細な構造欠陥１０
があり低電圧印加状態でトンネル酸化膜を通して電子が
流出する場合にも、本実施の形態３では微細な構造欠陥
１０に接する棒状多結晶シリコン線１３の蓄積電荷量は
変化するが、他の棒状多結晶シリコン線１３の蓄積電荷
量は不変に保持されているので、浮遊ゲート電極１２の
全体としての電荷の変化量はせいぜい１０％程度であ
り、不揮発性メモリとしては十分に機能する。図１７に
示すような連続した単一の浮遊ゲート電極７０を有する
場合に比し不良発生確率が桁違いに改善されることは、
実施の形態１で説明したとおりである。

【００９６】また、分割体を、ゲート長方向に連続した
棒状多結晶シリコン線１３としたことにより、情報書替
え時の電子の引き抜きがドレイン３の部分でなされて
も、浮遊ゲート電極１２は、チャネル領域４およびドレ
イン３をともに覆っているため、電子の注入および引き
抜きが正常に行われ、情報の書き換えが容易に行なうこ
とができる。

【００９７】なお、本実施の形態３では、種付の手法と
して電子線照射の例を説明したが、それ以外に、短波長
光、特にＸ線あるいは軟Ｘ線の干渉縞の照射、イオン線
照射または原子間力顕微鏡探針走査による種付けも可能
である。Ｘ線源としては金属特性Ｘ線の他にＳＯＲ（sy
nchrotron orbital radiation)を例示することができ
る。イオン線としては集束イオン線を例示することがで
きる。

【００９８】（実施の形態４）図１０は、本発明のさら
に他の実施の形態である半導体集積回路装置の一例を示
した斜視図であり、図１１は、その要部断面図を示す。

【００９９】本実施の形態４の半導体集積回路装置は、
浮遊ゲート電極１４の構造以外の部分、すなわち、シリ
コン基板１、ソース２、ドレイン３、チャネル領域４、
トンネル酸化膜５、第２の絶縁層８および制御ゲート電
極９については実施の形態１および３と同様であるため
説明を省略する。

【０１００】浮遊ゲート電極１４は、実施の形態１と同
様の平均径約３０ｎｍの多数の島状シリコン粒６からな
る第１の浮遊ゲート電極層１５と、その上部に、第３の
絶縁層である約５ｎｍ厚の第３の絶縁層１６を介して設
けられた単一板状多結晶シリコン膜からなる第２の浮遊
ゲート電極層１７からなる。

【０１０１】第１の浮遊ゲート電極層１５は、チャネル
領域４の上部に設けられ、平均径約３０ｎｍの多数の島
状シリコン粒６を多数、たとえば１００個程度配置した
ものであり、１０ｎｍ程度のシリコン酸化膜で相互に電
気絶縁されているものである。

【０１０２】第３の絶縁層１６は、シリコン酸化膜から
なり、後に説明するとおり第１の浮遊ゲート電極層１５
から第２の浮遊ゲート電極層１７にトンネル電流を流す
トンネル酸化膜として作用するものである。

【０１０３】第２の浮遊ゲート電極層１７は、高濃度の
Ｐ（リン）を添加した、厚さ約１００ｎｍの単一板状多
結晶シリコン膜からなるものである。また、第２の浮遊
ゲート電極層１７は、前記のとおり第１の浮遊ゲート電
極層１５の上部に形成されるものであるが、その一部
は、第１の絶縁層であるトンネル酸化膜５を介してドレ
イン３の上部に設けられたものである。

【０１０４】上記のとおり、本実施の形態４の浮遊ゲー
ト電極１４は第１および第２の浮遊ゲート電極層１５，
１７からなる２層構造を有しているものである。

【０１０５】次に、本発明の半導体集積回路装置の製造
方法を図１２〜図１５に従って説明する。

【０１０６】まず、シリコン基板１の表面に公知の酸化
膜形成技術を用いて、トンネル酸化膜５を実施の形態１
と同様に形成する（図１２）。構造欠陥１０については
実施の形態１と同様である。

【０１０７】次に、分割体である島状シリコン粒６から
なる第１の浮遊ゲート電極層１５を形成する（図１
３）。島状シリコン粒６の製造手法は、実施の形態１と
同様であるため説明を省略する。

【０１０８】次に、公知のＣＶＤ法を用いて第３の絶縁
層１６を形成し、公知のＣＶＤ法、イオン注入法および
フォトリソグラフィ技術を用いて第２の浮遊ゲート電極
層１７を形成する（図１４）。

【０１０９】次に、公知のイオン注入技術を用いて、高
濃度不純物領域であるソース２およびドレイン３を形成
する（図１５）。ドレイン３は、図１５に示すとおり、
第２の浮遊ゲート電極層１７の下部のチャネル領域４の
方向に深く入り込むように形成する必要があるが、それ
を達成するために、基板を傾斜し、斜め方向に不純物を
打ち込む斜めインプランテーションの手法を用いること
ができる。また、ソース２およびドレイン３の形成は、
第２の浮遊ゲート電極層１７を形成する前に、レジスト
マスクを形成してイオンインプランテーションを行うこ
とにより形成することも可能である。

【０１１０】最後に、浮遊ゲート電極１２を覆うよう
に、公知のＣＶＤ法を用いて第２の絶縁層８を形成し、
浮遊ゲート電極１２上に制御ゲート電極９を、実施の形
態１同様に形成して図１１の半導体集積回路装置がほぼ
完成する。

【０１１１】本実施の形態４の半導体集積回路装置の場
合の情報書替え、保持動作は、以下のとおりである。

【０１１２】制御ゲート電極９に正の電圧を印加し、チ
ャネル領域４に生じた反転層よりＦＮトンネル機構によ
って電子をシリコン基板１側から第１の浮遊ゲート電極
層１５の各島状シリコン粒６に注入、蓄積する。このと
き、第２の浮遊ゲート電極層１７にも若干電子が注入さ
れるが、第１の浮遊ゲート電極層１５に蓄積された電子
による空間電荷抑制効果によって、その量は情報を支配
する程多くない。また、ドレイン３から第２の浮遊ゲー
ト電極層１７への電子の注入はドレイン３の印加電圧が
正であるので、この量も情報を支配する程多くない。

【０１１３】一方、第１の浮遊ゲート電極層１５の各島
状シリコン粒６より電子を引き抜くには、制御ゲート電
極９に負の電圧を印加し、またドレイン３に正の電圧を
印加する。このとき第２の浮遊ゲート電極層１７からド
レイン３にＦＮトンネル電流が生じる条件となり、第２
の浮遊ゲート電極層１７の電位はドレイン３の電位に近
づこうとするので、第１の浮遊ゲート電極層１５の各島
状シリコン粒６から第２の浮遊ゲート電極層１７にＦＮ
トンネル機構により電子が流れる。

【０１１４】その結果は第１の浮遊ゲート電極層１５の
各島状シリコン粒６よりシリコン基板１に電子が引き抜
かれることと等価である。本実施の形態では、電子の注
入はチャネル領域４、引き抜きはドレイン３の部分と異
なる領域で行われる。

【０１１５】本実施の形態４の半導体集積回路装置によ
れば以下のような効果が得られる。

【０１１６】すなわち、トンネル酸化膜５に電流通路と
なるような微細な構造欠陥１０が無ければ不揮発メモリ
として機能することは、上記実施の形態１および３と同
じく自明である。

【０１１７】一方、トンネル酸化膜５に微細な構造欠陥
１０があり低電圧印加状態でトンネル酸化膜５を通して
電子が流出する場合にも、本実施の形態３では不揮発性
メモリとして機能することは実施の形態１に記載したこ
とと全く同様である。この結果、不良発生確率が桁違い
に改善される。

【０１１８】また、浮遊ゲート電極１４を２層構造とし
たことにより、実施の形態３のように微細な種付領域を
形成する加工工程が不要で、簡便な技術の組み合わせで
プロセスが構成でき、情報書替え時の電子の引き抜きが
ドレイン３の部分でなされてもチャネル領域４の全体に
電子の引き抜きの作用が及ぶので、メモリセルの閾値電
圧制御を容易になし、情報に記憶動作を正常に行うこと
ができる。

【０１１９】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【０１２０】たとえば、前記実施の形態では分割体の分
割数を１０ないし１００としたが、この数値に拘束され
るものでなく、２以上の分割数であればよい。

【０１２１】また、前記実施の形態では、ゲート材料と
して多結晶シリコンの例を説明したが、ＳｉＧｅあるい
はリフラクトリメタルシリサイド等の仕事関数の大きな
材料としてもよい。

【０１２２】さらに、前記実施の形態では、フラッシュ
メモリ（ＥＥＰＥＯＭ）の例について説明したが、紫外
線一括消去型のＥＰＲＯＭに適用してもよい。

【０１２３】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【０１２４】（１）浮遊ゲート電極を互いに絶縁された
複数の分割体とするため、リテンション不良、ディスタ
ーブ不良などの不良の発生を抑制あるいは大幅に低減す
ることができる。

【０１２５】（２）分割体を任意形状の島状シリコン粒
とするため、連続膜からの加工を必要とせず、アズデポ
の状態で分割体を得ることが可能であり、個々の島状シ
リコン粒を確実に絶縁することができる。これにより、
製造プロセスを簡略化することが可能である（３）任意
形状の島状シリコン粒からなる分割体の上に第３の絶縁
層を介して単一板状電極を設けたため、あるいは、分割
体を、ＭＩＳＦＥＴのゲート幅方向に互いに分割され、
ＭＩＳＦＥＴのゲート長方向に連続した導電性薄膜とし
たため、電子の注入および引き抜きがチャネル領域ある
いはドレインを介してなされる場合のように、互いにそ
の領域が異なる場合であっても正常に情報の書き換えが
可能となる。

【０１２６】（４）シラン、ジシラン等シリコン原子を
含むガスを原料とする熱ＣＶＤによって被形成表面に多
結晶シリコンの成長核を生じ、その後連続膜となる前に
前記成長核の成長を停止するという製造方法を用いるた
め、任意形状の分割体を製造することができる。

【０１２７】（５）アモルファスシリコン薄膜を作製
し、固相成長を促進してその後、アモルファスシリコン
部分をエッチングするため、その作製に際しての処理温
度を低温化することができ、また、アモルファスシリコ
ン薄膜から多結晶シリコンを固相成長するため、多結晶
シリコンのグレインサイズを制御しやすく、さらに、エ
ッチングにより独立した多結晶シリコンのグレインを露
出させて島状シリコン粒を製造するため、島状シリコン
粒間の独立性すなわち電気的な絶縁性の確保が確実とな
る。

【０１２８】（６）分割体の被形成表面にＭＩＳＦＥＴ
のゲート長方向に沿って連続的な種付領域を形成し、シ
ラン、ジシラン等シリコン原子を含むガスを原料とする
熱ＣＶＤにより種付領域に多結晶シリコン薄膜を堆積す
るため、ゲート長方向に連続した分割体を製造すること
ができる。

【０１２９】（７）電子線照射、Ｘ線もしくは軟Ｘ線の
照射、集束イオンビーム照射または原子間力顕微鏡探針
走査により種付領域を形成するため、種付を行わない他
の領域と比べて種付領域での成長核発生密度を高く保つ
ことが可能であり、また、前記手法が微小な面積に対す
る処理が可能であるため、微細化された半導体集積回路
装置の浮遊ゲート電極の作製が可能である。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の一例を示した斜視図である。

【図２】図１に示す半導体集積回路装置の要部断面図を
示す。

【図３】図１に示す半導体集積回路装置の浮遊ゲート電
極の上面図を示す。

【図４】（ａ）〜（ｃ）は、本発明の一実施の形態であ
る半導体集積回路装置の製造方法の一例をその工程順に
示した要部断面図である。

【図５】（ａ）〜（ｃ）は、本発明の一実施の形態であ
る半導体集積回路装置の製造方法の他の一例をその工程
順に示した要部断面図である。

【図６】本発明の他の実施の形態である半導体集積回路
装置の一例を示した斜視図である。

【図７】図６に示す半導体集積回路装置の要部断面図を
示す。

【図８】図６に示す半導体集積回路装置の浮遊ゲート電
極の上面図を示す。

【図９】（ａ）〜（ｃ）は、本発明の他の実施の形態で
ある半導体集積回路装置の製造方法の一例をその工程順
に示した要部断面図である。

【図１０】本発明のさらに他の実施の形態である半導体
集積回路装置の一例を示した斜視図である。

【図１１】図１０に示す半導体集積回路装置の要部断面
図を示す。

【図１２】本発明のさらに他の実施の形態である半導体
集積回路装置の製造方法の一例をその工程順に示した要
部断面図である。

【図１３】本発明のさらに他の実施の形態である半導体
集積回路装置の製造方法の一例をその工程順に示した要
部断面図である。

【図１４】本発明のさらに他の実施の形態である半導体
集積回路装置の製造方法の一例をその工程順に示した要
部断面図である。

【図１５】本発明のさらに他の実施の形態である半導体
集積回路装置の製造方法の一例をその工程順に示した要
部断面図である。

【図１６】（ａ）は、浮遊ゲート電極への電子の注入お
よび浮遊ゲート電極からの電子の引き抜きがともにチャ
ネル領域において行われる場合の動作を模式的に示した
ものであり、（ｂ）は、浮遊ゲート電極への電子の注入
はチャネル領域において行われ、浮遊ゲート電極からの
電子の引き抜きはドレインにおいて行われる場合の動作
を模式的に示したものである。

【図１７】（ａ）は、連続した単一の浮遊ゲート電極を
有する場合の半導体集積回路装置の一例を示した斜視図
であり、（ｂ）は、その要部断面図である。

【符号の説明】

１ シリコン基板 ２ ソース ３ ドレイン ４ チャネル領域 ５ トンネル酸化膜 ６ 島状シリコン粒 ７ 浮遊ゲート電極 ８ 第２の絶縁層 ９ 制御ゲート電極 １０ 構造欠陥 １１ アモルファスシリコン薄膜 １２ 浮遊ゲート電極 １３ 棒状多結晶シリコン線 １４ 浮遊ゲート電極 １５ 第１の浮遊ゲート電極層 １６ 第３の絶縁層 １７ 第２の浮遊ゲート電極層 ７０ 浮遊ゲート電極 Ｑ 必要電荷量 Ｑｉ 領域ｉの分割体に蓄積される電荷量 ΔＱ 保持電荷の変化量

Claims (9)

【特許請求の範囲】
1. 【請求項１】 半導体基板の主面上に第１および第２の
   絶縁膜に囲まれて形成された浮遊ゲート電極と、前記浮
   遊ゲート電極の両側の前記半導体基板の主面に形成され
   た高濃度不純物領域と、を含むＭＩＳＦＥＴを有し、 前記第１の絶縁膜を介して前記浮遊ゲート電極に電荷を
   注入し、または前記浮遊ゲート電極から電荷を引き抜く
   ことにより、前記ＭＩＳＦＥＴのＯＮ／ＯＦＦを制御し
   て情報の記憶動作を行う半導体集積回路装置であって、 前記浮遊ゲート電極は、互いに絶縁された複数の分割体
   を含むものであることを特徴とする半導体集積回路装
   置。
2. 【請求項２】 請求項１記載の半導体集積回路装置であ
   って、 前記分割体は、 前記分割体の各々に蓄積される電荷量Ｑｉの総和ΣＱｉ
   が、前記ＭＩＳＦＥＴのＯＮ／ＯＦＦを制御するのに必
   要な必要電荷量Ｑよりも大である第１の条件（ΣＱｉ＞
   Ｑ）、 前記分割体の各々に蓄積される電荷量Ｑｉが、前記情報
   の記憶を保持するに際して許容される保持電荷の変化量
   ΔＱよりも小である第２の条件（Ｑｉ＜ΔＱ）、 の両方の条件を同時に満足するよう分割されることを特
   徴とする半導体集積回路装置。
3. 【請求項３】 請求項１または２記載の半導体集積回路
   装置であって、 前記分割体は、互いに絶縁された任意形状の島状シリコ
   ン粒であることを特徴とする半導体集積回路装置。
4. 【請求項４】 請求項３記載の半導体集積回路装置であ
   って、 前記浮遊ゲート電極は、 互いに絶縁された任意形状の島状シリコン粒からなる前
   記分割体と、 前記分割体上に形成された第３の絶縁層と、 前記第３の絶縁層上に形成され、そのゲート長方向にお
   ける一端が前記第１の絶縁膜を挟んで前記高濃度不純物
   領域上に形成される連続した導電性薄膜と、 を含むことを特徴とする半導体集積回路装置。
5. 【請求項５】 請求項１または２記載の半導体集積回路
   装置であって、 前記分割体は、前記ＭＩＳＦＥＴのゲート幅方向に互い
   に分割され、前記ＭＩＳＦＥＴのゲート長方向に連続し
   た導電性薄膜であることを特徴とする半導体集積回路装
   置。
6. 【請求項６】 請求項１、２、３または４記載の半導体
   集積回路装置の製造方法であって、 前記分割体は、 シラン、ジシラン等シリコン原子を含むガスを原料とす
   るＣＶＤ法によって被形成表面に多結晶シリコンの成長
   核を生じ、 その後連続膜となる前に前記成長核の成長を停止する、 ことにより形成されることを特徴とする半導体集積回路
   装置の製造方法。
7. 【請求項７】 請求項１、２、３または４記載の半導体
   集積回路装置の製造方法であって、 前記分割体は、 シラン、ジシラン等シリコン原子を含むガスを原料とす
   るＣＶＤ法によって被形成表面にアモルファスシリコン
   からなる連続した薄膜を形成し、 前記薄膜を熱処理し、固相成長を促進することによっ
   て、前記薄膜をアモルファスシリコンと多結晶シリコン
   とが混在した薄膜とし、 前記薄膜のアモルファスシリコン部分をエッチングす
   る、 ことにより形成されることを特徴とする半導体集積回路
   装置の製造方法。
8. 【請求項８】 請求項１、２または５記載の半導体集積
   回路装置の製造方法であって、 前記分割体は、 前記分割体の被形成表面に、前記ＭＩＳＦＥＴのゲート
   長方向に沿って連続的な種付領域を形成し、 シラン、ジシラン等シリコン原子を含むガスを原料とす
   るＣＶＤ法により前記種付領域に多結晶シリコン薄膜を
   堆積する、 ことにより形成されることを特徴とする半導体集積回路
   装置の製造方法。
9. 【請求項９】 請求項８記載の半導体集積回路装置の製
   造方法であって、 前記種付領域は、 電子線照射、Ｘ線もしくは軟Ｘ線の照射、集束イオンビ
   ーム照射または原子間力顕微鏡探針走査から選ばれた１
   つの手法またはそれらの組合せにより形成されることを
   特徴とする半導体集積回路装置の製造方法。