JP2986359B2 - 低電圧メモリ - Google Patents
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- H10B—ELECTRONIC MEMORY DEVICES
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-
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
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- H01L29/772—Field effect transistors
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- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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-
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Description
【０００１】
【産業上の利用分野】本発明は、一般に半導体素子に関
し、特に、半導体の電荷蓄積構造に関する。更に詳しく
は、本発明は電気的に消去可能且つプログラマブルな電
界効果トランジスタ（ＦＥＴ）・メモリ・セルに関す
る。
し、特に、半導体の電荷蓄積構造に関する。更に詳しく
は、本発明は電気的に消去可能且つプログラマブルな電
界効果トランジスタ（ＦＥＴ）・メモリ・セルに関す
る。
【０００２】
【従来の技術】不揮発性メモリは、メモリに電源が印加
されていない期間も記憶データを保持する。読出し専用
メモリは、変更不能なデータを含むメモリである。不揮
発性読出し専用メモリ（しばしばＲＯＭと呼ばれる）は
コンピュータにおいて非常に有用である。なぜなら、こ
れらはコンピュータが最初に電源供給されるときに、コ
ンピュータに初期メモリまたはデータを提供することが
できるからである。しかしながら、ＲＯＭメモリ内のデ
ータは１度しかプログラムできないために、これらのメ
モリの有用性は制限される。このことは初期命令または
データが変更されると、ＲＯＭメモリ全体が廃棄されな
ければならないことを意味する。
されていない期間も記憶データを保持する。読出し専用
メモリは、変更不能なデータを含むメモリである。不揮
発性読出し専用メモリ（しばしばＲＯＭと呼ばれる）は
コンピュータにおいて非常に有用である。なぜなら、こ
れらはコンピュータが最初に電源供給されるときに、コ
ンピュータに初期メモリまたはデータを提供することが
できるからである。しかしながら、ＲＯＭメモリ内のデ
ータは１度しかプログラムできないために、これらのメ
モリの有用性は制限される。このことは初期命令または
データが変更されると、ＲＯＭメモリ全体が廃棄されな
ければならないことを意味する。
【０００３】不揮発性プログラマブル・メモリ（しばし
ばＰＲＯＭと呼ばれる）は、メモリ全体を廃棄すること
なしに、記憶命令またはデータを変更可能なメモリであ
る。典型的な従来のＰＲＯＭは、電界効果トランジスタ
（ＦＥＴ）素子のゲート構造に電気的に電荷を蓄積し、
メモリをプログラミングする。ゲートはＦＥＴを"オン"
または"オフ"する機能を有する。蓄積された電荷は、通
常、ゲート構造に紫外線を照射することにより、ＦＥＴ
から除去される。このようにして電荷を除去することに
より、メモリに物理的な損傷を与えることなくプログラ
ミングが消去でき、メモリの再プログラムが可能にな
る。ＰＲＯＭのこの型のプログラミング及び消去は時間
を消費し、またその過程が困難であるので、こうした素
子を頻繁に消去し再プログラムすることは非現実的であ
る。
ばＰＲＯＭと呼ばれる）は、メモリ全体を廃棄すること
なしに、記憶命令またはデータを変更可能なメモリであ
る。典型的な従来のＰＲＯＭは、電界効果トランジスタ
（ＦＥＴ）素子のゲート構造に電気的に電荷を蓄積し、
メモリをプログラミングする。ゲートはＦＥＴを"オン"
または"オフ"する機能を有する。蓄積された電荷は、通
常、ゲート構造に紫外線を照射することにより、ＦＥＴ
から除去される。このようにして電荷を除去することに
より、メモリに物理的な損傷を与えることなくプログラ
ミングが消去でき、メモリの再プログラムが可能にな
る。ＰＲＯＭのこの型のプログラミング及び消去は時間
を消費し、またその過程が困難であるので、こうした素
子を頻繁に消去し再プログラムすることは非現実的であ
る。
【０００４】しかしながら、電気的にプログラム可能で
あると同時に消去可能なＰＲＯＭは、頻繁に消去し再プ
ログラムすることが現実的であり、結果的に、電源が頻
繁に中断されるコンピュータまたは電気的素子において
有用である。なぜなら、電源が中断されたときにコンピ
ュータが処理していたデータ及びメモリが記憶され、電
源の回復時に再度、呼出されるからである。
あると同時に消去可能なＰＲＯＭは、頻繁に消去し再プ
ログラムすることが現実的であり、結果的に、電源が頻
繁に中断されるコンピュータまたは電気的素子において
有用である。なぜなら、電源が中断されたときにコンピ
ュータが処理していたデータ及びメモリが記憶され、電
源の回復時に再度、呼出されるからである。
【０００５】電気的に消去可能且つプログラマブルなメ
モリ（しばしばＥＥＰＲＯＭと呼ばれる）は、記憶デー
タを頻繁に変更可能な不揮発性メモリのニーズに応じて
開発された。図１は、従来のＥＥＰＲＯＭセルの例の断
面図を表す。ＥＥＰＲＯＭセルはソース領域１４、ドレ
イン領域１６、チャネル領域４及び、酸化物層８により
ソース、ドレイン及びチャネルから分離される制御ゲー
ト領域１０を有する従来のＦＥＴであるが、追加のゲー
ト領域（浮遊ゲート）６が、その浮遊ゲートとチャネル
領域との間の追加の酸化物層領域１２と共に追加され
る。
モリ（しばしばＥＥＰＲＯＭと呼ばれる）は、記憶デー
タを頻繁に変更可能な不揮発性メモリのニーズに応じて
開発された。図１は、従来のＥＥＰＲＯＭセルの例の断
面図を表す。ＥＥＰＲＯＭセルはソース領域１４、ドレ
イン領域１６、チャネル領域４及び、酸化物層８により
ソース、ドレイン及びチャネルから分離される制御ゲー
ト領域１０を有する従来のＦＥＴであるが、追加のゲー
ト領域（浮遊ゲート）６が、その浮遊ゲートとチャネル
領域との間の追加の酸化物層領域１２と共に追加され
る。
【０００６】このメモリ素子またはメモリ素子ブロック
を、読み書きされる他のメモリ素子またはブロックから
分離するために、このトランジスタまたはこれらのトラ
ンジスタのグループ（ブロック）と共に、追加のトラン
ジスタが要求される。図２は、図１に示されるＥＥＰＲ
ＯＭの従来の読出し書込み回路を表す。個々のビットラ
イン１８、１８'に接続される素子の列、及び個々のワ
ードライン２０に接続される素子の行により、アレイが
編成される。書込みオペレーションは、浮遊ゲート領域
へのキャリア（電子または正孔）の注入に関連する。こ
れは制御ゲートを正に（またはＰチャネル素子では負
に）バイアスし、ソース及びドレインを接地することに
より達成される。これにより電子（またはＰチャネル素
子では正孔）がチャネルから浮遊ゲート領域に注入され
る。Ｎチャネル素子の浮遊ゲート領域内の負の電荷はＮ
チャネル素子のしきい値電圧を押し上げ、一方、Ｐチャ
ネル素子の浮遊ゲート領域内の正孔は、Ｐチャネル素子
のしきい値を押し上げる。
を、読み書きされる他のメモリ素子またはブロックから
分離するために、このトランジスタまたはこれらのトラ
ンジスタのグループ（ブロック）と共に、追加のトラン
ジスタが要求される。図２は、図１に示されるＥＥＰＲ
ＯＭの従来の読出し書込み回路を表す。個々のビットラ
イン１８、１８'に接続される素子の列、及び個々のワ
ードライン２０に接続される素子の行により、アレイが
編成される。書込みオペレーションは、浮遊ゲート領域
へのキャリア（電子または正孔）の注入に関連する。こ
れは制御ゲートを正に（またはＰチャネル素子では負
に）バイアスし、ソース及びドレインを接地することに
より達成される。これにより電子（またはＰチャネル素
子では正孔）がチャネルから浮遊ゲート領域に注入され
る。Ｎチャネル素子の浮遊ゲート領域内の負の電荷はＮ
チャネル素子のしきい値電圧を押し上げ、一方、Ｐチャ
ネル素子の浮遊ゲート領域内の正孔は、Ｐチャネル素子
のしきい値を押し上げる。
【０００７】消去オペレーションは浮遊ゲートからの電
子（またはＰチャネル素子では正孔）の除去に関連し、
ドレイン及びソースへの正の電圧（またはＰチャネル素
子では負の電圧）の印加、及び制御ゲート及び基板の接
地を要求する。十分に厚いトンネル作用酸化物を使用す
れば、小電圧に係る読出しオペレーションが素子のしき
い値電圧を乱す心配はない。
子（またはＰチャネル素子では正孔）の除去に関連し、
ドレイン及びソースへの正の電圧（またはＰチャネル素
子では負の電圧）の印加、及び制御ゲート及び基板の接
地を要求する。十分に厚いトンネル作用酸化物を使用す
れば、小電圧に係る読出しオペレーションが素子のしき
い値電圧を乱す心配はない。
【０００８】
【発明が解決しようとする課題】これらの従来のＥＥＰ
ＲＯＭ素子の問題は、浮遊ゲートへの電荷の注入及び除
去の回数に制限が存在することである。これはホット・
キャリアに起因する信頼性問題のためである。不揮発性
を維持するために、トンネル作用酸化物に対応して比較
的厚い酸化物（約１００Å）が要求される。これはFowl
er-Nordheimトンネル作用による電子または正孔の注入
のために、大きな電圧の印加を要求する。その結果、ホ
ット・キャリアが生成され、ホット・キャリアがトラッ
プの形成、界面における反応、及び界面におけるホット
・キャリアの緩和（relaxation）の間に解放される核種
（species）の拡散により、酸化物の劣化を引起こす。
トンネル作用酸化物を通過する浮遊ゲートの充電及び放
電のために、現状では１０Ｖを越える大きな電圧が要求
される。このことは、こうした電圧のオンチップ生成或
いは追加の電源を必要とする。加えて充電及び放電時間
は、絶縁トンネル作用酸化物を通じて流れる小電流のた
めに、ミリ秒のオーダとなる。
ＲＯＭ素子の問題は、浮遊ゲートへの電荷の注入及び除
去の回数に制限が存在することである。これはホット・
キャリアに起因する信頼性問題のためである。不揮発性
を維持するために、トンネル作用酸化物に対応して比較
的厚い酸化物（約１００Å）が要求される。これはFowl
er-Nordheimトンネル作用による電子または正孔の注入
のために、大きな電圧の印加を要求する。その結果、ホ
ット・キャリアが生成され、ホット・キャリアがトラッ
プの形成、界面における反応、及び界面におけるホット
・キャリアの緩和（relaxation）の間に解放される核種
（species）の拡散により、酸化物の劣化を引起こす。
トンネル作用酸化物を通過する浮遊ゲートの充電及び放
電のために、現状では１０Ｖを越える大きな電圧が要求
される。このことは、こうした電圧のオンチップ生成或
いは追加の電源を必要とする。加えて充電及び放電時間
は、絶縁トンネル作用酸化物を通じて流れる小電流のた
めに、ミリ秒のオーダとなる。
【０００９】充電電圧を押し上げることなくＥＥＰＲＯ
Ｍ内のデータの保存時間を増加する別の従来の方法で
は、浮遊ゲートを電荷トラッピング層により置換する。
特に、電荷トラッピング層は窒化ケイ素とシリコンのク
ラスタ（cluster）、複数の窒化ケイ素層間に挟まれる
複数の二酸化ケイ素層、窒化ケイ素または非化学量論的
（non-stoichmetric）酸化ケイ素から形成される。トラ
ッピング層はトラッピング層に注入された電荷を保持す
ることを目的とする。この特定の技術に係る問題は、印
加電界によりチャネル領域を覆う酸化物を通過するFowl
er-Nordheimトンネル作用により、キャリアが再度トラ
ッピング層に注入されることである。これらの特性が適
合するように、厚さ及び化学量を制御することは、困難
なプロセスである。充電及び放電が可能な回数、充電及
び放電プロセスの遅さ度合い、及び（要求される大きな
電圧により）必要となる大きな電力は、様々なメモリ・
アプリケーションにおいて、これら全ての素子の使用に
制限を加える。
Ｍ内のデータの保存時間を増加する別の従来の方法で
は、浮遊ゲートを電荷トラッピング層により置換する。
特に、電荷トラッピング層は窒化ケイ素とシリコンのク
ラスタ（cluster）、複数の窒化ケイ素層間に挟まれる
複数の二酸化ケイ素層、窒化ケイ素または非化学量論的
（non-stoichmetric）酸化ケイ素から形成される。トラ
ッピング層はトラッピング層に注入された電荷を保持す
ることを目的とする。この特定の技術に係る問題は、印
加電界によりチャネル領域を覆う酸化物を通過するFowl
er-Nordheimトンネル作用により、キャリアが再度トラ
ッピング層に注入されることである。これらの特性が適
合するように、厚さ及び化学量を制御することは、困難
なプロセスである。充電及び放電が可能な回数、充電及
び放電プロセスの遅さ度合い、及び（要求される大きな
電圧により）必要となる大きな電力は、様々なメモリ・
アプリケーションにおいて、これら全ての素子の使用に
制限を加える。
【００１０】本発明の目的は、電気的に消去可能なプロ
グラマブル・メモリ（ＥＥＰＲＯＭ）セルを製作するこ
とである。
グラマブル・メモリ（ＥＥＰＲＯＭ）セルを製作するこ
とである。
【００１１】本発明の別の目的は、低充電電圧を有する
ＥＥＰＲＯＭを製作することである。
ＥＥＰＲＯＭを製作することである。
【００１２】更に本発明の別の目的は、大きなデータ保
存時間を有する低電圧ＥＥＰＲＯＭセルを製作すること
である。
存時間を有する低電圧ＥＥＰＲＯＭセルを製作すること
である。
【００１３】更に本発明の別の目的は、低電圧ＥＥＰＲ
ＯＭセルを信頼性高く製作することである。
ＯＭセルを信頼性高く製作することである。
【００１４】更に本発明の別の目的は、ＥＥＰＲＯＭセ
ルにおいて、他の不揮発性メモリよりも実質的に高速な
サブ・マイクロ秒のオーダの読出し、書込み及び消去時
間を、低電圧により生成することである。
ルにおいて、他の不揮発性メモリよりも実質的に高速な
サブ・マイクロ秒のオーダの読出し、書込み及び消去時
間を、低電圧により生成することである。
【００１５】
【課題を解決するための手段】本発明の目的は、Ｎチャ
ネルＥＥＰＲＯＭ素子のゲート・スタックに、薄い浮遊
ゲートを挿入することにより達成される。この浮遊ゲー
トは、チャネル領域の導電帯エッジ（或いは金属または
金属を含む複合材料の場合にはフェルミ・エネルギー）
よりも少なくとも１ｋＴ（ｋはボルツマン定数であり、
Ｔはゲート絶縁層の領域の通常の動作温度（゜Ｋ）であ
る。）電子ボルト（ｅＶ）、好適には数ｋＴ電子ボルト
低い導電帯エッジを有する材料から構成される。従って
浮遊ゲート領域は、チャネル領域の材料よりも大きな電
子親和力（electron affinity）を有する材料から構成
されるように選択される。
ネルＥＥＰＲＯＭ素子のゲート・スタックに、薄い浮遊
ゲートを挿入することにより達成される。この浮遊ゲー
トは、チャネル領域の導電帯エッジ（或いは金属または
金属を含む複合材料の場合にはフェルミ・エネルギー）
よりも少なくとも１ｋＴ（ｋはボルツマン定数であり、
Ｔはゲート絶縁層の領域の通常の動作温度（゜Ｋ）であ
る。）電子ボルト（ｅＶ）、好適には数ｋＴ電子ボルト
低い導電帯エッジを有する材料から構成される。従って
浮遊ゲート領域は、チャネル領域の材料よりも大きな電
子親和力（electron affinity）を有する材料から構成
されるように選択される。
【００１６】本発明の目的はまた、ＰチャネルＥＥＰＲ
ＯＭ素子のゲート・スタックに、薄い浮遊ゲートを挿入
することによっても達成される。この浮遊ゲートは、チ
ャネル領域の価電子帯エッジ（或いは金属または金属を
含む複合材料の場合にはフェルミ・エネルギー）よりも
少なくとも１ｋＴ電子ボルト（ｅＶ）、好適には数ｋＴ
電子ボルト高い価電子帯エッジを有する材料から構成さ
れる。
ＯＭ素子のゲート・スタックに、薄い浮遊ゲートを挿入
することによっても達成される。この浮遊ゲートは、チ
ャネル領域の価電子帯エッジ（或いは金属または金属を
含む複合材料の場合にはフェルミ・エネルギー）よりも
少なくとも１ｋＴ電子ボルト（ｅＶ）、好適には数ｋＴ
電子ボルト高い価電子帯エッジを有する材料から構成さ
れる。
【００１７】上記両者の場合において、薄い浮遊ゲート
はチャネル領域に対して、エネルギー帯エッジに差を有
し、改善されたトラッピング領域として作用する。すな
わち、電荷キャリアがトンネル作用により容易にトラッ
ピング領域に達するが、読出し及び書込み期間中に一般
に遭遇するバイアス状態では、トンネル作用によりトラ
ッピング領域から脱出することは容易ではない。
はチャネル領域に対して、エネルギー帯エッジに差を有
し、改善されたトラッピング領域として作用する。すな
わち、電荷キャリアがトンネル作用により容易にトラッ
ピング領域に達するが、読出し及び書込み期間中に一般
に遭遇するバイアス状態では、トンネル作用によりトラ
ッピング領域から脱出することは容易ではない。
【００１８】Ｎチャネル素子では、浮遊ゲートは１００
Å以下の厚さを有するゲルマニウム層とすることができ
る。こうした薄い浮遊ゲートは、浮遊ゲートとチャネル
領域との間の二酸化ケイ素、及び浮遊ゲートと制御ゲー
トとの間の二酸化ケイ素と共に、電荷トラッピング・ポ
テンシャル井戸を形成する。チャネルと浮遊ゲートとの
間の二酸化ケイ素は、（従来のＥＥＰＲＯＭ構造のFowl
er-Nordheimトンネル作用と対比して）電子がトンネル
作用により直接通過するように十分に薄い。ポテンシャ
ル井戸に入った電子は、チャネルよりも低いエネルギー
状態を占める。従って、この低いエネルギー状態の電子
は、ポテンシャル井戸からチャネル領域へトンネル作用
により容易に脱出することはできない。このように、薄
いゲルマニウム浮遊ゲートがポテンシャル井戸の低電圧
充電を容易にし、このポテンシャル井戸は容易には放電
しない。
Å以下の厚さを有するゲルマニウム層とすることができ
る。こうした薄い浮遊ゲートは、浮遊ゲートとチャネル
領域との間の二酸化ケイ素、及び浮遊ゲートと制御ゲー
トとの間の二酸化ケイ素と共に、電荷トラッピング・ポ
テンシャル井戸を形成する。チャネルと浮遊ゲートとの
間の二酸化ケイ素は、（従来のＥＥＰＲＯＭ構造のFowl
er-Nordheimトンネル作用と対比して）電子がトンネル
作用により直接通過するように十分に薄い。ポテンシャ
ル井戸に入った電子は、チャネルよりも低いエネルギー
状態を占める。従って、この低いエネルギー状態の電子
は、ポテンシャル井戸からチャネル領域へトンネル作用
により容易に脱出することはできない。このように、薄
いゲルマニウム浮遊ゲートがポテンシャル井戸の低電圧
充電を容易にし、このポテンシャル井戸は容易には放電
しない。
【００１９】浮遊ゲートの価電子帯（金属または金属を
含む複合材料の場合にはフェルミ・エネルギー）が、チ
ャネル領域の価電子帯よりも高い場合には、同様の効果
がＰチャネル素子においても発生する。
含む複合材料の場合にはフェルミ・エネルギー）が、チ
ャネル領域の価電子帯よりも高い場合には、同様の効果
がＰチャネル素子においても発生する。
【００２０】
【実施例】図３及び図４は本発明の一実施例を表す。図
３は本発明の一実施例によるメモリ・セルの断面図を示
し、図４は図３に示されるメモリ・セルに対するワード
ライン接続及びビットライン接続を表す。図３におい
て、基板１２０はソース不純物領域１０８及びドレイン
不純物領域１１０を有し、両者はチャネル領域１０６に
より分離される。周知のように、キャリアはソースとド
レインを接続するチャネルを横断して移送されるが、実
際にキャリアの移送に寄与するのは、上方に横たわる絶
縁材料との界面に近接する薄い領域に限られる。
３は本発明の一実施例によるメモリ・セルの断面図を示
し、図４は図３に示されるメモリ・セルに対するワード
ライン接続及びビットライン接続を表す。図３におい
て、基板１２０はソース不純物領域１０８及びドレイン
不純物領域１１０を有し、両者はチャネル領域１０６に
より分離される。周知のように、キャリアはソースとド
レインを接続するチャネルを横断して移送されるが、実
際にキャリアの移送に寄与するのは、上方に横たわる絶
縁材料との界面に近接する薄い領域に限られる。
【００２１】基板はシリコン基板であり、不純物領域１
０８及び１１０は、拡散またはイオン打込みなどの従来
のシリコン・プロセスにより形成される。ソース及びド
レイン領域は、基板の不純物型とは反対の同一の不純物
型を有する。すなわち、基板がＰ型のとき、ソース及び
ドレイン領域はＮ型であり、ＦＥＴはＮチャネル素子と
なる。また基板がＮ型のときには、ソース及びドレイン
領域はＰ型であり、ＦＥＴはＰチャネル素子となる。
０８及び１１０は、拡散またはイオン打込みなどの従来
のシリコン・プロセスにより形成される。ソース及びド
レイン領域は、基板の不純物型とは反対の同一の不純物
型を有する。すなわち、基板がＰ型のとき、ソース及び
ドレイン領域はＮ型であり、ＦＥＴはＮチャネル素子と
なる。また基板がＮ型のときには、ソース及びドレイン
領域はＰ型であり、ＦＥＴはＰチャネル素子となる。
【００２２】ソース及びドレイン領域の不純物濃度は、
Ｎ型またはＰ型に関わらず約１０19／ｃｍ3よりも大き
く、チャネル領域の不純物濃度は、Ｎ型またはＰ型に関
わらず約１０18／ｃｍ3よりも小さい。絶縁層１１２が
チャネル領域上、及びソースとドレイン領域との間に形
成される。絶縁層１１２は浮遊ゲート１０４とチャネル
領域１０６との間に挟まれ、一般に、チャネル領域１０
６との界面において低い電荷キャリア・トラップ密度を
有する二酸化ケイ素材料により形成される。しかしなが
ら、絶縁層１１２はＦＥＴ動作に適する任意の絶縁材料
によって形成することができる。絶縁層は電荷キャリア
が印加電界の下で、トンネル作用によりゲート材料を直
接通過することを容易にするために、５Å乃至１００
Å、好ましくは、おおよそ５Å乃至４０Åの厚さを有す
る。
Ｎ型またはＰ型に関わらず約１０19／ｃｍ3よりも大き
く、チャネル領域の不純物濃度は、Ｎ型またはＰ型に関
わらず約１０18／ｃｍ3よりも小さい。絶縁層１１２が
チャネル領域上、及びソースとドレイン領域との間に形
成される。絶縁層１１２は浮遊ゲート１０４とチャネル
領域１０６との間に挟まれ、一般に、チャネル領域１０
６との界面において低い電荷キャリア・トラップ密度を
有する二酸化ケイ素材料により形成される。しかしなが
ら、絶縁層１１２はＦＥＴ動作に適する任意の絶縁材料
によって形成することができる。絶縁層は電荷キャリア
が印加電界の下で、トンネル作用によりゲート材料を直
接通過することを容易にするために、５Å乃至１００
Å、好ましくは、おおよそ５Å乃至４０Åの厚さを有す
る。
【００２３】浮遊ゲートまたは電荷トラッピング層１０
４は、Ｎチャネル素子の場合には、チャネル領域の導電
帯エッジよりも少なくとも０．０２５電子ボルト（ｅ
Ｖ）低い導電帯エッジを有する材料から構成される。或
いはＰチャネル素子の場合には、浮遊ゲート１０４はチ
ャネル領域１０６の価電子帯エッジよりも少なくとも
０．０２５電子ボルト（ｅＶ）高い価電子帯エッジを有
する材料から構成される。
４は、Ｎチャネル素子の場合には、チャネル領域の導電
帯エッジよりも少なくとも０．０２５電子ボルト（ｅ
Ｖ）低い導電帯エッジを有する材料から構成される。或
いはＰチャネル素子の場合には、浮遊ゲート１０４はチ
ャネル領域１０６の価電子帯エッジよりも少なくとも
０．０２５電子ボルト（ｅＶ）高い価電子帯エッジを有
する材料から構成される。
【００２４】絶縁層１０２は、制御ゲート１００と浮遊
ゲート層１０４との間に挟まれる。絶縁層１０２は一般
に、絶縁層１１２と同一の材料から形成される。しかし
ながら、絶縁層１０２は、制御ゲートを浮遊ゲートから
十分に絶縁する限り、窒化ケイ素などの異なる型の材料
によって形成されてもよい。制御ゲート１００は浮遊ゲ
ート及び絶縁層１０２上に形成される。制御ゲートは一
般に、添加されたポリシリコンを用いて形成されるが、
タングステン、ケイ化タングステン、アルミニウム−銅
−シリコンなどの金属導体を用いてもよい。
ゲート層１０４との間に挟まれる。絶縁層１０２は一般
に、絶縁層１１２と同一の材料から形成される。しかし
ながら、絶縁層１０２は、制御ゲートを浮遊ゲートから
十分に絶縁する限り、窒化ケイ素などの異なる型の材料
によって形成されてもよい。制御ゲート１００は浮遊ゲ
ート及び絶縁層１０２上に形成される。制御ゲートは一
般に、添加されたポリシリコンを用いて形成されるが、
タングステン、ケイ化タングステン、アルミニウム−銅
−シリコンなどの金属導体を用いてもよい。
【００２５】本発明のメモリ・セルの一実施例のオペレ
ーションが図４に表される。ワードライン２０は制御ゲ
ート１００に接続され、ビットライン１８はドレイン１
１０に接続され、ソース・ライン１８'はソース１０８
に接続される。データは第１の充電電圧をワードライン
２０に印加し、ビットライン１８及びソース・ライン１
８'を接地することにより、メモリ・セルに書込まれ
る。第１の充電電圧は好適にはおおよそ５Ｖ以下であ
る。１×１０17／ｃｍ3の添加濃度の基板、厚さ１６Å
の二酸化ケイ素絶縁層領域１１２、並びにチャネル幅１
０μｍ及びチャネル長０．２５μｍのＮチャネル型素子
では、０．５Ｖを越えるしきい値シフトを生じる書込み
時間は２００ｎｓ以下である。
ーションが図４に表される。ワードライン２０は制御ゲ
ート１００に接続され、ビットライン１８はドレイン１
１０に接続され、ソース・ライン１８'はソース１０８
に接続される。データは第１の充電電圧をワードライン
２０に印加し、ビットライン１８及びソース・ライン１
８'を接地することにより、メモリ・セルに書込まれ
る。第１の充電電圧は好適にはおおよそ５Ｖ以下であ
る。１×１０17／ｃｍ3の添加濃度の基板、厚さ１６Å
の二酸化ケイ素絶縁層領域１１２、並びにチャネル幅１
０μｍ及びチャネル長０．２５μｍのＮチャネル型素子
では、０．５Ｖを越えるしきい値シフトを生じる書込み
時間は２００ｎｓ以下である。
【００２６】データがメモリ・セルに書込まれると、電
圧はワードライン及びビットライン及びソース・ライン
から切断され、電荷がメモリ・セル内に残る。メモリ・
セル内における電荷の存在（従ってデータ）が、しきい
値電圧すなわち素子の導電状態をセンスすることにより
検出される。これは素子の読出しサイクルに相当する。
読出し時間中にビットライン１８に電流がセンスされる
とき、浮遊ゲートに電荷は存在しない。読出し時間中に
非常に低い電流がセンスされるときは、電荷が浮遊ゲー
トに蓄積されている。浮遊ゲートにおける電荷の存在
は、メモリ・セルにおけるデータ値１または０のいずれ
かを表す。
圧はワードライン及びビットライン及びソース・ライン
から切断され、電荷がメモリ・セル内に残る。メモリ・
セル内における電荷の存在（従ってデータ）が、しきい
値電圧すなわち素子の導電状態をセンスすることにより
検出される。これは素子の読出しサイクルに相当する。
読出し時間中にビットライン１８に電流がセンスされる
とき、浮遊ゲートに電荷は存在しない。読出し時間中に
非常に低い電流がセンスされるときは、電荷が浮遊ゲー
トに蓄積されている。浮遊ゲートにおける電荷の存在
は、メモリ・セルにおけるデータ値１または０のいずれ
かを表す。
【００２７】データは、第１の充電電圧と実質的に等し
い消去電圧をビットライン１８及びソース・ライン１
８'に印加する一方、ワードライン２０をグラウンドな
どの低電圧に接続することにより、浮遊ゲートから消去
される。ゲート充電オペレーションで述べられたのと同
じ寸法を有する素子においては、０．５Ｖのしきい値シ
フト（浮遊ゲートにおける１×１０12／ｃｍ3の電荷密
度と等価）が、書込み時間とほぼ同じ時間内に除去され
る。
い消去電圧をビットライン１８及びソース・ライン１
８'に印加する一方、ワードライン２０をグラウンドな
どの低電圧に接続することにより、浮遊ゲートから消去
される。ゲート充電オペレーションで述べられたのと同
じ寸法を有する素子においては、０．５Ｖのしきい値シ
フト（浮遊ゲートにおける１×１０12／ｃｍ3の電荷密
度と等価）が、書込み時間とほぼ同じ時間内に除去され
る。
【００２８】本発明によるメモリ・セルの適切なオペレ
ーションは、書込み及び読出しサイクルの条件下におい
て、浮遊ゲート１０４への電荷キャリアのトンネル作用
（直接トンネル作用による）が、浮遊ゲートから脱出す
るトンネル作用に比較して容易である事実に依存する。
本発明のメモリ・セルにおけるこの電荷キャリアのトン
ネル特性は、材料の選択、浮遊ゲート１０４及び絶縁層
１１２の厚さにもとづく。
ーションは、書込み及び読出しサイクルの条件下におい
て、浮遊ゲート１０４への電荷キャリアのトンネル作用
（直接トンネル作用による）が、浮遊ゲートから脱出す
るトンネル作用に比較して容易である事実に依存する。
本発明のメモリ・セルにおけるこの電荷キャリアのトン
ネル特性は、材料の選択、浮遊ゲート１０４及び絶縁層
１１２の厚さにもとづく。
【００２９】本発明における電荷キャリアのトンネル特
性について、図５及び図６を参照して説明する。図５及
び図６は、それぞれ本発明によるＮチャネルＦＥＴ素子
及びＰチャネルＦＥＴ素子のゲート・スタック構造のエ
ネルギー帯を表す。
性について、図５及び図６を参照して説明する。図５及
び図６は、それぞれ本発明によるＮチャネルＦＥＴ素子
及びＰチャネルＦＥＴ素子のゲート・スタック構造のエ
ネルギー帯を表す。
【００３０】ゼロ印加バイアス（０Ｖのフラット帯を仮
定）時の、導電帯エッジ（図５）及び価電子帯エッジ
（図６）の相対エネルギーが、制御ゲート１００から絶
縁層及び浮遊ゲートを通過し、チャネル領域１０６に至
る垂直距離（Ｘ）の関数としてプロットされる。
定）時の、導電帯エッジ（図５）及び価電子帯エッジ
（図６）の相対エネルギーが、制御ゲート１００から絶
縁層及び浮遊ゲートを通過し、チャネル領域１０６に至
る垂直距離（Ｘ）の関数としてプロットされる。
【００３１】Ｎチャネル・セル（図５）では、チャネル
領域１０６の導電帯エッジ１６４は、絶縁層１１２の導
電帯エッジ１６０よりも低い。導電帯エッジ１５６は導
電帯エッジ１６４よりも更に低く、その差１６８は約
０．０２５電子ボルト（ｅＶ）以上である。導電帯エッ
ジ１５２及び１６０は導電帯エッジ１６４よりもはるか
に高く、導電帯エッジ１５２、１５６及び１６０の間の
遷移はポテンシャル井戸１４０を形成する。
領域１０６の導電帯エッジ１６４は、絶縁層１１２の導
電帯エッジ１６０よりも低い。導電帯エッジ１５６は導
電帯エッジ１６４よりも更に低く、その差１６８は約
０．０２５電子ボルト（ｅＶ）以上である。導電帯エッ
ジ１５２及び１６０は導電帯エッジ１６４よりもはるか
に高く、導電帯エッジ１５２、１５６及び１６０の間の
遷移はポテンシャル井戸１４０を形成する。
【００３２】Ｐチャネル・セル（図６）の場合には、ポ
テンシャル井戸１４５が価電子帯エッジ１５４、１５８
及び１６２の間の遷移により形成される。チャネル領域
１０６に対応する価電子帯エッジ１６６は、浮遊ゲート
領域１０４に対応する価電子帯エッジ１５８よりも低
い。価電子帯エッジ１６６と１５８の間の差１７０は、
約０．０２５電子ボルト（ｅＶ）以上である。価電子帯
エッジ１６２は絶縁層領域１１２に対応し、価電子帯エ
ッジ１５４は絶縁層領域１０２に対応する。
テンシャル井戸１４５が価電子帯エッジ１５４、１５８
及び１６２の間の遷移により形成される。チャネル領域
１０６に対応する価電子帯エッジ１６６は、浮遊ゲート
領域１０４に対応する価電子帯エッジ１５８よりも低
い。価電子帯エッジ１６６と１５８の間の差１７０は、
約０．０２５電子ボルト（ｅＶ）以上である。価電子帯
エッジ１６２は絶縁層領域１１２に対応し、価電子帯エ
ッジ１５４は絶縁層領域１０２に対応する。
【００３３】Ｎチャネル素子（またはＰチャネル素子）
において、ポテンシャル井戸１４０（または１４５）と
チャネル領域との間に絶縁層１１２により形成されるポ
テンシャル障壁は、制御ゲートへの第１の充電電圧の印
加により生成される電界がセル構造に作用するとき、直
接トンネル作用によりチャネル領域からポテンシャル壁
を通過してポテンシャル井戸１４０（または１４５）に
至る電子が十分に生じるように、薄くなければならな
い。絶縁層１１２の材料として二酸化ケイ素が使用さ
れ、第１の充電電圧として３Ｖが書込み時間（サブ・マ
イクロ秒のオーダ）において印加されるとき、絶縁層１
１２の厚さ（従ってポテンシャル井戸１４０または１４
５に至るポテンシャル壁の厚さ）は、おおよそ４０Å以
下、好適には１０Å乃至４０Åでなければならない。
において、ポテンシャル井戸１４０（または１４５）と
チャネル領域との間に絶縁層１１２により形成されるポ
テンシャル障壁は、制御ゲートへの第１の充電電圧の印
加により生成される電界がセル構造に作用するとき、直
接トンネル作用によりチャネル領域からポテンシャル壁
を通過してポテンシャル井戸１４０（または１４５）に
至る電子が十分に生じるように、薄くなければならな
い。絶縁層１１２の材料として二酸化ケイ素が使用さ
れ、第１の充電電圧として３Ｖが書込み時間（サブ・マ
イクロ秒のオーダ）において印加されるとき、絶縁層１
１２の厚さ（従ってポテンシャル井戸１４０または１４
５に至るポテンシャル壁の厚さ）は、おおよそ４０Å以
下、好適には１０Å乃至４０Åでなければならない。
【００３４】Ｎチャネル・セル（量子化状態を有するた
めに十分薄くすることができる）では、チャネル領域か
らの電子がトンネル作用によりポテンシャル井戸１４０
に達するとき、電子は最初に高位のエネルギー状態に達
し、最終的には低エネルギー状態に落ち着く。ポテンシ
ャル井戸１４０の最低のエネルギー状態は、チャネル領
域の導電帯エッジよりも少なくとも０．０２５電子ボル
ト（ｅＶ）低い。トンネル作用によりポテンシャル井戸
１４０に達し、低エネルギー状態で存在する電子は、ポ
テンシャル井戸から脱出することができない。なぜな
ら、これらの電子は熱平衡状態に達し（thermalize
d）、高いエネルギーのキャリアがほとんど存在しない
からである。
めに十分薄くすることができる）では、チャネル領域か
らの電子がトンネル作用によりポテンシャル井戸１４０
に達するとき、電子は最初に高位のエネルギー状態に達
し、最終的には低エネルギー状態に落ち着く。ポテンシ
ャル井戸１４０の最低のエネルギー状態は、チャネル領
域の導電帯エッジよりも少なくとも０．０２５電子ボル
ト（ｅＶ）低い。トンネル作用によりポテンシャル井戸
１４０に達し、低エネルギー状態で存在する電子は、ポ
テンシャル井戸から脱出することができない。なぜな
ら、これらの電子は熱平衡状態に達し（thermalize
d）、高いエネルギーのキャリアがほとんど存在しない
からである。
【００３５】Ｐチャネル・セルでは、チャネル領域から
の正孔がポテンシャル井戸１４５にトンネル作用により
達すると、これらの正孔は同様に最終的にはポテンシャ
ル井戸１４５の底（実際には図６の最上部）に落ち着
き、この場合にもポテンシャル井戸から脱出することは
できない。
の正孔がポテンシャル井戸１４５にトンネル作用により
達すると、これらの正孔は同様に最終的にはポテンシャ
ル井戸１４５の底（実際には図６の最上部）に落ち着
き、この場合にもポテンシャル井戸から脱出することは
できない。
【００３６】図７は本発明によるメモリ・セルの別の構
造を表す。図７と図３において対応する要素は、同一の
参照番号により示される。この場合には、ドレイン領域
１０８とソース領域１１０はプレーナ構造内には存在せ
ず、チャネル領域１０６が基板１２０に垂直に形成され
る。それに対して図３では、チャネルは基板１２０に平
行に形成される。図７の実施例のオペレーションは、Ｆ
ＥＴ構造の違いを除き、図３の実施例の場合のオペレー
ションと実質的に同様である。図７の場合の浮遊ゲート
は破線１０４により示される。図７は断面図を表す。図
示の素子は、実際には中心軸を中心として円対称であ
り、制御ゲート（及び浮遊ゲート）は実際にはドレイン
領域１０８を支持する中央ペデスタルを取り囲む。
造を表す。図７と図３において対応する要素は、同一の
参照番号により示される。この場合には、ドレイン領域
１０８とソース領域１１０はプレーナ構造内には存在せ
ず、チャネル領域１０６が基板１２０に垂直に形成され
る。それに対して図３では、チャネルは基板１２０に平
行に形成される。図７の実施例のオペレーションは、Ｆ
ＥＴ構造の違いを除き、図３の実施例の場合のオペレー
ションと実質的に同様である。図７の場合の浮遊ゲート
は破線１０４により示される。図７は断面図を表す。図
示の素子は、実際には中心軸を中心として円対称であ
り、制御ゲート（及び浮遊ゲート）は実際にはドレイン
領域１０８を支持する中央ペデスタルを取り囲む。
【００３７】図８は浮遊ゲート構造の別の実施例を示
す。この場合、電荷蓄積材料は、異なる材料の層内にあ
る、直径１ｎｍ乃至２０ｎｍのある材料のクラスタまた
は島１２２から構成される。浮遊ゲート領域は、クラス
タを含む複合材料の層と見なすことができる。浮遊ゲー
ト領域の上下の別の材料層はクラスタを含まない。図８
に示されるように、領域１０２、１１２を形成する材
料、及びクラスタ１２２を支持するマトリックス材料
は、全て同一の材料とすることができる。同一の材料が
これらの全ての領域を形成する場合、これは絶縁材料で
ある。クラスタを支持する浮遊ゲート・マトリックス
が、層１０２及び１１２と異なる材料から構成される場
合には、このマトリックスは半導体材料とすることがで
きる。
す。この場合、電荷蓄積材料は、異なる材料の層内にあ
る、直径１ｎｍ乃至２０ｎｍのある材料のクラスタまた
は島１２２から構成される。浮遊ゲート領域は、クラス
タを含む複合材料の層と見なすことができる。浮遊ゲー
ト領域の上下の別の材料層はクラスタを含まない。図８
に示されるように、領域１０２、１１２を形成する材
料、及びクラスタ１２２を支持するマトリックス材料
は、全て同一の材料とすることができる。同一の材料が
これらの全ての領域を形成する場合、これは絶縁材料で
ある。クラスタを支持する浮遊ゲート・マトリックス
が、層１０２及び１１２と異なる材料から構成される場
合には、このマトリックスは半導体材料とすることがで
きる。
【００３８】本発明を実施する上で、チャネル領域が、
事実上、添加された任意の半導体材料により形成されう
ることが理解されるべきである。いかなる制限をも意図
するものでないが、チャネル領域の半導体材料にはシリ
コン、炭化ケイ素、シリコン／ゲルマニウム混合物、ゲ
ルマニウム、及びGaAsなどのＩＩＩ−Ｖ族の任意の半導
体化合物材料が含まれる。
事実上、添加された任意の半導体材料により形成されう
ることが理解されるべきである。いかなる制限をも意図
するものでないが、チャネル領域の半導体材料にはシリ
コン、炭化ケイ素、シリコン／ゲルマニウム混合物、ゲ
ルマニウム、及びGaAsなどのＩＩＩ−Ｖ族の任意の半導
体化合物材料が含まれる。
【００３９】同様に浮遊ゲート領域が、事実上、本発明
にもとづき上述された導電帯エッジまたは価電子帯エッ
ジの条件（セルがＮチャネル素子かＰチャネル素子かに
それぞれ依存する）を満足する任意の半導体材料により
形成されうることも理解されるべきである。例えば、こ
のような半導体材料としては、シリコン、ゲルマニウ
ム、シリコン／ゲルマニウム混合物及びＩＩＩ−Ｖ族半
導体化合物がある。或いは、浮遊ゲート領域が金属を含
むかまたはそれにより形成されてもよい。電荷蓄積浮遊
ゲート領域が金属からなる（または金属を含む）場合、
浮遊ゲート材料のフェルミ・エネルギーは、チャネル材
料の導電帯エッジよりも少なくとも０．０２５電子ボル
ト低いか（Ｎチャネル素子の場合）、チャネル材料の価
電子帯エッジよりも少なくとも０．０２５電子ボルト高
いべきである（Ｐチャネル素子の場合）。電荷蓄積浮遊
ゲート領域として使用可能な（または含まれる）金属に
は、タングステン、白金、ニッケル、コバルト、ロジウ
ム、パラジウム、イリジウム及びこれらの混合物及び合
金が含まれる。
にもとづき上述された導電帯エッジまたは価電子帯エッ
ジの条件（セルがＮチャネル素子かＰチャネル素子かに
それぞれ依存する）を満足する任意の半導体材料により
形成されうることも理解されるべきである。例えば、こ
のような半導体材料としては、シリコン、ゲルマニウ
ム、シリコン／ゲルマニウム混合物及びＩＩＩ−Ｖ族半
導体化合物がある。或いは、浮遊ゲート領域が金属を含
むかまたはそれにより形成されてもよい。電荷蓄積浮遊
ゲート領域が金属からなる（または金属を含む）場合、
浮遊ゲート材料のフェルミ・エネルギーは、チャネル材
料の導電帯エッジよりも少なくとも０．０２５電子ボル
ト低いか（Ｎチャネル素子の場合）、チャネル材料の価
電子帯エッジよりも少なくとも０．０２５電子ボルト高
いべきである（Ｐチャネル素子の場合）。電荷蓄積浮遊
ゲート領域として使用可能な（または含まれる）金属に
は、タングステン、白金、ニッケル、コバルト、ロジウ
ム、パラジウム、イリジウム及びこれらの混合物及び合
金が含まれる。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
大きなデータ保存時間を有する低電圧ＥＥＰＲＯＭセル
を提供することができる。
大きなデータ保存時間を有する低電圧ＥＥＰＲＯＭセル
を提供することができる。
【００４１】更に本発明によれば、他の不揮発性メモリ
よりも実質的に高速なサブ・マイクロ秒のオーダの読出
し、書込み及び消去時間を、低電圧により生成するＥＥ
ＰＲＯＭを提供することができる。
よりも実質的に高速なサブ・マイクロ秒のオーダの読出
し、書込み及び消去時間を、低電圧により生成するＥＥ
ＰＲＯＭを提供することができる。
【図１】従来のＥＥＰＲＯＭセルを示す図である。
【図２】ＥＥＰＲＯＭセル・アレイの従来の読出し及び
書込み回路を示す図である。
書込み回路を示す図である。
【図３】本発明によるメモリ・セルの実施例を示す図で
ある。
ある。
【図４】本発明によるメモリ・セル・アレイの読出し及
び書込み回路を示す図である。
び書込み回路を示す図である。
【図５】本発明によるＮチャネル・メモリ・セルのエネ
ルギー帯を示す図である。
ルギー帯を示す図である。
【図６】本発明によるＰチャネル・メモリ・セルのエネ
ルギー帯を示す図である。
ルギー帯を示す図である。
【図７】本発明によるメモリ・セルの別の構造を示す図
である。
である。
【図８】浮遊ゲート内の電荷蓄積材料が材料のクラスタ
または島から構成される本発明による浮遊ゲートの詳細
な断面図である。
または島から構成される本発明による浮遊ゲートの詳細
な断面図である。
２、１２０ 基板 ４、１０６ チャネル領域 ６、１０４ 浮遊ゲート ８、１２、１０２、１１２ 絶縁層 １０、１００ 制御ゲート １４、１０８ ソース １６、１１０ ドレイン １８ ビットライン １８' ソース・ライン ２０ ワードライン １２２ 島 １４０、１４５ ポテンシャル井戸 １５２、１５６、１６０、１６４ 導電帯エッジ １５４、１５８、１６２、１６６ 絶縁層の価電子帯エ
ッジ １６８、１７０ 差
ッジ １６８、１７０ 差
フロントページの続き (72)発明者 マイケル・エイ・チスチラー アメリカ合衆国06811、コネッチカット 州ダンバリー、バークレイ・コモンス 83 (72)発明者 サンディップ・チワリ アメリカ合衆国10562、ニューヨーク州 オシニング、パインスブリッジ・ロード 791 (56)参考文献 特開 平５−75136（ＪＰ，Ａ) 特開 平６−125089（ＪＰ，Ａ) 特開 平７−106448（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01L 29/788 H01L 29/792
Claims (15)
- 【請求項１】第１の材料のＮチャネル領域と、 上記Ｎチャネル領域に近接して配置される第２の材料の
浮遊ゲート領域と、 上記第２の材料の浮遊ゲート領域と上記Ｎチャネル領域
との間に設けられキャリアをトンネル作用により通過さ
せる絶縁層とを含み、 上記第２の材料の浮遊ゲート領域の厚さは、該浮遊ゲー
ト領域の導電帯エッジが上記第１材料のＮチャネル領域
の導電帯エッジよりも少なくとも１ｋＴ電子ボルト（こ
こで、ｋはボルツマン定数であり、Ｔは上記絶縁層の通
常の動作温度［゜Ｋ］である）だけ低くなってポテンシ
ャル井戸を形成するようにされていることを特徴とする
メモリ・セルの電荷蓄積構造。 - 【請求項２】上記第１の材料及び上記第２の材料が、各
々が導電帯エッジを有する半導体であり、上記第２の材
料の上記導電帯エッジが上記第１の材料の上記導電帯エ
ッジよりも少なくとも０．０２５電子ボルト低いことを
特徴とする、請求項１記載の電荷蓄積構造。 - 【請求項３】上記第１の材料が炭化ケイ素、シリコン、
シリコン／ゲルマニウム混合物、ゲルマニウム及びＩＩ
Ｉ−Ｖ族半導体化合物を含むグループから選択された不
純物添加半導体材料であり、上記第２の材料がシリコ
ン、ゲルマニウム、シリコン／ゲルマニウム混合物及び
ＩＩＩ−Ｖ族半導体化合物を含むグループから選択され
た半導体材料であることを特徴とする、請求項２記載の
電荷蓄積構造。 - 【請求項４】上記第１の材料がシリコンであり、上記第
２の材料がゲルマニウムであり、上記絶縁層が二酸化ケ
イ素であることを特徴とする、請求項２記載の電荷蓄積
構造。 - 【請求項５】上記第１の材料が導電帯エッジを有する半
導体からなり、上記第２の材料が金属を含み、上記第２
の材料が上記第１の材料の上記導電帯エッジよりも少な
くとも０．０２５電子ボルト低いフェルミ・エネルギー
を有する、請求項１記載の電荷蓄積構造。 - 【請求項６】上記第１の材料が炭化ケイ素、シリコン、
シリコン／ゲルマニウム混合物、ゲルマニウム、及びＩ
ＩＩ−Ｖ族半導体化合物を含むグループから選択された
不純物添加半導体材料であり、上記第２の材料がタング
ステン、白金、ニッケル、コバルト、ロジウム、パラジ
ウム、イリジウム並びにこれらの混合物及び合金を含む
グループから選択された金属であることを特徴とする、
請求項５記載の電荷蓄積構造。 - 【請求項７】第１の材料のＰチャネル領域と、 上記Ｐチャネル領域に近接して配置される第２の材料の
浮遊ゲート領域と、 上記第２の材料の浮遊ゲート領域と上記Ｐチャネル領域
との間に設けられキャリアをトンネル作用により通過さ
せる絶縁層とを含み、 上記第２の材料の浮遊ゲート領域の厚さは、該浮遊ゲー
ト領域の価電子帯エッジが上記第１材料のＰチャネル領
域の価電子帯エッジよりも少なくとも１ｋＴ電子ボルト
（ここで、ｋはボルツマン定数であり、Ｔは上記絶縁層
の通常の動作温度［゜Ｋ］である）だけ高くなってポテ
ンシャル井戸を形成するようにされていることを特徴と
するメモリ・セルの電荷蓄積構造。 - 【請求項８】上記第１の材料及び上記第２の材料が、各
々が価電子帯エッジを有する半導体であり、上記第２の
材料の上記価電子帯エッジが上記第１の材料の上記価電
子帯エッジよりも少なくとも０．０２５電子ボルト高い
ことを特徴とする、請求項７記載の電荷蓄積構造。 - 【請求項９】上記第１の材料がシリコンであり、上記第
２の材料がゲルマニウムであり、上記絶縁層が二酸化ケ
イ素であることを特徴とする、請求項８記載の電荷蓄積
構造。 - 【請求項１０】上記第１の材料がシリコン、シリコン／
ゲルマニウム混合物、ゲルマニウム、及びＩＩＩ−Ｖ族
半導体化合物を含むグループから選択された不純物添加
半導体材料であり、上記第２の材料がゲルマニウム、シ
リコン／ゲルマニウム混合物、及びＩＩＩ−Ｖ族半導体
化合物を含むグループから選択された不純物添加半導体
材料であることを特徴とする、請求項８記載の電荷蓄積
構造。 - 【請求項１１】上記第１の材料が価電子帯エッジを有す
る半導体であり、上記第２の材料が金属を含み、上記第
２の材料が上記第１の材料の上記価電子帯エッジよりも
少なくとも０．０２５電子ボルト高いフェルミ・エネル
ギーを有することを特徴とする、請求項７記載の電荷蓄
積構造。 - 【請求項１２】上記第１の材料がシリコン、シリコン／
ゲルマニウム混合物、ゲルマニウム、及びＩＩＩ−Ｖ族
半導体化合物を含むグループから選択された不純物添加
半導体材料であり、上記第２の材料がタングステン、白
金、ニッケル、コバルト、ロジウム、パラジウム、イリ
ジウム並びにこれらの混合物及び合金を含むグループか
ら選択された金属であることを特徴とする、請求項１１
記載の電荷蓄積構造。 - 【請求項１３】上記浮遊ゲート領域が、直径が１ｎｍ乃
至２０ｎｍのオーダの上記第２の材料のクラスタが分散
された絶縁材料層であることを特徴とする、請求項１又
は請求項７記載の電荷蓄積構造。 - 【請求項１４】上記浮遊ゲート領域が、直径が１ｎｍ乃
至２０ｎｍのオーダの上記第２の材料のクラスタが分散
された半導体材料層であることを特徴とする、請求項１
又は請求項７記載の電荷蓄積構造。 - 【請求項１５】上記チャネル領域の両側に設けられたソ
ース領域及びドレイン領域と、 上記浮遊ゲート領域の上に設けられた絶縁層領域と、 該絶縁層領域の上に設けられ、上記チャネル領域を通過
する電荷キャリアの流れを制御する制御ゲート領域とを
含むことを特徴とする請求項１又は請求項７記載の電荷
蓄積構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/236,751 US5508543A (en) | 1994-04-29 | 1994-04-29 | Low voltage memory |
| US236751 | 1994-04-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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ID=22890799
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
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| EP (1) | EP0681333A1 (ja) |
| JP (1) | JP2986359B2 (ja) |
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1995
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