JP2986359B2 - 低電圧メモリ - Google Patents

低電圧メモリ

Info

Publication number
JP2986359B2
JP2986359B2 JP7031981A JP3198195A JP2986359B2 JP 2986359 B2 JP2986359 B2 JP 2986359B2 JP 7031981 A JP7031981 A JP 7031981A JP 3198195 A JP3198195 A JP 3198195A JP 2986359 B2 JP2986359 B2 JP 2986359B2
Authority
JP
Japan
Prior art keywords
charge storage
storage structure
silicon
floating gate
band edge
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP7031981A
Other languages
English (en)
Other versions
JPH07302848A (ja
Inventor
アラン・エム・ハートステイン
マイケル・エイ・チスチラー
サンディップ・チワリ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH07302848A publication Critical patent/JPH07302848A/ja
Application granted granted Critical
Publication of JP2986359B2 publication Critical patent/JP2986359B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B69/00Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H01L29/4975Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/788Field effect transistors with field effect produced by an insulated gate with floating gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/788Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881Programmable transistors with only two possible levels of programmation
    • H01L29/7883Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Non-Volatile Memory (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、一般に半導体素子に関
し、特に、半導体の電荷蓄積構造に関する。更に詳しく
は、本発明は電気的に消去可能且つプログラマブルな電
界効果トランジスタ(FET)・メモリ・セルに関す
る。
【0002】
【従来の技術】不揮発性メモリは、メモリに電源が印加
されていない期間も記憶データを保持する。読出し専用
メモリは、変更不能なデータを含むメモリである。不揮
発性読出し専用メモリ(しばしばROMと呼ばれる)は
コンピュータにおいて非常に有用である。なぜなら、こ
れらはコンピュータが最初に電源供給されるときに、コ
ンピュータに初期メモリまたはデータを提供することが
できるからである。しかしながら、ROMメモリ内のデ
ータは1度しかプログラムできないために、これらのメ
モリの有用性は制限される。このことは初期命令または
データが変更されると、ROMメモリ全体が廃棄されな
ければならないことを意味する。
【0003】不揮発性プログラマブル・メモリ(しばし
ばPROMと呼ばれる)は、メモリ全体を廃棄すること
なしに、記憶命令またはデータを変更可能なメモリであ
る。典型的な従来のPROMは、電界効果トランジスタ
(FET)素子のゲート構造に電気的に電荷を蓄積し、
メモリをプログラミングする。ゲートはFETを"オン"
または"オフ"する機能を有する。蓄積された電荷は、通
常、ゲート構造に紫外線を照射することにより、FET
から除去される。このようにして電荷を除去することに
より、メモリに物理的な損傷を与えることなくプログラ
ミングが消去でき、メモリの再プログラムが可能にな
る。PROMのこの型のプログラミング及び消去は時間
を消費し、またその過程が困難であるので、こうした素
子を頻繁に消去し再プログラムすることは非現実的であ
る。
【0004】しかしながら、電気的にプログラム可能で
あると同時に消去可能なPROMは、頻繁に消去し再プ
ログラムすることが現実的であり、結果的に、電源が頻
繁に中断されるコンピュータまたは電気的素子において
有用である。なぜなら、電源が中断されたときにコンピ
ュータが処理していたデータ及びメモリが記憶され、電
源の回復時に再度、呼出されるからである。
【0005】電気的に消去可能且つプログラマブルなメ
モリ(しばしばEEPROMと呼ばれる)は、記憶デー
タを頻繁に変更可能な不揮発性メモリのニーズに応じて
開発された。図1は、従来のEEPROMセルの例の断
面図を表す。EEPROMセルはソース領域14、ドレ
イン領域16、チャネル領域4及び、酸化物層8により
ソース、ドレイン及びチャネルから分離される制御ゲー
ト領域10を有する従来のFETであるが、追加のゲー
ト領域(浮遊ゲート)6が、その浮遊ゲートとチャネル
領域との間の追加の酸化物層領域12と共に追加され
る。
【0006】このメモリ素子またはメモリ素子ブロック
を、読み書きされる他のメモリ素子またはブロックから
分離するために、このトランジスタまたはこれらのトラ
ンジスタのグループ(ブロック)と共に、追加のトラン
ジスタが要求される。図2は、図1に示されるEEPR
OMの従来の読出し書込み回路を表す。個々のビットラ
イン18、18'に接続される素子の列、及び個々のワ
ードライン20に接続される素子の行により、アレイが
編成される。書込みオペレーションは、浮遊ゲート領域
へのキャリア(電子または正孔)の注入に関連する。こ
れは制御ゲートを正に(またはPチャネル素子では負
に)バイアスし、ソース及びドレインを接地することに
より達成される。これにより電子(またはPチャネル素
子では正孔)がチャネルから浮遊ゲート領域に注入され
る。Nチャネル素子の浮遊ゲート領域内の負の電荷はN
チャネル素子のしきい値電圧を押し上げ、一方、Pチャ
ネル素子の浮遊ゲート領域内の正孔は、Pチャネル素子
のしきい値を押し上げる。
【0007】消去オペレーションは浮遊ゲートからの電
子(またはPチャネル素子では正孔)の除去に関連し、
ドレイン及びソースへの正の電圧(またはPチャネル素
子では負の電圧)の印加、及び制御ゲート及び基板の接
地を要求する。十分に厚いトンネル作用酸化物を使用す
れば、小電圧に係る読出しオペレーションが素子のしき
い値電圧を乱す心配はない。
【0008】
【発明が解決しようとする課題】これらの従来のEEP
ROM素子の問題は、浮遊ゲートへの電荷の注入及び除
去の回数に制限が存在することである。これはホット・
キャリアに起因する信頼性問題のためである。不揮発性
を維持するために、トンネル作用酸化物に対応して比較
的厚い酸化物(約100Å)が要求される。これはFowl
er-Nordheimトンネル作用による電子または正孔の注入
のために、大きな電圧の印加を要求する。その結果、ホ
ット・キャリアが生成され、ホット・キャリアがトラッ
プの形成、界面における反応、及び界面におけるホット
・キャリアの緩和(relaxation)の間に解放される核種
(species)の拡散により、酸化物の劣化を引起こす。
トンネル作用酸化物を通過する浮遊ゲートの充電及び放
電のために、現状では10Vを越える大きな電圧が要求
される。このことは、こうした電圧のオンチップ生成或
いは追加の電源を必要とする。加えて充電及び放電時間
は、絶縁トンネル作用酸化物を通じて流れる小電流のた
めに、ミリ秒のオーダとなる。
【0009】充電電圧を押し上げることなくEEPRO
M内のデータの保存時間を増加する別の従来の方法で
は、浮遊ゲートを電荷トラッピング層により置換する。
特に、電荷トラッピング層は窒化ケイ素とシリコンのク
ラスタ(cluster)、複数の窒化ケイ素層間に挟まれる
複数の二酸化ケイ素層、窒化ケイ素または非化学量論的
(non-stoichmetric)酸化ケイ素から形成される。トラ
ッピング層はトラッピング層に注入された電荷を保持す
ることを目的とする。この特定の技術に係る問題は、印
加電界によりチャネル領域を覆う酸化物を通過するFowl
er-Nordheimトンネル作用により、キャリアが再度トラ
ッピング層に注入されることである。これらの特性が適
合するように、厚さ及び化学量を制御することは、困難
なプロセスである。充電及び放電が可能な回数、充電及
び放電プロセスの遅さ度合い、及び(要求される大きな
電圧により)必要となる大きな電力は、様々なメモリ・
アプリケーションにおいて、これら全ての素子の使用に
制限を加える。
【0010】本発明の目的は、電気的に消去可能なプロ
グラマブル・メモリ(EEPROM)セルを製作するこ
とである。
【0011】本発明の別の目的は、低充電電圧を有する
EEPROMを製作することである。
【0012】更に本発明の別の目的は、大きなデータ保
存時間を有する低電圧EEPROMセルを製作すること
である。
【0013】更に本発明の別の目的は、低電圧EEPR
OMセルを信頼性高く製作することである。
【0014】更に本発明の別の目的は、EEPROMセ
ルにおいて、他の不揮発性メモリよりも実質的に高速な
サブ・マイクロ秒のオーダの読出し、書込み及び消去時
間を、低電圧により生成することである。
【0015】
【課題を解決するための手段】本発明の目的は、Nチャ
ネルEEPROM素子のゲート・スタックに、薄い浮遊
ゲートを挿入することにより達成される。この浮遊ゲー
トは、チャネル領域の導電帯エッジ(或いは金属または
金属を含む複合材料の場合にはフェルミ・エネルギー)
よりも少なくとも1kT(kはボルツマン定数であり、
Tはゲート絶縁層の領域の通常の動作温度(゜K)であ
る。)電子ボルト(eV)、好適には数kT電子ボルト
低い導電帯エッジを有する材料から構成される。従って
浮遊ゲート領域は、チャネル領域の材料よりも大きな電
子親和力(electron affinity)を有する材料から構成
されるように選択される。
【0016】本発明の目的はまた、PチャネルEEPR
OM素子のゲート・スタックに、薄い浮遊ゲートを挿入
することによっても達成される。この浮遊ゲートは、チ
ャネル領域の価電子帯エッジ(或いは金属または金属を
含む複合材料の場合にはフェルミ・エネルギー)よりも
少なくとも1kT電子ボルト(eV)、好適には数kT
電子ボルト高い価電子帯エッジを有する材料から構成さ
れる。
【0017】上記両者の場合において、薄い浮遊ゲート
はチャネル領域に対して、エネルギー帯エッジに差を有
し、改善されたトラッピング領域として作用する。すな
わち、電荷キャリアがトンネル作用により容易にトラッ
ピング領域に達するが、読出し及び書込み期間中に一般
に遭遇するバイアス状態では、トンネル作用によりトラ
ッピング領域から脱出することは容易ではない。
【0018】Nチャネル素子では、浮遊ゲートは100
Å以下の厚さを有するゲルマニウム層とすることができ
る。こうした薄い浮遊ゲートは、浮遊ゲートとチャネル
領域との間の二酸化ケイ素、及び浮遊ゲートと制御ゲー
トとの間の二酸化ケイ素と共に、電荷トラッピング・ポ
テンシャル井戸を形成する。チャネルと浮遊ゲートとの
間の二酸化ケイ素は、(従来のEEPROM構造のFowl
er-Nordheimトンネル作用と対比して)電子がトンネル
作用により直接通過するように十分に薄い。ポテンシャ
ル井戸に入った電子は、チャネルよりも低いエネルギー
状態を占める。従って、この低いエネルギー状態の電子
は、ポテンシャル井戸からチャネル領域へトンネル作用
により容易に脱出することはできない。このように、薄
いゲルマニウム浮遊ゲートがポテンシャル井戸の低電圧
充電を容易にし、このポテンシャル井戸は容易には放電
しない。
【0019】浮遊ゲートの価電子帯(金属または金属を
含む複合材料の場合にはフェルミ・エネルギー)が、チ
ャネル領域の価電子帯よりも高い場合には、同様の効果
がPチャネル素子においても発生する。
【0020】
【実施例】図3及び図4は本発明の一実施例を表す。図
3は本発明の一実施例によるメモリ・セルの断面図を示
し、図4は図3に示されるメモリ・セルに対するワード
ライン接続及びビットライン接続を表す。図3におい
て、基板120はソース不純物領域108及びドレイン
不純物領域110を有し、両者はチャネル領域106に
より分離される。周知のように、キャリアはソースとド
レインを接続するチャネルを横断して移送されるが、実
際にキャリアの移送に寄与するのは、上方に横たわる絶
縁材料との界面に近接する薄い領域に限られる。
【0021】基板はシリコン基板であり、不純物領域1
08及び110は、拡散またはイオン打込みなどの従来
のシリコン・プロセスにより形成される。ソース及びド
レイン領域は、基板の不純物型とは反対の同一の不純物
型を有する。すなわち、基板がP型のとき、ソース及び
ドレイン領域はN型であり、FETはNチャネル素子と
なる。また基板がN型のときには、ソース及びドレイン
領域はP型であり、FETはPチャネル素子となる。
【0022】ソース及びドレイン領域の不純物濃度は、
N型またはP型に関わらず約1019/cm3よりも大き
く、チャネル領域の不純物濃度は、N型またはP型に関
わらず約1018/cm3よりも小さい。絶縁層112が
チャネル領域上、及びソースとドレイン領域との間に形
成される。絶縁層112は浮遊ゲート104とチャネル
領域106との間に挟まれ、一般に、チャネル領域10
6との界面において低い電荷キャリア・トラップ密度を
有する二酸化ケイ素材料により形成される。しかしなが
ら、絶縁層112はFET動作に適する任意の絶縁材料
によって形成することができる。絶縁層は電荷キャリア
が印加電界の下で、トンネル作用によりゲート材料を直
接通過することを容易にするために、5Å乃至100
Å、好ましくは、おおよそ5Å乃至40Åの厚さを有す
る。
【0023】浮遊ゲートまたは電荷トラッピング層10
4は、Nチャネル素子の場合には、チャネル領域の導電
帯エッジよりも少なくとも0.025電子ボルト(e
V)低い導電帯エッジを有する材料から構成される。或
いはPチャネル素子の場合には、浮遊ゲート104はチ
ャネル領域106の価電子帯エッジよりも少なくとも
0.025電子ボルト(eV)高い価電子帯エッジを有
する材料から構成される。
【0024】絶縁層102は、制御ゲート100と浮遊
ゲート層104との間に挟まれる。絶縁層102は一般
に、絶縁層112と同一の材料から形成される。しかし
ながら、絶縁層102は、制御ゲートを浮遊ゲートから
十分に絶縁する限り、窒化ケイ素などの異なる型の材料
によって形成されてもよい。制御ゲート100は浮遊ゲ
ート及び絶縁層102上に形成される。制御ゲートは一
般に、添加されたポリシリコンを用いて形成されるが、
タングステン、ケイ化タングステン、アルミニウム−銅
−シリコンなどの金属導体を用いてもよい。
【0025】本発明のメモリ・セルの一実施例のオペレ
ーションが図4に表される。ワードライン20は制御ゲ
ート100に接続され、ビットライン18はドレイン1
10に接続され、ソース・ライン18'はソース108
に接続される。データは第1の充電電圧をワードライン
20に印加し、ビットライン18及びソース・ライン1
8'を接地することにより、メモリ・セルに書込まれ
る。第1の充電電圧は好適にはおおよそ5V以下であ
る。1×1017/cm3の添加濃度の基板、厚さ16Å
の二酸化ケイ素絶縁層領域112、並びにチャネル幅1
0μm及びチャネル長0.25μmのNチャネル型素子
では、0.5Vを越えるしきい値シフトを生じる書込み
時間は200ns以下である。
【0026】データがメモリ・セルに書込まれると、電
圧はワードライン及びビットライン及びソース・ライン
から切断され、電荷がメモリ・セル内に残る。メモリ・
セル内における電荷の存在(従ってデータ)が、しきい
値電圧すなわち素子の導電状態をセンスすることにより
検出される。これは素子の読出しサイクルに相当する。
読出し時間中にビットライン18に電流がセンスされる
とき、浮遊ゲートに電荷は存在しない。読出し時間中に
非常に低い電流がセンスされるときは、電荷が浮遊ゲー
トに蓄積されている。浮遊ゲートにおける電荷の存在
は、メモリ・セルにおけるデータ値1または0のいずれ
かを表す。
【0027】データは、第1の充電電圧と実質的に等し
い消去電圧をビットライン18及びソース・ライン1
8'に印加する一方、ワードライン20をグラウンドな
どの低電圧に接続することにより、浮遊ゲートから消去
される。ゲート充電オペレーションで述べられたのと同
じ寸法を有する素子においては、0.5Vのしきい値シ
フト(浮遊ゲートにおける1×1012/cm3の電荷密
度と等価)が、書込み時間とほぼ同じ時間内に除去され
る。
【0028】本発明によるメモリ・セルの適切なオペレ
ーションは、書込み及び読出しサイクルの条件下におい
て、浮遊ゲート104への電荷キャリアのトンネル作用
(直接トンネル作用による)が、浮遊ゲートから脱出す
るトンネル作用に比較して容易である事実に依存する。
本発明のメモリ・セルにおけるこの電荷キャリアのトン
ネル特性は、材料の選択、浮遊ゲート104及び絶縁層
112の厚さにもとづく。
【0029】本発明における電荷キャリアのトンネル特
性について、図5及び図6を参照して説明する。図5及
び図6は、それぞれ本発明によるNチャネルFET素子
及びPチャネルFET素子のゲート・スタック構造のエ
ネルギー帯を表す。
【0030】ゼロ印加バイアス(0Vのフラット帯を仮
定)時の、導電帯エッジ(図5)及び価電子帯エッジ
(図6)の相対エネルギーが、制御ゲート100から絶
縁層及び浮遊ゲートを通過し、チャネル領域106に至
る垂直距離(X)の関数としてプロットされる。
【0031】Nチャネル・セル(図5)では、チャネル
領域106の導電帯エッジ164は、絶縁層112の導
電帯エッジ160よりも低い。導電帯エッジ156は導
電帯エッジ164よりも更に低く、その差168は約
0.025電子ボルト(eV)以上である。導電帯エッ
ジ152及び160は導電帯エッジ164よりもはるか
に高く、導電帯エッジ152、156及び160の間の
遷移はポテンシャル井戸140を形成する。
【0032】Pチャネル・セル(図6)の場合には、ポ
テンシャル井戸145が価電子帯エッジ154、158
及び162の間の遷移により形成される。チャネル領域
106に対応する価電子帯エッジ166は、浮遊ゲート
領域104に対応する価電子帯エッジ158よりも低
い。価電子帯エッジ166と158の間の差170は、
約0.025電子ボルト(eV)以上である。価電子帯
エッジ162は絶縁層領域112に対応し、価電子帯エ
ッジ154は絶縁層領域102に対応する。
【0033】Nチャネル素子(またはPチャネル素子)
において、ポテンシャル井戸140(または145)と
チャネル領域との間に絶縁層112により形成されるポ
テンシャル障壁は、制御ゲートへの第1の充電電圧の印
加により生成される電界がセル構造に作用するとき、直
接トンネル作用によりチャネル領域からポテンシャル壁
を通過してポテンシャル井戸140(または145)に
至る電子が十分に生じるように、薄くなければならな
い。絶縁層112の材料として二酸化ケイ素が使用さ
れ、第1の充電電圧として3Vが書込み時間(サブ・マ
イクロ秒のオーダ)において印加されるとき、絶縁層1
12の厚さ(従ってポテンシャル井戸140または14
5に至るポテンシャル壁の厚さ)は、おおよそ40Å以
下、好適には10Å乃至40Åでなければならない。
【0034】Nチャネル・セル(量子化状態を有するた
めに十分薄くすることができる)では、チャネル領域か
らの電子がトンネル作用によりポテンシャル井戸140
に達するとき、電子は最初に高位のエネルギー状態に達
し、最終的には低エネルギー状態に落ち着く。ポテンシ
ャル井戸140の最低のエネルギー状態は、チャネル領
域の導電帯エッジよりも少なくとも0.025電子ボル
ト(eV)低い。トンネル作用によりポテンシャル井戸
140に達し、低エネルギー状態で存在する電子は、ポ
テンシャル井戸から脱出することができない。なぜな
ら、これらの電子は熱平衡状態に達し(thermalize
d)、高いエネルギーのキャリアがほとんど存在しない
からである。
【0035】Pチャネル・セルでは、チャネル領域から
の正孔がポテンシャル井戸145にトンネル作用により
達すると、これらの正孔は同様に最終的にはポテンシャ
ル井戸145の底(実際には図6の最上部)に落ち着
き、この場合にもポテンシャル井戸から脱出することは
できない。
【0036】図7は本発明によるメモリ・セルの別の構
造を表す。図7と図3において対応する要素は、同一の
参照番号により示される。この場合には、ドレイン領域
108とソース領域110はプレーナ構造内には存在せ
ず、チャネル領域106が基板120に垂直に形成され
る。それに対して図3では、チャネルは基板120に平
行に形成される。図7の実施例のオペレーションは、F
ET構造の違いを除き、図3の実施例の場合のオペレー
ションと実質的に同様である。図7の場合の浮遊ゲート
は破線104により示される。図7は断面図を表す。図
示の素子は、実際には中心軸を中心として円対称であ
り、制御ゲート(及び浮遊ゲート)は実際にはドレイン
領域108を支持する中央ペデスタルを取り囲む。
【0037】図8は浮遊ゲート構造の別の実施例を示
す。この場合、電荷蓄積材料は、異なる材料の層内にあ
る、直径1nm乃至20nmのある材料のクラスタまた
は島122から構成される。浮遊ゲート領域は、クラス
タを含む複合材料の層と見なすことができる。浮遊ゲー
ト領域の上下の別の材料層はクラスタを含まない。図8
に示されるように、領域102、112を形成する材
料、及びクラスタ122を支持するマトリックス材料
は、全て同一の材料とすることができる。同一の材料が
これらの全ての領域を形成する場合、これは絶縁材料で
ある。クラスタを支持する浮遊ゲート・マトリックス
が、層102及び112と異なる材料から構成される場
合には、このマトリックスは半導体材料とすることがで
きる。
【0038】本発明を実施する上で、チャネル領域が、
事実上、添加された任意の半導体材料により形成されう
ることが理解されるべきである。いかなる制限をも意図
するものでないが、チャネル領域の半導体材料にはシリ
コン、炭化ケイ素、シリコン/ゲルマニウム混合物、ゲ
ルマニウム、及びGaAsなどのIII−V族の任意の半導
体化合物材料が含まれる。
【0039】同様に浮遊ゲート領域が、事実上、本発明
にもとづき上述された導電帯エッジまたは価電子帯エッ
ジの条件(セルがNチャネル素子かPチャネル素子かに
それぞれ依存する)を満足する任意の半導体材料により
形成されうることも理解されるべきである。例えば、こ
のような半導体材料としては、シリコン、ゲルマニウ
ム、シリコン/ゲルマニウム混合物及びIII−V族半
導体化合物がある。或いは、浮遊ゲート領域が金属を含
むかまたはそれにより形成されてもよい。電荷蓄積浮遊
ゲート領域が金属からなる(または金属を含む)場合、
浮遊ゲート材料のフェルミ・エネルギーは、チャネル材
料の導電帯エッジよりも少なくとも0.025電子ボル
ト低いか(Nチャネル素子の場合)、チャネル材料の価
電子帯エッジよりも少なくとも0.025電子ボルト高
いべきである(Pチャネル素子の場合)。電荷蓄積浮遊
ゲート領域として使用可能な(または含まれる)金属に
は、タングステン、白金、ニッケル、コバルト、ロジウ
ム、パラジウム、イリジウム及びこれらの混合物及び合
金が含まれる。
【0040】
【発明の効果】以上説明したように、本発明によれば、
大きなデータ保存時間を有する低電圧EEPROMセル
を提供することができる。
【0041】更に本発明によれば、他の不揮発性メモリ
よりも実質的に高速なサブ・マイクロ秒のオーダの読出
し、書込み及び消去時間を、低電圧により生成するEE
PROMを提供することができる。
【図面の簡単な説明】
【図1】従来のEEPROMセルを示す図である。
【図2】EEPROMセル・アレイの従来の読出し及び
書込み回路を示す図である。
【図3】本発明によるメモリ・セルの実施例を示す図で
ある。
【図4】本発明によるメモリ・セル・アレイの読出し及
び書込み回路を示す図である。
【図5】本発明によるNチャネル・メモリ・セルのエネ
ルギー帯を示す図である。
【図6】本発明によるPチャネル・メモリ・セルのエネ
ルギー帯を示す図である。
【図7】本発明によるメモリ・セルの別の構造を示す図
である。
【図8】浮遊ゲート内の電荷蓄積材料が材料のクラスタ
または島から構成される本発明による浮遊ゲートの詳細
な断面図である。
【符号の説明】
2、120 基板 4、106 チャネル領域 6、104 浮遊ゲート 8、12、102、112 絶縁層 10、100 制御ゲート 14、108 ソース 16、110 ドレイン 18 ビットライン 18' ソース・ライン 20 ワードライン 122 島 140、145 ポテンシャル井戸 152、156、160、164 導電帯エッジ 154、158、162、166 絶縁層の価電子帯エ
ッジ 168、170 差
フロントページの続き (72)発明者 マイケル・エイ・チスチラー アメリカ合衆国06811、コネッチカット 州ダンバリー、バークレイ・コモンス 83 (72)発明者 サンディップ・チワリ アメリカ合衆国10562、ニューヨーク州 オシニング、パインスブリッジ・ロード 791 (56)参考文献 特開 平5−75136(JP,A) 特開 平6−125089(JP,A) 特開 平7−106448(JP,A) (58)調査した分野(Int.Cl.6,DB名) H01L 21/8247 H01L 29/788 H01L 29/792

Claims (15)

    (57)【特許請求の範囲】
  1. 【請求項1】第1の材料のNチャネル領域と、 上記Nチャネル領域に近接して配置される第2の材料の
    浮遊ゲート領域と、 上記第2の材料の浮遊ゲート領域と上記Nチャネル領域
    との間に設けられキャリアをトンネル作用により通過さ
    せる絶縁層とを含み、 上記第2の材料の浮遊ゲート領域の厚さは、該浮遊ゲー
    ト領域の導電帯エッジが上記第1材料のNチャネル領域
    の導電帯エッジよりも少なくとも1kT電子ボルト(こ
    こで、kはボルツマン定数であり、Tは上記絶縁層の通
    常の動作温度[゜K]である)だけ低くなってポテンシ
    ャル井戸を形成するようにされていることを特徴とする
    メモリ・セルの電荷蓄積構造。
  2. 【請求項2】上記第1の材料及び上記第2の材料が、各
    々が導電帯エッジを有する半導体であり、上記第2の材
    料の上記導電帯エッジが上記第1の材料の上記導電帯エ
    ッジよりも少なくとも0.025電子ボルト低いことを
    特徴とする、請求項1記載の電荷蓄積構造。
  3. 【請求項3】上記第1の材料が炭化ケイ素、シリコン、
    シリコン/ゲルマニウム混合物、ゲルマニウム及びII
    I−V族半導体化合物を含むグループから選択された不
    純物添加半導体材料であり、上記第2の材料がシリコ
    ン、ゲルマニウム、シリコン/ゲルマニウム混合物及び
    III−V族半導体化合物を含むグループから選択され
    た半導体材料であることを特徴とする、請求項2記載の
    電荷蓄積構造。
  4. 【請求項4】上記第1の材料がシリコンであり、上記第
    2の材料がゲルマニウムであり、上記絶縁層が二酸化ケ
    イ素であることを特徴とする、請求項2記載の電荷蓄積
    構造。
  5. 【請求項5】上記第1の材料が導電帯エッジを有する半
    導体からなり、上記第2の材料が金属を含み、上記第2
    の材料が上記第1の材料の上記導電帯エッジよりも少な
    くとも0.025電子ボルト低いフェルミ・エネルギー
    を有する、請求項1記載の電荷蓄積構造。
  6. 【請求項6】上記第1の材料が炭化ケイ素、シリコン、
    シリコン/ゲルマニウム混合物、ゲルマニウム、及びI
    II−V族半導体化合物を含むグループから選択された
    不純物添加半導体材料であり、上記第2の材料がタング
    ステン、白金、ニッケル、コバルト、ロジウム、パラジ
    ウム、イリジウム並びにこれらの混合物及び合金を含む
    グループから選択された金属であることを特徴とする、
    請求項5記載の電荷蓄積構造。
  7. 【請求項7】第1の材料のPチャネル領域と、 上記Pチャネル領域に近接して配置される第2の材料の
    浮遊ゲート領域と、 上記第2の材料の浮遊ゲート領域と上記Pチャネル領域
    との間に設けられキャリアをトンネル作用により通過さ
    せる絶縁層とを含み、 上記第2の材料の浮遊ゲート領域の厚さは、該浮遊ゲー
    ト領域の価電子帯エッジが上記第1材料のPチャネル領
    域の価電子帯エッジよりも少なくとも1kT電子ボルト
    (ここで、kはボルツマン定数であり、Tは上記絶縁層
    の通常の動作温度[゜K]である)だけ高くなってポテ
    ンシャル井戸を形成するようにされていることを特徴と
    するメモリ・セルの電荷蓄積構造。
  8. 【請求項8】上記第1の材料及び上記第2の材料が、各
    々が価電子帯エッジを有する半導体であり、上記第2の
    材料の上記価電子帯エッジが上記第1の材料の上記価電
    子帯エッジよりも少なくとも0.025電子ボルト高い
    ことを特徴とする、請求項7記載の電荷蓄積構造。
  9. 【請求項9】上記第1の材料がシリコンであり、上記第
    2の材料がゲルマニウムであり、上記絶縁層が二酸化ケ
    イ素であることを特徴とする、請求項8記載の電荷蓄積
    構造。
  10. 【請求項10】上記第1の材料がシリコン、シリコン/
    ゲルマニウム混合物、ゲルマニウム、及びIII−V族
    半導体化合物を含むグループから選択された不純物添加
    半導体材料であり、上記第2の材料がゲルマニウム、シ
    リコン/ゲルマニウム混合物、及びIII−V族半導体
    化合物を含むグループから選択された不純物添加半導体
    材料であることを特徴とする、請求項8記載の電荷蓄積
    構造。
  11. 【請求項11】上記第1の材料が価電子帯エッジを有す
    る半導体であり、上記第2の材料が金属を含み、上記第
    2の材料が上記第1の材料の上記価電子帯エッジよりも
    少なくとも0.025電子ボルト高いフェルミ・エネル
    ギーを有することを特徴とする、請求項7記載の電荷蓄
    積構造。
  12. 【請求項12】上記第1の材料がシリコン、シリコン/
    ゲルマニウム混合物、ゲルマニウム、及びIII−V族
    半導体化合物を含むグループから選択された不純物添加
    半導体材料であり、上記第2の材料がタングステン、白
    金、ニッケル、コバルト、ロジウム、パラジウム、イリ
    ジウム並びにこれらの混合物及び合金を含むグループか
    ら選択された金属であることを特徴とする、請求項11
    記載の電荷蓄積構造。
  13. 【請求項13】上記浮遊ゲート領域が、直径が1nm乃
    至20nmのオーダの上記第2の材料のクラスタが分散
    された絶縁材料層であることを特徴とする、請求項1又
    は請求項7記載の電荷蓄積構造。
  14. 【請求項14】上記浮遊ゲート領域が、直径が1nm乃
    至20nmのオーダの上記第2の材料のクラスタが分散
    された半導体材料層であることを特徴とする、請求項1
    又は請求項7記載の電荷蓄積構造。
  15. 【請求項15】上記チャネル領域の両側に設けられたソ
    ース領域及びドレイン領域と、 上記浮遊ゲート領域の上に設けられた絶縁層領域と、 該絶縁層領域の上に設けられ、上記チャネル領域を通過
    する電荷キャリアの流れを制御する制御ゲート領域とを
    含むことを特徴とする請求項1又は請求項7記載の電荷
    蓄積構造。
JP7031981A 1994-04-29 1995-02-21 低電圧メモリ Expired - Lifetime JP2986359B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/236,751 US5508543A (en) 1994-04-29 1994-04-29 Low voltage memory
US236751 1994-04-29

Publications (2)

Publication Number Publication Date
JPH07302848A JPH07302848A (ja) 1995-11-14
JP2986359B2 true JP2986359B2 (ja) 1999-12-06

Family

ID=22890799

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7031981A Expired - Lifetime JP2986359B2 (ja) 1994-04-29 1995-02-21 低電圧メモリ

Country Status (5)

Country Link
US (1) US5508543A (ja)
EP (1) EP0681333A1 (ja)
JP (1) JP2986359B2 (ja)
KR (1) KR0174632B1 (ja)
TW (1) TW260830B (ja)

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5990516A (en) * 1994-09-13 1999-11-23 Kabushiki Kaisha Toshiba MOSFET with a thin gate insulating film
US5801076A (en) * 1995-02-21 1998-09-01 Advanced Micro Devices, Inc. Method of making non-volatile memory device having a floating gate with enhanced charge retention
DE19600307C1 (de) * 1996-01-05 1998-01-08 Siemens Ag Hochintegrierter Halbleiterspeicher und Verfahren zur Herstellung des Halbleiterspeichers
EP0833393B1 (en) * 1996-09-30 2011-12-14 STMicroelectronics Srl Floating gate non-volatile memory cell with low erasing voltage and manufacturing method
US5801401A (en) * 1997-01-29 1998-09-01 Micron Technology, Inc. Flash memory with microcrystalline silicon carbide film floating gate
US5740104A (en) * 1997-01-29 1998-04-14 Micron Technology, Inc. Multi-state flash memory cell and method for programming single electron differences
US5852306A (en) * 1997-01-29 1998-12-22 Micron Technology, Inc. Flash memory with nanocrystalline silicon film floating gate
JPH10256400A (ja) * 1997-03-10 1998-09-25 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US6248664B1 (en) * 1997-05-19 2001-06-19 Semiconductor Components Industries Llc Method of forming a contact
US6069380A (en) * 1997-07-25 2000-05-30 Regents Of The University Of Minnesota Single-electron floating-gate MOS memory
AU3818997A (en) * 1997-07-25 1999-02-16 Regents Of The University Of Minnesota Single-electron floating-gate mos memory
US7154153B1 (en) * 1997-07-29 2006-12-26 Micron Technology, Inc. Memory device
US6965123B1 (en) 1997-07-29 2005-11-15 Micron Technology, Inc. Transistor with variable electron affinity gate and methods of fabrication and use
US5886368A (en) 1997-07-29 1999-03-23 Micron Technology, Inc. Transistor with silicon oxycarbide gate and methods of fabrication and use
US6746893B1 (en) 1997-07-29 2004-06-08 Micron Technology, Inc. Transistor with variable electron affinity gate and methods of fabrication and use
US6031263A (en) 1997-07-29 2000-02-29 Micron Technology, Inc. DEAPROM and transistor with gallium nitride or gallium aluminum nitride gate
US6936849B1 (en) 1997-07-29 2005-08-30 Micron Technology, Inc. Silicon carbide gate transistor
US5926740A (en) * 1997-10-27 1999-07-20 Micron Technology, Inc. Graded anti-reflective coating for IC lithography
US6794255B1 (en) 1997-07-29 2004-09-21 Micron Technology, Inc. Carburized silicon gate insulators for integrated circuits
US7196929B1 (en) * 1997-07-29 2007-03-27 Micron Technology Inc Method for operating a memory device having an amorphous silicon carbide gate insulator
JP3727449B2 (ja) * 1997-09-30 2005-12-14 シャープ株式会社 半導体ナノ結晶の製造方法
JP3495889B2 (ja) 1997-10-03 2004-02-09 シャープ株式会社 半導体記憶素子
US6232643B1 (en) 1997-11-13 2001-05-15 Micron Technology, Inc. Memory using insulator traps
JP4538693B2 (ja) * 1998-01-26 2010-09-08 ソニー株式会社 メモリ素子およびその製造方法
JPH11214640A (ja) * 1998-01-28 1999-08-06 Hitachi Ltd 半導体記憶素子、半導体記憶装置とその制御方法
US6121126A (en) * 1998-02-25 2000-09-19 Micron Technologies, Inc. Methods and structures for metal interconnections in integrated circuits
US6143655A (en) 1998-02-25 2000-11-07 Micron Technology, Inc. Methods and structures for silver interconnections in integrated circuits
US6492694B2 (en) 1998-02-27 2002-12-10 Micron Technology, Inc. Highly conductive composite polysilicon gate for CMOS integrated circuits
US6445032B1 (en) 1998-05-04 2002-09-03 International Business Machines Corporation Floating back gate electrically erasable programmable read-only memory(EEPROM)
US6137128A (en) * 1998-06-09 2000-10-24 International Business Machines Corporation Self-isolated and self-aligned 4F-square vertical fet-trench dram cells
JP2000150680A (ja) * 1998-11-12 2000-05-30 Fujitsu Ltd 半導体記憶装置
US6472705B1 (en) 1998-11-18 2002-10-29 International Business Machines Corporation Molecular memory & logic
US6300658B1 (en) * 1999-08-03 2001-10-09 Advanced Micro Devices, Inc. Method for reduced gate aspect ration to improve gap-fill after spacer etch
US6462985B2 (en) 1999-12-10 2002-10-08 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory for storing initially-setting data
JP3848069B2 (ja) 2000-09-22 2006-11-22 株式会社東芝 半導体記憶装置
US6680505B2 (en) * 2001-03-28 2004-01-20 Kabushiki Kaisha Toshiba Semiconductor storage element
JP4770061B2 (ja) * 2001-05-31 2011-09-07 ソニー株式会社 不揮発性半導体記憶装置、および、その製造方法
US7154140B2 (en) * 2002-06-21 2006-12-26 Micron Technology, Inc. Write once read only memory with large work function floating gates
US6888739B2 (en) 2002-06-21 2005-05-03 Micron Technology Inc. Nanocrystal write once read only memory for archival storage
US6804136B2 (en) * 2002-06-21 2004-10-12 Micron Technology, Inc. Write once read only memory employing charge trapping in insulators
EP1530803A2 (en) * 2002-06-21 2005-05-18 Micron Technology, Inc. Nrom memory cell, memory array, related devices an methods
US7193893B2 (en) 2002-06-21 2007-03-20 Micron Technology, Inc. Write once read only memory employing floating gates
US6996009B2 (en) * 2002-06-21 2006-02-07 Micron Technology, Inc. NOR flash memory cell with high storage density
US7221017B2 (en) * 2002-07-08 2007-05-22 Micron Technology, Inc. Memory utilizing oxide-conductor nanolaminates
US7847344B2 (en) * 2002-07-08 2010-12-07 Micron Technology, Inc. Memory utilizing oxide-nitride nanolaminates
US7221586B2 (en) 2002-07-08 2007-05-22 Micron Technology, Inc. Memory utilizing oxide nanolaminates
CN1305130C (zh) * 2003-12-01 2007-03-14 联华电子股份有限公司 一种非挥发性存储器及其运作方法
US7595528B2 (en) * 2004-03-10 2009-09-29 Nanosys, Inc. Nano-enabled memory devices and anisotropic charge carrying arrays
US7335941B2 (en) * 2004-07-14 2008-02-26 Taiwan Semiconductor Manufacturing Company, Ltd. Uniform channel programmable erasable flash EEPROM
KR100688575B1 (ko) * 2004-10-08 2007-03-02 삼성전자주식회사 비휘발성 반도체 메모리 소자
KR100634262B1 (ko) * 2005-03-05 2006-10-13 삼성전자주식회사 복합 유전막을 갖는 반도체 장치의 제조 방법
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
US8110469B2 (en) 2005-08-30 2012-02-07 Micron Technology, Inc. Graded dielectric layers
US7709402B2 (en) 2006-02-16 2010-05-04 Micron Technology, Inc. Conductive layers for hafnium silicon oxynitride films
JP5164406B2 (ja) * 2006-03-21 2013-03-21 株式会社半導体エネルギー研究所 不揮発性半導体記憶装置
JP5164405B2 (ja) * 2006-03-21 2013-03-21 株式会社半導体エネルギー研究所 不揮発性半導体記憶装置
JP5164404B2 (ja) * 2006-03-21 2013-03-21 株式会社半導体エネルギー研究所 不揮発性半導体記憶装置
TWI416738B (zh) * 2006-03-21 2013-11-21 Semiconductor Energy Lab 非揮發性半導體記憶體裝置
EP1840947A3 (en) * 2006-03-31 2008-08-13 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
JP5218351B2 (ja) * 2009-09-09 2013-06-26 富士通株式会社 半導体記憶装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1297899A (ja) * 1970-10-02 1972-11-29
JPS5036955B1 (ja) * 1970-10-27 1975-11-28
US3856587A (en) * 1971-03-26 1974-12-24 Co Yamazaki Kogyo Kk Method of fabricating semiconductor memory device gate
US4115914A (en) * 1976-03-26 1978-09-26 Hughes Aircraft Company Electrically erasable non-volatile semiconductor memory
JPS5656677A (en) * 1979-10-13 1981-05-18 Toshiba Corp Semiconductor memory device

Also Published As

Publication number Publication date
TW260830B (en) 1995-10-21
JPH07302848A (ja) 1995-11-14
US5508543A (en) 1996-04-16
KR950030377A (ko) 1995-11-24
EP0681333A1 (en) 1995-11-08
KR0174632B1 (ko) 1999-02-01

Similar Documents

Publication Publication Date Title
JP2986359B2 (ja) 低電圧メモリ
US5989958A (en) Flash memory with microcrystalline silicon carbide film floating gate
US6574144B2 (en) Flash memory with nanocrystalline silicon film coating gate
JP5165836B2 (ja) メモリーデバイスを操作する方法
JP2545511B2 (ja) 集積回路メモリ
US5739569A (en) Non-volatile memory cell with oxide and nitride tunneling layers
JP2010021572A (ja) ツインmonosメモリアレイ構造
JPH02177199A (ja) Nandセルを持つ電気的に消去及びプログラム可能な半導体メモリ装置及びその装置における消去方法及びプログラム方法
JP4697993B2 (ja) 不揮発性半導体メモリ装置の制御方法
JP3236706B2 (ja) 不揮発性半導体記憶装置およびその製造方法
US6097059A (en) Transistor, transistor array, method for manufacturing transistor array, and nonvolatile semiconductor memory
US7372098B2 (en) Low power flash memory devices
US7136306B2 (en) Single bit nonvolatile memory cell and methods for programming and erasing thereof
JP2005184029A (ja) 不揮発性記憶素子及び半導体集積回路装置
US6127225A (en) Memory cell having implanted region formed between select and sense transistors
JP3288100B2 (ja) 不揮発性半導体記憶装置及びその書き換え方法
JPH0794613A (ja) 半導体装置及びその製造方法
US7339226B2 (en) Dual-level stacked flash memory cell with a MOSFET storage transistor
US6355514B1 (en) Dual bit isolation scheme for flash devices
JP2005184028A (ja) 不揮発性記憶素子
JP3288099B2 (ja) 不揮発性半導体記憶装置及びその書き換え方法
JPH05326892A (ja) 半導体記憶装置およびその駆動法
JP2008172251A (ja) 不揮発性記憶素子及び半導体集積回路装置
JP2001284474A (ja) 不揮発性半導体記憶装置及びその製造方法並びにデータ記憶方法