JP2001284474A

JP2001284474A - 不揮発性半導体記憶装置及びその製造方法並びにデータ記憶方法

Info

Publication number: JP2001284474A
Application number: JP2000094082A
Authority: JP
Inventors: Kazuya Matsuzawa; 澤一也松; Ken Uchida; 田建内
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-03-30
Filing date: 2000-03-30
Publication date: 2001-10-12
Anticipated expiration: 2020-03-30
Also published as: JP3420165B2

Abstract

(57)【要約】【課題】永続的に保持する必要がある固定情報と、事
後的に決定し格納する半固定情報とを、同一のメモリ領
域に不揮発的に格納することが可能な不揮発性半導体記
憶装置及び情報の格納方法を提供することを目的とす
る。【解決手段】ＥＥＰＲＯＭのソース／ドレイン拡散層
の片側の有無によって工場出荷時の情報を保持すること
ができる。ユーザ固有の情報は、拡散層の無いセルにお
いても、ショットキー接合からの熱キャリアの注入また
は拡散層からのＦＮＴによって書き込むことができる。
また、工場出荷の情報は、浮遊ゲートの電荷を消去する
ことによって、いつでも読み出すことができる。また、
記憶ノードとしてＳｉ３Ｎ４を用いた電荷捕獲、または
強誘電体の分極を利用した場合にも同様の機能を実現す
ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置及びその製造方法並びにデータ記憶方法にに関す
る。より具体的には、本発明は、永続的に保持する必要
がある固定情報と、事後的に決定し格納する半固定情報
とを、同一のメモリ領域に不揮発的に格納することが可
能な不揮発性半導体記憶装置及びその製造方法並びにデ
ータ記憶方法に関する。

【０００２】

【従来の技術】不揮発性半導体メモリは、電源の供給無
しに情報を保持でき、モータなどの駆動部品も必要とし
ないことから、携帯情報機器や情報家庭電化製品の記憶
媒体として今後急速に普及することが予想される。殆ど
の情報機器においては、工場出荷時の情報がＲＯＭ（Re
ad Only Memory）に記憶されている。情報機器を購入し
たユーザは、まず工場出荷時の設定を用いて情報機器の
初期起動等を行う。そして、初期設定時またはその後
に、必要に応じてユーザ固有の設定を行う。その後、工
場出荷時の設定に戻す必要が発生した場合には、ユーザ
固有の設定を消去するか、一時的にユーザ固有の情報を
読まないようにする。

【０００３】なお、本願明細書においては、例えば工場
出荷時に既に不揮発性半導体記憶装置に書き込まれてお
り、それ以降書き換えを行わない永続的な情報を「固定
情報」と称し、ユーザなどが事後的に適宜決定し、書き
込みと書き換えを実施しうる情報を「半固定情報」と称
するものとする。

【０００４】従来は、固定情報と半固定情報の両方を不
揮発的に格納するためには、工場出荷時の情報を保持す
るための書き込みできない固定ＲＯＭ領域と、ユーザ固
有の設定を書き込むＥＥＰＲＯＭ（Electrically Erasa
ble Programmable ROM）の領域とを同一チップ、または
個別のチップとして情報機器に搭載する必要があった。

【０００５】固定ＲＯＭとしては、マスクＲＯＭが用い
られる。

【０００６】図１４は、マスクＲＯＭの原理を説明する
ための概念図である。すなわち、マスクＲＯＭは、例え
ばｐ型半導体基板１の表面に形成されたＦＥＴ（feild
effct transistor）を基本構造とし、ソースｎ＋拡散層
６の有無によって情報を書き込む。例えば、図１４
（ａ）に表したように、ソースｎ＋拡散層６が存在して
電子電流が流れる場合を「情報：１」、図１４（ｂ）に
表したようにソースｎ＋拡散層６が存在せず電子電流が
流れない場合を「情報：０」に対応させる。このような
情報の書き込みは、ソースｎ＋拡散層６とドレインｎ＋
拡散層７の形成時のイオン注入のマスクのパターンによ
って実現される。

【０００７】一方、ユーザが半固定情報を書き込むこと
ができるＲＯＭとしては、ＥＥＰＲＯＭがある。

【０００８】図１５は、ＥＥＰＲＯＭの原理を説明する
ための概念図である。すなわち、ＥＥＰＲＯＭは、半導
体基板１の上に形成されたＦＥＴを基本構成とし、さら
にそのゲートが、第１のゲート絶縁膜２、浮遊ゲート
（電荷蓄積層）３、第２のゲート絶縁膜４、制御ゲート
５からなる２重ゲート構造を有する。

【０００９】ＥＥＰＲＯＭは、浮遊ゲート３における電
子の有無によって情報を格納することができる。例え
ば、図１５（ａ）に表したように浮遊ゲート３に電子が
存在せず閾値が低いために電子電流が流れる場合を「情
報：１」、図１５（ｂ）に表したように浮遊ゲート３に
電子が存在して閾値が高いために電子電流が流れない場
合を「情報：０」に対応させることができる。

【００１０】浮遊ゲート３への電子の書き込みは、例え
ばソース電極１０とｐ型半導体基板１を接地またはロー
（low）にし、制御ゲート５とドレイン電極１１に１０
〜２０ボルト程度の電圧を印加して、チャネル熱電子を
発生させて行う。あるいは、ｐ型半導体基板１とソース
電極１０を開放しドレイン電極１１を接地またはロー
（low）にして、制御ゲート５に１０〜２０Ｖの電圧を
印加して、ドレインｎ＋拡散層７から浮遊ゲート３へＦ
ＮＴ（Fowler-Nordheim Tunneling）電流を生じさせる
ことによって書き込むこともできる。または、ｐ型半導
体基板１を接地またはロー（low）にしソース電極１０
とドレイン電極１１を開放して、制御ゲート５に１０〜
２０Ｖの電圧を印加して、ｐ型半導体基板１から浮遊ゲ
ート３へＦＮＴ電流によって書き込むこともできる。

【００１１】実際の応用に際しては、ユーザ固有の半固
定情報を書き込むメモリ領域では、図１５のＥＥＰＲＯ
Ｍに対する上述の書き込み動作をユーザが行えるように
する。ユーザがデータを消去する場合、ソース電極１０
とドレイン電極１１を開放し、ｐ型半導体基板を接地ま
たはロー（low）にし、制御ゲート５に−１０〜−２０
Ｖの電圧を印加して浮遊ゲート３の電子を第一のゲート
絶縁膜とトンネル現象によって消去することができる。

【００１２】なお、ＥＥＰＲＯＭを、ユーザによって書
き込みと消去を不可の領域として工場出荷時の固定情報
保持領域として用いる場合もある。

【００１３】

【発明が解決しようとする課題】しかしながら、従来技
術では、工場出荷時の固定情報とユーザが事後的に決定
する半固定情報とをそれぞれ保持するために図１４及び
図１５に表したような個別のメモリ領域を同一チップ上
に設け、またはそれぞれ別チップとして設けなければな
らなかった。その結果として、メモリの占有面積が大き
くなり、構成も複雑化するという問題があった。

【００１４】本発明は、かかる課題の認識に基づいてな
されたものである。すなわち、その目的は、永続的に保
持する必要がある固定情報と、事後的に決定し格納する
半固定情報とを、同一のメモリ領域に不揮発的に格納す
ることが可能な不揮発性半導体記憶装置及びその製造方
法並びにデータ記憶方法を提供することにある。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、本発明の不揮発性半導体記憶装置は、第１導電型の
半導体層の上に形成された複数のゲートのそれぞれに電
荷蓄積領域が設けられてなる不揮発性半導体記憶装置で
あって、前記ゲートに隣接する前記半導体層に形成され
た第２導電型の低抵抗ドレイン領域と、を備え、前記複
数のゲートのそれぞれについて、前記ゲートを挟んで前
記低抵抗ドレイン領域と対向するソース領域のうちの前
記ゲートに隣接する部分を第２導電型の電荷に対して低
抵抗領域とするか高抵抗領域とするかによって製造時に
固定情報を格納可能とし、前記電荷蓄積領域に電荷を蓄
積するか否かによって製造後に半固定情報を格納可能と
したことを特徴とする。

【００１６】すなわち、ソース／ドレイン領域にシリサ
イドを有するＥＥＰＲＯＭアレイにおいて、ソース拡散
層のイオン注入の有無によって、工場出荷時の情報を書
き込む。工場出荷時には浮遊ゲートに電荷は書き込まれ
ていない。情報の読み出し時には、ドレイン電極と制御
ゲートを高電位（ハイ）にし、ソース電極を接地または
低電位（ロー）にする。ユーザが独自の情報を書き込む
場合には、ドレイン電極と制御ゲートを読み出し時の電
圧レベルよりも高電位にし、ソース電極を接地または低
電位にする。この際、ソース拡散層が存在しないセルに
おいても、シリサイドと半導体基板間のショットキー接
合からの熱キャリア注入によって浮遊ゲートに電荷が書
き込まれる。ユーザ独自の情報を読み出す場合には、ド
レイン電極を接地または低電位にし、ソース電極と制御
ゲートを高電位にする。工場出荷時の情報を読み出す際
には、浮遊ゲートの電荷を消去し、ドレイン電極と制御
ゲートを高電位にし、ソース電極を接地または低電位に
する。電荷の書き込みは、ドレイン拡散層または半導体
基板からのＦＮＴによって行っても良い。

【００１７】ゲート絶縁膜にＳｉ３Ｎ４、制御ゲートに
多結晶シリコンを用いて両者の界面準位を電荷蓄積領域
として用いても良い。また、ゲート絶縁膜を強誘電体と
して、その分極によってユーザが独自の情報を書き込む
ようにしても良い。

【００１８】ソース側のシリサイドを低濃度拡散層の高
抵抗領域としても良い。

【００１９】ソース側にシリサイドを有する構造におい
て、ショットキー接合のソース／基板間の多数キャリア
の漏れ電流を抑制するようにバリア・ハイトを調整して
も良い。また、半導体基板１中に埋め込み酸化膜を設
け、ソース／基板間の多数キャリアの漏れ電流を抑制し
ても良い。ゲート電極に接するショットキー接合端を空
乏層が包む位置に半導体基板と逆導電型の拡散層を設け
て、ソース／基板間の多数キャリアの漏れ電流を抑制し
ても良い。

【００２０】

【発明の実施の形態】本発明によれば、ＥＥＰＲＯＭの
ソース／ドレイン拡散層の片側の有無によって工場出荷
時の情報を保持することができる。すなわち、固定情報
をマスクＲＯＭと類似した方法により格納することでき
る。また、ユーザ固有の情報は、拡散層の無いセルにお
いても、ショットキー接合からの熱キャリアの注入また
は拡散層からのＦＮＴによって書き込むことができる。
すなわち、半固定情報をＥＥＰＲＯＭと類似した方法に
より格納することができる。

【００２１】以下、図面を参照しつつ本発明の実施の形
態について詳細に説明する。

【００２２】図１は、本発明の実施の形態にかかる不揮
発性半導体記憶装置の構成を表す概念図である。すなわ
ち、本発明の不揮発性半導体記憶装置は、２種類のメモ
リセルＣ０及びＣ１をマトリクス状に配列したメモリ領
域を有する。メモリセルＣ０及びＣ１のそれぞれはビッ
ト線Ｂ及びワード線Ｗに接続され、データの読み出しと
書き込みが可能とされている。そして、工場出荷時の情
報、すなわち永続的に維持する必要のある固定情報は、
メモリセルＣ０とＣ１との配列のパターンとして格納さ
れる。なお、図１に表した配列パターンは、一例に過ぎ
ず、メモリセルＣ０とＣ１の配列のパターンは格納すべ
き固定情報のコンテンツに応じて変化する。

【００２３】これらのメモリセルＣ０とＣ１には、それ
ぞれ構成が異なる記憶素子Ｔ０とＴ１とが設けられてい
る。

【００２４】次に、記憶素子Ｔ０とＴ１について詳細に
説明する。

【００２５】図２（ａ）及び（ｂ）は、それぞれ記憶素
子Ｔ１とＴ０の構成を例示する概念図である。メモリセ
ルＣ１は、図示した記憶素子Ｔ１のみからなるものとし
ても良く、または図示しない他のトランジスタなどの回
路素子と組み合わされていても良い。メモリセルＣ０に
含まれている記憶素子Ｔ０についても同様である。

【００２６】記憶素子Ｔ１、Ｔ０のいずれも、ＦＥＴに
類似した構成を有し、ｐ型半導体基板１の表面のソース
／ドレイン領域にソース・シリサイド８とドレイン・シ
リサイド９が形成されている。さらに、ゲートは、第１
のゲート絶縁膜２、浮遊ゲート（電荷蓄積層）３、第２
のゲート絶縁膜４、制御ゲート５からなる２重ゲート構
造を有する。

【００２７】そして、記憶素子Ｔ１は図２（ａ）に表し
たようにソースｎ＋拡散層６が形成されているのに対し
て、記憶素子Ｔ０では図２（ｂ）に表したようにソース
ｎ＋拡散層が形成されていない。このようなソースｎ＋
拡散層６の有無によって固定情報を書き込むことができ
る。ソースｎ＋拡散層６の有無は、図１４に関して前述
したマスクＲＯＭの場合と同様に、拡散層６及び７の形
成時のマスクパターンによって決定することができる。
つまり、本発明においては、拡散層６及び７の形成時の
マスクパターンによって、固定情報を半導体記憶装置に
書き込むことができる。この製造方法については、図面
を参照しつつ後に詳述する。

【００２８】次に、このようにして書き込まれた固定情
報を読み出すための動作について説明する。

【００２９】すなわち、いずれの記憶素子においても浮
遊ゲート３に電子が書き込まれていないものとすると、
図２（ａ）の構造ではゲート電圧Ｖｇとドレイン電圧Ｖ
ｄをハイ（high）にすると電流がソースｎ＋拡散層６か
らドレインｎ＋拡散層７に向けて流れる。この電流が流
れる状態を、例えば「固定情報：１」と判定することが
できる。

【００３０】一方、図２（ｂ）の構造ではソース・シリ
サイド８からｐ型半導体基板１へは電子電流にとってト
ンネル確率が低いため、殆ど浮遊ゲート３下のチャネル
領域に電子は流れない。この電流が流れない状態を、例
えば「固定情報：０」と判定することができる。

【００３１】このように２種類のメモリセルをデジタル
データの各ビットに対応して配列すれば、工場出荷時の
設定やプログラムなどの固定情報をソースｎ＋拡散層６
の有無によって不揮発性半導体記憶装置に書き込むこと
ができる。具体的には、図１４に例示したマスクＲＯＭ
の場合と同様に、ソースｎ＋拡散層６とドレインｎ＋拡
散層７の形成時のイオン注入のマスクのパターンによっ
て、永続的な固定情報を書き込むことができる。

【００３２】次に、ユーザが独自の半固定情報を事後的
に書き込む場合の動作について説明する。

【００３３】図２（ａ）に表した記憶素子Ｔ１は、通常
のＥＥＰＲＯＭとほぼ同様の構成を有する。従って、ゲ
ート電圧Ｖｇとドレイン電圧Ｖｄとしてそれぞれ１０〜
２０Ｖ程度の電圧を印加し、ソース電圧を接地またはロ
ー（low）にすれば、ソースｎ＋拡散層６から走行した
電子が過熱され、ドレインｎ＋拡散層７近傍において熱
電子が浮遊ゲート３に書き込まれる。

【００３４】一方、図２（ｂ）に表した記憶素子Ｔ０の
場合は、ソース・シリサイド８とｐ型半導体基板１との
ショットキー接合からの電子のトンネル電流を利用す
る。

【００３５】図３は、記憶素子Ｔ０におけるデータ書き
込み方法を説明するための概念図である。記憶素子Ｔ０
において、ゲート電圧Ｖｇとドレイン電圧Ｖｄとしてそ
れぞれ１０〜２０Ｖ程度の電圧を印加し、ソース電圧を
接地またはロー（low）にすると、図３（ａ）に表した
ようなエネルギバンド構造が形成される。そして、ソー
ス・シリサイド８からトンネル現象によって熱電子がｐ
型半導体基板１に注入される。注入された熱電子は、ゲ
ート電圧Ｖｇの正の電位によって、図３（ｂ）に表した
ように浮遊ゲート３に書き込まれる。このようにして書
き込まれた半固定情報は、従来のＥＥＰＲＯＭの場合と
同様に不揮発性であり、バックアップ電源などを用いる
ことなく半永久的に保持することが可能である。

【００３６】以上説明したように、本発明によれば、同
一の記憶素子に固定情報と半固定情報とをそれぞれ書き
込むことができる。

【００３７】次に、このようにユーザが書き込んだ半固
定情報を読み出す動作について説明する。

【００３８】図４は、半固定情報を読み出す際の動作を
表す概念図である。すなわち、同図（ａ）及び（ｃ）
は、記憶素子Ｔ１を表し、同図（ｂ）及び（ｄ）は、記
憶素子Ｔ０を表す。

【００３９】これらの記憶素子において、ユーザなどが
書き込んだ半固定情報を読み出す際は、工場出荷時の固
定情報を読み出す場合とは逆に、ソース電圧Ｖｓをハイ
（high）にしドレイン電圧Ｖｄを接地またはロー（lo
w）にする。

【００４０】浮遊ゲート３に電子が書き込まれていない
場合は、図４（ａ）及び（ｂ）に表したように、ゲート
電圧Ｖｇとソース電圧Ｖｓをハイ（high）にするとドレ
インｎ＋拡散層７からソース拡散層６に向けて電子が流
れる。従って、このように電子が流れる場合を「半固定
情報：１」と判定することができる。

【００４１】一方、浮遊ゲート３に電子が書き込まれて
いる場合には、図４（ｃ）及び（ｄ）に表した記憶素子
のいずれにおいても、トランジスタ動作の閾値が高くな
るために、ゲート電圧Ｖｇとソース電圧Ｖｓをハイ（hi
gh）にしても電子は流れない。従って、このように電子
が流れない場合を「半固定情報：０」と判定することが
できる。

【００４２】以上説明したように、固定情報を読み出す
場合とは逆方向の電圧を印加することにより、同一の記
憶素子に書き込んだ半固定情報を読み出すことができ
る。

【００４３】次に、ユーザが書き込んだ半固定情報を消
去する動作について説明する。

【００４４】半固定情報を消去するためには、ソース電
極１０とドレイン電極１１を開放し、ｐ型半導体基板１
を接地またはロー（low）にし、制御ゲート５に−１０
〜−２０Ｖの電圧を印加する。こうすると、浮遊ゲート
３に書き込まれた電子は、第一のゲート絶縁膜２をトン
ネル現象によって通り抜けて、半導体基板１に流出する
ことにより消去される。

【００４５】このようにして半固定情報を消去した後
は、例えば、図３に関して前述した動作により新たな半
固定情報を記憶素子に書き込むことが可能である。

【００４６】また、半固定情報を消去した後に、ゲート
電圧Ｖｇとドレイン電圧Ｖｄをハイ（high）にして電子
の流れの有無を判定すれば、ソースｎ＋拡散層６の有無
による工場出荷時の固定情報を読み出すこともできる。

【００４７】次に、本発明の不揮発性半導体記憶装置の
製造方法について説明する。

【００４８】図５は、本発明の不揮発性半導体記憶装置
の製造方法の要部を表す工程断面図である。すなわち、
同図は、記憶素子Ｔ１とＴ０における拡散層６及び７の
製造工程を表し、換言すると固定情報を書き込む処理を
表す概念図である。

【００４９】まず、図５（ａ）に表したように、ｐ型半
導体基板１の上に、第１のゲート絶縁膜２、浮遊ゲート
（電荷蓄積層）３、第２のゲート絶縁膜４、制御ゲート
５からなる２重ゲート構造を形成する。

【００５０】次に、図５（ｂ）に表したように、レジス
トなどのマスクＭ１により、記憶素子Ｔ０の片側をマス
クする。そして、イオン注入などの方法により砒素（Ａ
ｓ）などのｎ型ドーパントを導入し、熱処理を適宜施す
ことにより、ソースｎ＋型拡散層６及びドレインｎ＋拡
散層７を形成する。この際に、マスクＭ１により覆われ
た部分にはソースｎ＋型拡散層６は形成されない。この
ようにマスクＭ１により選択的にｎ型ドーパントを導入
することにより、記憶素子Ｔ１とＴ０とを作り分けるこ
とができる。つまり、マスクＭ１によって固定情報を書
き込みつつ、半導体記憶装置を製造することができる。

【００５１】次に、図５（ｃ）に表したように、マスク
Ｍ１を除去してコバルト（Ｃｏ）などの金属層ＭＥを堆
積する。

【００５２】そして、図５（ｄ）に表したように、熱処
理を施して金属層ＭＥと半導体基板１とを合金化させる
ことにより、コバルトシリサイド（ＣｏＳｉ２）などか
らなるソース・シリサイド８とドレイン・シリサイド９
を形成することができる。なお、金属層ＭＥのうちでシ
リサイドを形成しなかった残留部は、エッチングなどに
よって除去する。

【００５３】この後、図示しない電極層、層間絶縁層、
配線層などを順次形成することにより不揮発性半導体装
置が完成する。

【００５４】以上説明したように、本発明によれば、マ
スクＭ１のパターンに応じて記憶素子Ｔ１とＴ０とを作
り分けることにより、固定情報を書き込みつつ半導体記
憶装置を製造することができる。

【００５５】次に、本発明の変型例について説明する。

【００５６】まず、第１の変型例として、半固定情報を
ＦＮＴ（Fowler-Nordheim Tunneling）により書き込む
具体例について説明する。

【００５７】すなわち、図３においては、ユーザによる
半固定情報の書き込みを熱電子によって行う動作を例示
したが、本発明は、これに限定されるものではなく、例
えばＦＮＴを用いて書き込みを行うこともできる。

【００５８】図６は、記憶素子Ｔ０に対してＦＮＴによ
り半固定情報を書き込む動作を表す概念図である。

【００５９】同図に表したように、ｐ型半導体基板１と
ソース電極１０を開放しドレイン電極１１を接地または
ロー（low）にして、制御ゲート５に１０〜２０Ｖの電
圧を印加する。すると、ドレインｎ＋拡散層７から浮遊
ゲート３へＦＮＴ電流が生じ、電子を書き込むことがで
きる。

【００６０】または、ｐ型半導体基板１とドレイン電極
１１を接地またはロー（low）にしソース電極１０を開
放して、制御ゲート５に１０〜２０Ｖの電圧を印加す
る。すると、ｐ型半導体基板１とドレインｎ＋拡散層７
から浮遊ゲート３へＦＮＴ電流が生じ、電子を書き込む
ことができる。

【００６１】なお、ソースｎ＋拡散層６を有する記憶素
子Ｔ１においても、同様の方法で電子を書き込むことが
できる。

【００６２】次に、本発明の第２の変型例として、浮遊
ゲート３の代わりに電荷蓄積領域として電荷捕獲を用い
た構成について説明する。

【００６３】図７は、電荷捕獲を用いた記憶素子を表す
概念図である。

【００６４】例えば、同図において、制御ゲート５を多
結晶シリコンにより形成し、制御ゲート５の下部に窒化
シリコン（Ｓｉ３Ｎ４）膜１３を形成する。このような
積層構造においては、制御ゲート５とゲート絶縁膜１３
との間に界面準位ＩＬが形成されやすい。そして、電子
をこの界面準位ＩＬに捕獲させることにより半固定情報
を書き込む。電子を捕獲させる方法としては、ソース・
シリサイド８からショットキー接合をトンネルした熱電
子を用いる。すなわち、ゲート電圧Ｖｇとドレイン電圧
Ｖｄとして１０〜２０Ｖ程度の電圧を印加し、他の端子
を接地またはロー（low）にする。すると、ソース・シ
リサイド８からトンネル現象によって電子がｐ型半導体
基板１に注入し、その電子をゲート電圧Ｖｇの正の電位
によって界面準位に書き込む。

【００６５】図７には、ソースｎ＋拡散層６が無い記憶
素子を例示したが、ソースｎ＋拡散層６を有する記憶素
子の場合にも、上述と同様のバイアスを印加すると、ソ
ースｎ＋拡散層６から走行してドレインｎ＋拡散層７近
傍で高エネルギーになった熱電子を界面準位に書き込む
ことができる。

【００６６】また、熱電子を用いる代わりにＦＮＴを利
用しても良い。

【００６７】図８は、ＦＮＴを利用して界面準位ＩＬに
電子を書き込む方法を表す概念図である。この場合に
は、ｐ型半導体基板１とソース電極１０を開放し、ドレ
イン電極１１を接地またはロー（low）にする。さら
に、制御ゲート５に１０〜２０Ｖの電圧を印加する。す
ると、ドレインｎ＋拡散層７から界面準位ＩＬにＦＮＴ
電流が生じ、電子を書き込むことができる。

【００６８】または、ｐ型半導体基板１とドレイン電極
１１を接地またはロー（low）にしソース電極１０を開
放して、制御ゲート５に１０〜２０Ｖの電圧を印加す
る。すると、ｐ型半導体基板１とドレインｎ＋拡散層７
から界面準位ＩＬにＦＮＴ電流が生じ、電子を書き込む
ことができる。

【００６９】これらの方法は、ソースｎ＋拡散層６を有
する構造についても同様に適用して電子を書き込むこと
ができる。

【００７０】以上説明した電荷捕獲を用いる場合の変型
例においても、工場出荷時の固定情報の読み出しとユー
ザが書き込んだ半固定情報の読み出しは、図１乃至図４
に関して前述したものと同様の方法によって行うことが
できる。

【００７１】また、界面準位ＩＬに捕獲された電荷の消
去も、前述の方法と同様に行うことができる。

【００７２】次に、本発明の第３の変型例として、ゲー
ト絶縁膜に強誘電体を用いた構成について説明する。

【００７３】図９は、強誘電体膜を用いた記憶素子を表
す概念図である。

【００７４】すわなち、半導体基板１の上には、強誘電
体膜１４と制御ゲート５からなる積層構造が形成されて
いる。この記憶素子の場合には、ｐ型半導体基板１とド
レイン電極１１を接地またはロー（low）にし、ソース
電極１０を開放して、制御ゲート５に１０〜２０Ｖの電
圧を印加する。すると、強誘電体膜１４が分極すること
により、しきい値が上昇し情報を書き込むことができ
る。ソースｎ＋拡散層６を有する構造でも同様の方法で
情報を書き込むことができる。

【００７５】本変型例においても、固定情報の読み出し
と半固定情報の読み出しは、図１乃至図４に関して前述
した方法と同様に行うことができる。また、強誘電体膜
１４の分極の解消は、書き込み時と逆の極性の電圧を印
加することによって行う。

【００７６】次に、本発明の第４の変型例として、ソー
ス・シリサイドの代わりに、高抵抗の拡散層を設けた構
成について説明する。

【００７７】図１０は、本変型例の記憶素子を表す概念
図である。すなわち、同図（ａ）は記憶素子Ｔ１に対応
し、同図（ｂ）は記憶素子Ｔ０に対応する素子である。
本変型例においては、シリサイドは設けられず、その代
わりに、記憶素子Ｔ０のソース側に不純物濃度の低い低
濃度の高抵抗拡散層１５が選択的に形成されている。こ
のように高抵抗拡散層１５を設けても、上述の動作を実
現することができる。

【００７８】次に、本発明の第５の変型例として、記憶
素子のソース側にショットキー接合を形成することによ
り電流リークを抑制する構成について説明する。

【００７９】図１１は、記憶素子のソース側にショット
キー接合が形成された場合のエネルギバンド構造を表す
概念図である。同図において、φＢは図３にも表したバ
リア・ハイトであり、ε_ｇａｐは半導体基板１のバンド
ギャップを表す。図１１に表したように、φＢ＜ε
_ｇａｐ／２とすれば、同図（ａ）に表したように電子に
対するバリアよりも同図（ｂ）に表したように正孔に対
するバリアの方が高くなる。その結果として、半固定情
報の書き込み及び読み出しに際して、ソース／基板間の
正孔の漏れ電流を抑制することができる。

【００８０】次に、本発明の第６の変型例として、埋め
込み絶縁膜を設けることにより、ソース側のリーク電流
を抑制する構成について説明する。

【００８１】図１２は、埋め込み絶縁膜が設けられた記
憶素子を表す概念図である。すなわち、記憶素子Ｔ１及
びＴ０において、ｐ型半導体基板１中に埋め込み絶縁膜
１６が設けられ、ソース／基板間の正孔の漏れ電流が抑
制されている。このような埋め込み絶縁膜１６を用いた
構造は、ＳＯＩ（silicon on insulator）技術などを利
用することにより実現することができる。

【００８２】次に、本発明の第７の変型例として、空乏
層を利用して漏れ電流を抑制する構成について説明す
る。

【００８３】図１３は、本変型例にかかる記憶素子の構
成を表す概念図である。即ち、同図（ａ）の記憶素子Ｔ
１は図２に例示したものと同様の構造を有するが、図１
３（ｂ）の記憶素子Ｔ０は、ソース側のｎ＋拡散領域１
７がゲートから離れて設けられている。より具体的に
は、ｎ＋拡散領域１７から伸びる空乏層が、ゲート絶縁
膜２に接するショットキー接合端を包むように、ｎ＋拡
散層１７が設けられている。このようにしても、ソース
／基板間の正孔の漏れ電流を抑制することができる。

【００８４】以上、具体例を参照しつつ本発明の実施の
形態について説明した。しかし、本発明は、これらの具
体例に限定されるものではない。

【００８５】例えば、図１に例示した半導体記憶装置の
構成は、一例に過ぎず、メモリセルＣ０及びＣ１の配置
あるいはビット線やワード線との接続関係などに関して
は、当業者が適宜設計変更して同様の効果を得ることが
できる。

【００８６】また、図２などに例示した記憶素子の構成
も一例に過ぎず、例えば、各部の導電型や材料などにつ
いては、当業者が適宜変更して同様の効果を得ることが
できる。例えば、ｎＭＯＳＦＥＴの代わりにｐＭＯＳＦ
ＥＴを用いて構成しても良い。さらに、ゲート部の積層
構造を変更して、または複数の電荷量や分極量を用い
て、「０」「１」以外のデータを格納可能とした多値記
憶も同様に実施することができる。

【００８７】

【発明の効果】以上詳述したように、本発明によれば、
工場出荷時の設定などの固定情報と、事後的に決定され
る半固定情報とを同一のメモリセルに格納することが可
能となる。従って、ＲＯＭ領域を別途設ける必要がなく
なり、チップ面積を縮小できるとともに、メモリの混載
に伴う構成の複雑化も解決することができる。

【００８８】さらに、半固定情報は、消去・書き換えが
随時可能であり、利便性も担保することができる。

【００８９】このように、本発明によれば、従来と同等
以上の機能を有する不揮発性半導体装置を従来よりも小
形軽量に実現することが可能となり、各種の携帯型をは
じめとする情報機器に応用して産業上のメリットは多大
である。

【図面の簡単な説明】

【図１】本発明の実施の形態にかかる不揮発性半導体記
憶装置の構成を表す概念図である。

【図２】図２（ａ）及び（ｂ）は、それぞれ記憶素子Ｔ
１とＴ０の構成を例示する概念図である。

【図３】記憶素子Ｔ０におけるデータ書き込み方法を説
明するための概念図である。

【図４】半固定情報を読み出す際の動作を表す概念図で
ある。

【図５】本発明の不揮発性半導体記憶装置の製造方法の
要部を表す工程断面図である。

【図６】記憶素子Ｔ０に対してＦＮＴにより半固定情報
を書き込む動作を表す概念図である。

【図７】電荷捕獲を用いた記憶素子を表す概念図であ
る。

【図８】ＦＮＴを利用して界面準位ＩＬに電子を書き込
む方法を表す概念図である。

【図９】強誘電体膜を用いた記憶素子を表す概念図であ
る。

【図１０】本発明の変型例の記憶素子を表す概念図であ
る。

【図１１】記憶素子のソース側にショットキー接合が形
成された場合のエネルギバンド構造を表す概念図であ
る。

【図１２】埋め込み絶縁膜が設けられた記憶素子を表す
概念図である。

【図１３】本発明の変型例にかかる記憶素子の構成を表
す概念図である。

【図１４】マスクＲＯＭの原理を説明するための概念図
である。

【図１５】ＥＥＰＲＯＭの原理を説明するための概念図
である。

【符号の説明】

１ｐ型半導体基板２第１のゲート絶縁膜３電荷蓄積層４第２のゲート絶縁膜５制御ゲート６ソースｎ＋型拡散層７ドレインｎ＋拡散層８ソース・シリサイド９ドレイン・シリサイド１０ソース電極１１ドレイン電極１２マスクＲＯＭのゲート電極１３Ｓｉ３Ｎ４膜１４強誘電体膜１５低濃度のソースｎ型高抵抗拡散層１６埋め込み絶縁膜１７空乏層形成用ソースｎ＋拡散層

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F001 AA01 AA17 AB08 AC02 AD13 AD70 5F083 EP23 EP67 ER03 ER04 ER14 FR05 GA06 GA09 JA31 JA35 ZA21 5F101 BA01 BA62 BB05 BC02 BD03 BD30

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体層の上に形成された複
数のゲートのそれぞれに電荷蓄積領域が設けられてなる
不揮発性半導体記憶装置であって、前記ゲートに隣接する前記半導体層に形成された第２導
電型の低抵抗ドレイン領域と、を備え、前記複数のゲートのそれぞれについて、前記ゲートを挟
んで前記低抵抗ドレイン領域と対向するソース領域のう
ちの前記ゲートに隣接する部分を第２導電型の電荷に対
して低抵抗領域とするか高抵抗領域とするかによって製
造時に固定情報を格納可能とし、前記電荷蓄積領域に電荷を蓄積するか否かによって製造
後に半固定情報を格納可能としたことを特徴とする不揮
発性半導体記憶装置。
【請求項２】第１導電型の半導体層と、前記半導体層の
上に設けられた複数の第１の記憶素子及び複数の第２の
記憶素子と、を備えた不揮発性半導体記憶装置であっ
て、前記第１の記憶素子は、電荷蓄積領域を有するゲートに
隣接したソース領域及びドレイン領域のいずれもが低抵
抗領域とされ、前記第２の記憶素子は、電荷蓄積領域を有するゲートに
隣接したソース領域が高抵抗領域とされるとともに前記
ドレイン領域が低抵抗領域とされ、前記半導体層の上における前記第１及び第２の記憶素子
の配列によって固定情報を格納し、前記第１及び第２の記憶素子の前記電荷蓄積領域に対す
る電荷の蓄積の有無によって半固定情報を格納可能とし
たことを特徴とする不揮発性半導体記憶装置。
【請求項３】第１導電型の半導体層と、前記半導体層の
上に設けられた複数の第１の記憶素子及び複数の第２の
記憶素子と、を備えた不揮発性半導体記憶装置であっ
て、前記第１の記憶素子は、前記半導体層の上に設けられた
絶縁層と前記絶縁層の上に設けられた電荷蓄積領域とを
有するゲートと、前記ゲートに隣接してその両側のソー
ス領域及びドレイン領域にそれぞれ設けられた第２導電
型の低抵抗領域と、を有し、前記第２の記憶素子は、前記半導体層の上に設けられた
絶縁層と前記絶縁層の上に設けられた電荷蓄積領域とを
有するゲートと、前記ゲートに隣接してそのソース領域
に設けられた高抵抗領域と前記ゲートに隣接してそのド
レイン領域に設けられた第２導電型の低抵抗領域と、を
有し、前記半導体層の上における前記第１及び第２の記憶素子
の配列によって固定情報を格納し、前記第１及び第２の記憶素子の前記電荷蓄積領域におけ
る電荷の蓄積の有無によって半固定情報を格納可能とし
たことを特徴とする不揮発性半導体記憶装置。
【請求項４】前記ソース領域を接地または低電位にし、
前記ドレイン領域と前記ゲートを高電位にして前記ドレ
イン領域で検出される電流量の大小を識別することによ
り、前記固定情報の読み出しを可能としたことを特徴と
する請求項１〜３のいずれか１つに記載の不揮発性半導
体記憶装置。
【請求項５】前記ソース領域を高電位とし、前記ドレイ
ン領域と前記ゲートを接地または低電位にして前記ソー
ス領域で検出される電流量の大小を識別することによ
り、前記半固定情報の読み出しを可能としたことを特徴
とする請求項１〜４のいずれか１つに記載の不揮発性半
導体記憶装置。
【請求項６】前記ゲートに隣接する前記ソース領域の表
面に前記半導体層とショットキー接合を形成する導体が
設けられたことを特徴とする請求項１〜５のいずれか１
つに記載の不揮発性半導体記憶装置。
【請求項７】前記ショットキー接合は、第２導電型の電
荷に対するショットキー・バリアよりも第１導電型の電
荷に対するショットキー・バリアの方が高いことを特徴
とする請求項６記載の不揮発性半導体記憶装置。
【請求項８】前記ソース領域の一部に第２導電型の不純
物拡散領域が形成され、前記不純物拡散領域から前記半
導体層に向かって伸びる空乏層が前記ショットキー接合
を超えて前記ゲートの下まで延在可能としたことを特徴
とする請求項６または７記載の不揮発性半導体記憶装
置。
【請求項９】前記低抵抗領域は、第２導電型の不純物を
高濃度に含有し、前記高抵抗領域は、第２導電型の不純物を低濃度に含有
することを特徴とする請求項１〜５のいずれか１つに記
載の不揮発性半導体記憶装置。
【請求項１０】前記電荷蓄積領域としての浮遊ゲートを
備え、前記ゲートと前記ドレイン領域を高電位とし前記ソース
領域を接地または低電位とし、前記ソース領域から拡散
またはトンネルによって第２導電型の電荷を前記ゲート
の下の前記半導体層のチャネル領域に注入し、前記チャ
ネル領域に印加された電界により前記第２導電型の電荷
を加熱して前記浮遊ゲートに書き込み、または、前記半導体層と前記ソース領域とを開放し前記
ドレイン領域を接地または低電位にして、前記ゲートを
高電位とし、前記ドレイン領域からのトンネル電流によ
って前記浮遊ゲートに電荷を書き込み、または、前記半導体層と前記ドレイン領域を接地または
低電位にし前記ソース領域を開放して、前記ゲートを高
電位とし、前記半導体層と前記ドレイン領域からのトン
ネル電流によって前記浮遊ゲートに電荷を書き込むこと
によって、前記半固定情報を格納し、前記ドレイン領域を接地または低電位にし、前記ソース
領域と前記ゲートを高電位にして前記ドレイン領域で検
出される電流量の大小を識別することにより前記半固定
情報を読み出し、前記ソース領域と前記ドレイン領域を接地または低電位
または開放とし前記半導体層を接地または低電位にし、
前記ゲートに前記格納時の前記高電位と逆符号の電位を
印加してトンネル現象によって前記浮遊ゲートに書き込
まれた前記電荷を消去することによって前記半固定情報
を消去するようにしたことを特徴とする請求項１〜９の
いずれか１つに記載の不揮発性半導体記憶装置。
【請求項１１】シリコンと窒化シリコンとの界面に形成
された界面準位を前記電荷蓄積領域として有し、前記ゲートと前記ドレイン領域を高電位とし前記ソース
領域を接地または低電位とし、前記ソース領域から拡散
またはトンネルによって第２導電型の電荷を前記ゲート
の下の前記半導体層のチャネル領域に注入し、前記チャ
ネル領域に印加された電界により前記第２導電型の電荷
を加熱して前記界面準位に書き込み、または、前記半導体層と前記ソース領域とを開放し前記
ドレイン領域を接地または低電位にして、前記ゲートを
高電位とし、前記ドレイン領域からのトンネル電流によ
って前記界面準位に電荷を書き込み、または、前記半導体層と前記ドレイン領域を接地または
低電位にし前記ソース領域を開放して、前記ゲートを高
電位とし、前記半導体層と前記ドレイン領域からのトン
ネル電流によって前記界面準位に電荷を書き込むことに
よって、前記半固定情報を格納し、前記ドレイン領域を接地または低電位にし、前記ソース
領域と前記ゲートを高電位にして前記ドレイン領域で検
出される電流量の大小を識別することにより前記半固定
情報を読み出し、前記ソース領域と前記ドレイン領域を接地または低電位
または開放とし前記半導体層を接地または低電位にし、
前記ゲートに前記格納時の前記高電位と逆符号の電位を
印加してトンネル現象によって前記界面準位に書き込ま
れた前記電荷を消去することによって前記半固定情報を
消去するようにしたことを特徴とする請求項１〜９のい
ずれか１つに記載の不揮発性半導体記憶装置。
【請求項１２】前記ゲートは、強誘電体層を含み、前記半導体層と前記ドレイン領域を接地または低電位に
し前記ソース領域を開放することにより、前記ゲートを
高電位として、前記強誘電体層を分極させることによっ
て前記半固定情報を格納することを特徴とする請求項１
〜９のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項１３】前記半導体層の下に絶縁層が設けられた
ことを特徴とする請求項１〜１２のいずれか１つに記載
の不揮発性半導体記憶装置。
【請求項１４】請求項１〜１３のいずれか１つに記載の
不揮発性半導体記憶装置の製造方法であって、前記ソース領域及び前記ドレイン領域の形成の際に前記
固定情報を格納することを特徴とする不揮発性半導体記
憶装置の製造方法。
【請求項１５】請求項１〜１３のいずれか１つに記載の
不揮発性半導体記憶装置の前記ソース領域及び前記ドレ
イン領域の形成の際に前記固定情報を格納することを特
徴とする、データ記憶方法。