TW201301485A - 具有雙功能的非揮發性半導體記憶單元 - Google Patents

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Abstract

具有雙功能的非揮發性半導體記憶單元包含一基底、一第一閘極、一第二閘極、一第三閘極、一電荷儲存層、一第一擴散區、一第二擴散區及一第三擴散區。該第二閘極和該第三閘極是用以接收有關於該雙功能中的可一次編程功能的一第一電壓和有關於該雙功能中的可多次編程功能的一第二電壓。該第一擴散區是用以接收有關於該可一次編程功能的一第三電壓和編程功能有關於該可多次編程功能的一第四電壓。該第二擴散區是用以接收有關於該可多次編程功能的一第五電壓。

Description

具有雙功能的非揮發性半導體記憶單元
本發明係有關於一種非揮發性半導體記憶單元，尤指一種具有雙功能的非揮發性半導體記憶單元。
非揮發性記憶體是一種能在切斷電源後繼續保存記憶體內資料的記憶體，例如磁化裝置、光碟、快閃記憶體及其它半導體記憶裝置。非揮發性記憶體可依照可重覆編程(reprogrammable)的能力做為分類。例如可一次編程唯讀記憶體(one time programmable ROM,OTP ROM)就只能編程(寫入資料)單次，而其他類型的非揮發性記憶體則可被重覆編程多次。另外，隨著半導體記憶體技術的精進，嵌入式(embedded)的非揮發性記憶體其優點在於可將大量的記憶單元(memory cell)直接整合進積體電路中。換言之，嵌入式記憶單元可與積體電路在整合在同一製程。嵌入式非揮發性記憶體其最大特徵就是在於其沒有複雜及昂貴的製程步驟。也因如此，所以這種非揮發性記憶體也被稱為CMOS非揮發性記憶體或邏輯非揮發性記憶體。
設計非揮發性記憶體之目標，係為在與積體電路上互補式金氧半導體(complementary metal oxide semiconductor,CMOS)相同之製程下，滿足在較小面積之晶片上增加記憶體單元的數目。而一種滿足上述目標之方法係利用電荷儲存架構(charge storage structures)來形成二位元非揮發性半導體記憶電晶體。請參照第1圖，第1圖係為先前技術之半導體記憶電晶體100之示意圖。半導體記憶電晶體100形成於一基底上，半導體記憶電晶體100包含兩離子佈植的源/汲極區157-1和157-2、通道區156、電荷儲存架構155-1和155-2以及閘極區152。通道區156和離子佈植的源/汲極區157-1和157-2形成於閘極區152之下方，而電荷儲存架構155-1和155-2則形成於閘極區152之兩側。電荷儲存架構155-1和155-2係由具有電荷補捉特性之間隙壁材料(spacer material)所形成，例如氮化矽(silicon-nitride)或高介電常數之介電層(high-k dielectric)。藉由施加5伏特之閘極電壓VG、5伏特之汲極電壓V2及0伏特之源極電壓V1，可編程電荷儲存架構155-2。因此，源極區157-1之通道熱電子(channel hot electron)可經由通道區156進入電荷儲存架構155-2。而藉由施加-5伏特之閘極電壓VG以及+5伏特之汲極電壓V2，引發帶對帶穿隧電洞(band-to-band tunneling holes)進入電荷儲存架構155-2，可抹除電荷儲存架構155-2。
另一種利用標準互補式金氧半導體製程製造互補式金氧半非揮發性記憶單元之方法揭露於第2圖，第2圖係為先前技術之互補式金氧半的非揮發性記憶單元200(以下簡稱記憶體單元200)之示意圖。記憶單元200形成於基底202上，記憶單元200包含源/汲極區204-1和204-2、多晶矽閘極206-1和206-2、閘極介電層216-1和216-2、氮化矽側間隙壁208-1和208-2、可編程層210、側間隙壁隔離層214-1和214-2、隔離層212、基底202和第二側間隙壁218-1和218-2。多晶矽閘極206-1和206-2可藉由閘極介電層216-1及216-2和基底202隔離。閘極介電層216-1及216-2係由氧化矽-氮化矽-氧化矽(ONO)材料所形成。可編程層(programming layer)210形成於多晶矽閘極206-1及206-2之間，並藉由隔離層212和多晶矽閘極206-1及206-2隔離。可編程層210提供類似應用在快閃記憶體單元的矽-氧化矽-氮化矽-氧化矽-矽(silicon-oxide-nitride-oxide-silicon,SONOS)架構的電荷儲存功能。然而，在記憶體單元200中，利用多晶矽閘極206-1和206-2來編程可編程層210。氮化矽側間隙壁(Silicon-nitride sidewall spacer) 208-1和208-2和可編程層210是由製程中同一步驟得到，用以控制靠近源/汲極區204-1和204-2的穗狀電場現象(e-field fringing)。另外，側間隙壁隔離層214-1和214-2和隔離層212亦是由製程中同一步驟得到，而氮化矽側間隙壁208-1、208-2可藉由側間隙壁隔離層214-1和214-2和多晶矽閘極206-1、206-2及基底202隔離。第二側間隙壁218-1和218-2形成自氧化矽。藉由多晶矽閘極206-1接地以及讓源/汲極區204-1和204-2以及基底202浮接，可將可編程層210編程。而施加高電壓於多晶矽閘極206-2以吸引電子從多晶矽閘極206-1經由隔離層212進入可編程層210。因此，通道之上的可編程層210的負電荷所造成的負偏壓，可使同一電路中的記憶體單元200的閥值電壓比未編程的電晶體的閥值電壓更高。
先前技術提供許多不同型態的具有電荷儲存層之記憶體單元。然而，這些記憶體單元不僅速度慢且效率很低。
本發明的一實施例提供一種具有雙功能的非揮發性半導體記憶單元。該非揮發性半導體記憶單元包含一第一導電類型的一基底、一第一閘極、一第二閘極、一第三閘極、一電荷儲存層、一第一擴散區、一第二擴散區及一第三擴散區。該第一導電類型的該基底包含一主動區；該第一閘極的全部形成於該主動區之上，用以接收一選擇閘極電壓；該第二閘極的部分形成於該主動區上，且位於該第一閘極的第一邊，用以接收一第一電壓和一第二電壓，其中該第一閘極和該第二閘極相距一第一距離，該第一電壓是有關於該雙功能中的可一次編程功能，以及該第二電壓是有關於該雙功能中的可多次編程功能；該第三閘極的部分形成於該主動區上，且位於該第一閘極的第一邊，用以接收該第一電壓和該第二電壓，其中該第一閘極和該第三閘極相距該第一距離，以及該第二閘極和該第三閘極相距一第二距離；該電荷儲存層是形成於該主動區的一表面之上，且填充於該第二閘極和該第三閘極之間；該第一擴散區是形成於該表面之上，且位於該第一閘極的第二邊，其中該第一閘極的第一邊是相對於該第一閘極的第二邊，其中該第一擴散區的電性係為和該第一導電類型相反的一第二導電類型，且該第一擴散區是用以接收和該可一次編程功能有關的一第三電壓以及和該可多次編程功能有關的一第四電壓；該第二擴散區是形成於該表面之上，且位於該第二閘極的第一邊，其中該第二閘極的第一邊是相對於該第一閘極的第一邊，其中該第二擴散區的電性係為和該第一導電類型相反的該第二導電類型，且該第二擴散區是用以接收和該可多次編程功能有關的一第五電壓；該第三擴散區是形成於該主動區的該表面且介於該第一閘極和該第二閘極/第三閘極之間，其中該第三擴散區的電性係為該第二導電類型。
本發明提供一種具有雙功能的非揮發性半導體記憶單元。該非揮發性半導體記憶單元是利用施加在一位元線、一字元線和一編程線上的不同電壓輕易地實現該非揮發性半導體記憶單元的一可一次編程功能和一可多次編程功能。如此，相較於現有技術，該非揮發性半導體記憶單元不僅具有較現有技術佳的效能，亦具有較現有技術簡單的架構以實現該可一次編程功能和該可多次編程功能。
請參照第3圖，第3圖是為本發明的一實施例說明一種互補式金氧半(complimentary metal-oxide-semiconductor,CMOS)的非揮發性記憶單元300(以下簡稱記憶單元300)的示意圖。記憶單元300是形成於在一基底的P井(P-well)區310的主動區315之上。雖然第3圖的實施例是利用P井型態的互補式金氧半導體，但本發明以下的實施例亦適合應用到N井(N-well)型態的互補式金氧半導體。一第一N+擴散區311-1是形成於一第一多晶矽閘極313-1的左邊的主動區315的表面上，一第二N+擴散區311-2是形成於一第二多晶矽閘極313-2的右邊的主動區315的表面上，以及一第三N+擴散區311-3是形成於第一多晶矽閘極313-1和第二多晶矽閘極313-2/第三多晶矽閘極313-3之間的主動區315的表面上。
如第3圖所示，第二多晶矽閘極313-2和第三多晶矽閘極313-3相距一第二距離，以及第二多晶矽閘極313-2和第三多晶矽閘極313-3兩者皆相距第一多晶矽閘極313-1一第一距離。如第3圖所示，第二距離的方向係垂直於第一距離的方向。另外，第二距離的大小是適合在第二多晶矽閘極313-2及第三多晶矽閘極313-3之間形成一電荷儲存層(自對準氮化層)314，以及第一距離的大小是不適合在第一多晶矽閘極313-1和第二多晶矽閘極313-2、第三多晶矽閘極313-3之間形成自對準氮化層。例如，在90奈米/65奈米的製程中，第二多晶矽閘極313-2相距第三多晶矽閘極313-3在20奈米到200奈米的範圍，因此可允許電荷儲存層314形成在第二多晶矽閘極313-2和第三多晶矽閘極313-3之間的空間。如第3圖所示，接觸插塞316-1形成在第一N+擴散區311-1之上的主動區315，以及接觸插塞316-2形成在第二N+擴散區311-2之上的主動區315，其中接觸插塞316-1和接觸插塞316-2係用以將施加在接觸插塞316-1、316-2的電壓訊號對第一N+擴散區311-1和第二N+擴散區311-2充電。
請參照第4圖和第5圖。第4圖是為本發明的一實施例說明具有雙功能的記憶單元300的示意圖，和第5圖是為說明記憶單元300的橫切面的示意圖。如第4圖所示，一位元線BL是耦接於接觸插塞316-1，一字元線WL是耦接於第一多晶矽閘極313-1，以及一編程線PL是耦接於第二多晶矽閘極313-2和第三多晶矽閘極313-3。如第5圖和第4圖所示，第一多晶矽閘極313-1、第一N+擴散區311-1和第三N+擴散區311-3可做為一開關402，第二多晶矽閘極313-2、第三多晶矽閘極313-3、第二N+擴散區311-2和第三N+擴散區311-3可做為一可一次編程功能單元404(亦及第二多晶矽閘極313-2和第三多晶矽閘極313-3可做為反熔絲)。另外，第二多晶矽閘極313-2、第三多晶矽閘極313-3、電荷儲存層314、第二N+擴散區311-2和第三N+擴散區311-3可做為一可多次編程功能單元406。
請參照第6圖。第6圖是為說明在可一次編程功能的編程模式下的記憶單元300的示意圖。在可一次編程功能的編程模式中，因為一高電壓Vpp是施加在第二多晶矽閘極313-2和第三多晶矽閘極313-3，以及第一N+擴散區311-1是耦接於地(亦即耦接於位元線BL的接觸插塞316-1的電壓是為0 V)，所以高電壓Vpp可根據第二多晶矽閘極313-2、第三多晶矽閘極313-3和第一N+擴散區311-1之間的一跨壓，擊穿形成於第二多晶矽閘極313-2和第三多晶矽閘極313-3之下的一閘極氧化層320。如第6圖所示，二分之一的高電壓(Vpp/2)是施加在第一多晶矽閘極313-1以維持第一N+擴散區311-1和第三N+擴散區311-3之間的一通道區323開啟。另外，二分之一的高電壓(Vpp/2)並無法擊穿形成於第一多晶矽閘極313-1之下的一閘極氧化層321。然而，雖然二分之一的高電壓(Vpp/2)並無法擊穿形成於第一多晶矽閘極313-1之下的閘極氧化層321，但是二分之一的高電壓(Vpp/2)施加在第一多晶矽閘極313-1時可使地電壓從第一N+擴散區311-1傳遞至第三N+擴散區311-3。
請參照第7圖。第7圖是為說明在可一次編程功能的讀取模式下的記憶單元300的示意圖。在可一次編程功能的讀取模式中，一高電壓VDD是施加在第二多晶矽閘極313-2和第三多晶矽閘極313-3，第一N+擴散區311-1是耦接於地(亦即耦接於位元線BL的接觸插塞316-1的電壓是為0 V)，以及高電壓VDD亦施加在第一多晶矽閘極313-1以維持通道區323開啟。如此，一電流Iread可從第二多晶矽閘極313-2和第三多晶矽閘極313-3流向第一N+擴散區311-1。因此，位元線BL可感測到電流Iread(亦即一邏輯“1”)。但本發明並不受限於邏輯“1”是對應於位元線BL感測到電流Iread。如此，在記憶單元300的可一次編程功能中，當第二多晶矽閘極313-2和第三多晶矽閘極313-3沒被擊穿時，記憶單元300是儲存一邏輯“0”；當第二多晶矽閘極313-2和第三多晶矽閘極313-3被擊穿時，記憶單元300是儲存邏輯“1”。
請參照第8圖，第8圖是為說明在可一次編程功能的編程模式下的一記憶體陣列820的示意圖。如第8圖所示，記憶體陣列820的一記憶單元8202被編程，以及記憶體陣列820的其他記憶單元沒有被編程。如第8圖所示，一位元線BLn，一字元線WLn，以及一編程線PLn是耦接於記憶單元8202。因此，在可一次編程功能的編程模式中，一高電壓Vpp是施加在編程線PLn，位元線BLn是耦接於地，以及二分之一的高電壓(Vpp/2)是施加在字元線WLn。另外，二分之一的高電壓(Vpp/2)是施加在耦接於其他記憶單元的位元線(例如一位元線BLn+1)，以及耦接於其他記憶單元的字元線(例如一字元線WLn+1)和編程線(例如一編程線PLn+1)是耦接於地。如此，記憶單元8202被編程(亦即邏輯“1”)，以及記憶體陣列820的其他記憶單元沒有被編程(亦即邏輯“0”)。
請參照第9圖，第9圖是為說明在可一次編程功能的讀取模式下的一記憶體陣列820的示意圖。如第9圖所示，記憶體陣列820的記憶單元8202儲存邏輯“1”，以及記憶體陣列820的其他記憶單元儲存邏輯“0”或邏輯“1”。在可一次編程功能的讀取模式中，高電壓VDD是施加在編程線PLn和字元線WLn，以及位元線BLn是耦接於地。另外，高電壓VDD是施加在位元線BLn+1以抑制耦接於字元線WLn的相鄰於記憶單元8202的其他記憶單元的漏電流，以及字元線WLn+1和編程線PLn+1是耦接於地。如此，位元線BLn可感測到電流Iread(亦即記憶單元8202儲存邏輯“1”)。
請參照第10圖，第10圖是為說明第3圖的記憶單元300的橫切面的示意圖。如第10圖所示，記憶單元300是在可多次編程功能的編程模式。閘極氧化層321是形成於第一多晶矽閘極313-1和P井區310之間。在可多次編程功能的編程模式下，對於一N型金氧半電晶體場效電晶體(N-type MOSFET)而言，一高電壓VAG(例如大於零的電壓)是施加在第二多晶矽閘極313-2和第三多晶矽閘極313-3，一大於選擇電晶體的閥值電壓VTH的閘極電壓VSG是施加在第一多晶矽閘極313-1，一高電壓VSL(例如大於零的電壓)是施加在第二N+擴散區311-2，以及第一N+擴散區311-1是耦接於地。如此，通道熱電子可從第一N+擴散區311-1穿越形成於第一N+擴散區311-1和第三N+擴散區311-3之間的通道區323。然後，通道熱電子可抵達第三N+擴散區311-3並被注入電荷儲存層314。另外，通道熱載子注入的尖端會被偏移電荷儲存層314下方的第二擴散區311-2的邊緣，以及可藉由施加電壓至第二多晶矽閘極313-2和第三多晶矽閘極313-3增強電流密度。
請參照第11圖，第11圖是為說明在可多次編程功能的抹除模式下第10圖的記憶單元300的示意圖。在第11圖中，可利用帶對帶穿隧電洞(Band-to-band tunneling hot hole,BBHH)的注入抹除記憶單元300。如第11圖所示，一低電壓VSG(例如等於零的電壓)是施加在第一多晶矽閘極313-1，以及一低電壓VAG(例如小於零的電壓)是施加在第二多晶矽閘極313-2和第三多晶矽閘極313-3。而第一N+擴散區311-1浮接。一高電壓VSL(例如大於零的電壓)是施加在第二N+擴散區311-2。如此，將發生帶對帶穿隧電洞的注入，而熱電洞可從第二擴散區311-2流向電荷儲存層314(如第11圖所示)。因此，記憶單元300可被抹除。
請參照第12圖，第12圖係為本發明的另一實施例說明由互補式金氧半非揮發性記憶體單元構成的記憶體陣列800之示意圖。如第12圖所示，記憶體陣列800可被視為在一記憶體串列(memory string)包含N個記憶體單元的邏輯反及閘形式的陣列(logical NAND type array)。在第12圖中，記憶體陣列800的N個記憶體單元可形成在一基底的P井區810中的主動區815之上。一第一N+擴散區811-1形成於一第一多晶矽閘極813-1之下。一第二N+擴散區811-2形成於第一多晶矽閘極813-1、第二多晶矽閘極813-2[1]和第三多晶矽閘極813-3[1]之下。一第三N+擴散區811-3形成於第二多晶矽閘極813-2[1]、第三多晶矽閘極813-3[1]、第四多晶矽閘極813-2[2]和第五多晶矽閘極813-3[2]之下。一第四N+擴散區811-4形成於第六多晶矽閘極813-2[N]和第七多晶矽閘極813-3[N]之下。如此，在第一N+擴散區811-1和第四N+擴散區811-4之間便可形成一連續的通道，所以在電荷儲存層814[1]、814[2]、...及814[N]中能夠儲存電荷，例如電子。但如果電荷儲存層814[1]、814[2]、...及814[N]中有一或多個電荷儲存層無法儲存電荷，則電流將無法從第一N+擴散區811-1流向第四N+擴散區811-4。因此如上所述，可透過第12圖所示的架構達成反及閘形式的操作。
第二多晶矽閘極813-2[1]和第三多晶矽閘極813-3[1]相距一第一距離。另外，第二多晶矽閘極813-2[1]和第三多晶矽閘極813-3[1]兩者和第一多晶矽閘極813-1相距一第二距離。第四多晶矽閘極813-2[2]和第五多晶矽閘極813-3[2]相距第一距離。第四多晶矽閘極813-2[2]和第二多晶矽閘極813-2[1]相距一第三距離。第五多晶矽閘極813-3[2]和第三多晶矽閘極813-3[1]相距第三距離。第三距離可和第二距離相同。第一距離的大小是適合在第二多晶矽閘極813-2[1]和第三多晶矽閘極813-3[1]之間、第四多晶矽閘極813-2[2]和第五多晶矽閘極813-3[2]之間、第六多晶矽閘極813-2[N]和第七多晶矽閘極813-3[N]之間形成自對準氮化層814[1]、814[2]、...及814[N]。第二距離的大小則是不適合在第一多晶矽閘極813-1和第二多晶矽閘極813-2[1]、第三多晶矽閘極813-3[1]之間形成自對準氮化層。第三距離的大小則是不適合在第二多晶矽閘極813-2[1]和第四多晶矽閘極813-2[2]之間、第三多晶矽閘極813-3[1]和第五多晶矽閘極813-3[2]之間形成自對準氮化層。例如，在90奈米/65奈米的製程中，第二多晶矽閘極813-2[1]相距第三多晶矽閘極813-3[1]在20奈米到200奈米的範圍，因此可允許一電荷儲存層814[1](例如自對準氮化層)形成在第二多晶矽閘極813-2[1]和第三多晶矽閘極813-3[1]之間。接觸插塞816-1形成在第一N+擴散區811-1之上的主動區815，以及接觸插塞816-2形成在第四N+擴散區811-4之上的主動區815。接觸插塞816-1和接觸插塞816-2係用以將施加在接觸插塞816-1、816-2的電壓訊號對第一N+擴散區811-1和第四N+擴散區811-4充電。
在第12圖所提及的記憶體陣列架構是反及閘形式陣列架構。反或閘形式陣列包含複數個記憶體單元，其中每一記憶體單元的架構可如同記憶體單元300，因此不再贅述反或閘形式陣列的原理。
綜上所述，如第4圖至第11圖所示，本發明所提供的記憶單元是具有可一次編程功能和可多次編程功能。亦即可利用施加在位元線、字元線和編程線上的不同電壓輕易地實現記憶單元的可一次編程功能和可多次編程功能。如此，相較於現有技術，記憶單元不僅具有較現有技術佳的效能，亦具有較現有技術簡單的架構以實現可一次編程功能和可多次編程功能。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100．．．半導體記憶電晶體
152．．．閘極區
155-1、155-2．．．電荷儲存架構
156、323．．．通道區
157-1、157-2、204-1、204-2．．．源/汲極區
200、300．．．非揮發性記憶體單元
202．．．基底
206-1、206-2．．．多晶矽閘極
208-1、208-2．．．氮化矽側間隙壁
210．．．可編程層
212．．．隔離層
214-1、214-2．．．側間隙壁隔離層
216-1、216-2．．．閘極介電層
218-1、218-2．．．第二側間隙壁
310、810．．．P井區
311-1、811-1．．．第一N+擴散區
311-2、811-2．．．第二N+擴散區
311-3、811-3．．．第三N+擴散區
313-1、813-1．．．第一多晶矽閘極
313-2、813-2[1]．．．第二多晶矽閘極
313-3、813-3[1]．．．第三多晶矽閘極
314、814[1]、814[2]、814[N]．．．電荷儲存層
315、815．．．主動區
316-1、316-2、816-1、816-2．．．接觸插塞
320、321．．．閘極氧化層
402．．．開關
404．．．可一次編程功能單元
406．．．可多次編程功能單元
800、820．．．記憶體陣列
8202．．．記憶單元
811-4．．．第四N+擴散區
813-2[2]．．．第四多晶矽閘極
813-3[2]．．．第五多晶矽閘極
813-2[N]．．．第六多晶矽閘極
813-3[N]．．．第七多晶矽閘極
BL、BLn、BLn+1．．．位元線
Iread．．．電流
PL、PLn、PLn+1．．．編程線
Vpp、VDD、VSL．．．高電壓
VG、VSG．．．閘極電壓
V2．．．汲極電壓
V1．．．源極電壓
VTH．．．閥值電壓
WL、WLn、WLn+1．．．字元線
第1圖係為先前技術之半導體記憶電晶體的示意圖。
第2圖係為先前技術之互補式金氧半非揮發性記憶單元的示意圖。
第3圖是為本發明的一實施例說明一種互補式金氧半的非揮發性記憶單元的示意圖。
第4圖是為本發明的一實施例說明具有雙功能的記憶單元的示意圖。
第5圖是為說明記憶單元的橫切面的示意圖。
第6圖是為說明在可一次編程功能的編程模式下的記憶單元的示意圖。
第7圖是為說明在可一次編程功能的讀取模式下的記憶單元的示意圖。
第8圖是為說明在可一次編程功能的編程模式下的記憶體陣列的示意圖。
第9圖是為說明在可一次編程功能的讀取模式下的記憶體陣列的示意圖。
第10圖是為說明第3圖的記憶單元的橫切面的示意圖。
第11圖是為說明在可多次編程功能的抹除模式下第10圖的記憶單元的示意圖。
第12圖係為本發明的另一實施例說明由互補式金氧半非揮發性記憶體單元構成的記憶體陣列之示意圖。
300．．．非揮發性記憶體單元
310．．．P井區
311-1．．．第一N+擴散區
311-2．．．第二N+擴散區
311-3．．．第三N+擴散區
313-1．．．第一多晶矽閘極
313-2．．．第二多晶矽閘極
313-3．．．第三多晶矽閘極
314．．．電荷儲存層
315．．．主動區
316-1、316-2．．．接觸插塞

Claims (7)

  1. 一種具有雙功能的非揮發性半導體記憶單元，包含：一第一導電類型的一基底，包含一主動區；一第一閘極，該第一閘極的全部形成於該主動區之上，用以接收一選擇閘極電壓；一第二閘極，該第二閘極的部分形成於該主動區上，且位於該第一閘極的第一邊，用以接收一第一電壓和一第二電壓，其中該第一閘極和該第二閘極相距一第一距離，該第一電壓是有關於該雙功能中的可一次編程功能，以及該第二電壓是有關於該雙功能中的可多次編程功能；一第三閘極，該第三閘極的部分形成於該主動區上，且位於該第一閘極的第一邊，用以接收該第一電壓和該第二電壓，其中該第一閘極和該第三閘極相距該第一距離，以及該第二閘極和該第三閘極相距一第二距離；一電荷儲存層，形成於該主動區的一表面之上，且填充於該第二閘極和該第三閘極之間；一第一擴散區，形成於該表面之上，且位於該第一閘極的第二邊，其中該第一閘極的第一邊的是相對於該第一閘極的第二邊，其中該第一擴散區的電性係為和該第一導電類型相反的一第二導電類型，且該第一擴散區是用以接收和該可一次編程功能有關的一第三電壓以及和該可多次編程功能有關的一第四電壓；一第二擴散區，形成於該表面之上，且位於該第二閘極的第一邊，其中該第二閘極的第一邊是相對於該第一閘極的第一邊，其中該第二擴散區的電性係為和該第一導電類型相反的該第二導電類型，且該第二擴散區是用以接收和該可多次編程功能有關的一第五電壓；及一第三擴散區，形成於該表面且介於該第一閘極和該第二閘極/第三閘極之間，其中該第三擴散區的電性係為和該第一導電類型相反的該第二導電類型。
  2. 如請求項1所述的非揮發性半導體記憶單元，其中在該可一次編程功能的一編程模式中，該第一電壓是用以擊穿在該第二閘極和該第三閘極之下的一氧化層，該選擇閘極電壓是為該第一電壓的一半，以及該第三電壓是等於一地電壓。
  3. 如請求項1所述的非揮發性半導體記憶單元，其中在該可一次編程功能的一讀取模式中，該第一電壓是等於該選擇閘極電壓，以及該第三電壓是等於一地電壓。
  4. 如請求項1所述的非揮發性半導體記憶單元，其中在該可多次編程功能的編程模式中，該第二電壓是高於0 V，該選擇閘極電壓是高於0 V，該第四電壓是等於0 V，以及該第五電壓是高於0 V。
  5. 如請求項1所述的非揮發性半導體記憶單元，其中在該可多次編程功能的抹除模式中，該第二電壓是低於0 V，該選擇閘極電壓是等於0 V，該第一擴散區是浮接，以及該第五電壓是高於0 V。
  6. 如請求項1所述的非揮發性半導體記憶單元，其中該第一距離和該第二距離是適合讓該電荷儲存層在一範圍內自對準(self-aligning)。
  7. 如請求項6所述的非揮發性半導體記憶單元，其中該範圍是介於20奈米及200奈米之間。
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