CN102856325B - 具有双功能的非挥发性半导体记忆单元 - Google Patents

具有双功能的非挥发性半导体记忆单元 Download PDF

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Abstract

本发明公开了一种具有双功能的非挥发性半导体记忆单元。该非挥发性半导体记忆单元包括基底、第一闸极、第二闸极、第三闸极、电荷储存层、第一扩散区、第二扩散区和第三扩散区。该第二闸极和该第三闸极是用以接收有关于该双功能中的可一次编程功能的第一电压和有关于该双功能中的可多次编程功能的第二电压。该第一扩散区是用以接收有关于该可一次编程功能的第三电压和编程功能有关于该可多次编程功能的第四电压。该第二扩散区是用以接收有关于该可多次编程功能的第五电压。因此，相较于现有技术，该非挥发性半导体记忆单元不仅具有较现有技术佳的效能，亦具有较现有技术简单的架构以实现该可一次编程功能和该可多次编程功能。

Description

具有双功能的非挥发性半导体记忆单元
技术领域
本发明是有关于一种非挥发性半导体记忆单元，尤指一种具有双功能的非挥发性半导体记忆单元。
背景技术
非挥发性内存是一种能在切断电源后继续保存内存内数据的内存，例如磁化装置、光盘、闪存及其它半导体记忆装置。非挥发性内存可依照可重复编程(reprogrammable)的能力做为分类。例如可一次编程只读存储器(one timeprogrammable ROM，OTP ROM)就只能编程(写入数据)单次，而其它类型的非挥发性内存则可被重复编程多次。另外，随着半导体内存技术的精进，嵌入式(embedded)的非挥发性内存其优点在于可将大量的记忆单元(memory cell)直接整合进集成电路中。换言之，嵌入式记忆单元可与集成电路在整合在同一种制程。嵌入式非挥发性内存其最大特征就是在于其没有复杂及昂贵的制程步骤。也因如此，所以这种非挥发性内存也被称为CMOS非挥发性内存或逻辑非挥发性内存。
设计非挥发性内存的目标，是为在与集成电路上互补金属氧化物半导体(complementary metal oxide semiconductor，CMOS)相同的制程下，满足在较小面积的芯片上增加内存单元的数目。而一种满足上述目标的方法是利用电荷储存架构(charge storage structures)来形成二位非挥发性半导体记忆晶体管。请参照图1，图1是为现有技术的半导体记忆晶体管100的示意图。半导体记忆晶体管100形成于基底上，半导体记忆晶体管100包括两离子布植的源/汲极区157-1和157-2、通道区156、电荷储存架构155-1和155-2以与门极区152。通道区156和离子布植的源/汲极区157-1和157-2形成于闸极区152的下方，而电荷储存架构155-1和155-2则形成于闸极区152的两侧。电荷储存架构155-1和155-2是由具有电荷补捉特性的间隙壁材料(spacer material)所形成，例如氮化硅(silicon-nitride)或高介电常数的介电层(high-k dielectric)。通过施加5伏特之闸极电压VG、5伏特的汲极电压V2及0伏特的源极电压V1，可编程电荷储存架构155-2。因此，源极区157-1的信道热电子(channel hotelectron)可经由通道区156进入电荷储存架构155-2。而通过施加-5伏特的闸极电压VG以及+5伏特的汲极电压V2，引发带对带穿隧电洞(band-to-bandtunneling holes)进入电荷储存架构155-2，可抹除电荷储存架构155-2。
另一种利用标准互补金属氧化物半导体制程制造互补金属氧化物半导体非挥发性记忆单元的方法提供于图2，图2是为现有技术的互补金属氧化物半导体的非挥发性记忆单元200(以下简称内存单元200)的示意图。记忆单元200形成于基底202上，记忆单元200包括源/汲极区204-1和204-2、多晶硅闸极206-1和206-2、闸极介电层216-1和216-2、氮化硅侧间隙壁208-1和208-2、可编程层210、侧间隙壁隔离层214-1和214-2、隔离层212、基底202和第二侧间隙壁218-1和218-2。多晶硅闸极206-1和206-2可通过闸极介电层216-1及216-2和基底202隔离。闸极介电层216-1及216-2是由氧化硅-氮化硅-氧化硅(ONO)材料所形成。可编程层(programming layer)210形成于多晶硅闸极206-1及206-2之间，并通过隔离层212和多晶硅闸极206-1及206-2隔离。可编程层210提供类似应用在闪存单元的硅-氧化硅-氮化硅-氧化硅-硅(silicon-oxide-nitride-oxide-silicon，SONOS)架构的电荷储存功能。然而，在内存单元200中，利用多晶硅闸极206-1和206-2来编程可编程层210。氮化硅侧间隙壁(Silicon-nitride sidewall spacer)208-1和208-2和可编程层210是由制程中同一个步骤得到，用以控制靠近源/汲极区204-1和204-2的穗状电场现象(e-field fringing)。另外，侧间隙壁隔离层214-1和214-2和隔离层212亦是由制程中同一个步骤得到，而氮化硅侧间隙壁208-1、208-2可通过侧间隙壁隔离层214-1和214-2和多晶硅闸极206-1、206-2及基底202隔离。第二侧间隙壁218-1和218-2形成自氧化硅。通过多晶硅闸极206-1接地以及让源/汲极区204-1和204-2以及基底202浮接，可将可编程层210编程。而施加高电压于多晶硅闸极206-2以吸引电子从多晶硅闸极206-1经由隔离层212进入可编程层210。因此，通道之上的可编程层210的负电荷所造成的负偏压，可使同一种电路中的内存单元200的阀值电压比未编程的晶体管的阀值电压更局。
现有技术提供许多不同型态的具有电荷储存层的内存单元。然而，这些内存单元不仅速度慢且效率很低。
发明内容
本发明的一实施例提供一种具有双功能的非挥发性半导体记忆单元。该非挥发性半导体记忆单元包括第一导电类型的基底、第一闸极、第二闸极、第三闸极、电荷储存层、第一扩散区、第二扩散区及第三扩散区。该第一导电类型的该基底包括主动区；该第一闸极的全部形成于该主动区之上，用以接收选择闸极电压；该第二闸极的部分形成于该主动区上，且位于该第一闸极的第一边，用以接收第一电压和第二电压，其中该第一闸极和该第二闸极相距第一距离，该第一电压是有关于该双功能中的可一次编程功能，以及该第二电压是有关于该双功能中的可多次编程功能；该第三闸极的部分形成于该主动区上，且位于该第一闸极的第一边，用以接收该第一电压和该第二电压，其中该第一闸极和该第三闸极相距该第一距离，以及该第二闸极和该第三闸极相距第二距离；该电荷储存层是形成于该主动区的表面之上，且填充于该第二闸极和该第三闸极之间；该第一扩散区是形成于该表面之上，且位于该第一闸极的第二边，其中该第一闸极的第一边是相对于该第一闸极的第二边，其中该第一扩散区的电性是为和该第一导电类型相反的第二导电类型，且该第一扩散区是用以接收和该可一次编程功能有关的第三电压以及和该可多次编程功能有关的第四电压；该第二扩散区是形成于该表面之上，且位于该第二闸极的第一边，其中该第二闸极的第一边是相对于该第一闸极的第一边，其中该第二扩散区的电性是为和该第一导电类型相反的该第二导电类型，且该第二扩散区是用以接收和该可多次编程功能有关的第五电压；该第三扩散区是形成于该主动区的该表面且介于该第一闸极和该第二闸极/第三闸极之间，其中该第三扩散区的电性是为该第二导电类型。
本发明提供一种具有双功能的非挥发性半导体记忆单元。该非挥发性半导体记忆单元是利用施加在位线、字符线和编程在线的不同电压轻易地实现该非挥发性半导体记忆单元的可一次编程功能和可多次编程功能。如此，相较于现有技术，该非挥发性半导体记忆单元不仅具有较现有技术佳的效能，亦具有较现有技术简单的架构以实现该可一次编程功能和该可多次编程功能。
附图说明
图1是为现有技术的半导体记忆晶体管的示意图。
图2是为现有技术的互补金属氧化物半导体非挥发性记忆单元的示意图。
图3是为本发明的一实施例说明一种互补金属氧化物半导体的非挥发性记忆单元的示意图。
图4是为本发明的一实施例说明具有双功能的记忆单元的示意图。
图5是为说明记忆单元的横切面的示意图。
图6是为说明在可一次编程功能的编程模式下的记忆单元的示意图。
图7是为说明在可一次编程功能的读取模式下的记忆单元的示意图。
图8是为说明在可一次编程功能的编程模式下的内存数组的示意图。
图9是为说明在可一次编程功能的读取模式下的内存数组的示意图。
图10是为说明图3的记忆单元的横切面的示意图。
图11是为说明在可多次编程功能的抹除模式下图10的记忆单元的示意图。
图12是为本发明的还一实施例说明由互补金属氧化物半导体非挥发性内存单元构成的内存数组的示意图。
其中，附图标记说明如下：
100                           半导体记忆晶体管
152                           闸极区
155-1、155-2                  电荷储存架构
156、323                      通道区
157-1、157-2、204-1、204-2    源/汲极区
200、300                       非挥发性内存单元
202                            基底
206-1、206-2                   多晶硅闸极
208-1、208-2                   氮化硅侧间隙壁
21                             可编程层
212                            隔离层
214-1、214-2                   侧间隙壁隔离层
216-1、216-2                   闸极介电层
218-1、218-2                   第二侧间隙壁
310、810P                      井区
311-1、811-1                   第一N+扩散区
311-2、811-2                    第二N+扩散区
311-3、811-3                    第三N+扩散区
313-1、813-1                    第一多晶硅闸极
313-2、813-2[1]                第二多晶硅闸极
313-3、813-3[1]                第三多晶硅闸极
314、814[1]、814[2]、814[N]    电荷储存层
315、815                       主动区
316-1、316-2、816-1、816-2     接触插塞
320、321                       闸极氧化层
402                            开关
40                             可一次编程功能单元
40                             可多次编程功能单元
80、82                         内存数组
80                             记忆单元
811-4                          第四N+扩散区
813-2[2]          第四多晶硅闸极
813-3[2]          第五多晶硅闸极
813-2[N]          第六多晶硅闸极
813-3[N]          第七多晶硅闸极
BL、BLn、BLn+1    位线
Iread             电流
PL、PLn、PLn+1    编程线
Vpp、VDD、VSL     高电压
VG、VSG           闸极电压
V2                汲极电压
V1                源极电压
VTH               阀值电压
WL、WLn、WLn+1    字符线
具体实施方式
请参照图3，图3是为本发明的一实施例说明一种互补金属氧化物半导体(complimentary metal-oxide-semiconductor，CMOS)的非挥发性记忆单元300(以下简称记忆单元300)的示意图。记忆单元300是形成于在ㄧ基底的P井(P-well)区310的主动区315之上。虽然图3的实施例是利用P井型态的互补金属氧化物半导体，但本发明以下的实施例亦适合应用到N井(N-well)型态的互补金属氧化物半导体。第一N+扩散区311-1是形成于第一多晶硅闸极313-1的左边的主动区315的表面上，第二N+扩散区311-2是形成于第二多晶硅闸极313-2的右边的主动区315的表面上，以及第三N+扩散区311-3是形成于第一多晶硅闸极313-1和第二多晶硅闸极313-2/第三多晶硅闸极313-3之间的主动区315的表面上。
如图3所示，第二多晶硅闸极313-2和第三多晶硅闸极313-3相距第二距离，以及第二多晶硅闸极313-2和第三多晶硅闸极313-3两者皆相距第一多晶硅闸极313-1第一距离。如图3所示，第二距离的方向是垂直于第一距离的方向。另外，第二距离的大小是适合在第二多晶硅闸极313-2及第三多晶硅闸极313-3之间形成电荷储存层(自对准氮化层)314，以及第一距离的大小是不适合在第一多晶硅闸极313-1和第二多晶硅闸极313-2、第三多晶硅闸极313-3之间形成自对准氮化层。例如，在90奈米/65奈米的制程中，第二多晶硅闸极313-2相距第三多晶硅闸极313-3在20奈米到200奈米的范围，因此可允许电荷储存层314形成在第二多晶硅闸极313-2和第三多晶硅闸极313-3之间的空间。如图3所示，接触插塞316-1形成在第一N+扩散区311-1之上的主动区315，以及接触插塞316-2形成在第二N+扩散区311-2之上的主动区315，其中接触插塞316-1和接触插塞316-2是用以将施加在接触插塞316-1、316-2的电压信号对第一N+扩散区311-1和第二N+扩散区311-2充电。
请参照图4和图5。图4是为本发明的一实施例说明具有双功能的记忆单元300的示意图，和图5是为说明记忆单元300的横切面的示意图。如图4所示，位线BL是耦接于接触插塞316-1，字符线WL是耦接于第一多晶硅闸极313-1，以及编程线PL是耦接于第二多晶硅闸极313-2和第三多晶硅闸极313-3。如图5和图4所示，第一多晶硅闸极313-1、第一N+扩散区311-1和第三N+扩散区311-3可做为开关402，第二多晶硅闸极313-2、第三多晶硅闸极313-3、第二N+扩散区311-2和第三N+扩散区311-3可做为可一次编程功能单元404(亦及第二多晶硅闸极313-2和第三多晶硅闸极313-3可做为反熔丝)。另外，第二多晶硅闸极313-2、第三多晶硅闸极313-3、电荷储存层314、第二N+扩散区311-2和第三N+扩散区311-3可做为可多次编程功能单元406。
请参照图6。图6是为说明在可一次编程功能的编程模式下的记忆单元300的示意图。在可一次编程功能的编程模式中，因为高电压Vpp是施加在第二多晶硅闸极313-2和第三多晶硅闸极313-3，以及第一N+扩散区311-1是耦接于地(亦即耦接于位线BL的接触插塞316-1的电压是为0V)，所以高电压Vpp可根据第二多晶硅闸极313-2、第三多晶硅闸极313-3和第一N+扩散区311-1之间的跨压，击穿形成于第二多晶硅闸极313-2和第三多晶硅闸极313-3之下的闸极氧化层320。如图6所示，二分之一的高电压(Vpp/2)是施加在第一多晶硅闸极313-1以维持第一N+扩散区311-1和第三N+扩散区311-3之间的通道区323开启。另外，二分之一的高电压(Vpp/2)并无法击穿形成于第一多晶硅闸极313-1之下的闸极氧化层321。然而，虽然二分之一的高电压(Vpp/2)并无法击穿形成于第一多晶硅闸极313-1之下的闸极氧化层321，但是二分之一的高电压(Vpp/2)施加在第一多晶硅闸极313-1时可使地电压从第一N+扩散区311-1传递至第三N+扩散区311-3。
请参照图7。图7是为说明在可一次编程功能的读取模式下的记忆单元300的示意图。在可一次编程功能的读取模式中，高电压VDD是施加在第二多晶硅闸极313-2和第三多晶硅闸极313-3，第一N+扩散区311-1是耦接于地(亦即耦接于位线BL的接触插塞316-1的电压是为0V)，以及高电压VDD亦施加在第一多晶硅闸极313-1以维持通道区323开启。如此，电流Iread可从第二多晶硅闸极313-2和第三多晶硅闸极313-3流向第一N+扩散区311-1。因此，位线BL可感测到电流Iread(亦即逻辑“1”)。但本发明并不受限于逻辑“1”是对应于位线BL感测到电流Iread。如此，在记忆单元300的可一次编程功能中，当第二多晶硅闸极313-2和第三多晶硅闸极313-3没被击穿时，记忆单元300是储存逻辑“0”；当第二多晶硅闸极313-2和第三多晶硅闸极313-3被击穿时，记忆单元300是储存逻辑“1”。
请参照图8，图8是为说明在可一次编程功能的编程模式下的内存数组820的示意图。如图8所示，内存数组820的记忆单元8202被编程，以及内存数组820的其它记忆单元没有被编程。如图8所示，位线BLn，字符线WLn，以及编程线PLn是耦接于记忆单元8202。因此，在可一次编程功能的编程模式中，高电压Vpp是施加在编程线PLn，位线BLn是耦接于地，以及二分之一的高电压(Vpp/2)是施加在字符线WLn。另外，二分之一的高电压(Vpp/2)是施加在耦接于其它记忆单元的位线(例如位线BLn+1)，以及耦接于其它记忆单元的字符线(例如字符线WLn+1)和编程线(例如编程线PLn+1)是耦接于地。如此，记忆单元8202被编程(亦即逻辑“1”)，以及内存数组820的其它记忆单元没有被编程(亦即逻辑“0”)。
请参照图9，图9是为说明在可一次编程功能的读取模式下的内存数组820的示意图。如图9所示，内存数组820的记忆单元8202储存逻辑“1”，以及内存数组820的其它记忆单元储存逻辑“0”或逻辑“1”。在可一次编程功能的读取模式中，高电压VDD是施加在编程线PLn和字符线WLn，以及位线BLn是耦接于地。另外，高电压VDD是施加在位线BLn+1以抑制耦接于字符线WLn的相邻于记忆单元8202的其它记忆单元的漏电流，以及字符线WLn+1和编程线PLn+1是耦接于地。如此，位线BLn可感测到电流Iread(亦即记忆单元8202储存逻辑“1”)。
请参照图10，图10是为说明图3的记忆单元300的横切面的示意图。如图10所示，记忆单元300是在可多次编程功能的编程模式。闸极氧化层321是形成于第一多晶硅闸极313-1和P井区310之间。在可多次编程功能的编程模式下，对于N型金属氧化物半导体晶体管场效晶体管(N-type MOSFET)而言，高电压VAG(例如大于零的电压)是施加在第二多晶硅闸极313-2和第三多晶硅闸极313-3，大于选择晶体管的阀值电压VTH的闸极电压VSG是施加在第一多晶硅闸极313-1，高电压VSL(例如大于零的电压)是施加在第二N+扩散区311-2，以及第一N+扩散区311-1是耦接于地。如此，信道热电子可从第一N+扩散区311-1穿越形成于第一N+扩散区311-1和第三N+扩散区311-3之间的通道区323。然后，信道热电子可抵达第三N+扩散区311-3并被注入电荷储存层314。另外，通道热载子注入的尖端会被偏移电荷储存层314下方的第二扩散区311-2的边缘，以及可通过施加电压至第二多晶硅闸极313-2和第三多晶硅闸极313-3增强电流密度。
请参照图11，图11是为说明在可多次编程功能的抹除模式下图10的记忆单元300的示意图。在图11中，可利用带对带穿隧电洞(Band-to-bandtunneling hot hole，BBHH)的注入抹除记忆单元300。如图11所示，低电压VSG(例如等于零的电压)是施加在第一多晶硅闸极313-1，以及低电压VAG(例如小于零的电压)是施加在第二多晶硅闸极313-2和第三多晶硅闸极313-3。而第一N+扩散区311-1浮接。高电压VSL(例如大于零的电压)是施加在第二N+扩散区311-2。如此，将发生带对带穿隧电洞的注入，而热电洞可从第二扩散区311-2流向电荷储存层314(如图11所示)。因此，记忆单元300可被抹除。
请参照图12，图12是为本发明的还一实施例说明由互补金属氧化物半导体非挥发性内存单元构成的内存数组800的示意图。如图12所示，内存数组800可被视为在内存串行(memory string)包括N个内存单元的逻辑与非门形式的数组(logical NAND type array)。在图12中，内存数组800的N个内存单元可形成在基底的P井区810中的主动区815之上。第一N+扩散区811-1形成于第一多晶硅闸极813-1之下。第二N+扩散区811-2形成于第一多晶硅闸极813-1、第二多晶硅闸极813-2[1]和第三多晶硅闸极813-3[1]之下。第三N+扩散区811-3形成于第二多晶硅闸极813-2[1]、第三多晶硅闸极813-3[1]第四多晶硅闸极813-2[2]和第五多晶硅闸极813-3[2]之下。第四N+扩散区811-4形成于第六多晶硅闸极813-2[N]和第七多晶硅闸极813-3[N]之下。如此，在第一N+扩散区811-1和第四N+扩散区811-4之间便可形成连续的通道，所以在电荷储存层814[1]814[2]、…及814[N]中能够储存电荷，例如电子。但如果电荷储存层814[1]814[2]、…及814[N]中有一个或多个电荷储存层无法储存电荷，则电流将无法从第一N+扩散区811-1流向第四N+扩散区811-4。因此如上所述，可通过图12所示的架构达成与非门形式的操作。
第二多晶硅闸极813-2[1]和第三多晶硅闸极813-3[1]相距第一距离。另外，第二多晶硅闸极813-2[1]和第三多晶硅闸极813-3[1]两者和第一多晶硅闸极813-1相距第二距离。第四多晶硅闸极813-2[2]和第五多晶硅闸极813-3[2]相距第一距离。第四多晶硅闸极813-2[2]和第二多晶硅闸极813-2[1]相距第三距离。第五多晶硅闸极813-3[2]和第三多晶硅闸极813-3[1]相距第三距离。第三距离可和第二距离相同。第一距离的大小是适合在第二多晶硅闸极813-2[1]和第三多晶硅闸极813-3[1]之间、第四多晶硅闸极813-2[2]和第五多晶硅闸极813-3[2]之间、第六多晶硅闸极813-2[N]和第七多晶硅闸极813-3[N]之间形成自对准氮化层814[1]、814[2]、…及814[N]。第二距离的大小则是不适合在第一多晶硅闸极813-1和第二多晶硅闸极813-2[1]、第三多晶硅闸极813-3[1]之间形成自对准氮化层。第三距离的大小则是不适合在第二多晶硅闸极813-2[1]和第四多晶硅闸极813-2[2]之间、第三多晶硅闸极813-3[1]和第五多晶硅闸极813-3[2]之间形成自对准氮化层。例如，在90奈米/65奈米的制程中，第二多晶硅闸极813-2[1]相距第三多晶硅闸极813-3[1]在20奈米到200奈米的范围，因此可允许电荷储存层814[1](例如自对准氮化层)形成在第二多晶硅闸极813-2[1]和第三多晶硅闸极813-3[1]之间。接触插塞816-1形成在第一N+扩散区811-1之上的主动区815，以及接触插塞816-2形成在第四N+扩散区811-4之上的主动区815。接触插塞816-1和接触插塞816-2是用以将施加在接触插塞816-1、816-2的电压信号对第一N+扩散区811-1和第四N+扩散区811-4充电。
在图12所提及的内存数组架构是与非门形式数组架构。或非门形式数组包括多个内存单元，其中每一个内存单元的架构可如同内存单元300，因此不再赘述或非门形式数组的原理。
综上所述，如图4至图11所示，本发明所提供的记忆单元是具有可一次编程功能和可多次编程功能。亦即可利用施加在位线、字符线和编程在线的不同电压轻易地实现记忆单元的可一次编程功能和可多次编程功能。如此，相较于现有技术，记忆单元不仅具有较现有技术佳的效能，亦具有较现有技术简单的架构以实现可一次编程功能和可多次编程功能。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种具有双功能的非挥发性半导体记忆单元，包括：
第一导电类型的基底，包括主动区；
该非挥发性半导体记忆单元的特征在于还包括：
第一闸极，该第一闸极的全部形成于该主动区之上，用以接收选择闸极电压；
第二闸极，该第二闸极的部分形成于该主动区上，且位于该第一闸极的第一边，用以接收第一电压和第二电压，其中该第一闸极和该第二闸极相距第一距离，该第一电压是有关于该双功能中的可一次编程功能，以及该第二电压是有关于该双功能中的可多次编程功能；
第三闸极，该第三闸极的部分形成于该主动区上，且位于该第一闸极的第一边，用以接收该第一电压和该第二电压，其中该第一闸极和该第三闸极相距该第一距离，以及该第二闸极和该第三闸极相距第二距离；
电荷储存层，形成于该主动区的表面之上，且填充于该第二闸极和该第三闸极之间；
第一扩散区，形成于该表面之上，且位于该第一闸极的第二边，其中该第一闸极的第一边相对该第一闸极的第二边设置，其中该第一扩散区的电性是为和该第一导电类型相反的第二导电类型，且该第一扩散区是用以接收和该可一次编程功能有关的第三电压以及和该可多次编程功能有关的第四电压；
第二扩散区，形成于该表面之上，且位于该第二闸极的第一边，其中该第二闸极的第一边相对该第一闸极的第一边设置，其中该第二扩散区的电性是为和该第一导电类型相反的该第二导电类型，且该第二扩散区是用以接收和该可多次编程功能有关的第五电压；及
第三扩散区，形成于该表面且介于该第一闸极和该第二闸极/第三闸极之间，其中该第三扩散区的电性是为和该第一导电类型相反的该第二导电类型。
2.如权利要求1所述的非挥发性半导体记忆单元，其特征在于，在该可一次编程功能的编程模式中，该第一电压是用以击穿在该第二闸极和该第三闸极之下的氧化层，该选择闸极电压是为该第一电压的一半，以及该第三电压是等于地电压。
3.如权利要求1所述的非挥发性半导体记忆单元，其特征在于，在该可一次编程功能的读取模式中，该第一电压是等于该选择闸极电压，以及该第三电压是等于地电压。
4.如权利要求1所述的非挥发性半导体记忆单元，其特征在于，在该可多次编程功能的编程模式中，该第二电压是高于0V，该选择闸极电压是高于0V，该第四电压是等于0V，以及该第五电压是高于0V。
5.如权利要求1所述的非挥发性半导体记忆单元，其特征在于，在该可多次编程功能的抹除模式中，该第二电压是低于0V，该选择闸极电压是等于0V，该第一扩散区是浮接，以及该第五电压是高于0V。
6.如权利要求1所述的非挥发性半导体记忆单元，其特征在于，该第一距离和该第二距离是适合让该电荷储存层在一个范围内自对准。
7.如权利要求6所述的非挥发性半导体记忆单元，其特征在于，该范围是介于20纳米及200纳米之间。
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