KR102169634B1 - 비휘발성 메모리 소자 - Google Patents

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KR102169634B1
KR102169634B1 KR1020140131451A KR20140131451A KR102169634B1 KR 102169634 B1 KR102169634 B1 KR 102169634B1 KR 1020140131451 A KR1020140131451 A KR 1020140131451A KR 20140131451 A KR20140131451 A KR 20140131451A KR 102169634 B1 KR102169634 B1 KR 102169634B1
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Abstract

설계자의 의도에 따라 OTP 메모리 또는 MTP 메모리로 활용될 수 있는 하이브리드 형태의 비휘발성 메모리 소자를 제공하는 것이다. 상기 비휘발성 메모리 소자는 비휘발성 메모리 셀을 포함하는 비휘발성 메모리 소자에 있어서, 상기 비휘발성 메모리 셀은 일방향으로 순차적으로 배치되는 제1 내지 제4 영역을 포함하는 액티브 패턴, 상기 제2 영역 상에 상기 액티브 패턴과 교차하고, 제1 게이트 전극 및 제1 절연막을 포함하는 제1 게이트 구조체 및 상기 제4 영역 상에 상기 액티브 패턴과 교차하고, 제2 게이트 전극 및 제2 절연막을 포함하는 제2 게이트 구조체를 포함하고, 상기 제2 절연막이 제1 상태일 때, 상기 제2 게이트 전극에 제1 전압을 인가함으로써 상기 제2 영역을 통과하는 전류는 제1 전류이고, 상기 제2 절연막이 제2 상태일 때, 상기 제2 게이트 전극에 상기 제1 전압을 인가함으로써 상기 제2 영역을 통과하는 전류는 제2 전류이고, 상기 제2 절연막이 제3 상태일 때, 상기 제2 게이트 전극에 상기 제1 전압을 인가함으로써 상기 제2 영역을 통과하는 전류는 제3 전류이고, 상기 제2 전류 및 상기 제3 전류는 상기 제1 전류보다 크고, 상기 제2 전류는 상기 제3 전류와 다르다.

Description

비휘발성 메모리 소자{Nonvolatile memory device}
본 발명은 비휘발성 메모리 소자에 관한 것으로, 좀 더 구체적으로 OTP(One-Time Programmable) 메모리 및 MTP(Multi-Time Programmable) 메모리로 사용될 수 있는 비휘발성 메모리 소자에 관한 것이다.
일반적으로 모바일 부품, 자동차 전장 부품 등에 사용되는 MCU(Micro Controller Unit), 전력(Power) IC, 디스플레이 구동 IC(Display Driver IC), CMOS 이미지 센서(Image Sensor) 등에, 프로그램 가능한 메모리가 사용된다.
이와 같은 프로그램 가능한 메모리로서, 차지하는 면적이 작고, 추가 공정이 필요 없으며, 게이트 산화막 두께가 얇아, 고전압의 인가 시 브레이크다운 메커니즘(breakdown mechanism)에 의해 전기적으로 단락(short)되어 프로그램되는 OTP(One-Time Programmable)메모리가 사용된다.
또한, 한번만 프로그래밍 할 수 있는 OTP 메모리 이외에, 반복적으로 프로그래밍할 수 있는 MTP(Multi-Time Programmable) 메모리도 사용된다.
본 발명이 해결하려는 과제는, 설계자의 의도에 따라 OTP 메모리 또는 MTP 메모리로 활용될 수 있는 하이브리드 형태의 비휘발성 메모리 소자를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 소자의 일 태양(aspect)은 비휘발성 메모리 셀을 포함하는 비휘발성 메모리 소자에 있어서, 상기 비휘발성 메모리 셀은 일방향으로 순차적으로 배치되는 제1 내지 제4 영역을 포함하는 액티브 패턴, 상기 제2 영역 상에 상기 액티브 패턴과 교차하고, 제1 게이트 전극 및 제1 절연막을 포함하는 제1 게이트 구조체 및 상기 제4 영역 상에 상기 액티브 패턴과 교차하고, 제2 게이트 전극 및 제2 절연막을 포함하는 제2 게이트 구조체를 포함하고, 상기 제2 절연막이 제1 상태일 때, 상기 제2 게이트 전극에 제1 전압을 인가함으로써 상기 제2 영역을 통과하는 전류는 제1 전류이고, 상기 제2 절연막이 제2 상태일 때, 상기 제2 게이트 전극에 상기 제1 전압을 인가함으로써 상기 제2 영역을 통과하는 전류는 제2 전류이고, 상기 제2 절연막이 제3 상태일 때, 상기 제2 게이트 전극에 상기 제1 전압을 인가함으로써 상기 제2 영역을 통과하는 전류는 제3 전류이고, 상기 제2 전류 및 상기 제3 전류는 상기 제1 전류보다 크고, 상기 제2 전류는 상기 제3 전류와 다르다.
본 발명의 몇몇 실시예에서, 상기 비휘발성 메모리 셀이 OTP(One Time Programmable) 셀로 사용될 때, 상기 제1 상태는 프로그래밍 이전 상태이고, 상기 비휘발성 메모리 셀이 MTP(Multi Time Programmable) 셀로 사용될 때, 상기 제1 상태는 포밍(forming) 이전 상태이다.
본 발명의 몇몇 실시예에서, 상기 비휘발성 메모리 셀이 OTP 셀로 사용될 때, 상기 제2 상태는 상기 제1 전압보다 큰 제2 전압을 이용하여 상기 제2 절연막을 프로그래밍한 상태이다.
본 발명의 몇몇 실시예에서, 상기 제2 절연막은 상기 액티브 패턴 상이 순차적으로 형성된 계면막과 고유전율 유전막을 포함하고, 상기 제2 상태에서, 상기 계면막은 브레이크 다운(breakdown)이 발생된다.
본 발명의 몇몇 실시예에서, 상기 제2 상태에서, 상기 제4 영역에 형성된 DBIE(Dielectric Breakdown Induced Epitaxy)를 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 전류에 대한 상기 제2 전류의 비율을 이용하여 상기 비휘발성 메모리 소자에 쓰여진 데이터 값을 읽는다.
본 발명의 몇몇 실시예에서, 상기 비휘발성 메모리 셀이 MTP 셀로 사용될 때, 상기 제2 상태는 상기 제1 전압보다 큰 제2 전압을 이용하여 상기 제2 절연막을 셋(Set)한 상태 또는 포밍(forming)한 상태이고, 상기 제3 상태는 상기 제1 전압보다 크고 상기 제2 전압보다 작은 제3 전압을 이용하여 상기 제2 절연막을 리셋(Reset)한 상태이고, 상기 제2 전류는 상기 제3 전류보다 크다.
본 발명의 몇몇 실시예에서, 상기 제2 절연막은 상기 액티브 패턴 상이 순차적으로 형성된 계면막과 고유전율 유전막을 포함하고, 상기 제2 상태 및 상기 제3 상태에서, 상기 계면막은 브레이크 다운이 발생되지 않는다.
본 발명의 몇몇 실시예에서, 상기 제3 전류에 대한 상기 제2 전류의 비율을 이용하여 상기 비휘발성 메모리 소자에 쓰여진 데이터 값을 읽는다.
본 발명의 몇몇 실시예에서, 상기 제1 영역은 상기 제1 내지 제3 전류를 감지하는 센스 앰프(sense amplifier)와 연결되고, 상기 제3 영역과 전기적으로 연결되는 컨택이 비형성된다.
본 발명의 몇몇 실시예에서, 제1 트렌치 및 제2 트렌치를 포함하고, 상기 액티브 패턴 상에 형성되는 층간 절연막을 더 포함하고, 상기 제1 절연막은 상기 제1 트렌치의 바닥면에 형성된 제1 계면막과, 상기 제1 계면막 상에 상기 제1 트렌치의 측면 및 바닥면을 따라서 형성된 제1 고유전율 절연막을 포함하고, 상기 제2 절연막은 상기 제2 트렌치의 바닥면에 형성된 제2 계면막과, 상기 제2 계면막 상에 상기 제2 트렌치의 측면 및 바닥면을 따라서 형성된 제2 고유전율 절연막을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 각각 리플레이스먼트 금속 게이트 전극이다.
본 발명의 몇몇 실시예에서, 상기 제1 계면막 및 상기 제2 계면막은 실리콘 산화물을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 고유전율 절연막 및 상기 제2 고유전율 절연막은 서로 동일한 물질을 포함하고, 상기 제1 고유전율 절연막은 하프늄 산화물(HfOx)을 포함한다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 소자의 다른 태양은 비휘발성 메모리 셀을 포함하는 비휘발성 메모리 소자에 있어서, 상기 비휘발성 메모리 셀은 일방향으로 순차적으로 배치되는 제1 내지 제4 영역을 포함하는 액티브 패턴, 상기 제2 영역 상에 상기 액티브 패턴과 교차하고, 제1 게이트 전극 및 제1 절연막을 포함하는 제1 게이트 구조체, 및 상기 제4 영역 상에 상기 액티브 패턴과 교차하고, 제2 게이트 전극 및 제2 절연막을 포함하는 제2 게이트 구조체를 포함하고, 상기 제1 영역은 상기 제2 영역을 통과하는 전류를 검출하는 센스 앰프와 연결되고, 상기 비휘발성 메모리 셀이 프로그래밍 이전 상태의 OTP(One Time Programmable) 셀이거나, 포밍(forming) 이전 상태의 MTP(Multi Time Programmable) 셀일 때, 상기 제2 절연막은 제1 저항값을 가지고, 상기 비휘발성 메모리 셀이 OTP 셀로 사용될 때, 프로그래밍 상태의 상기 비휘발성 메모리 셀에서, 상기 제2 절연막은 상기 제1 저항값보다 작은 제2 저항값을 가지고, 상기 비휘발성 메모리 셀이 MTP 셀로 사용될 때, 셋(Set) 상태의 상기 비휘발성 메모리 셀에서, 상기 제2 절연막은 상기 제1 저항값보다 작고 상기 제2 저항값보다 큰 제3 저항값을 갖는다.
본 발명의 몇몇 실시예에서, 제1 전압을 상기 제2 게이트 전극에 인가하여, 상기 비휘발성 메모리 셀은 셋 상태에 놓이게 되고, 상기 제1 전압보다 작은 제2 전압을 상기 제2 게이트 전극에 인가하여, 상기 비휘발성 메모리 셀은 리셋 상태에 놓이게 되고, 리셋 상태에 놓인 상기 비휘발성 메모리 셀에서, 상기 제2 절연막은 상기 제3 저항값보다 크고, 상기 제1 저항값보다 작은 제4 저항값을 갖는다.
본 발명의 몇몇 실시예에서, 상기 비휘발성 메모리 셀이 MTP 셀로 사용될 때, 셋(Set) 상태의 상기 비휘발성 메모리 셀에서, 상기 제2 절연막은 상기 제1 저항값보다 작고 상기 제3 저항값보다 큰 제4 저항값을 갖고, 상기 비휘발성 메모리 셀에 쓰여진 데이터 값을 읽기 위해, 상기 제2 게이트 전극에 읽기 전압(read voltage)를 인가할 때, 상기 제1 저항값을 갖는 상기 제2 절연막에 흐르는 전류는 제1 전류이고, 상기 제2 저항값을 갖는 상기 제2 절연막에 흐르는 전류는 제2 전류이고, 상기 제3 저항값을 갖는 상기 제2 절연막에 흐르는 전류는 제3 전류이고, 상기 제4 저항값을 갖는 상기 제2 절연막에 흐르는 전류는 제4 전류이고, 상기 제1 전류에 대한 상기 제2 전류의 비율은 상기 제4 전류에 대한 상기 제3 전류의 비율보다 크다.
본 발명의 몇몇 실시예에서, 상기 제1 절연막 및 상기 제2 절연막은 동일한 고유전율 물질을 포함하고, 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 각각 리플레이스먼트 금속 게이트 전극이고, 동일한 금속성 물질을 포함한다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 소자의 또 다른 태양은 OTP 셀이 형성되는 제1 영역과, MTP 셀이 형성되는 제2 영역을 포함하는 기판, 상기 제1 영역에 형성되는 제1 비휘발성 메모리 셀로서, 상기 제1 비휘발성 메모리 셀은 제1 방향으로 순차적으로 배치되는 제1 내지 제4 영역을 포함하는 제1 액티브 패턴과, 상기 제2 영역 상에 형성되는 제1 게이트 구조체와, 상기 제4 영역 상에 상기 제1 액티브 패턴과 교차하고 제2 게이트 구조체를 포함하는 제1 비휘발성 메모리 셀, 및 상기 제2 영역에 형성되는 제2 비휘발성 메모리 셀로서, 상기 제2 비휘발성 메모리 셀은 제2 방향으로 순차적으로 배치되는 제5 내지 제8 영역을 포함하는 제2 액티브 패턴과, 상기 제6 영역 상에 형성되는 제3 게이트 구조체와, 상기 제8 영역 상에 상기 제2 액티브 패턴과 교차하고 제4 게이트 구조체를 포함하는 제2 비휘발성 메모리 셀을 포함하되, 상기 제1 내지 제4 게이트 구조체는 서로 동일한 고유전율 물질과, 서로 동일한 금속성 물질을 포함하는 리플레이스먼트 금속 게이트 전극을 포함하고, 상기 제2 게이트 구조체와 상기 제1 액티브 패턴이 중첩되는 제1 면적은, 상기 제4 게이트 구조체와 상기 제2 액티브 패턴이 중첩되는 제2 면적과 다르다.
본 발명의 몇몇 실시예에서, 상기 제1 면적은 상기 제2 면적보다 크다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 나타내는 개념도이다.
도 2는 하나의 메모리 셀을 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자에 포함되는 비휘발성 메모리 셀의 레이아웃도이다.
도 4는 도 3의 A - A를 따라서 절단한 단면도이다.
도 5a 및 도 5b는 도 3의 비휘발성 메모리 셀이 프로그래밍되기 이전 또는 포밍(forming)되기 이전 상태를 설명하기 위한 도면들이다.
도 6a 및 도 6b는 도 3의 비휘발성 메모리 셀이 OTP 메모리 셀로 사용될 때, 프로그래밍 된 상태를 설명하기 위한 도면들이다.
도 7a 및 도 7b는 도 3의 비휘발성 메모리 셀이 MTP 메모리 셀로 사용될 때, 포밍된 상태 또는 셋(Set)된 상태를 설명하기 위한 도면들이다.
도 8a 및 도 8b는 도 3의 비휘발성 메모리 셀이 MTP 메모리 셀로 사용될 때, 리셋(reset)된 상태를 설명하기 위한 도면들이다.
도 9a 내지 도 9d는 도 3의 비휘발성 메모리 셀의 동작시 전류 및 저항의 변화를 설명하기 위한 도면들이다.
도 10은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자에 포함되는 비휘발성 메모리 셀들의 레이아웃도이다.
도 12는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함하는 시스템을 개략적으로 도시한 블록도이다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 소자가 적용된 메모리 카드의 구성을 예시적으로 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 나타내는 개념도이다. 도 2는 하나의 메모리 셀을 나타내는 회로도이다.
도 1을 참고하면, 비휘발성 메모리 소자는 메모리 셀 어레이(70), 로우 디코더(75), 컬럼 디코더(80), 및 센스 앰프(85)를 포함한다.
메모리 셀 어레이(70)는 X개의 비트 라인들(BL)과 Y개의 워드 라인들(WL) 사이에 각각 위치하는 복수의 비휘발성 메모리 셀들을 포함한다. 이때 X, Y는 1이상의 정수이다.
비휘발성 메모리 셀 각각은 도 2에 도시된 바와 같이, 비트 라인(BL)과 워드 라인(WL) 사이에 연결된다. 비휘발성 메모리 셀은 2개의 트랜지스터를 포함한다. 제1 트랜지스터(access transistor)는 게이트 단자가 워드 라인(WL)에 연결되고, 소오스(source) 단자는 제2 트랜지스터의 드레인 단자에 연결되며, 드레인(drain) 단자는 비트 라인(BL)에 연결된다. 제2 트랜지스터(rupture transistor)는 게이트 단자가 고전압 라인(WP)에 연결되고, 소오스 단자는 플로팅 단자(FLOAT)에 연결되며, 드레인 단자는 제1 트랜지스터(access transistor)의 소오스 단자에 연결된다.
로우 디코더(75)는 메모리 셀 에레이(70)에서 액세스를 하기 위한 타겟 셀(target cell)의 로우(row), 즉, 디코딩된 워드 라인 어드레스를 기초로 워드 라인(WL)을 선택한다.
컬럼 디코더(80)는 메모리 셀 어레이(70)에서 액세스를 하기 위한 타겟 셀(target cell)의 컬럼(Column), 즉, 디코딩된 비트 라인 어드레스를 기초로 비트 라인(BL)을 선택한다.
센스 앰프(85)는 비트 라인들(BL) 일단에 각각 접속되어, 타겟 셀의 데이터를 감지 및 증폭하여 출력한다.
도 3 내지 도 9d를 참조하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자에 대해서 설명한다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자에 포함되는 비휘발성 메모리 셀의 레이아웃도이다. 도 4는 도 3의 A - A를 따라서 절단한 단면도이다. 도 5a 및 도 5b는 도 3의 비휘발성 메모리 셀이 프로그래밍되기 이전 또는 포밍(forming)되기 이전 상태를 설명하기 위한 도면들이다. 도 6a 및 도 6b는 도 3의 비휘발성 메모리 셀이 OTP 메모리 셀로 사용될 때, 프로그래밍 된 상태를 설명하기 위한 도면들이다. 도 7a 및 도 7b는 도 3의 비휘발성 메모리 셀이 MTP 메모리 셀로 사용될 때, 포밍된 상태 또는 셋(Set)된 상태를 설명하기 위한 도면들이다. 도 8a 및 도 8b는 도 3의 비휘발성 메모리 셀이 MTP 메모리 셀로 사용될 때, 리셋(reset)된 상태를 설명하기 위한 도면들이다. 도 9a 내지 도 9d는 도 3의 비휘발성 메모리 셀의 동작시 전류 및 저항의 변화를 설명하기 위한 도면들이다.
도 3에서, 설명의 편의상 제1 층간 절연막(150) 및 제2 층간 절연막(155)를 도시하지 않았다.
도 3 및 도 4를 참고하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(1)는 하나 이상의 비휘발성 메모리 셀을 포함한다.
비휘발성 메모리 셀은 제1 액티브 패턴(110)과, 제1 게이트 구조체(125)와, 제2 게이트 구조체(175)와, 제1 컨택(210) 등을 포함할 수 있다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
제1 액티브 패턴(110)은 기판(100) 중 일부일 수 있다. 제1 액티브 패턴(110)은 필드 절연막(105)에 의해 정의될 수 있다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합 중 하나를 포함할 수 있다.
제1 액티브 패턴(110)은 제1 방향(X1)을 따라서 길게 연장될 수 있다. 제1 액티브 패턴(110)은 제1 방향(X1)으로 연장되는 장변과, 제2 방향(Y1)으로 연장되는 단변을 포함할 수 있다.
제1 액티브 패턴(110)은 제1 내지 제4 영역(110a, 110b, 110c, 110d)을 포함할 수 있다, 제1 액티브 패턴의 제1 영역(110a)과, 제1 액티브 패턴의 제2 영역(110b)과, 제1 액티브 패턴의 제3 영역(110c)과, 제1 액티브 패턴의 제4 영역(110d)은 제1 방향(X1)으로 순차적으로 배치될 수 있다.
제1 액티브 패턴의 제1 내지 제4 영역(110a, 110b, 110c, 110d)은 서로 직접 연결될 수 있다.
제1 층간 절연막(150)은 기판(100) 상에 형성된다. 제1 층간 절연막(150)은 제1 액티브 패턴(110)과 필드 절연막(105)을 덮는다. 제1 층간 절연막(150)은 제2 방향(Y1)으로 연장되는 제1 트렌치(125t)와, 제2 트렌치(175t)를 포함할 수 있다.
제1 트렌치(125t)는 제1 액티브 패턴의 제2 영역(110b)에 교차하고, 제2 트렌치(175t)는 제1 액티브 패턴의 제4 영역(110d)의 적어도 일부와 교차할 수 있다. 도 4에서, 제2 트렌치(175t)는 제1 액티브 패턴의 제4 영역(110d)과 전체적으로 교차하는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 층간 절연막(150)은 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma) oxide, PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) oxide 또는 이들의 조합으로 이뤄질 수 있으나, 이에 제한되는 것은 아니다.
제2 층간 절연막(155)은 제1 층간 절연막(150) 상에 형성된다. 제2 층간 절연막(155)은 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다.
제1 게이트 구조체(125)는 제1 트렌치(125t) 내에 형성될 수 있다. 제1 게이트 구조체(125)는 제1 액티브 패턴의 제2 영역(110b) 상에서, 제1 액티브 패턴(110)과 교차하도록 형성된다.
제1 게이트 구조체(125)는 제1 게이트 전극(120)과 제1 절연막(130)을 포함할 수 있다. 제1 게이트 전극(120)은 제1 액티브 패턴의 제2 영역(110b) 상에서, 제1 액티브 패턴(110)과 교차하도록 형성된다. 제1 게이트 전극(120)은 제2 방향(Y1)으로 연장된다.
제1 게이트 전극(120)은 금속층(MG1, MG2)을 포함할 수 있다. 제1 게이트 전극(120)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있지만, 이에 제한되는 것은 아니다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 할 수 있다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, TiAl 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 제1 게이트 전극(120)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 제1 게이트 전극(120)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자에서, 제1 게이트 전극(120)은 도 2에서 도시된 제1 트랜지스터(access transistor)의 게이트 단자일 수 있다. 즉, 제1 게이트 전극(120)은 워드 라인(WL)에 연결될 수 있다.
제1 절연막(130)은 제1 액티브 패턴(110)과 제1 게이트 전극(120) 사이에 형성될 수 있다. 제1 절연막(130)은 제1 계면막(132)과, 제1 고유전율 절연막(134)을 포함할 수 있다. 제1 계면막(132)과 제1 고유전율 절연막(134)은 제1 액티브 패턴의 제2 영역(110b) 상에 순차적으로 형성된다.
제1 계면막(132)은 제1 트렌치(125t)의 바닥면에 형성될 수 있다. 예를 들어, 제1 액티브 패턴의 제2 영역(110b)의 일부가 산화되어, 제1 계면막(132)이 형성될 수 있다. 제1 계면막(132)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
제1 고유전율 절연막(134)은 제1 계면막(132) 상에 형성될 수 있다. 제1 고유전율 절연막(134)은 제1 트렌치(125t)의 측벽 및 바닥면을 따라서 형성될 수 있다.
제1 고유전율 절연막(134)은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자에서, 제1 절연막(130)은 게이트 절연막으로 사용될 수 있다.
제1 게이트 스페이서(140)는 제2 방향(Y1)으로 연장된 제1 게이트 전극(120)의 측벽 상에 형성될 수 있다.
제1 게이트 스페이서(140)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 스페이서(140)는 단일막으로 도시되었지만, 이에 제한되는 것은 아니며, 다중막의 구조를 가질 수 있음은 물론이다.
제2 게이트 구조체(175)는 제2 트렌치(175t) 내에 형성될 수 있다. 제2 게이트 구조체(175)는 제1 액티브 패턴의 제4 영역(110d) 상에서, 제1 액티브 패턴(110)과 교차하도록 형성된다.
제2 게이트 구조체(175)는 제2 게이트 전극(170)과 제2 절연막(180)을 포함할 수 있다. 제2 게이트 전극(170)은 제1 액티브 패턴의 제4 영역(110d) 상에서, 제1 액티브 패턴(110)과 교차하도록 형성된다. 제2 게이트 전극(170)은 제2 방향(Y1)으로 연장된다.
제2 게이트 전극(170)은 금속층(MG3, MG4)을 포함할 수 있다. 제2 게이트 전극(170)은 도시된 것과 같이, 2층 이상의 금속층(MG3, MG4)이 적층될 수 있지만, 이에 제한되는 것은 아니다. 제2 게이트 전극(170)에 대한 설명은 제1 게이트 전극(120)에 대한 설명과 중복될 수 있으므로, 생략한다.
본 발명의 실시예들에 따른 반도체 장치에서, 제2 게이트 전극(170)은 도 2에서 도시된 제2 트랜지스터(rupture transistor)의 게이트 단자일 수 있다. 즉, 제2 게이트 전극(170)은 고전압 라인(WP)에 연결될 수 있다.
제2 절연막(180)은 제1 액티브 패턴(110)과 제2 게이트 전극(170) 사이에 형성될 수 있다. 제2 절연막(180)은 제2 계면막(182)과, 제2 고유전율 절연막(184)을 포함할 수 있다. 제2 계면막(182)과 제2 고유전율 절연막(184)은 제1 액티브 패턴의 제4 영역(110d) 상에 순차적으로 형성된다.
제2 계면막(182)은 제2 트렌치(175t)의 바닥면에 형성될 수 있다. 예를 들어, 제1 액티브 패턴의 제4 영역(110d)의 일부가 산화되어, 제2 계면막(182)이 형성될 수 있다. 제2 계면막(182)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
제2 고유전율 절연막(184)은 제2 계면막(182) 상에 형성될 수 있다. 제2 고유전율 절연막(184)은 제2 트렌치(175t)의 측벽 및 바닥면을 따라서 형성될 수 있다.
제2 고유전율 절연막(184)은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide), 티타늄 산화물(titanium oxide) 중 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자에서, 제2 절연막(180)은 비휘발성 메모리 셀의 정보 저장부로 사용될 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 소자에서, 제1 고유전율 절연막(134)과 제2 고유전율 절연막(184)이 동일한 물질을 포함할 때, 제1 고유전율 절연막(134)과 제2 고유전율 절연막(184)은 동일 레벨에서 형성될 수 있다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다.
또한, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자에서, 제1 게이트 전극(120) 및 제2 게이트 전극(170)은 서로 동일한 물질을 포함할 수 있고, 동일 레벨에서 형성될 수 있다.
제2 게이트 스페이서(190)는 제2 방향(Y1)으로 연장된 제2 게이트 전극(170)의 측벽 상에 형성될 수 있다.
제2 게이트 스페이서(190)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제2 게이트 스페이서(190)는 단일막으로 도시되었지만, 이에 제한되는 것은 아니며, 다중막의 구조를 가질 수 있음은 물론이다.
제1 불순물 영역(112)은 제1 액티브 패턴의 제1 영역(110a)에 형성되고, 제2 불순물 영역(114)은 제1 액티브 패턴의 제3 영역(110c)에 형성될 수 있다.
제3 불순물 영역(116)은 제2 게이트 구조체(175)를 중심으로 제1 액티브 패턴의 제3 영역(110c)의 맞은편에 형성될 수 있지만, 이에 제한되는 것은 아니다. 제2 게이트 구조체(175)가 제1 액티브 패턴의 제4 영역(110d)과 일부 교차하도록 형성될 경우, 제3 불순물 영역(116)이 형성되지 않을 수도 있음은 물론이다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자에서, 제1 불순물 영역(112), 제2 불순물 영역(114) 및 제3 불순물 영역(116)은 제1 액티브 패턴(110) 내에 형성될 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자에서, 제1 게이트 전극(120)이 PMOS 트랜지스터의 게이트 단자일 경우, 제1 내지 제3 불순물 영역(112, 114, 116)은 예를 들어, p형 불순물을 포함할 수 있다. p형 불순물은 예를 들어, 붕소(B) 등일 수 있지만, 이에 제한되는 것은 아니다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자에서, 제1 게이트 전극(120)이 NMOS 트랜지스터의 게이트 단자일 경우, 제1 내지 제3 불순물 영역(112, 114, 116)은 예를 들어, n형 불순물을 포함할 수 있다. n형 불순물은 예를 들어, 인(P), 비소(As), 안티몬(Sb) 등일 수 있지만, 이에 제한되는 것은 아니다.
제1 컨택(210)은 제1 액티브 패턴의 제1 영역(110a) 상에 형성된다. 제1 컨택(210)은 제1 층간 절연막(150) 및 제2 층간 절연막(155)을 관통하여 형성될 수 있지만, 이에 제한되는 것은 아니다.
제1 컨택(210)은 제1 액티브 패턴의 제1 영역(110a)과 전기적으로 연결된다. 좀 더 구체적으로, 제1 컨택(210)은 제1 불순물 영역(112)과 전기적으로 연결된다.
제2 컨택(220)은 제1 게이트 전극(120) 상에 형성된다. 제2 컨택(220)은 제1 게이트 전극(120)과 전기적으로 연결된다. 즉, 제1 게이트 전극(120)은 제2 컨택(220)을 매개로 도 2의 워드 라인(WL)에 연결될 수 있다.
제3 컨택(230)은 제2 게이트 전극(170) 상에 형성된다. 제3 컨택(230)은 제2 게이트 전극(170)과 전기적으로 연결된다. 즉, 제2 게이트 전극(170)은 제3 컨택(230)을 매개로 도 2의 고전압 라인(WP)에 연결될 수 있다.
제1 컨택(210), 제2 컨택(220) 및 제3 컨택(230)은 예를 들어, Al, Cu, W 등을 포함할 수 있지만, 이에 한정되지 않는다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자에서, 제1 불순물 영역(112)은 도 2에서 도시된 제1 트랜지스터(access transistor)의 드레인 단자일 수 있다. 즉, 제1 불순물 영역(112)은 비트 라인(BL)에 연결될 수 있다. 따라서, 제1 불순물 영역(112)은 제1 컨택(210)을 매개로 비트 라인(BL)에 연결될 수 있다. 더 나아가, 제1 불순물 영역(112)는 제1 컨택(210)을 매개로 도 1의 센스 앰프(85)와 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자에서, 제1 게이트 전극(120) 및 제2 게이트 전극(170)에 의해 공유되는 제2 불순물 영역(114)은 도 2 에서 도시된 제1 트랜지스터(access transistor)의 소오스 단자 및 제2 트랜지스터(rupture transistor)의 드레인 단자일 수 있다.
도 4에서 도시된 것과 같이, 제1 액티브 패턴의 제3 영역(110c) 상에, 제1 액티브 패턴의 제3 영역(110c)과 전기적으로 연결되는 컨택이 형성되지 않을 수 있다. 제2 불순물 영역(114) 상에, 제2 불순물 영역(114)과 전기적으로 연결되는 컨택이 형성되지 않을 수 있다. 즉, 제1 액티브 패턴의 제3 영역(110c)은 전압 또는 전류를 공급하는 배선, 또는 전기적 신호의 통로로 이용되는 배선 등과 전기적으로 연결되지 않는다.
도 4에서, 제1 액티브 패턴의 제3 영역(110c)과 전기적으로 연결되는 컨택이 형성되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 액티브 패턴의 제3 영역(110c)과 전기적으로 연결되는 컨택이 형성되더라도, 컨택이 배선 등과 전기적으로 연결되지 않는다.
이하에서, 본 발명의 비휘발성 메모리 소자에 포함된 비휘발성 메모리 셀이 OTP 메모리 셀 또는 MTP 메모리 셀로 사용될 때, 제2 절연막의 상태, 제2 절연막의 저항 등에 대해서 설명한다. 또한, 도 2의 제1 트랜지스터의 채널 영역 즉, 도 4의 제1 액티브 패턴의 제2 영역(110b)를 통과하는 전류 등에 대해서 설명한다.
참고적으로, 도 5a, 도 6a, 도 7a, 도 8a 및 도 9a는 비휘발성 메모리 셀의 회로도를 간략히 나타낸 것이다. 도 5a, 도 6a, 도 7a, 도 8a 및 도 9a에서, 제3 트랜지스터(Tr1)는 도 2의 제1 트랜지스터(access transistor)에 대응되고, 제4 트랜지스터(Tr2)는 도 2의 제2 트랜지스터(rupture transistor)에 대응될 수 있다. 도 5a, 도 6a, 도 7a 및 도 8a는 비휘발성 메모리 셀에 포함된 제2 절연막(180)의 상태를 설명하기 위한 개략적인 도면들이다. 도 9b는 비휘발성 메모리 셀이 OTP 메모리 셀로 사용될 때, On/Off 전류에 대해서 나타낸 도면이다. 도 9c는 비휘발성 메모리 셀이 MTP 메모리 셀로 사용될 때, On/Off 전류에 대해서 나타낸 도면이다. 도 9d는 비휘발성 메모리 셀이 OTP 메모리 셀 또는 MTP 메모리 셀로 사용될 때, 제2 절연막(180)의 저항 변화를 설명하기 위한 도면이다.
도 5a 및 도 5는 비휘발성 메모리 셀이 프로그래밍되지 않았을 때, 제2 절연막(180)의 상태를 나타낸다. 또는, 도 5a 및 도 5는 비휘발성 메모리 셀이 포밍되지 않았을 때, 제2 절연막(180)의 상태를 나타낸다.
비휘발성 메모리 셀의 제4 트랜지스터(Tr2)의 게이트 단자에 제1 전압(V0)이 인가되고, 제3 트랜지스터(Tr1)의 게이트 단자에 제1 문턱 전압(VT)가 인가될 수 있다.
제4 트랜지스터(Tr2)의 게이트 단자에 인가되는 제1 전압(V0)은 비휘발성 메모리 셀을 프로그래밍하거나 포밍할 수 없는 전압일 수 있다.
따라서, 제4 트랜지스터(Tr2)에 포함되는 제2 절연막(180)은 손상을 입지 않게 된다. 즉, 비휘발성 메모리 셀이 프로그래밍되지 않았거나 포밍되지 않았을 때, 제2 절연막(180)은 제1 저항값(R0)을 갖는 제1 상태일 수 있다.
다시 말하면, 비휘발성 메모리 셀이 OTP 메모리 셀로 사용될 때, 제1 저항값(R0)을 갖는 제1 상태의 제2 절연막(180)은 프로그래밍 이전의 상태이다. 또한, 비휘발성 메모리 셀이 MTP 메모리 셀로 사용될 때, 제1 저항값(R0)을 갖는 제1 상태의 제2 절연막(180)은 포밍 이전의 상태일 수 있다.
도 6a 및 도 6b는 비휘발성 메모리 셀이 OTP 메모리 셀로 사용될 때를 나타낸다. 좀 더 구체적으로, 도 6a 및 도 6b는 OTP 메모리 셀로 사용되는 비휘발성 메모리 셀이 프로그래밍된 상태를 나타낸다.
비휘발성 메모리 셀의 제4 트랜지스터(Tr2)의 게이트 단자에 제2 전압(V1)이 인가되고, 제3 트랜지스터(Tr1)의 게이트 단자에 제1 문턱 전압(VT)가 인가될 수 있다.
제4 트랜지스터(Tr2)의 게이트 단자에 인가되는 제2 전압(V1)은 비휘발성 메모리 셀을 프로그래밍할 수 있는 전압일 수 있다. OTP 메모리 셀로 사용하기 위해 비휘발성 메모리 셀을 프로그래밍하는 제2 전압(V1)은 제1 전압(V0)보다 크다.
제4 트랜지스터(Tr2)의 게이트 단자에 프로그래밍 전압인 제2 전압(V1)을 인가함으로써, 제4 트랜지스터(Tr2)에 포함된 제2 절연막(180)은 손상을 입게 된다. 좀 더 구체적으로, OPT 메모리 셀로 사용하기 위해, 제2 전압(V1)에 의해 프로그래밍된 비휘발성 메모리 셀에서, 제2 계면막(182)은 브레이크 다운이 발생될 수 있다. 즉, 제2 계면막(182)에는, 브레이크 다운에 의해 발생된 크랙(182p)이 형성될 수 있다.
덧붙여, 제2 계면막(182)이 브레이크 다운되면서, 제1 액티브 패턴(110)에 DBIE(Dielectric Breakdown Induced Epitaxy) 영역(110-1)이 형성될 수 있다. DBIE 영역(110-1)은 제1 액티브 패턴(110)과 제2 계면막(182)의 경계 부분에서 형성될 수 있으므로, DBIE 영역(110-1)은 제1 액티브 패턴의 제4 영역(110d)에 형성될 수 있다.
또한, 제2 고유전율 절연막(184)내에는, 전류의 통로로 사용될 수 있는 제1 필라멘트(184p)가 형성될 수 있다. 제1 필라멘트(184p)는 제2 게이트 전극(170)과 제2 계면막(182) 사이에 형성되어, 전류 통로로 사용될 수 있다.
제1 필라멘트(184p)는 예를 들어, 제2 고유전율 절연막(184)에 포함된 산소 동공(Oxygen Vacancy)의 이동 등에 의해서 형성될 수 있다. 도 6b에서 도시한 제1 필라멘트(184p)의 모양은 설명을 위한 관념적인 형태일 뿐, 이에 제한되는 것은 아니다.
따라서, 제2 전압(V1)을 이용하여 비휘발성 메모리 셀을 프로그래밍하였을 때, 제2 절연막(180)은 제2 저항값(R1)을 갖는 제2 상태일 수 있다.
다시 말하면, 비휘발성 메모리 셀이 OTP 셀로 사용될 때, 제2 저항값(R1)을 갖는 제2 상태의 제2 절연막(180)은 프로그래밍된 상태일 수 있다.
도 9d를 이용하여 설명하겠지만, 제2 상태의 제2 절연막(180)이 갖는 제2 저항값(R1)은 제1 상태의 제2 절연막(180)이 갖는 제1 저항값(R0)보다 작다.
도 7a 및 도 7b는 비휘발성 메모리 셀이 MTP 메모리 셀로 사용될 때를 나타낸다. 좀 더 구체적으로, 도 7a 및 도 7b는 MTP 메모리 셀로 사용되는 비휘발성 메모리 셀이 포밍(forming)된 상태 또는 셋(Set)된 상태를 나타낸다.
먼저, 비휘발성 메모리 셀을 MTP 메모리 셀로 사용하기 위해, 비휘발성 메모리 셀을 포밍(forming)할 경우에 대해 설명한다.
비휘발성 메모리 셀의 제4 트랜지스터(Tr2)의 게이트 단자에 제3 전압(V2)이 인가되고, 제3 트랜지스터(Tr1)의 게이트 단자에 제1 문턱 전압(VT)가 인가될 수 있다.
제4 트랜지스터(Tr2)의 게이트 단자에 인가되는 제3 전압(V2)은 비휘발성 메모리 셀을 포밍할 수 있는 전압일 수 있다. MTP 메모리 셀로 사용하기 위해 비휘발성 메모리 셀을 포밍하는 제3 전압(V2)은 제1 전압(V0)보다 크다. 하지만, 비휘발성 메모리 셀을 포밍하는 제3 전압(V2)은 OTP 메모리 셀로 사용하기 위해 비휘발성 메모리 셀을 프로그래밍하는 제2 전압(V1)보다 작을 수 있다.
비휘발성 메모리 셀을 MTP 메모리 셀로 사용하기 위해, 제4 트랜지스터(Tr2)의 게이트 단자에 포밍 전압인 제3 전압(V2)을 인가함으로써, 제4 트랜지스터(Tr2)에 포함된 제2 절연막(180)은 손상을 입게 된다. 좀 더 구체적으로, 제2 고유전율 절연막(184)내에는, 전류의 통로로 사용될 수 있는 제1 필라멘트(184p)가 형성될 수 있다.
하지만, MPT 메모리 셀로 사용하기 위해, 제3 전압(V2)에 의해 포밍된 비휘발성 메모리 셀에서, 제2 계면막(182)은 브레이크 다운이 발생되지 않는다. 즉, 제2 계면막(182)에는, 브레이크 다운에 의해 발생될 수 있는 크랙이 형성되지 않는다.
MPT 메모리 셀로 사용하기 위해 제4 트랜지스터(Tr2)의 게이트 단자에 인가하는 제3 전압(V2)이, OPT 메모리 셀로 사용하기 위해, 제4 트랜지스터(Tr2)의 게이트 단자에 인가하는 제2 전압(V1)보다 작을 수 있기 때문이다.
따라서, 제3 전압(V2)을 이용하여 비휘발성 메모리 셀을 포밍하였을 때, 제2 절연막(180)은 제3 저항값(R2)을 갖는 제3 상태일 수 있다.
다시 말하면, 비휘발성 메모리 셀이 MTP 셀로 사용될 때, 제3 저항값(R2)을 갖는 제3 상태의 제2 절연막(180)은 포밍된 상태일 수 있다.
다음으로, 먼저, 비휘발성 메모리 셀을 MTP 메모리 셀로 사용할 때, 비휘발성 메모리 셀을 셋(set)할 경우에 대해 설명한다.
비휘발성 메모리 셀의 제4 트랜지스터(Tr2)의 게이트 단자에 제5 전압(V4)이 인가되고, 제3 트랜지스터(Tr1)의 게이트 단자에 제1 문턱 전압(VT)가 인가될 수 있다.
제4 트랜지스터(Tr2)의 게이트 단자에 인가되는 제5 전압(V4)은 비휘발성 메모리 셀을 셋 할 수 있는 전압일 수 있다. 비휘발성 메모리 셀을 MTP 메모리 셀로 사용할 때, 비휘발성 메모리 셀을 셋 하는 제5 전압(V4)은 제1 전압(V0)보다 크다. 하지만, 비휘발성 메모리 셀을 셋 하는 제5 전압(V4)은 OTP 메모리 셀로 사용하기 위해 비휘발성 메모리 셀을 프로그래밍하는 제2 전압(V1)보다 작을 수 있다.
비휘발성 메모리 셀을 MTP 메모리 셀로 사용할 때, 제4 트랜지스터(Tr2)의 게이트 단자에 셋 전압인 제5 전압(V4)을 인가함으로써, 제2 고유전율 절연막(184)내에는, 전류의 통로로 사용될 수 있는 제1 필라멘트(184p)가 형성될 수 있다.
하지만, 비휘발성 메모리 셀을 MPT 메모리 셀로 사용할 때, 제5 전압(V4)에 의해 셋 된 비휘발성 메모리 셀에서, 제2 계면막(182)은 브레이크 다운이 발생되지 않는다.
따라서, 제5 전압(V4)을 이용하여 비휘발성 메모리 셀을 셋 하였을 때, 제2 절연막(180)은 제5 저항값(R4)을 갖는 제5 상태일 수 있다.
다시 말하면, 비휘발성 메모리 셀이 MTP 셀로 사용될 때, 제5 저항값(R4)을 갖는 제5 상태의 제2 절연막(180)은 셋 된 상태일 수 있다.
도 9d를 이용하여 설명하겠지만, 제3 상태의 제2 절연막(180)이 갖는 제3 저항값(R2) 또는 제5 상태의 제2 절연막(180)이 갖는 제5 저항값(R4)은 제1 상태의 제2 절연막(180)이 갖는 제1 저항값(R0)보다 작지만, 제2 상태의 제2 절연막(180)이 갖는 제2 저항값(R1)보다 클 수 있다.
도 8a 및 도 8b는 비휘발성 메모리 셀이 MTP 메모리 셀로 사용될 때를 나타낸다. 좀 더 구체적으로, 도 8a 및 도 8b는 MTP 메모리 셀로 사용되는 비휘발성 메모리 셀이 리셋(reset)된 상태를 나타낸다.
비휘발성 메모리 셀의 제4 트랜지스터(Tr2)의 게이트 단자에 제4 전압(V3)이 인가되고, 제3 트랜지스터(Tr1)의 게이트 단자에 제1 문턱 전압(VT)가 인가될 수 있다.
제4 트랜지스터(Tr2)의 게이트 단자에 인가되는 제4 전압(V3)은 포밍되거나 셋 된 상태의 비휘발성 메모리 셀을 리셋 할 수 있는 전압일 수 있다. 비휘발성 메모리 셀을 MTP 메모리 셀로 사용할 때, 비휘발성 메모리 셀을 리셋하는 제4 전압(V3)은 제2 전압(V1) 및 제3 전압(V2)보다 작을 수 있다.
비휘발성 메모리 셀을 MTP 메모리 셀로 사용할 때, 제4 트랜지스터(Tr2)의 게이트 단자에 리셋 전압을 제3 전압(V2)을 인가함으로써, 제2 고유전율 절연막(184)내에는, 전류의 통로로 사용될 수 있는 제2 필라멘트(184p-1)가 형성될 수 있다.
포밍된 상태 또는 셋 된 상태에서 제2 고유전율 절연막(184) 내에 형성된 제1 필라멘트(184p)와 달리, 리셋 된 상태에서 제2 고유전율 절연막(184) 내에 형성된 제2 필라멘트(184p-1)는 제2 고유전율 절연막을 전체적으로 관통하여 형성되지 않는다.
제4 전압(V3)을 이용하여 비휘발성 메모리 셀을 리셋 하였을 때, 제2 절연막(180)은 제4 저항값(R3)을 갖는 제4 상태일 수 있다.
다시 말하면, 비휘발성 메모리 셀이 MTP 셀로 사용될 때, 제4 저항값(R3)을 갖는 제4 상태의 제2 절연막(180)은 리셋 된 상태일 수 있다.
비휘발성 메모리 셀이 MTP 셀로 사용될 때, 리셋 된 상태의 제2 절연막(180)이 갖는 제4 저항값(R3)은, 포밍된 상태의 제2 절연막(180)이 갖는 제3 저항값(R2) 및 셋 된 상태의 제2 절연막(180)이 갖는 제5 저항값(R4)보다 크다. 하지만, 리셋 된 상태의 제2 절연막(180)이 갖는 제4 저항값(R3)은 제1 상태의 제2 절연막(180)이 갖는 제1 저항값(R0)보다 작을 수 있다.
본 발명의 비휘발성 메모리 소자에 포함된 비휘발성 메모리 셀을 OTP 메모리 셀로 사용할지, 아니면 MTP 메모리 셀로 사용할지 여부는 설계자에 의해 결정될 수 있다. 즉, 도 1 및 도 2에서 하나의 워드 라인에 연결된 복수의 비휘발성 메모리 셀이라고 하여도, 설계자의 의도에 따라 일부는 OTP 메모리 셀로 사용되고, 나머지는 MTP 메모리 셀로 사용될 수 있다.
비휘발성 메모리 셀을 OTP 메모리 셀로 사용하기 위해, 비휘발성 메모리 셀의 프로그래밍에 사용되는 고전압 라인은, 비휘발성 메모리 셀을 MTP 메모리 셀로 사용하기 위해, 비휘발성 메모리 셀의 포밍에 사용되는 고전압 라인은 동일한 배선일 수 있다. 즉, 설계자에 의해, 고전압 라인에 인가되는 전압이 변화함으로써, 비휘발성 메모리 셀은 OTP 메모리 셀이 될 수도 있고, MTP 메모리 셀이 될 수도 있다.
도 9a에서, 비휘발성 메모리 셀이 OTP 메모리 셀로 사용하기 위해 프로그래밍을 하거나, MTP 메모리 셀로 사용하기 위해 포밍 과정을 진행한 후, 비휘발성 메모리 셀에 쓰여진 데이터를 읽기 위해, 제3 트랜지스터(Tr1)의 게이트 단자에는 제2 문턱 전압(VR)을 인가하고, 제4 트랜지스터(Tr2)의 게이트 단자에는 제1 전압(V0)을 인가할 수 있다. 제2 문턱 전압(VR)은 비휘발성 메모리 셀에 쓰여진 데이트를 읽기 위한 읽기 전압(read voltage)이다.
제3 트랜지스터(Tr1)의 게이트 단자에 제2 문턱 전압(VR)을 인가하고, 제4 트랜지스터(Tr2)의 게이트 단자에 제1 전압(V0)을 인가할 때, 제3 트랜지스터(Tr1)의 채널 영역에는 전류(i)가 흐른다. 제3 트랜지스터(Tr1)의 채널 영역에 흐르는 전류(i)는 제3 트랜지스터(Tr1)의 드레인 단자(도 4의 제1 액티브 패턴의 제1 영역(110a))와 연결된 비트 라인(BL)을 통해 흐른다. 비트 라인(BL)을 흐르는 전류(I)는 도 1의 센스 앰프(85)에 의해 감지된다.
제3 트랜지스터(Tr1)의 채널 영역은 도 4에서 설명된 제1 액티브 패턴의 제2 영역(110b)에 대응될 수 있다.
설명의 편의성을 위해, 비휘발성 메모리 셀에 쓰여진 데이터를 읽기 위해, 제4 트랜지스터(Tr2)의 게이트 단자에 인가하는 제1 전압(V0)은 도 5a 및 도 5b를 통해 설명한 전압과 동일한 것으로 설명하지만, 이에 제한되지 않는다.
도 9b는 비휘발성 메모리 셀이 OTP 메모리 셀로 사용될 때의 제3 트랜지스터(Tr1)의 채널 영역을 흐르는 전류를 나타낸다.
도 9b 및 도 9d에서, 프로그래밍이 되지 않은 상태의 비휘발성 메모리 셀의 제3 트랜지스터(Tr1)의 채널을 통과하는 전류는 제1 전류(I0)일 수 있다. 또한, 프로그래밍된 상태의 비휘발성 메모리 셀의 제3 트랜지스터(Tr1)의 채널을 통과하는 전류는 제2 전류(I1)일 수 있다.
프로그래밍 이전인 제1 상태의 제2 절연막(180)은 제1 저항값(R0)을 갖고, 프로그래밍 이후인 제2 상태의 제2 절연막(180)은 제2 저항값(R1)을 갖는다. 제1 상태의 제2 절연막(180)의 제1 저항값(R0)이, 제2 상태의 제2 절연막(180)의 제2 저항값(R1)보다 크기 때문에, 제2 전류(I1)는 제1 전류(I0)보다 크다.
본 발명의 일 실시예에 따른 비휘발성 메모리 소자에서, 비휘발성 메모리 셀이 OTP 메모리 셀로 사용될 때, 비휘발성 메모리 셀에 쓰여진 데이터 값은 제1 전류(I0)에 대한 제2 전류(I1)의 비율로 판단할 수 있다.
도 9c는 비휘발성 메모리 셀이 MTP 메모리 셀로 사용될 때의 제3 트랜지스터(Tr1)의 채널 영역을 흐르는 전류를 나타낸다.
도 9c 및 도 9d에서, 포밍되지 않은 상태의 비휘발성 메모리 셀의 제3 트랜지스터(Tr1)의 채널을 통과하는 전류는 제1 전류(I0)일 수 있다. 포밍된 상태의 비휘발성 메모리 셀의 제3 트랜지스터(Tr1)의 채널을 통과하는 전류는 제3 전류(I3)이고, 셋 된 상태의 비휘발성 메모리 셀의 제3 트랜지스터(Tr1)의 채널을 통과하는 전류는 제5 전류(I4)일 수 있다. 또한, 리셋 된 상태의 비휘발성 메모리 셀의 제3 트랜지스터(Tr1)의 채널을 통과하는 전류는 제4 전류(I3)일 수 있다.
포밍 이전인 제1 상태의 제2 절연막(180)은 제1 저항값(R0)을 갖고, 포밍된 제3 상태의 제2 절연막(180)은 제3 저항값(R2)을 갖는다. 또한, 리셋 된 제4 상태의 제2 절연막(180)은 제4 저항값(R3)을 갖고, 셋 된 제5 상태의 제2 절연막(180)은 제5 저항값(R4)을 갖는다.
제1 상태의 제2 절연막(180)의 제1 저항값(R0)이, 제4 상태의 제2 절연막(180)의 제4 저항값(R3)보다 크고, 제4 상태의 제2 절연막(180)의 제4 저항값(R3)은 제3 상태의 제2 절연막(180)의 제3 저항값(R2) 및 제5 상태의 제2 절연막(180)의 제5 저항값(R4)보다 크다.
이에 따라, 제4 전류(I3)는 제1 전류(I0)보다 크고, 제3 전류(I3) 및 제5 전류(I4)보다 작다.
본 발명의 일 실시예에 따른 비휘발성 메모리 소자에서, 비휘발성 메모리 셀이 MTP 메모리 셀로 사용될 때, 비휘발성 메모리 셀에 쓰여진 데이터 값은 제4 전류(I3)에 대한 제3 전류(I4)의 비율로 판단할 수 있다.
도 10을 참조하여, 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자에 대해서 설명한다. 설명의 편의상, 도 3 내지 도 9d를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 10은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 단면도이다. 참고적으로, 도 10은 도 3의 A - A를 따라서 절단한 단면도이다.
도 10을 참고하면, 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자(2)에서, 제1 고유전율 절연막(134) 및 제2 고유전율 절연막(184)은 각각 제1 트렌치(125t) 바닥면 및 제2 트렌치(175t)의 바닥면을 따라서 형성된다.
하지만, 제1 고유전율 절연막(134) 및 제2 고유전율 절연막(184)은 각각 제1 트렌치(125t) 측벽 및 제2 트렌치(175t)의 측벽을 따라서 형성되지 않는다.
도 10에서, 제1 게이트 전극(120) 및 제2 게이트 전극(170)은 각각 단일막으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 게이트 전극(120) 및 제2 게이트 전극(170)은 예를 들어, TiN, TaN, TiC, TaC, TiAl, W 및 Al 중 적어도 하나를 포함할 수 있다.
도 11을 참조하여, 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자에 대해서 설명한다.
도 11은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자에 포함되는 비휘발성 메모리 셀들의 레이아웃도이다.
도 11의 B - B 및 C - C를 따라서 절단한 단면도는 도 4에서 도시된 것과 유사하므로, 이에 대한 설명은 생략한다.
도 11을 참고하면, 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자(3)에서, 기판(100)은 제1 영역(I)과 제2 영역(II)을 포함한다.
제1 영역(I)은 OTP 메모리 셀로 사용될 비휘발성 메모리 셀이 형성되는 영역이고, 제2 영역(II)은 MTP 메모리 셀로 사용될 비휘발성 메모리 셀이 형성되는 영역일 수 있다.
본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자(3)는 제1 영역(I)에 형성되는 제1 비휘발성 메모리 셀과, 제2 영역(II)에 형성되는 제2 비휘발성 메모리 셀을 포함한다.
제1 비휘발성 메모리 셀은 제2 액티브 패턴(310)과, 제3 게이트 구조체(325)와, 제4 게이트 구조체(375)와, 제4 컨택(240) 등을 포함할 수 있다.
제2 비휘발성 메모리 셀은 제3 액티브 패턴(410)과, 제5 게이트 구조체(425)와, 제6 게이트 구조체(475)와, 제5 컨택(240) 등을 포함할 수 있다.
제2 액티브 패턴(310) 및 제3 액티브 패턴(410)은 각각 필드 절연막(105)에 의해 정의될 수 있다.
제2 액티브 패턴(310)은 제3 방향(X2)을 따라서 길게 연장될 수 있다. 제2 액티브 패턴(310)은 제1 내지 제4 영역(310a, 310b, 310c, 310d)을 포함할 수 있다, 제2 액티브 패턴의 제1 영역(310a)과, 제2 액티브 패턴의 제2 영역(310b)과, 제2 액티브 패턴의 제3 영역(310c)과, 제2 액티브 패턴의 제4 영역(310d)은 제3 방향(X2)으로 순차적으로 배치될 수 있다.
제3 게이트 구조체(325)는 제4 방향(Y2)으로 연장될 수 있다. 제3 게이트 구조체(325)는 제2 액티브 패턴의 제2 영역(310b) 상에서, 제2 액티브 패턴(310)과 교차하도록 형성된다.
제4 게이트 구조체(375)는 제4 방향(Y2)으로 연장될 수 있다. 제4 게이트 구조체(375)는 제2 액티브 패턴의 제4 영역(310d) 상에서, 제2 액티브 패턴(310)과 교차하도록 형성된다.
제4 컨택(240)은 제2 액티브 패턴의 제1 영역(310a) 상에 형성된다.
제3 액티브 패턴(410)은 제5 방향(X3)을 따라서 길게 연장될 수 있다. 제3 액티브 패턴(410)은 제1 내지 제4 영역(410a, 410b, 410c, 410d)을 포함할 수 있다, 제3 액티브 패턴의 제1 영역(410a)과, 제3 액티브 패턴의 제2 영역(410b)과, 제3 액티브 패턴의 제3 영역(410c)과, 제3 액티브 패턴의 제4 영역(410d)은 제5 방향(X3)으로 순차적으로 배치될 수 있다.
제5 게이트 구조체(425)는 제6 방향(Y3)으로 연장될 수 있다. 제5 게이트 구조체(425)는 제3 액티브 패턴의 제2 영역(410b) 상에서, 제3 액티브 패턴(410)과 교차하도록 형성된다.
제6 게이트 구조체(475)는 제6 방향(Y3)으로 연장될 수 있다. 제6 게이트 구조체(475)는 제3 액티브 패턴의 제4 영역(410d) 상에서, 제3 액티브 패턴(410)과 교차하도록 형성된다.
제5 컨택(250)은 제3 액티브 패턴의 제1 영역(410a) 상에 형성된다.
제3 게이트 구조체(325) 및 제5 게이트 구조체(425)에 대한 설명은 도 4의 제1 게이트 구조체(125)에 대한 설명과 유사하고, 제4 게이트 구조체(375) 및 제6 게이트 구조체(475)에 대한 설명은 도 4의 제2 게이트 구조체(175)에 대한 설명과 유사하므로, 이하 생략한다.
또한, 제4 컨택(240) 및 제5 컨택(250)에 대한 설명은 도 4의 제1 컨택(210)에 대한 설명과 유사하므로, 이하 생략한다.
본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자에서, 제3 내지 제6 게이트 구조체(325, 375, 425, 475)는 서로 동일한 고유전율 물질과, 서로 동일한 금속성 물질을 포함하는 리플레이스먼트 금속 게이트 전극을 포함할 수 있다.
또한, 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자에서, 제2 액티브 패턴(310)과 제4 게이트 구조체(375)가 중첩되는 제1 영역(A1)의 넓이와, 제3 액티브 패턴(410)과 제6 게이트 구조체(475)가 중첩되는 제2 영역(A2)의 넓이는 서로 다르다. 즉, OTP 메모리 셀로 사용되는 제1 비휘발성 메모리 셀에서, 프로그래밍에 관련된 부분인 제1 영역(A1)의 넓이와, MTP 메모리 셀로 사용되는 제2 비휘발성 메모리 셀에서, 포밍에 관련된 부분인 제2 영역(A2)의 넓이는 서로 다르다.
좀 더 구체적으로, 제2 액티브 패턴(310)과 제4 게이트 구조체(375)가 중첩되는 제1 영역(A1)의 넓이는 제3 액티브 패턴(410)과 제6 게이트 구조체(475)가 중첩되는 제2 영역(A2)의 넓이보다 크다.
도 12는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함하는 시스템을 개략적으로 도시한 블록도이다.
도 12를 참조하면, 본 실시예에 시스템(900)은 무선 통신 장치, 예를 들어, 개인 휴대 단말기(PDA), 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기 또는 정보를 무선환경에서 송신 그리고/또는 수신할 수 있는 모든 소자에 사용될 수 있다.
시스템(900)은 버스(950)를 통해서 서로 결합한 제어기(910), 키패드, 키보드, 화면(display) 같은 입출력 장치(920), 메모리(930), 무선인터페이스(940)를 포함할 수 있다. 제어기(910)는 예를 들어, 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러 또는 이와 유사한 것들을 포함할 수 있다. 메모리(930)는 예를 들어, 제어기(910)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 아울러, 메모리(930)는 사용자 데이터를 저장하는데 사용될 수 있다. 메모리(930)는 본 발명의 다양한 실시예들에 따른 비휘발성 메모리 소자를 포함할 수 있다. 메모리(930)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
시스템(900)은 고주파(RF) 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(940)를 사용할 수 있다, 예를 들어, 무선 인터페이스(940)는 안테나, 무선 트랜시버 등을 포함할 수 있다.
본 발명의 실시예에 따른 시스템(900)은 코드분할다중액세스(CDMA, Code Division Multiple Access), 모바일 통신 글로벌 시스템(GSM, Global System for Mobile Communication), 북미디지털셀룰러(NADC, North American Disital Cellular), 시분할다중액세스(TDMA, Time Division Multiple Access), 확장시분할다중액세스(E-TDMA, Extended Time Division Multiple Access), 광대역코드분할다중액세스(WCDMA, Wideband Code Division Multiple Access), 코드분할다중액세스2000(CDMA2000)과 같은 차세대 통신 시스템과 같은 통신 인터페이스 프로토콜에서 사용될 수 있다. 본 발명의 실시예에 따른 비휘발성 메모리 소자는 도 13을 참조하여 후술할 메모리 카드에 응용될 수 있다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 소자가 적용된 메모리 카드의 구성을 예시적으로 보여주는 블록도이다.
도 13을 참조하여, 본 발명의 실시예에 따른 메모리 카드(1000)는 암호화를 위한 암호화 회로(1010), 로직 회로(1020), 전용 프로세서인 디지털 신호 프로세서(DSP, 1030), 그리고 메인 프로세서(1040)를 포함할 수 있다. 또한, 메모리 카드(1000)는 본 발명의 다양한 실시예들에 따른 비휘발성 메모리 소자(1100)와 그 외의 다양한 종류의 메모리들, 예를 들면 에스램(1050, SRAM), 디램(1060, DRAM), 롬(1070, ROM), 플래시 메모리(1120) 등을 포함할 수 있다. 그리고 메모리 카드(1000)는 RF(고주파/마이크로파) 회로(1080) 및 입출력 회로(1090)를 포함할 수 있다. 메모리 카드(1000)에 구비된 기능 블록들(1010-1120)은 시스템 버스(1200)를 통해 상호 연결될 수 있다. 메모리 카드(1000)는 외부의 호스트의 제어에 따라 동작하며, 본 발명의 실시예에 따른 비휘발성 메모리 소자(1100)는 호스트의 제어에 따라 데이터를 저장하거나 저장된 데이터를 출력하는 기능을 수행할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110, 310, 410: 액티브 영역 130, 180: 절연막
132, 182: 계면막 134, 184: 고유전율 절연막
120, 170, 320, 370, 420, 270: 게이트 전극
125, 175, 325, 375, 425, 275: 게이트 구조체
210, 220, 230, 240, 250, 260, 270, 280, 290: 컨택

Claims (10)

  1. 비휘발성 메모리 셀을 포함하는 비휘발성 메모리 소자에 있어서,
    상기 비휘발성 메모리 셀은
    일방향으로 순차적으로 배치되는 제1 내지 제4 영역을 포함하는 액티브 패턴;
    상기 제2 영역 상에 상기 액티브 패턴과 교차하고, 제1 게이트 전극 및 제1 절연막을 포함하는 제1 게이트 구조체; 및
    상기 제4 영역 상에 상기 액티브 패턴과 교차하고, 제2 게이트 전극 및 제2 절연막을 포함하는 제2 게이트 구조체를 포함하고,
    상기 제2 절연막이 제1 저항값을 갖는 제1 상태일 때, 상기 제2 게이트 전극에 제1 전압을 인가함으로써 상기 제2 영역을 통과하는 전류는 제1 전류이고,
    상기 제2 절연막이 제2 저항값을 갖는 제2 상태일 때, 상기 제2 게이트 전극에 상기 제1 전압을 인가함으로써 상기 제2 영역을 통과하는 전류는 제2 전류이고,
    상기 제2 절연막이 제3 저항값을 갖는 제3 상태일 때, 상기 제2 게이트 전극에 상기 제1 전압을 인가함으로써 상기 제2 영역을 통과하는 전류는 제3 전류이고,
    상기 제2 전류 및 상기 제3 전류는 상기 제1 전류보다 크고,
    상기 제2 전류는 상기 제3 전류와 다른 비휘발성 메모리 소자.
  2. 제1 항에 있어서,
    상기 비휘발성 메모리 셀이 OTP(One Time Programmable) 셀로 사용될 때, 상기 제1 상태는 프로그래밍 이전 상태이고,
    상기 비휘발성 메모리 셀이 MTP(Multi Time Programmable) 셀로 사용될 때, 상기 제1 상태는 포밍(forming) 이전 상태인 비휘발성 메모리 소자.
  3. 제1 항에 있어서,
    상기 비휘발성 메모리 셀이 OTP 셀로 사용될 때,
    상기 제2 상태는 상기 제1 전압보다 큰 제2 전압을 이용하여 상기 제2 절연막을 프로그래밍한 상태인 비휘발성 메모리 소자.
  4. 제3 항에 있어서,
    상기 제2 절연막은 상기 액티브 패턴 상이 순차적으로 형성된 계면막과 고유전율 유전막을 포함하고,
    상기 제2 상태에서, 상기 계면막은 브레이크 다운(breakdown)이 발생되는 비휘발성 메모리 소자.
  5. 제1 항에 있어서,
    상기 비휘발성 메모리 셀이 MTP 셀로 사용될 때,
    상기 제2 상태는 상기 제1 전압보다 큰 제2 전압을 이용하여 상기 제2 절연막을 셋(Set)한 상태 또는 포밍(forming)한 상태이고, 상기 제3 상태는 상기 제1 전압보다 크고 상기 제2 전압보다 작은 제3 전압을 이용하여 상기 제2 절연막을 리셋(Reset)한 상태이고,
    상기 제2 전류는 상기 제3 전류보다 큰 비휘발성 메모리 소자.
  6. 제5 항에 있어서,
    상기 제2 절연막은 상기 액티브 패턴 상이 순차적으로 형성된 계면막과 고유전율 유전막을 포함하고,
    상기 제2 상태 및 상기 제3 상태에서, 상기 계면막은 브레이크 다운이 발생되지 않는 비휘발성 메모리 소자.
  7. 제1 항에 있어서,
    상기 제1 영역은 상기 제1 내지 제3 전류를 감지하는 센스 앰프(sense amplifier)와 연결되고,
    상기 제3 영역과 전기적으로 연결되는 컨택이 비형성되는 비휘발성 메모리 소자.
  8. 제1 항에 있어서,
    제1 트렌치 및 제2 트렌치를 포함하고, 상기 액티브 패턴 상에 형성되는 층간 절연막을 더 포함하고,
    상기 제1 절연막은 상기 제1 트렌치의 바닥면에 형성된 제1 계면막과, 상기 제1 계면막 상에 상기 제1 트렌치의 측면 및 바닥면을 따라서 형성된 제1 고유전율 절연막을 포함하고,
    상기 제2 절연막은 상기 제2 트렌치의 바닥면에 형성된 제2 계면막과, 상기 제2 계면막 상에 상기 제2 트렌치의 측면 및 바닥면을 따라서 형성된 제2 고유전율 절연막을 포함하는 비휘발성 메모리 소자.
  9. 비휘발성 메모리 셀을 포함하는 비휘발성 메모리 소자에 있어서,
    상기 비휘발성 메모리 셀은
    일방향으로 순차적으로 배치되는 제1 내지 제4 영역을 포함하는 액티브 패턴;
    상기 제2 영역 상에 상기 액티브 패턴과 교차하고, 제1 게이트 전극 및 제1 절연막을 포함하는 제1 게이트 구조체; 및
    상기 제4 영역 상에 상기 액티브 패턴과 교차하고, 제2 게이트 전극 및 제2 절연막을 포함하는 제2 게이트 구조체를 포함하고,
    상기 제1 영역은 상기 제2 영역을 통과하는 전류를 검출하는 센스 앰프와 연결되고,
    상기 비휘발성 메모리 셀이 프로그래밍 이전 상태의 OTP(One Time Programmable) 셀이거나, 포밍(forming) 이전 상태의 MTP(Multi Time Programmable) 셀일 때, 상기 제2 절연막은 제1 저항값을 가지고,
    상기 비휘발성 메모리 셀이 OTP 셀로 사용될 때, 프로그래밍 상태의 상기 비휘발성 메모리 셀에서, 상기 제2 절연막은 상기 제1 저항값보다 작은 제2 저항값을 가지고,
    상기 비휘발성 메모리 셀이 MTP 셀로 사용될 때, 셋(Set) 상태의 상기 비휘발성 메모리 셀에서, 상기 제2 절연막은 상기 제1 저항값보다 작고 상기 제2 저항값보다 큰 제3 저항값을 갖는 비휘발성 메모리 소자.
  10. 제9 항에 있어서,
    상기 비휘발성 메모리 셀이 MTP 셀로 사용될 때, 셋(Set) 상태의 상기 비휘발성 메모리 셀에서, 상기 제2 절연막은 상기 제1 저항값보다 작고 상기 제3 저항값보다 큰 제4 저항값을 갖고,
    상기 비휘발성 메모리 셀에 쓰여진 데이터 값을 읽기 위해, 상기 제2 게이트 전극에 읽기 전압(read voltage)를 인가할 때,
    상기 제1 저항값을 갖는 상기 제2 절연막에 흐르는 전류는 제1 전류이고, 상기 제2 저항값을 갖는 상기 제2 절연막에 흐르는 전류는 제2 전류이고, 상기 제3 저항값을 갖는 상기 제2 절연막에 흐르는 전류는 제3 전류이고, 상기 제4 저항값을 갖는 상기 제2 절연막에 흐르는 전류는 제4 전류이고,
    상기 제1 전류에 대한 상기 제2 전류의 비율은 상기 제4 전류에 대한 상기 제3 전류의 비율보다 큰 비휘발성 메모리 소자.
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