KR102288869B1 - 시스템 온 칩 - Google Patents

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Abstract

시스템 온 칩(SoC)이 제공된다. 상기 시스템 온 칩(SoC)은, 제1 방향으로 연장된 제1 내지 제3 게이트 라인, 상기 제1 내지 제3 게이트 라인을 절단하고, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 형성된 게이트 분리 영역, 상기 제1 및 제3 게이트 라인 사이에 배치된 제2 게이트 라인 상에 형성되고, 상기 절단된 제2 게이트 라인을 전기적으로 연결하는 제1 게이트 컨택, 상기 제1 게이트 라인 상에 형성된 제2 게이트 컨택, 상기 제3 게이트 라인 상에 형성된 제3 게이트 컨택, 상기 제2 및 제3 게이트 컨택을 전기적으로 연결하는 제1 금속 배선, 및 상기 제1 게이트 컨택에 전기적으로 연결된 제2 금속 배선을 포함한다.

Description

시스템 온 칩{System on chip}
본 발명은 시스템 온 칩(SoC)에 관한 것으로, 더 구체적으로 게이트 컨택 구조를 포함하는 시스템 온 칩(SoC)에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 과제는, 게이트 컨택 구조를 이용하여 3CPP(Contacted Poly Pitch) 크로스 커플링 노드를 갖는 시스템 온 칩(SoC)를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 시스템 온 칩(SoC)의 일 태양(aspect)은, 제1 방향으로 연장된 제1 내지 제3 게이트 라인, 상기 제1 내지 제3 게이트 라인을 절단하고, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 형성된 게이트 분리 영역, 상기 제1 및 제3 게이트 라인 사이에 배치된 제2 게이트 라인 상에 형성되고, 상기 절단된 제2 게이트 라인을 전기적으로 연결하는 제1 게이트 컨택, 상기 제1 게이트 라인 상에 형성된 제2 게이트 컨택, 상기 제3 게이트 라인 상에 형성된 제3 게이트 컨택, 상기 제2 및 제3 게이트 컨택을 전기적으로 연결하는 제1 금속 배선, 및 상기 제1 게이트 컨택에 전기적으로 연결된 제2 금속 배선을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 컨택은, 상기 제1 방향으로 연장되어 상기 절단된 제2 게이트 라인을 연결하도록 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 컨택의 하면은, 상기 절단된 제2 게이트 라인의 상면보다 높게 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 절단된 제1 또는 제3 게이트 라인은, 더미 게이트 라인을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 절단된 제1 게이트 라인은 제1 더미 게이트 라인을 포함하고, 상기 절단된 제3 게이트 라인은 제2 더미 게이트 라인을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 더미 게이트 라인과 상기 제2 더미 게이트 라인은 상기 게이트 분리 영역을 기준으로 반대 측에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 컨택 상에 형성된 제1 비아 구조체와, 상기 제2 게이트 컨택 상에 형성된 제2 비아 구조체와, 상기 제3 게이트 컨택 상에 형성된 제3 비아 구조체를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 금속 배선은 상기 제2 및 제3 비아 구조체 상에 배치되고, 상기 제2 금속 배선은 상기 제1 비아 구조체 상에 배치되고, 상기 제1 금속 배선은 상기 제2 및 제3 비아 구조체를 연결하여 상기 제2 및 제3 게이트 컨택을 전기적으로 연결하고, 상기 제2 금속 배선은 상기 제1 비아 구조체를 통해 상기 제1 게이트 컨택에 전기적으로 연결될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 컨택은, 구리(Cu) 또는 텅스텐(W)을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 시스템 온 칩(SoC)의 다른 태양(aspect)은, 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 이격된 제1 및 제2 액티브 핀, 상기 제1 및 제2 액티브 핀 상에, 상기 제2 방향으로 연장된 제1 내지 제3 게이트 라인, 상기 제1 및 제2 액티브 핀 사이에 상기 제1 방향으로 연장되고, 상기 제1 내지 제3 게이트 라인을 절단하여 형성된 게이트 분리 영역, 상기 제1 및 제3 게이트 라인 사이에 배치된 제2 게이트 라인 상에 상기 제2 방향으로 연장되고, 상기 절단된 제2 게이트 라인을 전기적으로 연결하도록 형성된 제1 게이트 컨택, 상기 제1 액티브 핀과 상기 제1 게이트 라인이 교차하는 영역의 상기 제1 게이트 라인 상에 형성된 제2 게이트 컨택, 상기 제2 액티브 핀과 상기 제3 게이트 라인이 교차하는 영역의 상기 제3 게이트 라인 상에 형성된 제3 게이트 컨택, 상기 제2 및 제3 게이트 컨택을 전기적으로 연결하는 제1 금속 배선, 및 상기 제1 게이트 컨택에 전기적으로 연결된 제2 금속 배선을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 컨택의 하면은, 상기 절단된 제2 게이트 라인의 상면보다 높게 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 절단된 제1 또는 제3 게이트 라인은, 더미 게이트 라인을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 절단된 제1 게이트 라인은 제1 더미 게이트 라인을 포함하고, 상기 절단된 제3 게이트 라인은 제2 더미 게이트 라인을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 더미 게이트 라인과 상기 제2 더미 게이트 라인은 상기 게이트 분리 영역을 기준으로 반대 측에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 내지 제3 게이트 컨택은 동일 평면 상에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 컨택 상에 형성된 제1 비아 구조체와, 상기 제2 게이트 컨택 상에 형성된 제2 비아 구조체와, 상기 제3 게이트 컨택 상에 형성된 제3 비아 구조체를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 금속 배선은 상기 제2 및 제3 비아 구조체 상에 배치되고, 상기 제2 금속 배선은 상기 제1 비아 구조체 상에 배치되고, 상기 제1 금속 배선은 상기 제2 및 제3 비아 구조체를 연결하여 상기 제2 및 제3 게이트 컨택을 전기적으로 연결하고, 상기 제2 금속 배선은 상기 제1 비아 구조체를 통해 상기 제1 게이트 컨택에 전기적으로 연결될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 내지 제3 비아 구조체는 동일 평면 상에 배치될 수 있다.
상기 과제를 해결하기 위한 본 발명의 시스템 온 칩(SoC)의 또 다른 태양(aspect)은, 제1 방향으로 연장된 제1 및 제2 게이트 라인, 상기 제1 및 제2 게이트 라인을 절단하고, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 형성된 게이트 분리 영역, 상기 절단된 제1 게이트 라인 상에 형성되고, 상기 절단된 제1 게이트 라인을 전기적으로 연결하는 제1 게이트 컨택, 상기 제2 게이트 라인 상에 형성된 제2 게이트 컨택, 상기 제1 게이트 컨택 상에 형성된 제1 비아 구조체, 상기 제2 게이트 컨택 상에 형성된 제2 비아 구조체, 및 상기 제1 및 제2 비아 구조체를 연결하여, 상기 제1 및 제2 게이트 컨택을 전기적으로 연결하는 금속 배선을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 컨택은, 상기 제1 방향으로 연장되어 상기 절단된 제1 게이트 라인을 전기적으로 연결할 수 있다.
본 발명의 몇몇 실시예에서, 상기 절단된 제2 게이트 라인은, 더미 게이트 라인을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 컨택은, 구리(Cu) 또는 텅스텐(W)을 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 및 도 2는 본 발명의 실시예들에 따른 반도체 장치를 포함한 비휘발성 메모리 장치의 블록도 및 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 4는 도 3의 A1-A2를 따라 절단한 단면도이다.
도 5는 도 3의 B1-B2를 따라 절단한 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 8은 도 7의 A3-A4를 따라 절단한 단면도이다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치의 효과를 설명하기 위한 그래프이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 11은 도 10의 A5-A6을 따라 절단한 단면도이다.
도 12는 도 10의 B5-B6을 따라 절단한 단면도이다.
도 13 내지 15는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 회로도 및 레이아웃도이다.
도 16은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 및 도 2는 본 발명의 실시예들에 따른 반도체 장치를 포함한 비휘발성 메모리 장치의 블록도 및 회로도이다. 이하에서는 설명의 편의를 위해서 16개의 메모리 뱅크를 예로 드나, 이에 제한되는 것은 아니다. 또한, 도 2에서는 설명의 편의상 제1 메모리 블록(BLK0)과 관련된 영역만을 중심으로 도시한다.
우선, 도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 장치를 포함한 비휘발성 메모리 장치는 다수의 메모리 뱅크(10_1~10_16), 다수의 센스 앰프 및 라이트 드라이버(20_1~20_8), 주변 회로 영역(30)을 포함한다.
다수의 메모리 뱅크(10_1~10_16)는 각각 다수의 메모리 블록(BLK0~BLK7)으로 구성될 수 있고, 각 메모리 블록(10_1~10_16)은 매트릭스 형태로 배열된 다수의 메모리 셀을 포함한다. 도 1에서는, 메모리 블록이 8개씩 배치된 경우를 예로 들었으나, 이에 한정되는 것은 아니다.
또한, 메모리 뱅크(10_1~10_16)에 대응하여 라이트/리드하려는 비휘발성 메모리 셀의 행 및 열을 각각 지정하는 행 디코더 및 열 디코더가 배치될 수 있다.
센스 앰프 및 라이트 드라이버(20_1~20_8)는 2개의 메모리 뱅크(10_1~10_16)에 대응하여 배치되어, 대응하는 메모리 뱅크에서의 리드 및 라이트 동작을 한다. 도 1에서는, 센스 앰프 및 라이트 드라이버(20_1~20_8)가 2개의 메모리 뱅크(10_1~10_16)에 대응되는 경우를 예로 들었으나, 이에 한정되는 것은 아니다. 즉, 센스 앰프 및 라이트 드라이버(20_1~20_8)는 1개 또는 4개의 메모리 뱅크 등에 대응하여 배치되어도 무방하다.
주변 회로 영역(30)에는 상기 행 디코더, 열 디코더, 센스 앰프 및 라이트 드라이버 등을 동작시키기 위한 다수의 로직 회로 블록과 전압 생성부가 배치된다.
도 2를 참조하면, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 비휘발성 메모리 장치의 메모리 블록(BLK0) 내에는, 다수의 메모리 셀(Cp), 다수의 비트 라인(BL0~BL3), 다수의 워드 라인(WL0, WL1)이 배치된다.
다수의 메모리 셀(Cp)은 워드 라인(WL0, WL1)과 비트 라인(BL0~BL3)이 교차되는 영역에 위치한다. 메모리 셀(Cp)은 관통 전류에 따라 결정 상태 또는 비정질 상태로 변화하고, 각 상태마다 서로 다른 저항을 갖는 가변 저항 소자(Rp)와, 상기 가변 저항 소자(Rp)와 하부 전극(BE)를 통해 연결되며 가변 저항 소자(Rp)에 흐르는 관통 전류를 제어하는 수직 셀 다이오드(Dp)를 포함한다.
여기에서, 가변 저항 소자(Rp)는 상변환 소자로 구성되며, 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질로 구성될 수 있다.
예를 들어, 가변 저항 소자(Rp)는 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 포함할 수 있다. 도 2에는, 가변 저항 소자(Rp)가 비트 라인(BL0~BL3)과 커플링되어 있고 수직 셀 다이오드(Dp)가 워드 라인(WL0, WL1)에 커플링되어 있는 것으로 도시되어 있으나, 반대로, 가변 저항 소자(Rp)가 워드 라인(WL0, WL1)과 커플링되어 있고 수직 셀 다이오드(Dp)가 비트 라인(BL0~BL3)에 커플링될 수도 있다.
이하에서, 도 2를 참조하여 비휘발성 메모리 장치의 동작을 설명한다.
우선, 비휘발성 메모리 장치의 라이트 동작은, 가변 저항 소자(Rp)를 녹는점(melting temperature; Tm) 이상으로 가열한 후 빠르게 냉각시켜 논리 레벨 1의 비정질 상태로 되도록 하거나, 결정화 온도(crystallization temperature; Tx) 이상 녹는점(Tm) 이하의 온도로 가열한 후 일정한 시간동안 그 온도를 유지한 후 냉각시켜 논리 레벨 0의 결정 상태가 되도록 한다.
여기에서, 가변 저항 소자(Rp)를 상변환시키기 위해서는 상당히 높은 레벨의 라이트 전류가 가변 저항 물질(Rp)을 관통하게 되는데, 예를 들어 리셋을 시키기 위한 라이트 전류는 약 1mA 정도의 크기로 제공되고, 셋을 시키기 위한 라이트 전류의 0.6 내지 0.7mA 정도의 크기로 제공된다. 이러한 라이트 전류는 라이트 회로(미도시)로부터 제공되어 비트 라인(BL0~BL3), 수직 셀 다이오드(Dp)를 거쳐서 접지 전압으로 빠져 나가게 된다.
한편, 비휘발성 메모리 장치의 리드 동작은, 가변 저항 소자(Rp)가 상변환되지 않는 레벨의 리드 전류를 가변 저항 소자(Rp)에 제공하여 저장된 데이터를 리드하게 된다. 이러한 리드 전류는 리드 회로로부터 제공되어 비트 라인(BL0~BL3), 수직 셀 다이오드(Dp)를 거쳐서 접지 전압으로 빠져 나가게 된다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 4는 도 3의 A1-A2를 따라 절단한 단면도이다. 도 5는 도 3의 B1-B2를 따라 절단한 단면도이다.
기존에는 크로스 커플링 노드를 2개의 게이트 라인을 연결하여 이용하였으나, 이 경우에는 소오스 또는 드레인의 볼륨(volume)이 충분하지 않아 스트레인된(strained) 소오스 또는 드레인의 응력 효과가 제한적이었다.
다만, 본 발명에 따르면, 기존의 특별한 크로스 커플링 구조(special cross-coupling construct)를 이용하지 않고 3CPP 내에 크로스 커플링 노드를 형성함으로써 반도체 소자의 성능 향상을 도모할 수 있다. 또한, 본 발명에 따르면, 3CPP 이상의 게이트 라인을 절단하고, 절단된 게이트 라인의 전기적 연결을 용이하게 할 수 있다. 또한, 본 발명에 따르면, 크로스 커플링 노드 구조의 복잡성을 줄일 수 있고, 복수 개의 소오스 또는 드레인을 이용한 트랜지스터를 구현할 수 있다. 또한, 본 발명에 따르면, 수직형의 게이트 컨택을 이용함으로써, BEOL(back-end-of-line) 연결을 위한 공정 및 구조를 간소화 할 수 있다.
도 3 내지 도 5를 참조하면, 반도체 장치(1)는, 제1 게이트 라인(10), 제2 게이트 라인(20), 제3 게이트 라인(30), 게이트 분리 영역(CR), 제1 게이트 컨택(50), 제2 게이트 컨택(51), 제3 게이트 컨택(52), 제1 비아 구조체(60), 제2 비아 구조체(61), 제3 비아 구조체(62), 제1 금속 배선(M1), 제2 금속 배선(M2)을 포함한다.
제1 내지 제3 게이트 라인(10, 20, 30)은 제1 방향(X1)으로 연장된다. 제1 내지 제3 게이트 라인(10, 20, 30)은 실질적으로 동일한 구성을 포함한다. 제1 내지 제3 게이트 라인(10, 20, 30)은 게이트 분리 영역(CR)에 의해 절단된 구조를 갖는다. 게이트 분리 영역(CR)은 제2 방향(Y1)으로 연장된 형태이며, 게이트 분리 영역(CR)은 제1 내지 제3 게이트 라인(10, 20, 30)을 절단하여 형성된다.
즉, 제1 게이트 라인(10)은 제1 서브 게이트 라인들(11, 12)을 포함하고, 제2 게이트 라인(20)은 제2 서브 게이트 라인들(21, 22)을 포함하고, 제3 게이트 라인(30)은 제3 서브 게이트 라인들(31, 32)을 포함한다.
우선, 도 3을 참조하여, 제2 게이트 라인(20)에 대해 설명한다. 제1 게이트 라인(10) 및 제3 게이트 라인(30)은 제2 게이트 라인(20)과 실질적으로 동일한 구성을 포함하므로, 제2 게이트 라인(20)에 대해서만 설명한다.
제2 게이트 라인(20)은 기판(100) 상에 형성된다.
기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등의 강성 기판이거나 폴리이미드(polyimide), 폴리에스테르(polyester), 폴리카보네이트(polycarbonate), 폴리에테르술폰(polyethersulfone), 폴리메틸 메타크릴레이트(polymethylmethacrylate), 폴리에틸렌나프탈레이드(polyethylene naphthalate), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 등의 가요성 플라스틱 기판일 수 있다.
제2 게이트 라인(20)은 인터페이스막(interface layer; 110), 고유전율막(high-k layer; 120), 일함수 조절막(130), 게이트 메탈(140), 게이트 스페이서(150) 등을 포함한다.
인터페이스막(110)은 기판(100의 상면을 산화시켜 형성할 수 있다. 단, 이에 제한되는 것은 아니다. 인터페이스막(110)은 기판(100)과 고유전율막(120) 사이의 불량 계면을 방지하는 역할을 할 수 있다. 인터페이스막(110)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막(SiO2, k는 약 4) 또는 실리콘 산질화막 (산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또는, 인터페이스막(110)은 실리케이트로 이루어질 수도 있으며, 앞서 예시된 막들의 조합으로 이루어질 수도 있다.
고유전율막(120)은 인터페이스막(110)보다 높은 유전 상수를 갖는 고유전율을 갖는 물질로 이루어질 수 있다. 본 발명의 몇몇 실시예에서, 이러한 고유전율막(120)은 예를 들어, HfO2, Al2O3, ZrO2, TaO2 등의 물질로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 고유전율막(120)은 게이트 스페이서(150) 내의 공간을 채우도록 컨포말하게 형성될 수 있다. 이러한 고유전율막(120)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다.
일함수 조절막(130)은 고유전율막(120) 상에 형성될 수 있다. 일함수 조절막(130)은 고유전율막(120)과 접촉되어 형성될 수 있다. 일함수 조절막(130)은 일함수 조절을 위해 이용된다. 일함수 조절막(130)은, 예를 들어, 메탈 질화물을 포함할 수 있다. 구체적으로, 일함수 조절막(130)은 Mo, Pd, Ru, Pt, TiN, WN, TaN, Ir, TaC, RuN, TiAl, TaAlC, TiAlN, 및 MoN 중 적어도 하나를 포함할 수 있다. 더욱 구체적으로, 일함수 조절막(130)은, TiN으로 이루어진 단일막, 또는 TiN 하부막과 TaN 상부막으로 이루어진 이중막 등으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일함수 조절막(130)도 게이트 스페이서(150)의 측벽을 따라 상부로 연장될 수 있다.
게이트 메탈(140)은 일함수 조절막(130) 상에 형성될 수 있다. 게이트 메탈(140)은, 도시된 것과 같이, 일함수 조절막(130)과 접촉하여 형성될 수 있다. 즉, 게이트 메탈(140)은 일함수 조절막(130)에 의해 생성된 공간을 채우도록 형성될 수 있다. 게이트 메탈(140)은 도전성을 갖는 물질, 예를 들어, W 또는 Al을 포함할 수 있으나, 이에 한정되는 것은 아니다.
게이트 스페이서(150)는 제2 게이트 라인(20)의 측면 중 적어도 일 측에 형성될 수 있다. 게이트 스페이서(150)는 질화막, 산질화막, low-k 물질 중 적어도 하나를 포함할 수 있다. 게이트 스페이서(150)는 일 측면을 곡선으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 게이트 스페이서(150)의 형상은 이와 다를 수 있다. 예를 들어, 게이트 스페이서(150)의 형상은, 도시된 것과 달리, I자형 또는 L자형으로 형성될 수 있다. 도면에서는 게이트 스페이서(150)가 단일 층으로 형성되는 것으로 도시되었으나, 이에 한정되는 것은 아니고, 복수 층으로 형성될 수도 있다.
소오스 또는 드레인 영역(160, 170)은 기판(100) 내에, 제2 게이트 라인(20)의 양측에 배치될 수 있다. 소오스 또는 드레인 영역(160, 170)은 n형 불순물이 도핑된 n형 소오스 또는 드레인일 수 있다. 소오스 또는 드레인 영역(160, 170)은 LDD(Low Doped Drain) 형상일 수 있으나, 이에 한정되는 것은 아니다. 소오스 또는 드레인 영역(160, 170)의 형상은 형성하고자 하는 소자의 종류에 따라 달라질 수 있다.
예를 들어, 기판(100)은 다수의 메모리 셀이 정의되는 셀 어레이 영역과, 다수의 로직 회로 블록 및 전압 생성부 등이 배치된 주변 회로 영역을 포함할 수 있다. 반도체 장치(1)는, 예를 들어, 상기의 주변 회로 영역에 배치되는 로직 회로 블록 또는 전압 생성부 등의 구성 요소 일부일 수 있다.
주변 회로 영역에서는 소자 분리막에 의해 정의된 활성 영역 상에 메모리 셀 어레이 영역을 구동하기 위한 구동 소자, 예를 들어 구동 트랜지스터가 제공될 수 있다. 이러한 구동 트랜지스터가 본 발명에서의 반도체 장치(1)일 수 있다.
주변 회로 영역에서는 비트 라인(BL)에 상응하는 제1 및 제2 금속 배선(M1, M2)이 형성될 수 있다. 제2 금속 배선(M2)은 제2 게이트 라인(20)과 전기적으로 전기적으로 접속할 수 있다. 비트 라인(BL)과 제1 및 제2 금속 배선(M1, M2)은 금속성 박막으로 형성될 수 있다. 워드 라인(WL)은 기판(100)에 혹은 기판(100) 상에 제공될 수 있으며, 예를 들어 n형의 불순물이 도핑된 반도체층일 수 있다.
워드 라인(WL)이 반도체층으로 형성될 경우, 이 워드 라인용 반도체층은 기판(100)의 소정 영역에 불순물이 도핑되어 형성되거나 기판(100) 상에 에피택시 반도체층을 형성한 후 이 에피택시 반도체층에 불순물이 도핑되어 형성되거나 에피택시 반도체층의 형성과 함께 불순물을 도핑하여 형성될 수 있다. 그리고, 워드 라인(WL)은 금속성 박막으로 형성될 수도 있다.
한편, 주변 회로 영역에서, 제2 금속 배선(M2)은 제2 게이트 컨택(51)을 통해 구동 소자, 예를 들어 제2 게이트 라인(20)과 전기적으로 연결될 수 있다. 제2 게이트 컨택(51)은 제2 서브 게이트 라인들(21, 22)을 전기적으로 연결하며, 제2 게이트 컨택(51) 상에 제2 비아 구조체(61)가 형성되어, 제2 비아 구조체(61)를 통해 제2 게이트 컨택(51)과 제2 금속 배선(M2)을 전기적으로 연결할 수 있다.
제2 게이트 라인(20)은 제1 층간 절연막(200) 내에 형성되고, 제2 게이트 컨택(51)은 제2 층간 절연막(210) 내에 형성되고, 제2 비아 구조체(61)는 제3 층간 절연막(220) 내에 형성되고, 제1 및 제2 금속 배선(M1, M2)은 제4 층간 절연막(230) 내에 형성될 수 있다.
제1 내지 제4 층간 절연막(200, 210, 220, 230)은 BSG(borosilicate Glass), PSG(phosphoSilicate Glass), BPSG(boroPhosphoSilicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthylOrthoSilicate Glass), 또는 HDP-CVD(High Density Plasma-CVD) 등과 같은 실리콘 산화물을 이용하여 형성될 수 있다.
한편, 제2 금속 배선(M2)과 제2 비아 구조체(61) 사이에는 배리어 금속이 추가적으로 더 형성될 수도 있다.
제1 금속 배선(M1)에 의하여, 제1 서브 게이트 라인(11)과 제3 서브 게이트 라인(32)이 전기적으로 연결되며, 크로스 커플링 노드를 갖는 반도체 장치를 구현할 수 있다. 이 때, 제1 서브 게이트 라인(12)과 제3 서브 게이트 라인(31)은 더미 게이트 라인으로 이용되며, 게이트 분리 영역(CR)을 기준으로 하여, 제1 서브 게이트 라인(12)과 제3 서브 게이트 라인(31)은 서로 반대 측에 배치된 더미 게이트 라인일 수 있다.
즉, 본 발명에 따른 크로스 커플링 노드 구조에 따라, 게이트 분리 영역(CR)을 기준으로 서로 반대 측에 더미 게이트 라인들이 배치될 수 있다.
본 발명에서의 반도체 장치(1)는, 제1 게이트 컨택(50), 제2 게이트 컨택(51), 제3 게이트 컨택(52)이 각각 구리(Cu) 또는 텅스텐(W)을 포함할 수 있다.
그리고, 제1 비아 구조체(60), 제2 비아 구조체(61), 제3 비아 구조체(62)는 예를 들어, 예를 들어 질화티타늄(TiN), 질화탄탈륨(TaN), 질화몰리브덴(MoN), 질화니오븀(NbN), 질화실리콘티타늄(TiSiN), 질화알루미늄티타늄(TiAlN), 질화보론티타늄(TiBN), 질화실리콘지르코늄(ZrSiN), 질화실리콘텅스텐(WSiN), 질화보론텅스텐(WBN), 질화알루미늄지르코늄(ZrAlN), 질화실리콘몰리브덴(MoSiN), 질화알루미늄몰리브덴(MoAlN), 질화실리콘탄탈륨(TaSiN), 질화알루미늄탄탈륨(TaAlN), 질화산화티타늄(TiON), 질화산화알루미늄티타늄(TiAlON), 질화산화텅스텐(WON), 질화산화탄탈륨(TaON), 티타늄, 텅스텐, 몰리브덴, 탄탈륨, 티타늄실리사이드, 탄탈륨 실리사이드, 그라파이트(graphite), 또는 이들의 조합으로 형성될 수 있다.
셀 어레이 영역에서 비트 라인(BL)이 형성될 때 주변 회로 영역에서는 제1 및 제2 금속 배선(M1, M2)이 형성될 수 있다. 여기서, 제2 금속 배선(M2)과 제2 게이트 라인(20)을 연결하기 위한 제2 게이트 컨택(51)은 제2 층간 절연막(210)을 패터닝 하여 컨택홀을 형성한 후 여기에 금속성 박막을 채우는 것에 의해 형성될 수 있다. 그리고, 제2 비아 구조체(61)는 제3 층간 절연막(220)을 패터닝 하여 컨택홀을 형성한 후 여기에 금속성 박막을 채우는 것에 의해 형성될 수 있다.
경우에 따라서는 제2 비아 구조체(61)와 제2 금속 배선(M2)이 한 번의 공정으로 형성될 수 있다. 즉, 제3 및 제4 층간 절연막(230, 240)을 패터닝 하여 컨택홀을 형성한 후 금속성 박막을 컨택홀 및 제4 층간 절연막(240) 상에 형성한 후 이를 패터닝하는 것에 의해서 제2 비아 구조체(61)와 제2 금속 배선(M2)을 동시에 형성할 수 있다.
도면에서는, 제1 내지 제4 층간 절연막(200, 210, 220, 230) 각각이 단층으로 도시되어 있으나, 실시 예에 따라서 여러 층으로 형성될 수 있다. 마찬가지로, 제1 및 제2 금속 배선(M1, M2), 제1 내지 제3 비아 구조체(60, 61, 62), 제1 내지 제3 게이트 컨택(50, 51, 52)은 단층으로 도시되어 있지만 여러 층으로 형성될 수 있다. 또한, 제1 및 제2 금속 배선(M1, M2)은 다마신 공정을 통해 형성된 다마신 타입의 배선일 수 있다.
이하에서는, 본 발명의 다른 실시예들에 따른 반도체 장치에 대해 설명한다.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 본 발명의 일 실시예에 따른 반도체 장치를 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치(2)는, 제2 서브 게이트 라인들(21, 22) 사이에 배치된 제1 층간 절연막(200)을 포함한다.
즉, 제2 게이트 컨택(50)의 하면은 제2 서브 게이트 라인들(21, 22)의 상면보다 높게 배치될 수 있다. 제2 서브 게이트 라인들(21, 22) 사이에 제1 층간 절연막(200)을 채운후, 제1 층간 절연막(200)과 제2 서브 게이트 라인들(21, 22) 상에 제2 층간 절연막(210)을 형성하고, 제2 층간 절연막(210)을 식각하여 컨택홀을 형성한 후 컨택홀을 채워 제2 게이트 컨택(50)을 형성할 수 있다.
이에 따라, 제2 게이트 컨택(50)의 하면은 제2 서브 게이트 라인들(21, 22)의 상면보다 높게 배치된 구조를 가질 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 8은 도 7의 A3-A4를 따라 절단한 단면도이다. 설명의 편의상, 본 발명의 일 실시예에 따른 반도체 장치를 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 7 및 도 8을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치(3)는, 제3 금속 배선(M3)에 의하여, 제1 서브 게이트 라인(11)과 제3 서브 게이트 라인(32)이 전기적으로 연결되며, 크로스 커플링 노드를 갖는 반도체 장치를 구현할 수 있다. 이 때, 제1 서브 게이트 라인(12)과 제3 서브 게이트 라인(31)은 더미 게이트 라인으로 이용되며, 게이트 분리 영역(CR)을 기준으로 하여, 제1 서브 게이트 라인(12)과 제3 서브 게이트 라인(31)은 서로 반대 측에 배치된 더미 게이트 라인일 수 있다.
즉, 반도체 장치(1)와 반도체 장치(3)는 제1 및 제2 금속 배선(M1, M2)과 제3 및 제4 금속 배선(M3, M4)이 점대칭(point symmetry) 구조를 갖도록 배치될 수 있다.
반도체 장치(3)는, 제1 게이트 컨택(50), 제2 게이트 컨택(51), 제3 게이트 컨택(52)이 각각 구리(Cu) 또는 텅스텐(W)을 포함할 수 있다.
그리고, 제1 비아 구조체(60), 제2 비아 구조체(61), 제3 비아 구조체(62)는 예를 들어, 예를 들어 질화티타늄(TiN), 질화탄탈륨(TaN), 질화몰리브덴(MoN), 질화니오븀(NbN), 질화실리콘티타늄(TiSiN), 질화알루미늄티타늄(TiAlN), 질화보론티타늄(TiBN), 질화실리콘지르코늄(ZrSiN), 질화실리콘텅스텐(WSiN), 질화보론텅스텐(WBN), 질화알루미늄지르코늄(ZrAlN), 질화실리콘몰리브덴(MoSiN), 질화알루미늄몰리브덴(MoAlN), 질화실리콘탄탈륨(TaSiN), 질화알루미늄탄탈륨(TaAlN), 질화산화티타늄(TiON), 질화산화알루미늄티타늄(TiAlON), 질화산화텅스텐(WON), 질화산화탄탈륨(TaON), 티타늄, 텅스텐, 몰리브덴, 탄탈륨, 티타늄실리사이드, 탄탈륨 실리사이드, 그라파이트(graphite), 또는 이들의 조합으로 형성될 수 있다.
도 8을 참조하면, 반도체 장치(3)는, 제2 비아 구조체(61)가 제2 게이트 컨택(51) 상에 형성되며, 제2 비아 구조체(61)는 제2 서브 게이트 라인(22) 상에 배치될 수 있다. 즉, 반도체 장치(1)에서 제2 비아 구조체(61)는 제2 게이트 컨택(51) 상에 형성되며, 제2 서브 게이트 라인(22) 상에 배치되었으나, 반도체 장치(3)에서는 공정에 따라 제2 비아 구조체(61)는 제2 서브 게이트 라인(21) 상에 배치될 수 있다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치의 효과를 설명하기 위한 그래프이다.
도 9를 참조하면, 하나의 핀을 이용하여 크로스 커플링 노드 구조를 형성할 경우 반도체 장치의 동작 속도에 관한 그래프(a)가 도시되어 있으며, 타겟으로 하는 반도체 장치의 동작 속도에 관한 그래프(b)와 비교하면 성능 저하를 알 수 있다. 다만, 본 발명에 따라, 두 개의 핀을 이용하여 크로스 커플링 노드 구조를 형성할 경우 반도체 장치의 동작 속도에 관한 그래프(c)를 참조하면, 반도체 장치의 성능이 향상됨을 알 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 11은 도 10의 A5-A6을 따라 절단한 단면도이다. 도 12는 도 10의 B5-B6을 따라 절단한 단면도이다. 설명의 편의상, 본 발명의 일 실시예에 따른 반도체 장치를 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 10 내지 도 12는, 핀펫 구조의 반도체 장치(4)를 도시한 것이다. 반도체 장치(4)는 기판(300), 필드 절연막(310), 제1 액티브 핀(F1), 제2 액티브 핀(F2), 제1 내지 제3 게이트 구조물(TR1~TR3), 게이트 분리 영역(CR2), 제1 게이트 컨택(450), 제2 게이트 컨택(451), 제3 게이트 컨택(452), 제1 비아 구조체(460), 제2 비아 구조체(461), 제3 비아 구조체(462), 제5 금속 배선(M12), 제6 금속 배선(M22)을 포함한다.
기판(300)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등의 강성 기판이거나 폴리이미드(polyimide), 폴리에스테르(polyester) 폴리카보네이트(polycarbonate), 폴리에테르술폰(polyethersulfone), 폴리메틸 메타크릴레이트(polymethylmethacrylate), 폴리에틸렌나프탈레이트(polyethylene naphthalate), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 등의 가요성 플라스틱 기판일 수 있다.
필드 절연막(310)은 기판(300) 상에 형성되어, 소자 분리를 위해 이용된다. 필드 절연막(310)은 절연막으로서, HDP 산화막, SOG 산화막, CVD 산화막 등일 수 있으나, 이에 한정되는 것은 아니다.
제1 액티브 핀(F1)과 제2 액티브 핀(F2)은 기판(300)에 형성된다. 특히, 제1 액티브 핀(F1)과 제2 액티브 핀(F2)은 기판(300) 상에 돌출되도록 형성될 수 있다. 제1 액티브 핀(F1)과 제2 액티브 핀(F2)은 기판(300) 상에 별도의 공정에 의해 형성될 수도 있고, 기판(300)의 일부일 수도 있다.
제1 액티브 핀(F1)과 제2 액티브 핀(F2)은 제2 방향(Y)을 따라서 길게 연장될 수 있다. 필드 절연막(310)은 기판(300)의 상면과 제1 및 제2 액티브 핀(F1, F2)의 측면의 일부를 덮을 수 있다.
제1 내지 제3 게이트 구조물(TR1~TR3)은 제1 액티브 핀(F1)과 제2 액티브 핀(F2) 상에, 제1 및 제2 액티브 핀(F1, F2)과 교차하는 방향으로 형성될 수 있다. 즉, 제1 내지 제3 게이트 구조물(TR1~TR3)은 제1 방향(X)을 따라서 길게 연장될 수 있다.
제1 내지 제3 게이트 구조물(TR1~TR3)은 실질적으로 동일한 구성을 포함한다. 제1 내지 제3 게이트 구조물(TR1~TR3)은 게이트 분리 영역(CR2)에 의해 절단된 구조를 갖는다. 게이트 분리 영역(CR2)는 제2 방향(Y)으로 연장된 형태이며, 게이트 분리 영역(CR2)은 제1 내지 제3 게이트 구조물(TR1~TR3)을 절단하여 형성된다.
도 10을 참조하여, 제2 게이트 구조물(TR2)에 대하여 설명한다. 제1 게이트 구조물(TR1)과 제3 게이트 구조물(TR3)은 제2 게이트 구조물(TR2)과 실질적으로 동일한 구성을 포함하므로, 제2 게이트 구조물(TR2)에 대해서만 설명한다.
제2 게이트 구조물(TR2)은 제1 액티브 핀(F1)과 제2 액티브 핀(F2) 상에 순차적으로 형성된 인터페이스막(320), 게이트 절연막(330), 일함수 조절막(340), 게이트 메탈(350), 게이트 스페이서(360) 등을 포함할 수 있다. 이러한 구조로 인해 제1 액티브 핀(F1)과 제2 액티브 핀(F2)의 양 측면과 상면에 채널이 형성될 수 있다.
인터페이스막(320)은 필드 절연막(310)과 제1 및 제2 액티브 핀(F1, F2) 상에 형성될 수 있다. 인터페이스막(320)은, 필드 절연막(310)과 게이트 절연막(330) 사이의 불량 계면을 방지하는 역할을 할 수 있다.
인터페이스막(320)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면, 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막(산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또한, 인터페이스막(320)은 실리케이트로 이루어질 수도 있으며, 앞에서 예시한 막들의 조합으로 이루어질 수도 있다.
게이트 절연막(330)은 인터페이스막(320) 상에 형성될 수 있다. 다만, 인터페이스막(320)이 존재하지 않는 경우, 게이트 절연막(330)은 필드 절연막(310)과 제1 및 제2 액티브 핀(F1, F2) 상에 형성될 수 있다.
게이트 절연막(330)은 고유전율(high-k)을 갖는 물질을 포함할 수 있다. 구체적으로, 게이트 절연막(330)은, 예를 들어, HfSiON, HfO2, ZrO2, Ta2O5, TiO2, SrTiO3, BaTiO3, 및 SrTiO3로 구성된 그룹에서 선택된 물질 중 어느 하나를 포함할 수 있다.
한편, 게이트 절연막(330)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다. 예를 들어, 게이트 절연막(330)이 HfO2인 경우에, 게이트 절연막(330)은 약 50Å 이하의(약 5Å 내지 50Å)의 두께로 형성될 수 있으나, 이에 한정되는 것은 아니다. 게이트 절연막(330)은 후술할 게이트 스페이서(360)의 측벽을 따라 상부로 연장될 수 있다.
일함수 조절막(340)은 게이트 절연막(330) 상에 형성될 수 있다. 일함수 조절막(340)은 게이트 절연막(330)과 접촉되어 형성될 수 있다. 일함수 조절막(340)은 일함수 조절을 위해 이용된다.
일함수 조절막(340)은, 예를 들어, 메탈 질화물을 포함할 수 있다. 구체적으로, 일함수 조절막(340)은 Mo, Pd, Ru, Pt, TiN, WN, TaN, Ir, TaC, RuN, TiAl, TaAlC, TiAlN, 및 MoN 중 적어도 하나를 포함할 수 있다. 더욱 구체적으로, 일함수 조절막(340)은, 예를 들어, TiN으로 이루어진 단일막, 또는 TiN 하부막과 TaN 상부막으로 이루어진 이중막 등으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
일함수 조절막(340)도 후술할 게이트 스페이서(360)의 측벽을 따라 상부로 연장될 수 있다.
게이트 메탈(350)은 일함수 조절막(340) 상에 형성될 수 있다. 게이트 메탈(350)은, 도시된 것과 같이, 일함수 조절막(340)과 접촉하여 형성될 수 있다. 즉, 게이트 메탈(350)은 일함수 조절막(340)에 의해 생성된 공간을 채우도록 형성될 수 있다. 게이트 메탈(350)은 도전성을 갖는 물질, 예를 들어, 텅스텐(W) 또는 알루미늄(Al)을 포함할 수 있으나, 이에 한정되는 것은 아니다.
게이트 스페이서(360)는 제2 게이트 구조물(TR2)의 측면 중 적어도 일 측에 형성될 수 있다. 게이트 스페이서(360)는 질화막, 산질화막, low-k 물질 중 적어도 하나를 포함할 수 있다.
또한, 게이트 스페이서(360)는 일 측면을 곡선으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 게이트 스페이서(360)의 형상은 이와 다를 수 있다. 예를 들어, 게이트 스페이서(360)의 형상은, 도시된 것과 달리, I자형 또는 L자형으로 형성될 수 있다.
또한, 도면에서는 게이트 스페이서(360)가 단일 층으로 형성되는 것으로 도시되었으나, 이에 한정되는 것은 아니고, 복수 층으로 형성될 수도 있다.
한편, 소오스 또는 드레인(370, 380)은 제2 게이트 구조물(TR2)의 양 측 중 적어도 일 측에 형성되고, 제1 및 제2 액티브 핀(F1, F2) 내에 형성될 수 있다. 소오스 또는 드레인(370, 380)과 제2 게이트 구조물(TR2)은 게이트 스페이서(360)에 의하여 절연될 수 있다.
제6 금속 배선(M22)은 제7 게이트 컨택(451)을 통해 구동 소자, 예를 들어 제2 게이트 구조물(TR2)과 전기적으로 연결될 수 있다. 제7 게이트 컨택(451)은 절단된 제2 게이트 구조물(TR2)을 전기적으로 연결하며, 제7 게이트 컨택(451) 상에 제7 비아 구조체(461)가 형성되어, 제7 비아 구조체(461)를 통해 제7 게이트 컨택(451)과 제6 금속 배선(M22)을 전기적으로 연결할 수 있다.
제5 금속 배선(M12)에 의하여, 절단된 제1 및 제3 게이트 구조물(TR1, TR3)이 전기적으로 연결되며, 크로스 커플링 노드를 갖는 반도체 장치를 구현할 수 있다. 이 때, 제1 게이트 구조물(TR1)의 일부와 제3 게이트 구조물(TR3)의 일부는 더미 게이트 구조물로 이용되며, 더미 게이트 구조물들은 게이트 분리 영역(CR2)을 기준으로 하여 서로 반대 측에 배치될 수 있다.
본 발명에서의 반도체 장치(4)는, 제6 게이트 컨택(450), 제7 게이트 컨택(451), 제8 게이트 컨택(452)이 각각 구리(Cu) 또는 텅스텐(W)을 포함할 수 있다. 또한, 제6 게이트 컨택(450), 제7 게이트 컨택(451), 제8 게이트 컨택(452)은 서로 동일 평면 상에 배치될 수 있다.
그리고, 제6 비아 구조체(460), 제7 비아 구조체(461), 제8 비아 구조체(462)는 예를 들어, 예를 들어 질화티타늄(TiN), 질화탄탈륨(TaN), 질화몰리브덴(MoN), 질화니오븀(NbN), 질화실리콘티타늄(TiSiN), 질화알루미늄티타늄(TiAlN), 질화보론티타늄(TiBN), 질화실리콘지르코늄(ZrSiN), 질화실리콘텅스텐(WSiN), 질화보론텅스텐(WBN), 질화알루미늄지르코늄(ZrAlN), 질화실리콘몰리브덴(MoSiN), 질화알루미늄몰리브덴(MoAlN), 질화실리콘탄탈륨(TaSiN), 질화알루미늄탄탈륨(TaAlN), 질화산화티타늄(TiON), 질화산화알루미늄티타늄(TiAlON), 질화산화텅스텐(WON), 질화산화탄탈륨(TaON), 티타늄, 텅스텐, 몰리브덴, 탄탈륨, 티타늄실리사이드, 탄탈륨 실리사이드, 그라파이트(graphite), 또는 이들의 조합으로 형성될 수 있다.
또한, 제6 비아 구조체(460), 제7 비아 구조체(461), 제8 비아 구조체(462)는 서로 동일 평면 상에 배치될 수 있다.
도 13 내지 15는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 회로도 및 레이아웃도이다.
도 15은 도 14의 레이아웃도에서, 다수의 핀과 다수의 게이트 구조물만을 도시한 것이다. 상술한 본 발명의 몇몇 실시예에 따른 반도체 장치는 핀형 트랜지스터를 사용하는 일반적인 로직소자로 구성된 모든 장치에 적용가능하나, 도 13 내지 도 15는 예시적으로 SRAM을 도시한다.
우선, 도 13을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다.
제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(/BL)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다.
제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여, 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결될 수 있다.
여기서, 도 13 내지 도 15를 참조하면, 서로 이격된 제1 액티브 핀(F1), 제2 액티브 핀(F2), 제3 액티브 핀(F3), 제4 액티브 핀(F4)은 일 방향(예를 들어, 도 12의 상하 방향)으로 길게 연장되도록 형성된다.
또한, 제1 게이트 구조물(351), 제2 게이트 구조물(352), 제3 게이트 구조물(353), 제4 게이트 구조물(354)은 타 방향(예를 들어, 도 12의 좌우 방향)으로 길게 연장되고, 제1 액티브 핀(F1) 내지 제4 액티브 핀(F4)과 교차하는 방향으로 형성된다.
구체적으로, 제1 게이트 구조물(351)은 제1 액티브 핀(F1)과 제2 액티브 핀(F2)을 완전히 교차하고, 제3 액티브 핀(F3)의 종단의 일부와 오버랩되도록 형성될 수 있다. 제3 게이트 구조물(353)은 제4 액티브 핀(F4)과 제3 액티브 핀(F3)을 완전히 교차하고, 제2 액티브 핀(F2)의 종단의 일부와 오버랩되도록 형성될 수 있다. 제2 게이트 구조물(352), 제4 게이트 구조물(354)은 각각 제1 액티브 핀(F1), 제4 액티브 핀(F4)과 교차하도록 형성될 수 있다.
도 14에 도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 구조물(351)과 제2 액티브 핀(F2)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 구조물(351)과 제1 액티브 핀(F1)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 구조물(352)과 제1 액티브 핀(F1)이 교차되는 영역 주변에 정의된다.
제2 풀업 트랜지스터(PU2)는 제3 게이트 구조물(353)과 제3 액티브 핀(F3)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 구조물(353)과 제4 액티브 핀(F4)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 구조물(354)과 제4 액티브 핀(F4)이 교차되는 영역 주변에 정의된다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 구조물(351~354)과, 제1 내지 제4 액티브 핀(F1~F4)이 교차되는 영역의 양측에는 리세스가 형성되고, 리세스 내에 소오스 또는 드레인 영역이 형성될 수 있으며, 다수의 컨택(361)이 형성될 수 있다.
뿐만 아니라, 공유 컨택(shared contact)(362)은 제2 액티브 핀(F2), 제3 게이트 구조물(353)과, 배선(371)을 동시에 연결한다. 공유 컨택(363)은 제3 액티브 핀(F3), 제1 게이트 구조물(351)과, 배선(372)을 동시에 연결한다.
제1 풀업 트랜지스터(PU1), 제1 풀다운 트랜지스터(PD1), 제1 패스 트랜지스터(PS1), 제2 풀업 트랜지스터(PU2), 제2 풀다운 트랜지스터(PD2), 제2 패스 트랜지스터(PS2)로는 예를 들어, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치가 채용될 수 있다.
이하에서는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기로 한다.
도 16은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 블록도이다.
도 16을 참조하면, 전자 시스템은 제어 장치(610; CONTROLLER), 인터페이스(620; INTERFACE), 입출력 장치(630; I/O), 기억 장치(640; MEMORY), 전원 공급 장치(650; POWER SUPPLY), 버스(660; BUS)를 포함할 수 있다.
제어 장치(610), 인터페이스(620), 입출력 장치(630), 기억 장치(640), 전원 공급 장치(650)는 버스(660)를 통하여 서로 결합될 수 있다. 버스(660)는 데이터들이 이동되는 통로(path)에 해당한다.
제어 장치(610)는 마이크로프로세서, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함하여 데이터를 처리할 수 있다.
인터페이스(620)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(620)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(620)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
입출력 장치(630)는 키패드(keypad) 및 디스플레이 장치 등을 포함하여 데이터를 입출력할 수 있다.
기억 장치(640)는 데이터 및/또는 명령어 등을 저장할 수 있다. 본 발명의 몇몇의 실시예에 따른 반도체 장치는 기억 장치(640)의 일부 구성요소로 제공될 수 있다.
전원 공급 장치(650)는 외부에서 입력된 전원을 변환하여, 각 구성요소(610~640)에 제공할 수 있다.
또한, 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템은 중앙 처리 장치(710; CPU), 인터페이스(720; INTERFACE), 주변 장치(730; PERIPHERAL DEVICE), 주 기억 장치(740; MAIN MEMORY), 보조 기억 장치(750, SECONDARY MEMORY), 버스(760; BUS)를 포함할 수 있다.
중앙 처리 장치(710), 인터페이스(720), 주변 장치(730), 주 기억 장치(740), 보조 기억 장치(750)은 버스(760)을 통하여 서로 결합될 수 있다. 버스(760)은 데이터들이 이동되는 통로(path)에 해당한다.
중앙 처리 장치(710)는 제어 장치, 연산 장치 등을 포함하여 프로그램을 수행하고 데이터를 처리할 수 있다.
인터페이스(720)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(520)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(520)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
주변 장치(730)는 마우스, 키보드, 디스플레이 장치 및 프린터 장치 등을 포함하여 데이터를 입출력할 수 있다.
주 기억 장치(740)는 중앙 처리 장치(710)와 데이터를 송수신하고, 프로그램 수행에 필요한 데이터 및/또는 명령어 등을 저장할 수 있다. 본 발명의 몇몇의 실시예에 따른 반도체 장치는 주 기억 장치(740)의 일부 구성요소로 제공될 수 있다.
보조 기억 장치(750)는 자기 테이프, 자기 디스크, 플로피 디스크, 하드 디스크, 광 디스크 등의 비휘발성 저장 장치를 포함하여 데이터 및/또는 명령어 등을 저장할 수 있다. 보조 기억 장치(750)는 전자 시스템의 전원이 차단되는 경우에도 데이터를 저장할 수 있다.
본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나는 태블릿 PC, 노트북, 스마트폰 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 반도체 시스템에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC, 노트북, 및 스마트폰만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 10: 제1 게이트 라인
20: 제2 게이트 라인 30: 제3 게이트 라인
CR: 게이트 분리 영역 50: 제1 게이트 컨택
51: 제2 게이트 컨택 52: 제3 게이트 컨택
60: 제1 비아 구조체 61: 제2 비아 구조체
62: 제3 비아 구조체 M1, M2: 제1 및 제2 금속 배선

Claims (20)

  1. 제1 방향으로 연장된 제1 내지 제3 게이트 라인;
    상기 제1 내지 제3 게이트 라인을 절단하고, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 형성된 게이트 분리 영역;
    상기 제1 및 제3 게이트 라인 사이에 배치된 제2 게이트 라인 상에 형성되고, 상기 절단된 제2 게이트 라인을 전기적으로 연결하는 제1 게이트 컨택;
    상기 제1 게이트 라인 상에 형성된 제2 게이트 컨택;
    상기 제3 게이트 라인 상에 형성된 제3 게이트 컨택;상기 제2 및 제3 게이트 컨택을 전기적으로 연결하는 제1 금속 배선; 및
    상기 제1 게이트 컨택에 전기적으로 연결된 제2 금속 배선을 포함하는 시스템 온 칩(SoC).
  2. 제 1항에 있어서,
    상기 제1 게이트 컨택은, 상기 제1 방향으로 연장되어 상기 절단된 제2 게이트 라인을 연결하도록 배치된 시스템 온 칩(SoC).
  3. 제 1항에 있어서,
    상기 제1 게이트 컨택의 하면은, 상기 절단된 제2 게이트 라인의 상면보다 높게 배치된 시스템 온 칩(SoC).
  4. 제 1항에 있어서,
    상기 절단된 제1 또는 제3 게이트 라인은, 더미 게이트 라인을 포함하는 시스템 온 칩(SoC).
  5. 제 4항에 있어서,
    상기 절단된 제1 게이트 라인은 제1 더미 게이트 라인을 포함하고, 상기 절단된 제3 게이트 라인은 제2 더미 게이트 라인을 포함하는 시스템 온 칩(SoC).
  6. 제 5항에 있어서,
    상기 제1 더미 게이트 라인과 상기 제2 더미 게이트 라인은 상기 게이트 분리 영역을 기준으로 반대 측에 배치되는 시스템 온 칩(SoC).
  7. 제 1항에 있어서,
    상기 제1 게이트 컨택 상에 형성된 제1 비아 구조체와, 상기 제2 게이트 컨택 상에 형성된 제2 비아 구조체와, 상기 제3 게이트 컨택 상에 형성된 제3 비아 구조체를 더 포함하는 시스템 온 칩(SoC).
  8. 제 7항에 있어서,
    상기 제1 금속 배선은 상기 제2 및 제3 비아 구조체 상에 배치되고, 상기 제2 금속 배선은 상기 제1 비아 구조체 상에 배치되고,
    상기 제1 금속 배선은 상기 제2 및 제3 비아 구조체를 연결하여 상기 제2 및 제3 게이트 컨택을 전기적으로 연결하고, 상기 제2 금속 배선은 상기 제1 비아 구조체를 통해 상기 제1 게이트 컨택에 전기적으로 연결되는 시스템 온 칩(SoC).
  9. 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 이격된 제1 및 제2 액티브 핀;
    상기 제1 및 제2 액티브 핀 상에, 상기 제2 방향으로 연장된 제1 내지 제3 게이트 라인;
    상기 제1 및 제2 액티브 핀 사이에 상기 제1 방향으로 연장되고, 상기 제1 내지 제3 게이트 라인을 절단하여 형성된 게이트 분리 영역;
    상기 제1 및 제3 게이트 라인 사이에 배치된 제2 게이트 라인 상에 상기 제2 방향으로 연장되고, 상기 절단된 제2 게이트 라인을 전기적으로 연결하도록 형성된 제1 게이트 컨택;
    상기 제1 액티브 핀과 상기 제1 게이트 라인이 교차하는 영역의 상기 제1 게이트 라인 상에 형성된 제2 게이트 컨택;
    상기 제2 액티브 핀과 상기 제3 게이트 라인이 교차하는 영역의 상기 제3 게이트 라인 상에 형성된 제3 게이트 컨택;
    상기 제2 및 제3 게이트 컨택을 전기적으로 연결하는 제1 금속 배선; 및
    상기 제1 게이트 컨택에 전기적으로 연결된 제2 금속 배선을 포함하는 시스템 온 칩(SoC).
  10. 제 9항에 있어서,
    상기 제1 게이트 컨택의 하면은, 상기 절단된 제2 게이트 라인의 상면보다 높게 배치된 시스템 온 칩(SoC).
  11. 제 9항에 있어서,
    상기 절단된 제1 또는 제3 게이트 라인은, 더미 게이트 라인을 포함하는 시스템 온 칩(SoC).
  12. 제 11항에 있어서,
    상기 절단된 제1 게이트 라인은 제1 더미 게이트 라인을 포함하고, 상기 절단된 제3 게이트 라인은 제2 더미 게이트 라인을 포함하는 시스템 온 칩(SoC).
  13. 제 12항에 있어서,
    상기 제1 더미 게이트 라인과 상기 제2 더미 게이트 라인은 상기 게이트 분리 영역을 기준으로 반대 측에 배치되는 시스템 온 칩(SoC).
  14. 제 9항에 있어서,
    상기 제1 내지 제3 게이트 컨택은 동일 평면 상에 배치된 시스템 온 칩(SoC).
  15. 제 9항에 있어서,
    상기 제1 게이트 컨택 상에 형성된 제1 비아 구조체와, 상기 제2 게이트 컨택 상에 형성된 제2 비아 구조체와, 상기 제3 게이트 컨택 상에 형성된 제3 비아 구조체를 더 포함하는 시스템 온 칩(SoC).
  16. 제 15항에 있어서,
    상기 제1 금속 배선은 상기 제2 및 제3 비아 구조체 상에 배치되고, 상기 제2 금속 배선은 상기 제1 비아 구조체 상에 배치되고,
    상기 제1 금속 배선은 상기 제2 및 제3 비아 구조체를 연결하여 상기 제2 및 제3 게이트 컨택을 전기적으로 연결하고, 상기 제2 금속 배선은 상기 제1 비아 구조체를 통해 상기 제1 게이트 컨택에 전기적으로 연결되는 시스템 온 칩(SoC).
  17. 제 16항에 있어서,
    상기 제1 내지 제3 비아 구조체는 동일 평면 상에 배치된 시스템 온 칩(SoC).
  18. 제1 방향으로 연장된 제1 및 제2 게이트 라인;
    상기 제1 및 제2 게이트 라인을 절단하고, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 형성된 게이트 분리 영역;
    상기 절단된 제1 게이트 라인 상에 형성되고, 상기 절단된 제1 게이트 라인을 전기적으로 연결하는 제1 게이트 컨택;
    상기 제2 게이트 라인 상에 형성된 제2 게이트 컨택;
    상기 제1 게이트 컨택 상에 형성된 제1 비아 구조체;
    상기 제2 게이트 컨택 상에 형성된 제2 비아 구조체; 및
    상기 제1 및 제2 비아 구조체를 연결하여, 상기 제1 및 제2 게이트 컨택을 전기적으로 연결하는 금속 배선을 포함하는 시스템 온 칩(SoC).
  19. 제 18항에 있어서,
    상기 제1 게이트 컨택은, 상기 제1 방향으로 연장되어 상기 절단된 제1 게이트 라인을 전기적으로 연결하는 시스템 온 칩(SoC).
  20. 제 18항에 있어서,
    상기 절단된 제2 게이트 라인은, 더미 게이트 라인을 포함하는 시스템 온 칩(SoC).
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