TWI679753B - 系統晶片 - Google Patents

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白尙訓
Sang-Hoon Baek
朴善暎
Sun-Young Park
吳祥奎
Sang-Kyu Oh
金夏永
Ha-Young Kim
都楨湖
Jung-Ho Do
裵武奎
Moo-Gyu Bae
李昇映
Seung-Young Lee
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Abstract

本發明提供一種系統晶片包括：在第一方向上延伸的第一閘極線、第二閘極線及第三閘極線；切割第一閘極線、第二閘極線及第三閘極線並在與第一方向相交的第二方向上延伸的閘極隔離區；形成於配置於第一閘極線與第三閘極線之間的第二閘極線上的第一閘極觸點，並電性連接被切割的第二閘極線；形成於第一閘極線上的第二閘極觸點；形成於第三閘極線上的第三閘極觸點；電性連接第二閘極觸點與第三閘極觸點的第一金屬線；以及電性連接至第一閘極觸點的第二金屬線。

Description

系統晶片 【相關申請案的交叉參考】
本申請案主張在2014年10月1日提出申請的臨時申請案第62/058,291號的權利、並主張2015年4月22日在韓國智慧財產局提出申請的韓國專利申請案第10-2015-0056266號的優先權，該些申請案的揭露內容全文併入本案供參考。
本發明是有關於一種系統晶片(system on chip，SoC)，且特別是有關於一種包括閘極觸點結構的系統晶片。
多閘極電晶體(multigate transistor)作為比例縮放技術(scaling technologies)中的一種以用於提高半導體裝置的密度。在多閘極電晶體中，在基板上形成呈鰭片(fin)或奈米導線(nanowire)形式的多通道主動式圖案(或矽主體)，並接著在多通道主動式圖案表面上形成閘極。
由於多閘極電晶體使用三維通道，故有利於比例縮放。此外，無需增加多閘極電晶體的閘極的長度便可增強電流控制能力。此外，可有效地控制短通道效應(short channel effect，SCE)，在短通道效應中，汲極電壓會影響通道區中的電位。
一或多個示例性實施例提供一種利用閘極觸點結構的具有3觸點多晶矽間距(3-contacted poly pitch，3CPP)交叉耦合節點的系統晶片(SoC)。
所述示例性實施例所達成的目標可並非僅限於上述者，且因此，熟習此項技術者基於下文所提供的說明將清楚地理解未在本文中闡述的其他目標。
根據示例性實施例的態樣，提供一種系統晶片，包括：在第一方向上延伸的第一閘極線、第二閘極線及第三閘極線；切割所述第一閘極線、所述第二閘極線及所述第三閘極線並在與所述第一方向相交的第二方向上延伸的閘極隔離區；形成於配置於所述第一閘極線與所述第三閘極線之間的所述第二閘極線上的第一閘極觸點，並電性連接被切割的第二閘極線；形成於所述第一閘極線上的第二閘極觸點；形成於所述第三閘極線上的第三閘極觸點；電性連接所述第二閘極觸點與所述第三閘極觸點的第一金屬線；以及電性連接至所述第一閘極觸點的第二金屬線。
根據另一示例性實施例的態樣，提供一種系統晶片，包括：在第一方向上延伸且在與所述第一方向相交的第二方向上彼此間隔開的第一主動式鰭片及第二主動式鰭片；在所述第二方向上延伸且位於所述第一主動式鰭片及所述第二主動式鰭片上的第一閘極線、第二閘極線及第三閘極線；在所述第一方向上延伸於所述第一主動式鰭片與所述第二主動式鰭片之間的閘極隔離區，所述閘極隔離區切割所述第一閘極線、所述第二閘極線及所述第 三閘極線；在所述第二方向上延伸且位於配置於所述第一閘極線與所述第三閘極線之間的所述第二閘極線上的第一閘極觸點，並且電性連接被切割的第二閘極線；在所述第一閘極線上形成於所述第一主動式鰭片與所述第一閘極線之間的交叉區域的第二閘極觸點；在所述第三閘極線上形成於所述第二主動式鰭片與所述第三閘極線之間的交叉區域的第三閘極觸點；電性連接所述第二閘極觸點與所述第三閘極觸點的第一金屬線；以及電性連接至所述第一閘極觸點的第二金屬線。
根據又一示例性實施例的態樣，提供一種系統晶片，包括：在第一方向上延伸的第一閘極線及第二閘極線；切割所述第一閘極線及所述第二閘極線並在與所述第一方向相交的第二方向上延伸的閘極隔離區；形成於被切割的第一閘極線上且電性連接被切割的第一閘極線的第一閘極觸點；形成於所述第二閘極線上的第二閘極觸點；形成於所述第一閘極觸點上的第一通道結構；形成於所述第二閘極觸點上的第二通道結構；以及連接所述第一通道結構與所述第二通道結構的金屬線，且電性連接所述第一閘極觸點與所述第二閘極觸點。
根據再一示例性實施例的態樣，提供一種系統晶片，包括：在第一方向上延伸的第一閘極線、第二閘極線及第三閘極線；切割所述第一閘極線、所述第二閘極線及所述第三閘極線並在與所述第一方向相交的第二方向上延伸的閘極隔離區；形成於配置於所述第一閘極線與所述第三閘極線之間的所述第二閘極線上的 第一閘極觸點，且電性連接被切割的第二閘極線；以及電性連接至所述第一閘極觸點的金屬線。
1‧‧‧半導體裝置
2‧‧‧半導體裝置
3‧‧‧半導體裝置
4‧‧‧半導體裝置
10‧‧‧第一閘極線
10_1~10_16‧‧‧記憶體組
11‧‧‧第一子閘極線
12‧‧‧第一子閘極線
20‧‧‧第二閘極線
20_1~20_8‧‧‧感測放大器及寫入驅動器
21‧‧‧第二子閘極線
22‧‧‧第二子閘極線
30‧‧‧第三閘極線
31‧‧‧第三子閘極線
32‧‧‧第三子閘極線
33‧‧‧周邊電路區
50‧‧‧第一閘極觸點
51‧‧‧第二閘極觸點
52‧‧‧第三閘極觸點
60‧‧‧第一通道結構
61‧‧‧第二通道結構
62‧‧‧第三通道結構
100‧‧‧基板
110‧‧‧介面層
120‧‧‧高介電常數層
130‧‧‧功函數調整層
140‧‧‧閘極金屬
150‧‧‧閘極間隔體
160‧‧‧源極
170‧‧‧汲極
200‧‧‧第一層間絕緣層
210‧‧‧第二層間絕緣層
220‧‧‧第三層間絕緣層
230‧‧‧第四層間絕緣層
300‧‧‧基板
302‧‧‧半導體裝置
310‧‧‧場絕緣層
320‧‧‧介面層
330‧‧‧閘極絕緣層
340‧‧‧功函數調整層
350‧‧‧閘極金屬
351‧‧‧第一閘極結構
352‧‧‧第二閘極結構
353‧‧‧第三閘極結構
354‧‧‧第四閘極結構
360‧‧‧閘極間隔體
361‧‧‧觸點
362‧‧‧共享觸點
363‧‧‧共享觸點
370‧‧‧源極
371‧‧‧線
372‧‧‧線
380‧‧‧汲極
450‧‧‧第一閘極觸點/第六閘極觸點
451‧‧‧第二閘極觸點/第七閘極觸點
452‧‧‧第三閘極觸點/第八閘極觸點
460‧‧‧第一通道結構/第六通道結構
461‧‧‧第二通道結構/第七通道結構
462‧‧‧第三通道結構/第八通道結構
610‧‧‧控制器/組成元件
620‧‧‧介面/組成元件
630‧‧‧輸入/輸出(I/O)裝置/組成元件
640‧‧‧記憶體裝置/組成元件
650‧‧‧電源供應器
660‧‧‧匯流排
BE‧‧‧下電極
BL‧‧‧位元線/互補位元線
BL0~BL3‧‧‧位元線
BLK0~BLK7‧‧‧記憶體區塊
Cp‧‧‧記憶體胞元
CR‧‧‧閘極隔離區
CR2‧‧‧閘極隔離區
Dp‧‧‧垂直胞元二極體
F1‧‧‧第一主動式鰭片
F2‧‧‧第二主動式鰭片
F3‧‧‧第三主動式鰭片
F4‧‧‧第四主動式鰭片
INV1‧‧‧第一反相器
INV2‧‧‧第二反相器
M1‧‧‧第一金屬線
M2‧‧‧第二金屬線
M3‧‧‧第三金屬線
M4‧‧‧第四金屬線
M12‧‧‧第五金屬線
M22‧‧‧第六金屬線
PD1‧‧‧第二下拉電晶體
PD2‧‧‧第二下拉電晶體
PS1‧‧‧第一傳送電晶體
PS2‧‧‧第二傳送電晶體
PU1‧‧‧第一上拉電晶體
PU2‧‧‧第二上拉電晶體
Rp‧‧‧可變電阻器裝置
TR1‧‧‧第一閘極結構
TR2‧‧‧第二閘極結構
TR3‧‧‧第三閘極結構
VCC‧‧‧電源節點
VSS‧‧‧接地節點
WL‧‧‧字線
WL0‧‧‧字線
WL1‧‧‧字線
X1‧‧‧第一方向
Y1‧‧‧第二方向
圖1是方塊圖且圖2是電路圖，圖1及圖2分別說明包括根據示例性實施例的半導體裝置的非揮發性記憶體裝置。
圖3是被提供用於闡釋根據示例性實施例的半導體裝置的佈局圖。
圖4是沿圖3的線A1-A2截取的剖視圖。
圖5是沿圖3的線B1-B2截取的剖視圖。
圖6是被提供用於闡釋根據另一示例性實施例的半導體裝置的剖視圖。
圖7是被提供用於闡釋根據另一示例性實施例的半導體裝置的佈局圖。
圖8是沿圖7的線A3-A4截取的剖視圖。
圖9是被提供用於闡釋根據一或多個示例性實施例的半導體裝置的效果的曲線圖。
圖10是被提供用於闡釋根據再一示例性實施例的半導體裝置的立體圖。
圖11是沿圖10的線A5-A6截取的剖視圖。
圖12是沿圖10的線B5-B6截取的剖視圖。
圖13至圖15是被提供用於闡釋根據再一示例性實施例的 半導體裝置的電路圖及佈局圖。
圖16是被提供用於闡釋包括根據一或多個示例性實施例的半導體裝置的電子系統的總體方塊圖。
以下將參照附圖更全面地闡述示例性實施例。然而，示例性實施例可實施為各種不同形式，而不應被視為僅限於本文所述的示例性實施例。更確切而言，提供該些示例性實施例是為了使本揭露內容將透徹及完整，且將向熟習此項技術者充分傳達本發明概念的範圍。在說明書通篇中，相同的參考編號表示相同的組件。在附圖中，為清楚起見，會誇大層及區的厚度。
亦應理解，當稱一個層「位於」另一個層或基板「上(on)」時，所述層可直接位於所述另一個層或基板上，或者亦可存在中間層。相比之下，當稱一個元件「直接位於」另一元件「上」時，則不存在中間元件。
在本文中，為便於說明，可使用空間相對關係用語，例如「在...之下(beneath)」、「在...下面(below)」、「下方的(lower)」、「在...之上(above)」、「上方的(upper)」等來闡述圖中所說明的一個元件或特徵與另一(其他)元件或特徵的關係。應理解，空間相對關係用語旨在除圖中所示定向以外亦囊括裝置在使用或操作中的各種不同定向。舉例而言，若圖中的裝置被翻轉，則被闡述為在其他元件或特徵「下面」或「之下」的元件此時將被定向為在其他元件或特徵「之上」。因此，實例性用語「在...下面」可 既包括上方亦包括下方的定向。裝置亦可為其他定向(旋轉90度或在其他定向)，且本文中所用的空間相對性描述語將相應地進行解釋。
除非本文中另外指明或與上下文明顯地相左，否則在闡述示例性實施例的上下文中(尤其在下文申請專利範圍的上下文中)所用的用語「一(a、an)」及「所述(the)」及類似指示語應被視為同時涵蓋單數形式及複數形式。除非另外指明，否則用語「包括(comprising)」、「具有(having)」、「包含(including)」及「含有(containing)」應被視為開放性用語(即意指「包括但不限於」)。
除非另外定義，否則本文所用的所有技術及科學術語的意義均與示例性實施例所屬技術領域中的通常知識者所通常理解的意義相同。需注意者，除非另外規定，否則本文所提供的任意及所有實例、或示例性用語的使用僅旨在更佳地闡明示例性實施例而非是對示例性實施例的範圍的限定。此外，除非另外定義，否則在常用的字典中所定義的術語不應被過度地解釋。
以下將參照立體圖、剖視圖及/或平面圖來闡釋示例性實施例。因此，示例性視圖的輪廓可根據製造技術及/或容差而加以修改。亦即，示例性實施例並非旨在對範圍進行限制，而是涵蓋可因製造製程的變化而造成的任何變化及修改。因此，圖中所示的區是以示意性方式示出，且各個區的形狀僅以例示方式提供而非作為限定。
圖1是方塊圖且圖2是電路圖，圖1及圖2分別說明包括根據示例性實施例的半導體裝置的非揮發性記憶體裝置。為便於闡釋，在本文中將例示16個記憶體組(memory bank)，儘管示例性實施例並非僅限於此。此外，為便於闡釋起見，在圖2中，將主要說明與第一記憶體區塊BLK0相關的區。
首先參照圖1，包括根據示例性實施例的半導體裝置的非揮發性記憶體裝置包括多個記憶體組(10_1~10_16)、多個感測放大器(sense amplifier)及寫入驅動器(20_1~20_8)、以及周邊電路區33。
所述多個記憶體組(10_1~10_16)可分別包括多個記憶體區塊(BLK0~BLK7)，且所述記憶體區塊(BLK0~BLK7)中的每一者包括呈矩陣配置形式的多個記憶體胞元。參照圖1，圖中例示呈8×8配置形式的記憶體區塊，儘管示例性實施例並非僅限於此。
此外，列解碼器及行解碼器可被配置成分別指示非揮發性記憶體胞元的列及行以對應於記憶體組(10_1~10_16)進行寫入/讀取。
對應於兩個記憶體組(10_1~10_16)配置的感測放大器及寫入驅動器(20_1~20_8)對對應記憶體組執行讀取操作及寫入操作。如圖1中所說明，感測放大器及寫入驅動器(20_1~20_8)可對應於兩個記憶體組(10_1~10_16)，但示例性實施例並非僅限於此。亦即，感測放大器及寫入驅動器(20_1~20_8)亦可被配置 成對應於一個記憶體組或者四個記憶體組。
多個邏輯電路及電壓產生器被配置於周邊電路區33中以操作列解碼器、行解碼器、感測放大器、或寫入驅動器。
參照圖2，包括根據示例性實施例的半導體裝置的非揮發性記憶體裝置的記憶體區塊BLK0包括多個記憶體胞元Cp、多個位元線BL0~BL3、及多個字線WL0、WL1。
所述多個記憶體胞元Cp位於字線WL0、WL1與位元線BL0~BL3之間的交叉區域。記憶體胞元Cp根據穿隧電流而在結晶狀態與非晶狀態之間變化。記憶體胞元Cp包括在不同狀態中具有不同電阻的可變電阻器裝置Rp以及經由下電極BE而連接至可變電阻器裝置Rp的垂直胞元二極體Dp。垂直胞元二極體Dp控制流過可變電阻器裝置Rp的穿隧電流。
可變電阻器裝置Rp被構造成相變裝置(phase change device)，且可包括各種材料，所述各種材料包括例如GaSb、InSb、InSe、Sb2Te3、GeTe等二元化合物、例如GeSbTe、GaSeTe、InSbTe、SnSb2Te4、InSbGe等三元化合物、或例如AgInSbTe、(GeSn)SbTe、GeSb(SeTe)、Te81Ge15Sb2S2等四元化合物。
舉例而言，可變電阻器裝置Rp可包括含有鍺(Ge)、銻(Sb)及碲(Te)的GeSbTe。可使可變電阻器裝置Rp與位元線BL0~BL3耦合、且垂直胞元二極體Dp與字線WL0、WL1耦合，如圖2所示，或者反之。亦即，可變電阻器裝置Rp可與字線WL0、WL1耦合，且垂直胞元二極體Dp可與位元線BL0~BL3耦合。
在下文中，將參照圖2闡釋非揮發性記憶體裝置的操作。
首先，為進行非揮發性記憶體裝置的寫入操作，可將可變電阻器裝置Rp加熱至熔融溫度Tm或高於熔融溫度Tm並接著迅速冷卻，此將得到具有邏輯位準1的非晶狀態，或者可將可變電阻器裝置Rp加熱至等於或大於結晶溫度Tx且等於或小於熔融溫度Tm的溫度並保持於此溫度預定的時間週期、然後冷卻，此將得到具有邏輯位準0的結晶狀態。
為達成可變電阻器裝置Rp的相變，使相當高位準的寫入電流流過可變電阻器裝置Rp。舉例而言，可提供約1毫安培(mA)的寫入電流進行重設，且可提供約0.6毫安培至0.7毫安培的寫入電流進行設定。由寫入電路(圖中未示出)提供的寫入電流流經位元線BL0~BL3並作為接地電壓而流出。
為進行非揮發性記憶體裝置的讀取操作，將位準不會導致可變電阻器裝置Rp發生相變的讀取電流提供至可變電阻器裝置Rp，以讀取所儲存的資料。由讀取電路提供的讀取電流流經位元線BL0~BL3及垂直胞元二極體Dp並作為接地電壓而流出。
圖3是被提供用於闡釋根據示例性實施例的半導體裝置的佈局圖。圖4是沿圖3的線A1-A2截取的剖視圖。圖5是沿圖3的線B1-B2截取的剖視圖。
為使用交叉耦合節點，將交叉耦合節點與兩個閘極線連接。在此種情形中，源極或汲極的不足的體積起到限制應變源極或汲極(strained source or drain)的應力效應的作用。
在示例性實施例中，可藉由以3CPP形式形成交叉耦合節點來增強半導體裝置的效能，而不使用專門的交叉耦合構造。根據示例性實施例，可對超過3CPP的閘極線進行切割，且可有利於達成被切割的閘極線的電性連接。此外，根據示例性實施例，可實施可降低交叉耦合節點結構的複雜度並使用多個源極或汲極的電晶體。此外，根據示例性實施例，使用垂直閘極觸點可簡化後端製程(back-end-of-line，BEOL)連接的過程及結構。
參照圖3及圖5，半導體裝置1包括第一閘極線10、第二閘極線20、第三閘極線30、閘極隔離區CR、第一閘極觸點50、第二閘極觸點51、第三閘極觸點52、第一通道結構60、第二通道結構61、第三通道結構62、第一金屬線M1及第二金屬線M2。
第一閘極線至第三閘極線10、20、30在第一方向X1上延伸。第一閘極線至第三閘極線10、20、30可包括實質上相同的構造。第一閘極線至第三閘極線10、20、30具有被閘極隔離區CR切割的結構。閘極隔離區CR被形成為在第二方向Y1上延伸且切割第一閘極線至第三閘極線10、20、30。
亦即，第一閘極線10包括第一子閘極線11、12，第二閘極線20包括第二子閘極線21、22，且第三閘極線30包括第三子閘極線31、32。
首先，將參照圖3闡釋第二閘極線20。在本文中將代表性地闡釋第二閘極線20，乃因第一閘極線10及第三閘極線30具有與第二閘極線20實質上相同的構造。
第二閘極線20形成於基板100上。
基板100可為例如矽基板、絕緣體上覆矽(silicon on insulator，SOI)基板、砷化鎵基板、鍺化矽基板、陶瓷基板、石英基板或顯示器用玻璃基板等剛性基板、或者例如聚醯亞胺、聚酯、聚碳酸酯、聚醚碸、聚甲基丙烯酸甲酯、聚萘二甲酸乙二酯、或聚對苯二甲酸乙二酯等可撓性基板。
第二閘極線20包括介面層110、高介電常數(high-k)層120、功函數(workfunction)調整層130、閘極金屬140或閘極間隔體150。
介面層110可藉由將基板100的上表面氧化而形成。然而，示例性實施例並非僅限於以上所述。介面層110可發揮防止在基板100與高介電常數層120之間出現介面缺陷的作用。介面層110可包括介電常數(k)為9或小於9的低介電常數介電材料層，例如氧化矽層(SiO2，k約為4)或氮氧化矽層(根據氧原子及氮原子含量而定，k約為4~8)。作為另外一種選擇，介面層110可由矽酸鹽形成，且可由以上所例示的層的組合形成。
高介電常數層120可由介電常數高於介面層110的高介電常數材料形成。在一或多個示例性實施例中，所述高介電常數層120可由例如HfO2、Al2O3、ZrO2、TaO2等材料形成，但並非僅限於此。高介電常數層120可被適形地(conformably)形成以填充閘極間隔體150中的空間。高介電常數層120可根據所欲形成的裝置的類型而被形成至適宜的厚度。
功函數調整層130可形成於高介電常數層120上。功函數調整層130可接觸高介電常數層120而形成。功函數調整層130用於調整功函數。功函數調整層130可包含例如金屬氮化物。具體而言，功函數調整層130可包含Mo、Pd、Ru、Pt、TiN、WN、TaN、Ir、TaC、RuN、TiAl、TaAlC、TiAlN、及MoN中的至少一者。更具體而言，功函數調整層130可被形成為由TiN構成的單個層、或者由TiN下層及TaN上層構成的雙層，但並非僅限於此。功函數調整層130亦可沿閘極間隔體150的側壁延伸至向上方向。
閘極金屬140可形成於功函數調整層130上。閘極金屬140可如圖所示接觸功函數調整層130而形成。亦即，閘極金屬140可被形成為填充由功函數調整層130產生的空間。閘極金屬140可包括例如W或Al等導電材料，但並非僅限於此。
閘極間隔體150可形成於第二閘極線20的側面中的至少一者上。閘極間隔體150可包括氮化物層、氮氧化物層、及低介電常數材料中的至少一者。儘管將閘極間隔體150的一個側面示出為曲線，然而示例性實施例並非僅限於此實例。因此，閘極間隔體150的形狀可有所變化。舉例而言，不同於圖中所示，閘極間隔體150的形狀可為I形或L形。如圖中所示，閘極間隔體150可由單個層形成，但並非僅限於此。因此，閘極間隔體150可由多個層形成。
源極160或汲極170可配置於基板100內第二閘極線20的兩側上。源極160或汲極170可為被摻雜以n型雜質的n型源 極或汲極。源極160或汲極170可為低摻雜汲極(low doped drain，LDD)形式，但並非僅限於此。源極160或汲極170的形狀可根據裝置的類型而變化。
舉例而言，基板100可包括胞元陣列區及周邊電路區，所述胞元陣列區界定多個記憶體胞元，在所述周邊電路區中配置有多個邏輯電路區塊及電壓產生器等。半導體裝置1可為例如配置於周邊電路區中的所述邏輯電路區塊或電壓產生器等組成元件的一部分。
例如驅動電晶體等驅動裝置可設置於周邊電路區中以驅動由裝置隔離層界定的主動區上的記憶體胞元陣列區。在示例性實施例中，此驅動電晶體可為半導體裝置1。
對應於位元線BL的第一金屬線M1及第二金屬線M2可形成於周邊電路區中。第二金屬線M2可電性連接至第二閘極線20。位元線BL以及第一金屬線M1及第二金屬線M2可被形成為金屬薄膜。字線WL可設置於基板100中或基板100上，且可為例如被摻雜以n型雜質的半導體層。
若字線WL被形成為半導體層，則供用作字線的此半導體層可藉由在基板100的預定區上摻雜雜質而形成、或藉由在基板100上形成磊晶半導體層、接著以雜質摻雜磊晶半導體層而形成，抑或藉由形成磊晶半導體層並同時地摻雜雜質而形成。另外，字線WL可被形成為金屬薄膜。
在周邊電路區中，第二金屬線M2可經由第二閘極觸點 51電性連接至驅動裝置(例如第二閘極線20)。第二閘極觸點51電性連接第二子閘極線21、22。第二通道結構61可形成於第二閘極觸點51上，以使第二閘極觸點51與第二金屬線M2經由第二通道結構61而電性連接。
第二閘極線20可形成於第一層間絕緣層200內，第二閘極觸點51可形成於第二層間絕緣層210內，第二通道結構61可形成於第三層間絕緣層220內，且第一金屬線M1及第二金屬線M2可形成於第四層間絕緣層230內。
第一層間絕緣層至第四層間絕緣層200、210、220、230可使用例如硼矽酸鹽玻璃(borosilicate glass，BSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、未經摻雜矽酸鹽玻璃(undoped silicate glass，USG)、正矽酸乙酯玻璃(tetraethylorthosilicate glass，TEOS)、或高密度電漿化學氣相沈積(high density plasma-CVD)等矽氧化物而形成。
此外，可在第二金屬線M2與第二通道結構61之間另外形成阻障金屬。
第一子閘極線11與第三子閘極線32可藉由第一金屬線M1電性連接，藉此達成具有交叉耦合節點的半導體裝置。第一子閘極線12及第三子閘極線31可用作虛擬閘極線，其中第一子閘極線12與第三子閘極線31可為關於閘極隔離區CR而彼此相對地配置的虛擬閘極線。
亦即，根據交叉耦合節點結構，虛擬閘極線可關於閘極隔離區CR而彼此相對地配置。
根據示例性實施例，半導體裝置1的第一閘極觸點50、第二閘極觸點51、及第三閘極觸點52可分別包含銅(Cu)或鎢(W)。
舉例而言，第一通道結構60、第二通道結構61及第三通道結構62可由例如氮化鈦(TiN)、氮化鉭(TaN)、氮化鉬(MoN)、氮化鈮(NbN)、氮化鈦矽(TiSiN)、氮化鈦鋁(TiAlN)、氮化鈦硼(TiBN)、氮化鋯矽(ZrSiN)、氮化鎢矽(WSiN)、氮化鎢硼(WBN)、氮化鋯鋁(ZrAlN)、氮化鉬矽(MoSiN)、氮化鉬鋁(MoAlN)、氮化鉭矽(TaSiN)、氮化鉭鋁(TaAlN)、氮氧化鈦(TiON)、氮氧化鈦鋁(TiAlON)、氮氧化鎢(WON)、氮氧化鉭(TaON)、鈦、鎢、鉬、鉭、矽化鈦、矽化鉭、石墨、或其組合形成。
第一金屬線M1及第二金屬線M2可當在胞元陣列區中形成位元線BL時形成於周邊電路區中。連接第二金屬線M2與第二閘極線20的第二閘極觸點51可藉由將第二層間絕緣層210圖案化以形成接觸孔並接著以金屬薄膜填充接觸孔而形成。第二通道結構61可藉由將第三層間絕緣層220圖案化以形成接觸孔、並接著以金屬薄膜填充接觸孔而形成。
視情形而定，第二通道結構61及第二金屬線M2可藉由一個單一製程而形成。亦即，可藉由將第三層間絕緣層230及第 四層間絕緣層240圖案化以形成接觸孔、在接觸孔上及第四層間絕緣層240上形成金屬薄膜並接著將金屬薄膜圖案化而同時形成第二通道結構61及第二金屬線M2。
如圖所示，第一層間絕緣層至第四層間絕緣層200、210、220、230可分別為單個層，但根據示例性實施例，亦可分別由多個層形成。同樣地，第一金屬線M1及第二金屬線M2、第一通道結構至第三通道結構60、61、62、以及第一閘極觸點至第三閘極觸點50、51、52可分別為單個層，但在替代實施例中，亦可分別由多個層形成。此外，第一金屬線M1及第二金屬線M2可為藉由鑲嵌製程(damascene process)而形成的鑲嵌型線。
在下文中，將闡釋根據另一示例性實施例的半導體裝置。
圖6是被提供用於闡釋根據另一示例性實施例的半導體裝置的剖視圖。為便於闡釋，與上文已闡釋的半導體裝置的元件相同或實質上相同的元件在下文中將不再予以重複闡釋。
參照圖6，根據另一示例性實施例的半導體裝置2包括配置於第二子閘極線21、22之間的第一層間絕緣層200。
亦即，第二閘極觸點50的下表面可被配置成高於第二子閘極線21、22的上表面。第二閘極觸點50可在在第二子閘極線21、22之間填充第一層間絕緣層200之後藉由在第一層間絕緣層200及第二子閘極線21、22上形成第二層間絕緣層210、蝕刻第二層間絕緣層210以形成接觸孔、並接著填充接觸孔而形成。
因此，第二閘極觸點50的下表面可被配置成高於第二子 閘極線21、22的上表面。
圖7是被提供用於闡釋根據另一示例性實施例的半導體裝置的佈局圖。圖8是沿圖7的線A3-A4截取的剖視圖。為便於闡釋，與上文所已闡釋的半導體裝置的元件相同或實質上相同的元件在下文中將不再予以重複闡釋。
參照圖7及圖8，根據再一示例性實施例，半導體裝置3可被達成為具有交叉耦合節點的半導體裝置，其中第一子閘極線11及第三子閘極線32可藉由第三金屬線M3而電性連接。第一子閘極線12及第三子閘極線31可用作虛擬閘極線，其中第一子閘極線12及第三子閘極線31可為關於閘極隔離區CR而彼此相對地配置的虛擬閘極線。
亦即，半導體裝置1及半導體裝置3可被配置成使第一金屬線M1及第二金屬線M2與第三金屬線M3及第四金屬線M4具有點對稱結構。
半導體裝置3的第一閘極觸點50、第二閘極觸點51、及第三閘極觸點52可分別包含銅(Cu)或鎢(W)。
舉例而言，第一通道結構60、第二通道結構61及第三通道結構63可由例如氮化鈦(TiN)、氮化鉭(TaN)、氮化鉬(MoN)、氮化鈮(NbN)、氮化鈦矽(TiSiN)、氮化鈦鋁(TiAlN)、氮化鈦硼(TiBN)、氮化鋯矽(ZrSiN)、氮化鎢矽(WSiN)、氮化鎢硼(WBN)、氮化鋯鋁(ZrAlN)、氮化鉬矽(MoSiN)、氮化鉬鋁(MoAlN)、氮化鉭矽(TaSiN)、氮化鉭鋁(TaAlN)、氮氧化鈦 (TiON)、氮氧化鈦鋁(TiAlON)、氮氧化鎢(WON)、氮氧化鉭(TaON)、鈦、鎢、鉬、鉭、矽化鈦、矽化鉭、石墨、或其組合形成。
參照圖8，半導體裝置3可包括形成於第二閘極觸點51上的第二通道結構61，且第二通道結構61可配置於第二子閘極線22上。亦即，在半導體裝置1中，第二通道結構61形成於第二閘極觸點51上且配置於第二子閘極線22上，而在半導體裝置3中，第二通道結構61可根據製程而配置於第二子閘極線21上。
圖9是被提供用於闡釋根據一或多個示例性實施例的半導體裝置的效果的曲線圖。
參照圖9，曲線圖中的線(a)代表當使用一個鰭片形成交叉耦合節點結構時半導體裝置的運作速度。與代表半導體裝置的目標運作速度的線(b)相比，效能劣化非常顯著。參照代表當使用兩個鰭片形成交叉耦合節點結構時半導體裝置的運作速度的曲線圖的線(c)，則注意到半導體裝置的效能得到改良。
圖10是被提供用於闡釋根據再一示例性實施例的半導體裝置的立體圖；圖11是沿圖10的線A5-A6截取的剖視圖。圖12是沿圖10的線B5-B6截取的剖視圖。為便於闡釋，與上文所已闡釋的半導體裝置的元件相同或實質上相同的元件在下文中將不再予以重複闡釋。
圖10至圖12說明FinFET結構半導體裝置4。半導體裝置4包括基板300、場絕緣層310、第一主動式鰭片F1、第二主動 式鰭片F2、第一閘極結構至第三閘極結構TR1~TR3、閘極隔離區CR2、第一閘極觸點450、第二閘極觸點451、第三閘極觸點452、第一通道結構460、第二通道結構461、第三通道結構462、第五金屬線M12、及第六金屬線M22。
基板300可為例如矽基板、絕緣體上覆矽(SOI)基板、砷化鎵基板、鍺化矽基板、陶瓷基板、石英基板或顯示器用玻璃基板等剛性基板、或者例如聚醯亞胺、聚酯、聚碳酸酯、聚醚碸、聚甲基丙烯酸甲酯、聚萘二甲酸乙二酯、或聚對苯二甲酸乙二酯等可撓性基板。
場絕緣層310形成於基板300上且用於裝置分隔。場絕緣層310是絕緣層，且可為HDP氧化層、SOG氧化層、CVD氧化層，但並非僅限於此。
第一主動式鰭片F1及第二主動式鰭片F2形成於基板300上。具體而言，第一主動式鰭片F1及第二主動式鰭片F2可自基板300突出。第一主動式鰭片F1及第二主動式鰭片F2可藉由單獨的製程而形成於基板300上，或者可為基板300的一部分。
第一主動式鰭片F1及第二主動式鰭片F2可沿第二方向Y延伸。場絕緣層310可覆蓋基板300的上表面以及覆蓋第一主動式鰭片F1及第二主動式鰭片F2的側面的一部分。
第一閘極結構至第三閘極結構TR1~TR3可在與第一主動式鰭片F1及第二主動式鰭片F2相交的方向上形成於第一主動式鰭片F1及第二主動式鰭片F2上。亦即，第一閘極結構至第三閘 極結構TR1~TR3可沿第一方向X伸長。
第一閘極結構至第三閘極結構TR1~TR3包括實質上相同的構造。第一閘極結構至第三閘極結構TR1~TR3具有被閘極隔離區CR2切割的結構。閘極隔離區CR2被形成為使得其延伸至第二方向Y，並切割第一閘極結構至第三閘極結構TR1~TR3。
參照圖10，將闡釋第二閘極結構TR2。在本文中將代表性地闡釋第二閘極結構TR2，乃因第一閘極結構TR1及第三閘極結構TR3具有與第二閘極結構TR2實質上相同的構造。
第二閘極結構TR2可包括依序形成於第一主動式鰭片F1及第二主動式鰭片F2上的介面層320、閘極絕緣層330、功函數調整層340、閘極金屬350、閘極間隔體360等。上述結構可在第一主動式鰭片F1及第二主動式鰭片F2的側面及上表面二者中形成通道。
介面層320可形成於場絕緣層310上、以及第一主動式鰭片F1及第二主動式鰭片F2上。介面層320可發揮防止在場絕緣層310與閘極絕緣層330之間形成介面缺陷的作用。
介面層320可包含介電常數(k)為9或小於9的低介電常數介電材料層，例如氧化矽層(其中k約為4)或氮氧化矽層(根據氧原子及氮原子含量而定，k約為4~8)。此外，介面層320可由矽酸鹽形成，且可由以上所例示的層的組合形成。
閘極絕緣層330可形成於介面層320上。若不存在介面層320，則閘極絕緣層330可形成於場絕緣層310以及第一主動式 鰭片F1及第二主動式鰭片F2上。
閘極絕緣層330可包含高介電常數材料。具體而言，閘極絕緣層330可包含選自由例如HfSiON、HfO2、ZrO2、Ta2O5、TiO2、SrTiO3、BaTiO3、及SrTiO3構成的群組中的任一者。
閘極絕緣層330可根據所欲形成的裝置的類型而被形成為適宜的厚度。舉例而言，若閘極絕緣層330是HfO2，則閘極絕緣層330可被形成為約50埃(Å)或小於50埃(約5埃與50埃之間)的厚度，但並非僅限於此。閘極絕緣層330可沿以下所將闡釋的閘極間隔體360的側壁而向上延伸。
功函數調整層340可形成於閘極絕緣層330上。功函數調整層340可接觸閘極絕緣層330而形成。功函數調整層340用於調整功函數。
功函數調整層340可包含例如金屬氮化物。具體而言，功函數調整層340可包含Mo、Pd、Ru、Pt、TiN、WN、TaN、Ir、TaC、RuN、TiAl、TaAlC、TiAlN、及MoN中的至少一者。更具體而言，功函數調整層340可被形成為由TiN構成的單個層、或者由TiN下層及TaN上層構成的雙層，但並非僅限於此。
功函數調整層340亦可沿閘極間隔體360的側壁延伸至向上方向。
閘極金屬350可形成於功函數調整層340上。閘極金屬350可如圖所示接觸功函數調整層340而形成。亦即，閘極金屬350可被形成為填充由功函數調整層340產生的空間。閘極金屬 350可包括例如鎢(W)或鋁(Al)等導電材料，但並非僅限於此。
閘極間隔體360可形成於第二閘極結構TR2的側面中的至少一個側上。閘極間隔體360可包括氮化物層、氮氧化物層、及低介電常數材料中的至少一者。
此外，儘管將閘極間隔體360的一個側面示出為曲線，然而示例性實施例並非僅限於此實例。因此，閘極間隔體360的形狀可有所變化。舉例而言，不同於圖中所示，閘極間隔體360的形狀可為例如I形或L形。
如圖中所示，閘極間隔體360亦可由單個層形成，但並非僅限於此。因此，閘極間隔體360可由多個層形成。
源極370或汲極380可形成於第二閘極結構TR2的兩側中的至少一個側上，並可形成於第一主動式鰭片F1及第二主動式鰭片F2內。源極370或汲極380以及第二閘極結構TR2可由閘極間隔體360進行絕緣。
第六金屬線M22可經由第七閘極觸點451而電性連接至驅動裝置，例如第二閘極結構TR2。第七閘極觸點451電性連接被切割的第二閘極結構TR2，且第七通道結構461可形成於第七閘極觸點451上以使第七閘極觸點451與第六金屬線M22經由第七通道結構461而電性連接。
被切割的第一閘極結構TR1與被切割的第三閘極結構TR3可藉由第五金屬線M12而電性連接，並達成具有交叉耦合節點的半導體裝置。第一閘極結構TR1的一部分及第三閘極結構 TR3的一部分可用作虛擬閘極結構，且該些虛擬閘極結構可關於閘極隔離區CR2而彼此相對地配置。
根據示例性實施例，半導體裝置4的第六閘極觸點450、第七閘極觸點451、及第八閘極觸點452可分別包含銅(Cu)或鎢(W)。此外，第六閘極觸點450、第七閘極觸點451、及第八閘極觸點452可彼此配置於同一平面上。
此外，第六通道結構460、第七通道結構461、及第八通道結構462可由例如氮化鈦(TiN)、氮化鉭(TaN)、氮化鉬(MoN)、氮化鈮(NbN)、氮化鈦矽(TiSiN)、氮化鈦鋁(TiAlN)、氮化鈦硼(TiBN)、氮化鋯矽(ZrSiN)、氮化鎢矽(WSiN)、氮化鎢硼(WBN)、氮化鋯鋁(ZrAlN)、氮化鉬矽(MoSiN)、氮化鉬鋁(MoAlN)、氮化鉭矽(TaSiN)、氮化鉭鋁(TaAlN)、氮氧化鈦(TiON)、氮氧化鈦鋁(TiAlON)、氮氧化鎢(WON)、氮氧化鉭(TaON)、鈦、鎢、鉬、鉭、矽化鈦、矽化鉭、石墨、或其組合形成。
此外，第六通道結構460、第七通道結構461、及第八通道結構462可彼此配置於同一平面上。
圖13至圖15是被提供用於闡釋根據再一示例性實施例的半導體裝置的電路圖及佈局圖。
圖15僅說明圖14的佈局中的多個鰭片及多個閘極結構。儘管上文所闡釋的根據一或多個示例性實施例的半導體裝置可應用於所有由使用鰭片型電晶體的一般邏輯裝置構成的裝置， 然而圖13至圖15具體例示靜態隨機存取記憶體(SRAM)。
首先參照圖13，根據再一示例性實施例的半導體裝置可包括：一對反相器INV1、INV2，並聯連接於電源節點Vcc與接地節點Vss之間；以及第一傳送電晶體(pass transistor)PS1及第二傳送電晶體PS2，分別連接至反相器INV1、INV2的輸出節點。
第一傳送電晶體PS1及第二傳送電晶體PS2可分別連接至位元線BL及互補位元線/BL。第一傳送電晶體PS1的閘極及第二傳送電晶體PS2的閘極可連接至字線WL。
第一反相器INV1包括彼此串聯連接的第一上拉電晶體PU1與第一下拉電晶體PD1，且第二反相器INV2包括彼此串聯連接的第二上拉電晶體PU2與第二下拉電晶體PD2。
第一上拉電晶體PU1及第二上拉電晶體PU2可為PMOS電晶體，且第一下拉電晶體PD1及第二下拉電晶體PD2可為NMOS電晶體。
此外，當第一反相器INV1的輸入節點連接至第二反相器INV2的輸出節點且第二反相器INV2的輸入節點連接至第一反相器INV1的輸出節點時，第一反相器INV1及第二反相器INV2可構成一個鎖存電路(latch circuit)。
參照圖13至圖15，彼此間隔開的第一主動式鰭片F1、第二主動式鰭片F2、第三主動式鰭片F3及第四主動式鰭片F4可在一個方向上(例如圖12中的垂直方向上)伸長。
此外，第一閘極結構351、第二閘極結構352、第三閘極 結構353、及第四閘極結構354可在另一方向上(例如圖12中的水平方向上)、及在與第一主動式鰭片至第四主動式鰭片(F1~F4)交叉的方向上伸長。
具體而言，第一閘極結構351可被配置成完全跨越第一主動式鰭片F1及第二主動式鰭片F2，且與第三主動式鰭片F3的一端的一部分交疊。第三閘極結構353可被配置成完全跨越第四主動式鰭片F4及第三主動式鰭片F3，且與第二主動式鰭片F2的一端的一部分交疊。第二閘極結構352、及第四閘極結構354可各自被形成為分別跨越第一主動式鰭片F1及第四主動式鰭片F4。
如在圖14的半導體裝置302中所示，第一上拉電晶體PU1界定於第一閘極結構351與第二主動式鰭片F2之間的交叉區域的周邊中，第一下拉電晶體PD1界定於第一閘極結構351與第一主動式鰭片F1之間的交叉區域的周邊中，且第一傳送電晶體PS1界定於第二閘極結構352與第一主動式鰭片F1之間的交叉區域的周邊中。
第二上拉電晶體PU2界定於第三閘極結構353與第三主動式鰭片F3之間的交叉區域的周邊中，第二下拉電晶體PD2界定於第三閘極結構353與第四主動式鰭片F4之間的交叉區域的周邊中，且第二傳送電晶體PS2界定於第四閘極結構354與第四主動式鰭片F4之間的交叉區域的周邊中。
儘管圖中未具體示出，然而可在第一閘極結構至第四閘極結構351~354與第一主動式鰭片至第四主動式鰭片F1~F4之間 的交叉區域的兩側上形成凹槽，且源極區或汲極區可形成於所述凹槽中，其中形成有多個觸點361。
而且，共享觸點362同時連接第二主動式鰭片F2、第三閘極結構353及線371。共享觸點363同時連接第三主動式鰭片F3、第一閘極結構351及線372。
根據以上所闡釋的示例性實施例的半導體裝置可被用作例如第一上拉電晶體PU1、第一下拉電晶體PD1、第一傳送電晶體PS1、第二上拉電晶體PU2、第二下拉電晶體PD2、及第二傳送電晶體PS2。
以下將闡釋包括根據一或多個示例性實施例的半導體裝置的電子系統。
圖16是被提供用於闡釋包括根據一或多個示例性實施例的半導體裝置的電子系統的總體方塊圖。
參照圖16，所述電子系統可包括控制器610、介面620、輸入/輸出(I/O)裝置630、記憶體裝置640、電源供應器650、及匯流排660。
控制器610、介面620、輸入/輸出裝置630、記憶體裝置640、及電源供應器650可經由匯流排660而彼此連接。匯流排660對應於資料所行經的路徑。
控制器610可包括能夠執行與以上所例示者相似的功能的微處理器、微控制器、或邏輯裝置中的至少一者，以處理資料。
介面620可執行將資料傳送至通訊網路或自通訊網路接 收資料的功能。介面620可為有線形式或無線形式。舉例而言，介面620可包括天線或有線/無線收發器。
輸入/輸出裝置630可包括用於輸入及輸出資料的小鍵盤(keypad)及顯示器。
記憶體裝置640可儲存資料及/或命令。根據本發明的一或多個示例性實施例，所述半導體裝置可被提供為記憶體裝置640的組成元件的一部分。
電源供應器650可轉換由外部提供的電力，並將經過轉換的電力提供至各個組成元件610~640。
此外，包括根據本發明的一或多個示例性實施例的半導體裝置的電子系統可包括中央處理單元(CPU)710、介面720、周邊裝置730、主記憶體裝置740、輔助記憶體裝置750、及匯流排760。
中央處理單元710、介面720、周邊裝置730、主記憶體裝置740及輔助記憶體裝置750可經由匯流排而彼此連接。匯流排760對應於資料行經的路徑。
中央處理單元710可包括控制器、算術邏輯單元(arithmetic logic unit，ALU)等，以執行程式及處理資料。
介面720可執行將資料傳送至通訊網路或自通訊網路接收資料的功能。介面720可為有線形式或無線形式。舉例而言，介面720可包括天線或有線/無線收發器。
周邊裝置730可包括用於輸入及輸出資料的滑鼠、鍵盤、 顯示器、及列印機。
主記憶體裝置740可將資料傳送至中央處理單元710及自中央處理單元710接收資料，並儲存執行程式所需的資料及/或命令。根據本發明的一或多個示例性實施例，所述半導體裝置可被提供作為主記憶體裝置740的組成元件的一部分。
輔助記憶體裝置750可包括非揮發性儲存器，例如磁帶、磁碟、軟碟、硬碟、或光碟，以儲存資料及/或命令。輔助記憶體裝置750即使在電子系統的電源中斷之後亦可保持資料。
根據本發明示例性實施例的半導體裝置中的至少一者可適合用於平板個人電腦(PC)、膝上型電腦、或智慧型電話中。
此外，對於熟習此項技術者將顯而易見，根據本發明一或多個示例性實施例的半導體亦適用於其他半導體系統，儘管本文中未對此加以例示。亦即，儘管在本文中例示平板個人電腦、膝上型電腦及智慧型電話來闡釋根據本發明示例性實施例的半導體系統，然而本發明並非僅限於根據本文所提供示例性實施例的半導體系統的某些實例。在本發明的一或多個示例性實施例中，半導體系統可被實作為電腦、超行動個人電腦(ultra-mobile personal computer，UMPC)、工作站、輕省筆電(netbook)、個人數位助理(personal digital assistant，PDA)、可攜式電腦、無線電話、行動電話、電子書(e-book)、可攜式多媒體播放機(portable multimedia player，PMP)、可攜式遊戲機、導航裝置、黑盒子(black box)、數位相機、立體電視、數位音訊記錄機、數位音訊播放機、 數位畫面記錄機、數位畫面播放機、數位視訊記錄機、或數位視訊播放機。
儘管已參照本發明概念的示例性實施例具體示出及闡述了本發明的概念，然而此項技術中的通常知識者將理解，可在不背離由下文申請專利範圍所界定的本發明概念的精神及範圍的條件下對其作出形式及細節上的各種改變。因此，期望本發明示例性實施例在所有方面均被視為說明性而非限制性的，在表示本發明概念的範圍時應參照隨附申請專利範圍而非以上說明。

Claims (20)

  1. 一種系統晶片，包括： 第一閘極線、第二閘極線及第三閘極線，在第一方向上延伸； 閘極隔離區，切割所述第一閘極線、所述第二閘極線及所述第三閘極線並在與所述第一方向相交的第二方向上延伸； 第一閘極觸點，形成於配置於所述第一閘極線與所述第三閘極線之間的所述第二閘極線上，並電性連接被切割的所述第二閘極線； 第二閘極觸點，形成於所述第一閘極線上； 第三閘極觸點，形成於所述第三閘極線上； 第一金屬線，電性連接所述第二閘極觸點與所述第三閘極觸點；以及 第二金屬線，電性連接至所述第一閘極觸點。
  2. 如申請專利範圍第1項所述的系統晶片，其中所述第一閘極觸點被配置成在所述第一方向上延伸且連接被切割的所述第二閘極線。
  3. 如申請專利範圍第1項所述的系統晶片，其中所述第一閘極觸點的下表面被配置成高於被切割的所述第二閘極線的上表面。
  4. 如申請專利範圍第1項所述的系統晶片，其中被切割的所述第一閘極線或被切割的所述第三閘極線包括虛擬閘極線。
  5. 如申請專利範圍第4項所述的系統晶片，其中被切割的所述第一閘極線包括第一虛擬閘極線，且被切割的所述第三閘極線包括第二虛擬閘極線。
  6. 如申請專利範圍第5項所述的系統晶片，其中所述第一虛擬閘極線及所述第二虛擬閘極線被配置成關於所述閘極隔離區而彼此相對。
  7. 如申請專利範圍第1項所述的系統晶片，更包括：第一通道結構，形成於所述第一閘極觸點上；第二通道結構，形成於所述第二閘極觸點上；及第三通道結構，形成於所述第三閘極觸點上。
  8. 如申請專利範圍第7項所述的系統晶片，其中所述第一金屬線配置於所述第二通道結構及所述第三通道結構上，所述第二金屬線配置於所述第一通道結構上，所述第一金屬線藉由連接所述第二通道結構與所述第三通道結構而將所述第二閘極觸點與所述第三閘極觸點彼此電性連接，且所述第二金屬線經由所述第一通道結構而電性連接至所述第一閘極觸點。
  9. 一種系統晶片，包括： 第一主動式鰭片及第二主動式鰭片，在第一方向上延伸且在與所述第一方向相交的第二方向上彼此間隔開； 第一閘極線、第二閘極線及第三閘極線，在所述第二方向上延伸且位於所述第一主動式鰭片及所述第二主動式鰭片上； 閘極隔離區，在所述第一方向上延伸於所述第一主動式鰭片與所述第二主動式鰭片之間，所述閘極隔離區切割所述第一閘極線、所述第二閘極線及所述第三閘極線； 第一閘極觸點，在所述第二方向上延伸且位於配置於所述第一閘極線與所述第三閘極線之間的所述第二閘極線上，並且電性連接被切割的所述第二閘極線； 第二閘極觸點，在所述第一閘極線上形成於所述第一主動式鰭片與所述第一閘極線之間的交叉區域； 第三閘極觸點，在所述第三閘極線上形成於所述第二主動式鰭片與所述第三閘極線之間的交叉區域； 第一金屬線，電性連接所述第二閘極觸點與所述第三閘極觸點；以及 第二金屬線，電性連接至所述第一閘極觸點。
  10. 如申請專利範圍第9項所述的系統晶片，其中所述第一閘極觸點的下表面被配置成高於被切割的所述第二閘極線的上表面。
  11. 如申請專利範圍第9項所述的系統晶片，其中被切割的所述第一閘極線或被切割的所述第三閘極線包括虛擬閘極線。
  12. 如申請專利範圍第11項所述的系統晶片，其中被切割的所述第一閘極線包括第一虛擬閘極線，且被切割的所述第三閘極線包括第二虛擬閘極線。
  13. 如申請專利範圍第12項所述的系統晶片，其中所述第一虛擬閘極線及所述第二虛擬閘極線被配置成關於所述閘極隔離區而彼此相對。
  14. 如申請專利範圍第9項所述的系統晶片，其中所述第一閘極觸點至所述第三閘極觸點配置於同一平面上。
  15. 如申請專利範圍第9項所述的系統晶片，更包括：第一通道結構，形成於所述第一閘極觸點上；第二通道結構，形成於所述第二閘極觸點上；及第三通道結構，形成於所述第三閘極觸點上。
  16. 如申請專利範圍第15項所述的系統晶片，其中所述第一金屬線配置於所述第二通道結構及所述第三通道結構上，所述第二金屬線配置於所述第一通道結構上，所述第一金屬線藉由連接所述第二通道結構與所述第三通道結構而將所述第二閘極觸點與所述第三閘極觸點彼此電性連接，且所述第二金屬線經由所述第一通道結構而電性連接至所述第一閘極觸點。
  17. 如申請專利範圍第16項所述的系統晶片，其中所述第一通道結構至所述第三通道結構配置於同一平面上。
  18. 一種系統晶片，包括： 第一閘極線及第二閘極線，在第一方向上延伸； 閘極隔離區，切割所述第一閘極線及所述第二閘極線並在與所述第一方向相交的第二方向上延伸； 第一閘極觸點，形成於被切割的所述第一閘極線上且電性連接被切割的所述第一閘極線； 第二閘極觸點，形成於所述第二閘極線上； 第一通道結構，形成於所述第一閘極觸點上； 第二通道結構，形成於所述第二閘極觸點上；以及 金屬線，連接所述第一通道結構與所述第二通道結構，且電性連接所述第一閘極觸點與所述第二閘極觸點。
  19. 如申請專利範圍第18項所述的系統晶片，其中所述第一閘極觸點在所述第一方向上延伸以電性連接被切割的所述第一閘極線。
  20. 如申請專利範圍第18項所述的系統晶片，其中被切割的所述第二閘極線包括虛擬閘極線。
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