TWI594375B - 改善讀取特性的反熔絲單次可編程記憶胞以及記憶體的操作方法 - Google Patents

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TWI594375B
TWI594375B TW104109724A TW104109724A TWI594375B TW I594375 B TWI594375 B TW I594375B TW 104109724 A TW104109724 A TW 104109724A TW 104109724 A TW104109724 A TW 104109724A TW I594375 B TWI594375 B TW I594375B
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Description

改善讀取特性的反熔絲單次可編程記憶胞以及記憶體的操作方法
本發明是有關於一種記憶體及其的操作方法，且特別是有關於一種改善讀取特性的反熔絲單次可編程記憶胞及記憶體的操作方法。
非揮發性記憶體是一種能在切斷電源後繼續保存記憶體內資料的記憶體，並可分成唯讀記憶體(read only memory,ROM)、單次可編程記憶體(one time programmable memory,OTP memory)以及可重覆讀寫記憶體(Multi-times programmable memory)。此外，隨著半導體記憶體技術的成熟，非揮發性記憶體已可以整合至與互補式金氧半導體(complementary metal oxide semiconductor,CMOS)元件相容的製程下。
如上述之單次可編程記憶體而言，其可類分為熔絲型(fuse type)以及反熔絲型(anti-fuse type)。熔絲型單次可編程記憶體在未編程之狀態下為短路，編程後則為斷路。反之，反熔絲型單 次可編程記憶體則是在未編程前為斷路，編程後為短路。此外，基於CMOS製程技術中之MOS元件的特性，反熔絲型單次可編程記憶體較適於整合在CMOS製程技術中。
此外，單次可編程記憶體單元基於閘極氧化層的破裂(rupture)以形成永久導電的路徑。導電通道的形成位置隨機分布，會使讀取數據判斷不易。
本發明提供一種改善讀取特性的反熔絲單次可編程唯讀記憶胞，能夠避免反熔絲層的破裂位置處於使反熔絲閘極與基底直接接觸之處，而能夠改善讀取特性。
本發明提供一種記憶體的操作方法，可利用較低的電壓進行讀取、降低編程禁止漏電流(PGM inhibit current)以及改善編程漏電流。
本發明的改善讀取特性的反熔絲單次可編程記憶胞，包括反熔絲單元以及選擇電晶體。反熔絲單元設置於基底上，此基底具有第一導電型。反熔絲單元包括反熔絲閘極、反熔絲層、修改的延伸摻雜區、第一摻雜區與第二摻雜區。反熔絲閘極設置於基底上。反熔絲層設置於反熔絲閘極與基底之間。修改的延伸摻雜區具有第二導電型，設置於反熔絲層下方的基底中，其中反熔絲層、反熔絲閘極與修改的延伸摻雜區構成可變電容器。第一摻雜區與第二摻雜區具有第二導電型，並分別設置於反熔絲閘極的 相對兩側的基底中。選擇電晶體設置基底上，包括選擇閘極、閘極介電層、第二摻雜區與第三摻雜區。選擇閘極設置於基底上。閘極介電層設置於選擇閘極與基底之間。第二摻雜區與第三摻雜區具有第二導電型，並分別設置於選擇閘極的相對兩側的基底中。
在本發明的一實施例中，反熔絲層與閘極介電層之厚度相同。
在本發明的一實施例中，上述選擇電晶體包括核心金氧半導體(core MOS)電晶體，其中此選擇電晶體具有淡摻雜區以及源極/汲極延伸區。淡摻雜區具有第二導電型，設置於選擇閘極與第二摻雜區之間，其中淡摻雜區的接面深度與修改的延伸摻雜區的接面深度相同，淡摻雜區的摻雜濃度與修改的延伸摻雜區的摻雜濃度相同。源極/汲極延伸區具有第二導電型，設置於選擇閘極與第三摻雜區之間，其中源極/汲極延伸區的接面深度小於該修改的延伸摻雜區的接面深度，源極/汲極延伸區的摻雜濃度大於修改的延伸摻雜區的摻雜濃度。
在本發明的一實施例中，上述選擇電晶體包括輸入輸出金氧半導體(I/O MOS)電晶體。其中此選擇電晶體具有淡摻雜區以及源極/汲極延伸區。淡摻雜區具有第二導電型，設置於選擇閘極與第二摻雜區之間。源極/汲極延伸區具有第二導電型，設置於選擇閘極與第三摻雜區之間。淡摻雜區、源極/汲極延伸區與修改的延伸摻雜區的接面深度相同，淡摻雜區、源極/汲極延伸區與修改的延伸摻雜區的摻雜濃度相同。
在本發明的一實施例中，上述選擇電晶體包括雙閘極介電層金氧半導體電晶體，靠近第二摻雜區的閘極介電層的厚度大於靠近第三摻雜區的閘極介電層的厚度。上述選擇電晶體具有淡摻雜區以及源極/汲極延伸區。淡摻雜區具有第二導電型，設置於選擇閘極與第二摻雜區之間，其中淡摻雜區的接面深度與修改的延伸摻雜區的接面深度相同，淡摻雜區的摻雜濃度與修改的延伸摻雜區的摻雜濃度相同。源極/汲極延伸區具有第二導電型，設置於選擇閘極與第三摻雜區之間，其中源極/汲極延伸區的接面深度小於修改的延伸摻雜區的接面深度，源極/汲極延伸區的摻雜濃度大於修改的延伸摻雜區的摻雜濃度。
在本發明的一實施例中，第一導電型為P型及N型之其中之一個，第二導電型為P型及N型之其中之另一個。
在本發明的一實施例中，上述修改的延伸摻雜區為一井區。其中井區的一部分延伸至位於選擇閘極下方。上述選擇電晶體可為核心金氧半導體(core MOS)電晶體或選擇電晶體包括輸入輸出金氧半導體(I/O MOS)電晶體。上述選擇電晶體具有淡摻雜區。淡摻雜區具有第二導電型，設置於選擇閘極與第三摻雜區之間。
在本發明的一實施例中，上述井區的一部分延伸至位於第二摻雜區下方。選擇電晶體包括雙閘極介電層金氧半導體電晶體，靠近第二摻雜區的閘極介電層的厚度大於靠近第三摻雜區的該閘極介電層的厚度。上述選擇電晶體具有淡摻雜區以及源極/汲 極延伸區。淡摻雜區具有第二導電型，設置於選擇閘極與第二摻雜區之間。源極/汲極延伸區具有第二導電型，設置於選擇閘極與第三摻雜區之間，其中源極/汲極延伸區的接面深度小於淡摻雜區的接面深度，源極/汲極延伸區的摻雜濃度大於淡摻雜區的摻雜濃度。
本發明的記憶胞的操作方法，記憶胞包括設置於基底上的選擇電晶體、串接選擇電晶體的反熔絲單元。反熔絲單元包括依序設置於基底上的反熔絲層及反熔絲閘極、設置於反熔絲層下方的基底中的修改的延伸摻雜區以及分別設置於反熔絲閘極的相對兩側的基底中的第一摻雜區與第二摻雜區，反熔絲層、反熔絲閘極與修改的延伸摻雜區構成可變電容器。選擇電晶體包括選擇閘極、分別設置於選擇閘極的相對兩側的基底中的第二摻雜區與第三摻雜區。此記憶胞的操作方法包括：在讀取操作時，於選擇閘極施加第一電壓，於第三摻雜區施加第二電壓並於反熔絲閘極施加一第三電壓，其中第一電壓足以打開選擇電晶體的通道，可藉由從反熔絲閘極偵測記憶胞之通道電流大小來判斷儲存於記憶胞中的資料。
在本發明的一實施例中，上述第一電壓等於第三電壓，第二電壓為0伏特。
本發明的記憶體的操作方法，記憶體包括：多個記憶胞，排列成陣列，各記憶胞包括設置於基底上的選擇電晶體、串接選擇電晶體的反熔絲單元。反熔絲單元包括依序設置於基底上的反 熔絲層與反熔絲閘極、設置於反熔絲層下方的基底中的修改的延伸摻雜區以及分別設置於反熔絲閘極的相對兩側的基底中的第一摻雜區與第二摻雜區，反熔絲閘極、反熔絲層與修改的延伸摻雜區構成可變電容器。選擇電晶體包括選擇閘極、分別設置於選擇閘極的相對兩側的基底中的第二摻雜區與第三摻雜區。多條字元線分別連接同一行的記憶胞的選擇閘極。多條反熔絲閘極線分別連接同一行的記憶胞的反熔絲閘極。多條位元線分別連接同一列的記憶胞的第三摻雜區。此記憶體的操作方法包括：在讀取操作時，於選定記憶胞所耦接的字元線施加第一電壓，於選定記憶胞所耦接的位元線施加第二電壓，於選定記憶胞所耦接的反熔絲閘極線施加第三電壓其中第一電壓足以打開選定記憶胞的選擇電晶體的通道，可藉由從選定記憶胞所耦接的反熔絲閘極線偵測選定記憶胞之通道電流大小來判斷儲存於選定記憶胞中的資料。
在本發明的一實施例中，上述第一電壓等於第三電壓，第二電壓為0伏特。
基於上述，在本發明的改善讀取特性的反熔絲單次可編程唯讀記憶胞以及記憶體的操作方法中，反熔絲閘極、反熔絲層與修改的延伸摻雜區(井區)構成可變電容器。利用修改的延伸摻雜區(井區)連接第二摻雜區，其中修改的延伸摻雜區(井區)與第二摻雜區的導電型態相同，即使反熔絲層的破裂位置形成在遠離第二摻雜區的位置，藉由修改的延伸摻雜區(井區)也可以將電流傳導至第二摻雜區，而能夠改善讀取特性。在對反熔絲記憶胞進行讀取 操作時，也可利用較低的電壓進行讀取；在對反熔絲記憶胞進行編程操作時，能夠降低編程禁止漏電流(PGM inhibit current)；在抑制編程時也能夠改善漏電流。
而且，由於在反熔絲單元下方的基底中設置修改的延伸摻雜區(井區)，避免反熔絲閘極於反熔絲層破裂後直接與基底連接，在對反熔絲記憶胞進行編程操作時，在抑制編程期間能夠降低編程禁止漏電流(PGM inhibit current)。
而且，在當選擇電晶體為輸入輸出金氧半導體(I/O MOS)電晶體時，則閘極介電層之厚度厚於反熔絲層之厚度，如此在抑制編程時也能夠減少漏電流。
在當選擇電晶體為雙閘極介電層(Dual gate dielectric layer)金氧半導體電晶體時，則閘極介電層靠近反熔絲層之厚度厚於反熔絲層之厚度，如此在抑制編程時也能夠減少漏電流。
在本發明之反熔絲記憶胞中，淡摻雜區的接面深度大於核心金氧半導體(core MOS)電晶體的源極/汲極延伸區的接面深度、且淡摻雜區的摻雜濃度小於核心金氧半導體(core MOS)電晶體的源極/汲極延伸區的摻雜濃度，因此能夠改善接面的BVD(汲極至基底接面的崩潰電壓(the breakdown voltage of the drain to substrate junction))。而且，藉由淡摻雜區改善漏電流。此外，也能夠直接採用輸入輸出金氧半導體(I/O MOS)電晶體的淡摻雜汲極區(IOLDD)作為淡摻雜區。
另外，在當選擇電晶體為輸入輸出金氧半導體(I/O MOS) 電晶體，且修改的延伸摻雜區(井區)從反熔絲單元下方的基底進一步延伸至位於選擇閘極下方時，如此在抑制編程時也能夠減少漏電流。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100‧‧‧記憶胞
102‧‧‧井區
104‧‧‧第一摻雜區
106‧‧‧第二摻雜區
108‧‧‧第三摻雜區
110‧‧‧選擇閘極
112‧‧‧第一閘極
114‧‧‧第二閘極
116‧‧‧絕緣層
118‧‧‧主動區
120‧‧‧接觸插塞
126‧‧‧導電路徑
128‧‧‧第一通道區
130‧‧‧第二通道區
132‧‧‧第一電流
200‧‧‧反熔絲記憶胞
202‧‧‧基底
204、236‧‧‧井區
206‧‧‧反熔絲單元
208‧‧‧選擇電晶體
210‧‧‧反熔絲層
212、AF‧‧‧反熔絲閘極
214、W‧‧‧修改的延伸摻雜區
214a、214b、216、218、224、D、S‧‧‧摻雜區
220‧‧‧選擇閘極
222‧‧‧閘極介電層
226‧‧‧源極/汲極延伸區
228‧‧‧淡摻雜區
230‧‧‧間隙壁
232‧‧‧反熔絲結構
234‧‧‧選擇閘極結構
D1、D2‧‧‧厚度
M1~M4‧‧‧記憶胞
WL0~WL1‧‧‧字元線
AF0~AF1‧‧‧反熔絲閘極線
BL0~BL1‧‧‧位元線
圖1A所繪示為本發明之一較佳實施例之記憶胞的上視圖。
圖1B所繪示為本發明之一較佳實施例之圖1A中之記憶胞的沿A-A’線的剖面圖。
圖1C所繪示為本發明之一較佳實施例之圖1A中之記憶胞的沿A-A’線的剖面圖。
圖1D所繪示為本發明之一較佳實施例之圖1A中之記憶胞的沿A-A’線的剖面圖。
圖2A所繪示為本發明之一較佳實施例之圖1A中之記憶胞的沿A-A’線的剖面圖。
圖2B所繪示為本發明之一較佳實施例之圖1A中之記憶胞的沿A-A’線的剖面圖。
圖2C所繪示為本發明之一較佳實施例之圖1A中之記憶胞的沿A-A’線的剖面圖。
圖3所繪示為本發明之一較佳實施例之反熔絲記憶胞陣列的 電路簡圖。
圖4A繪示為對記憶體陣列進行編程操作之一實例的示意圖。
圖4B所繪示為進行編程操作時選定記憶胞M1剖面示意圖。
圖5A繪示為對記憶體陣列進行讀取操作之一實例的示意圖。
圖5B所繪示為進行讀取操作時選定記憶胞M1剖面示意圖。
圖6A繪示為對記憶體陣列進行讀取操作之一實例的示意圖。
圖6B所繪示為進行讀取操作時選定記憶胞M1剖面示意圖。
圖1A所繪示為本發明之一較佳實施例之記憶胞的上視圖。圖1B所繪示為本發明之一較佳實施例之圖1A中之記憶胞的沿A-A’線的剖面圖。
請參照圖1A、圖1B，本發明之反熔絲記憶胞200例如是設置於基底202上。基底202例如是具有第一導電型。
本發明之反熔絲記憶胞200包括反熔絲單元206、選擇電晶體208。
反熔絲單元206設置於基底202上。反熔絲單元206包括反熔絲層210、反熔絲閘極(anti-fuse gate)212、修改的延伸摻雜區214、摻雜區216(源極/汲極區)以及摻雜區218(源極/汲極區)。
反熔絲閘極212設置於基底202上。反熔絲層210設置於反熔絲閘極212與基底202之間。反熔絲層210之材質例如是氧化矽或其它可以形成閘極氧化層之絕緣層(如高介電值之氧化 層如HfO2、Al2O3等)。藉由使反熔絲閘極212下方的反熔絲層210破裂來進行編程操作。
修改的延伸摻雜區214具有第二導電型，設置於反熔絲層210下方的基底202中。修改的延伸摻雜區214由摻雜區214a以及摻雜區214b構成，摻雜區214a以及摻雜區214b為修改的源極/汲極延伸區(modified source/drain extension)。反熔絲層210、反熔絲閘極212與修改的延伸摻雜區214構成可變電容器(varator)。
摻雜區216(源極/汲極區)以及摻雜區218(源極/汲極區)具有第二導電型，並分別設置於反熔絲閘極212的相對兩側的基底202中。
選擇電晶體208設置基底202上，包括：選擇閘極220、閘極介電層222、摻雜區218與摻雜區224。選擇閘極220例如設置於基底202上。
閘極介電層222例如設置於選擇閘極220與基底202之間。閘極介電層222之材質例如是氧化矽或其它可以形成閘極氧化層之絕緣層(如高介電值之氧化層如HfO2、Al2O3等)。反熔絲層210與閘極介電層222之厚度例如是相同或不同。
摻雜區218與摻雜區224，具有第二導電型，並分別設置於選擇閘極220的相對兩側的基底202中，其中反熔絲單元206、選擇電晶體208共用摻雜區218。
在本實施例中，選擇電晶體208例如是核心金氧半導體 (core MOS)電晶體。選擇電晶體208具有淡摻雜區226及源極/汲極延伸區228(SDE)。淡摻雜區226設置於選擇閘極220與摻雜區218之間，其中淡摻雜區226的接面深度可與修改的延伸摻雜區214的接面深度相同或不同，淡摻雜區226的摻雜濃度可與修改的延伸摻雜區214的摻雜濃度相同或不同。源極/汲極延伸區228設置於選擇閘極220與摻雜區224之間，其中源極/汲極延伸區228的接面深度小於修改的延伸摻雜區214的接面深度，該源極/汲極延伸區228的摻雜濃度大於修改的延伸摻雜區214的摻雜濃度。
在一實施例中，源極/汲極延伸區228為核心金氧半導體(core MOS)電晶體的源極/汲極延伸區。淡摻雜區226為修改的延伸摻雜區，淡摻雜區226的接面深度大於源極/汲極延伸區228的接面深度，淡摻雜區226的摻雜濃度通常小於源極/汲極延伸區228的摻雜濃度。淡摻雜區226的接面深度與摻雜濃度例如與輸入輸出金氧半導體(I/O MOS)電晶體的淡摻雜汲極區(IOLDD)相同。
以40奈米製程為例，當選擇電晶體為核心金氧半導體(core MOS)電晶體時，則閘極介電層222之厚度例如是20Å~30Å，源極/汲極延伸區228的摻雜濃度例如是5*1013~1*1015(1/cm2)。當選擇電晶體為輸入輸出金氧半導體(I/O MOS)電晶體時，則閘極介電層222之厚度例如是50Å~70Å，淡摻雜區226的摻雜濃度例如是5*1012~1*1014(1/cm2)。
由於淡摻雜區226的接面深度大於源極/汲極延伸區228的接面深度，因此能夠改善接面的BVD(汲極至基底接面的崩潰 電壓(the breakdown voltage of the drain to substrate junction))，並改善編程漏電流。
在本發明之反熔絲記憶胞中，也可以視需要而設置井區204，其具有第一導電型。
在本發明之反熔絲記憶胞中，也可以視需要而設置間隙壁(spacer)230。間隙壁230設置於選擇閘極220及反熔絲閘極212側壁。
在上述實施例中，若第一導電型為P型，則第二導電型為N型；若第一導電型為N型，則第二導電型為P型。
請參照圖1B，說明本發明之一較佳實施例之記憶胞的製造方法。首先，於基底202中形成井區204。於基底200上形成由反熔絲層210與反熔絲閘極212構成的反熔絲結構232以及由閘極介電層210與選擇閘極212構成的選擇閘極結構234。
於選擇閘極220的一側形成源極/汲極延伸區228。源極/汲極延伸區228的形成方法例如是離子植入法。利用罩幕層(未繪示)覆蓋源極/汲極延伸區228。
然後，於反熔絲層210下方的基底中形成修改的延伸摻雜區214，並於選擇閘極220的另一側形成淡摻雜區226。反熔絲閘極212、反熔絲層210與修改的延伸摻雜區214構成可變電容器。其中形成淡摻雜區226與修改的延伸摻雜區214的方法為傾斜角離子植入法。利用傾斜角離子植入法於反熔絲閘極212下方的基底200中形成摻雜區214a以及摻雜區214b，藉由調整植入角 度而使摻雜區214a與摻雜區214b相連構成修改的延伸摻雜區214。在本實施例中，以在同一步驟中形成淡摻雜區226與修改的延伸摻雜區214為例做說明，當然淡摻雜區226與修改的延伸摻雜區214亦可以在不同步驟中形成。
移除覆蓋源極/汲極延伸區228的罩幕層(未繪示)。然後，於反熔絲閘極212的相對兩側的基底200中形成摻雜區216與摻雜區218，並於選擇閘極220的相對兩側的基底200中形成摻雜區218與摻雜區224。本發明的反熔絲型單次可編程記憶體可整合在CMOS製程技術中。
圖1C所繪示為本發明之一較佳實施例之圖1A中之記憶胞的沿A-A’線的剖面圖。
在本實施例中，構件與圖1B所示之反熔絲記憶胞相同者，給予相同的符號，並省略其說明。
請參照請圖1C，相較於圖1B所示之的反熔絲記憶胞，本實施例的反熔絲記憶胞的選擇電晶體208例如是輸入輸出金氧半導體(I/O MOS)電晶體。選擇電晶體208具有淡摻雜區226及源極/汲極延伸區228。淡摻雜區226設置於選擇閘極220與摻雜區218之間。源極/汲極延伸區228設置於選擇閘極220與摻雜區224之間。淡摻雜區226及源極/汲極延伸區228的接面深度可小於等於修改的延伸摻雜區214的接面深度相同，淡摻雜區226及源極/汲極延伸區228的摻雜濃度可大於等於修改的延伸摻雜區214的摻雜濃度。淡摻雜區226及源極/汲極延伸區228為輸入輸出金氧 半導體(I/O MOS)電晶體的淡摻雜汲極區(IOLDD)相同。修改的延伸摻雜區214的接面深度與摻雜濃度例如可與輸入輸出金氧半導體(I/O MOS)電晶體的淡摻雜汲極區(IOLDD)相同。
以40奈米製程為例。當選擇電晶體為輸入輸出金氧半導體(I/O MOS)電晶體時，則閘極介電層222之厚度例如是50Å~70Å，淡摻雜區226的摻雜濃度例如是5*1012~1*1014(1/cm2)。
由於輸入輸出金氧半導體(I/O MOS)電晶體的淡摻雜汲極區(IOLDD)的接面深度大於核心金氧半導體(core MOS)電晶體的源極/汲極延伸區的接面深度，因此輸入輸出金氧半導體(I/O MOS)電晶體的淡摻雜汲極區(IOLDD)可以直接作為反熔絲單元206的修改的延伸摻雜區214(修改的源極/汲極延伸區)，進而改善接面的BVD(汲極至基底接面的崩潰電壓(the breakdown voltage of the drain to substrate junction))，並改善編程漏電流。
當然，反熔絲單元206的修改的延伸摻雜區214(修改的源極/汲極延伸區)與輸入輸出金氧半導體(I/O MOS)電晶體的淡摻雜汲極區(IOLDD)相比，也可以具有較深的接面深度與較小的摻雜濃度。
請參照圖1C，說明本發明之一較佳實施例之記憶胞的製造方法。在本實施例中，步驟與圖1B所示之反熔絲記憶胞的製造方法相同者，省略其說明。在此，只針對不同點做說明。
於基底200上形成由反熔絲層210與反熔絲閘極212構成的反熔絲結構232以及由閘極介電層210與選擇閘極212構成 的選擇閘極結構234。
於選擇閘極220的的相對兩側形成淡摻雜區226、源極/汲極延伸區228。源極/汲極延伸區228的形成方法例如是離子植入法。
在形成淡摻雜區226、源極/汲極延伸區228的步驟中，同時於反熔絲層210下方的基底中形成修改的延伸摻雜區214。反熔絲閘極212、反熔絲層210與修改的延伸摻雜區214構成可變電容器。其中形成淡摻雜區226、源極/汲極延伸區228與修改的延伸摻雜區214的方法為傾斜角離子植入法。利用傾斜角離子植入法於反熔絲閘極212下方的基底200中形成摻雜區214a以及摻雜區214b，藉由調整植入角度而使摻雜區214a與摻雜區214b相連構成修改的延伸摻雜區214。之後，形成摻雜區216、摻雜區218與摻雜區224。
在本實施例中，以在同一步驟中形成淡摻雜區226與修改的延伸摻雜區214為例做說明，當然淡摻雜區226、源極/汲極延伸區228與修改的延伸摻雜區214亦可以在不同步驟中形成。亦即，在形成淡摻雜區226、源極/汲極延伸區228之後，利用罩幕層(未繪示)覆蓋淡摻雜區226、源極/汲極延伸區228。於反熔絲層210下方的基底中形成修改的延伸摻雜區214之後，移除覆蓋源極/汲極延伸區228的罩幕層(未繪示)。
圖1D所繪示為本發明之一較佳實施例之圖1A中之記憶胞的沿A-A’線的剖面圖。
在本實施例中，構件與圖1B所示之反熔絲記憶胞相同者，給予相同的符號，並省略其說明。
請參照請圖1D，相較於圖1B所示之的反熔絲記憶胞，本實施例的反熔絲記憶胞的選擇電晶體208例如是雙閘極介電層(Dual gate dielectric layer)金氧半導體電晶體。選擇電晶體208靠近反熔絲單元206的部分為輸入輸出金氧半導體(I/O MOS)電晶體，遠離反熔絲單元206的部分為核心金氧半導體(core MOS)電晶體。因此，靠近摻雜區218的閘極介電層222的厚度D1大於靠近摻雜區224的閘極介電層222的厚度D2。淡摻雜區226的接面深度與修改的延伸摻雜區214的接面深度相同，淡摻雜區226的摻雜濃度與修改的延伸摻雜區214的摻雜濃度相同。源極/汲極延伸區228的接面深度小於修改的延伸摻雜區214的接面深度，源極/汲極延伸區228的摻雜濃度大於修改的延伸摻雜區214的摻雜濃度。
在本實施例中，雙閘極介電層(Dual gate dielectric layer)金氧半導體電晶體例如是由一半的核心金氧半導體(core MOS)電晶體與一半的輸入輸出金氧半導體(I/O MOS)電晶體所構成。淡摻雜區226為輸入輸出金氧半導體(I/O MOS)電晶體的淡摻雜汲極區(IOLDD)。修改的延伸摻雜區214的接面深度與摻雜濃度例如可與輸入輸出金氧半導體(I/O MOS)電晶體的淡摻雜汲極區(IOLDD)相同。源極/汲極延伸區228為核心金氧半導體(core MOS)電晶體的源極/汲極延伸區(SDE)。
請參照圖1D，說明本發明之一較佳實施例之記憶胞的製造方法。在本實施例中，步驟與圖1B所示之反熔絲記憶胞的製造方法相同者，省略其詳細說明。在此，只針對不同點做說明。
於基底200上形成由反熔絲層210與反熔絲閘極212構成的反熔絲結構232以及由閘極介電層210與選擇閘極212構成的選擇閘極結構234。其中在形成閘極介電層210的步驟中，使靠近反熔絲層的閘極介電層210的厚度D1大於遠離反熔絲層的閘極介電層210的厚度D2。
於選擇閘極220的一側形成源極/汲極延伸區228。然後，於反熔絲層210下方的基底中形成修改的延伸摻雜區214，並於選擇閘極220的另一側形成淡摻雜區226。
然後，於反熔絲閘極212的相對兩側的基底200中形成摻雜區216與摻雜區218，並於選擇閘極220的相對兩側的基底200中形成摻雜區218與摻雜區224。
在本實施例中，以在同一步驟中形成淡摻雜區226與修改的延伸摻雜區214為例做說明，當然淡摻雜區226與修改的延伸摻雜區214亦可以在不同步驟中形成。本發明的反熔絲型單次可編程記憶體可整合在CMOS製程技術中。
圖2A至圖2C所繪示為本發明之其他實施例之反熔絲記憶胞的剖面圖。圖2A至圖2C所繪示為本發明之一較佳實施例之圖1A中之記憶胞的沿A-A’線的剖面圖。
在本實施例中，構件與圖1A~1D所示之反熔絲記憶胞 相同者，給予相同的符號，並省略其說明。
請參照請圖2A，相較於圖1B所示之的反熔絲記憶胞，本實施例的反熔絲記憶胞的摻雜區為井區236，除了設置於反熔絲單元206下方的基底202之外，井區236的一部分延伸至位於選擇閘極220下方。因此，選擇電晶體208中並未設置有如圖1B所示的淡摻雜區226。
請參照圖2A，說明本發明之一較佳實施例之記憶胞的製造方法。首先，於基底202中分別形成井區204以及井區236。井區204以及井區236的導電型態不同。於基底200上形成由反熔絲層210與反熔絲閘極212構成的反熔絲結構232以及由閘極介電層210與選擇閘極212構成的選擇閘極結構234。其中井區236的一部分延伸至位於選擇閘極220下方。然後，於選擇閘極220的一側形成源極/汲極延伸區228。然後，於反熔絲閘極212的相對兩側的基底200中形成摻雜區216與摻雜區218，並於選擇閘極220的相對兩側的基底200中形成摻雜區218與摻雜區224。本發明的反熔絲型單次可編程記憶體可整合在CMOS製程技術中。
請參照請圖2B，相較於圖1C所示之的反熔絲記憶胞，本實施例的反熔絲記憶胞的修改的延伸摻雜區為井區236，除了設置於反熔絲單元206下方的基底202之外，井區236的一部分延伸至位於選擇閘極下方。因此，選擇電晶體208中並未設置有如圖2B所示的淡摻雜區226。
請參照圖2B，說明本發明之一較佳實施例之記憶胞的製 造方法。在本實施例中，步驟與圖2A所示之反熔絲記憶胞的製造方法相同者，省略其詳細說明。在此，只針對不同點做說明。
本實施例的記憶胞的製造方法與圖2A所示之反熔絲記憶胞的製造方法的不同之處只在於閘極介電層的厚度不同，且源極/汲極延伸區228的接面深度與植入濃度不同。
請參照請圖2C，相較於圖1D所示之的反熔絲記憶胞，本實施例的反熔絲記憶胞的修改的延伸摻雜區為井區236，除了設置於反熔絲單元206下方的基底202之外，井區236的一部分延伸至位於摻雜區218下方。
在反熔絲單元下方的基底中設置井區236，利用井區236連接摻雜區218，其中井區236與摻雜區218的導電型態相同，能夠改善讀取特性。藉此，在對反熔絲記憶胞進行讀取操作時，可利用較低的電壓進行讀取；在對反熔絲記憶胞進行編程操作時，在抑制編程期間能夠降低編程禁止漏電流(PGM inhibit current)；在抑制編程時也能夠改善漏電流。
在本發明之反熔絲記憶胞中請參照圖2C，說明本發明之一較佳實施例之記憶胞的製造方法。在本實施例中，步驟與圖1D所示之反熔絲記憶胞的製造方法相同者，省略其詳細說明。在此，只針對不同點做說明。
首先，於基底202中分別形成井區204以及井區236。井區204以及井區236的導電型態不同。於基底200上形成由反熔絲層210與反熔絲閘極212構成的反熔絲結構232以及由閘極介 電層210與選擇閘極212構成的選擇閘極結構234。其中在形成閘極介電層210的步驟中，使靠近反熔絲層的閘極介電層210的厚度D1大於遠離反熔絲層的閘極介電層210的厚度D2。
於選擇閘極220的一側形成源極/汲極延伸區228。然後，於選擇閘極220的另一側形成淡摻雜區226。
然後，於反熔絲閘極212的相對兩側的基底200中形成摻雜區216與摻雜區218，並於選擇閘極220的相對兩側的基底200中形成摻雜區218與摻雜區224。井區236的一部分延伸至位於摻雜區218下方。
然而，在本發明之反熔絲記憶胞中，如圖1B~圖1D、圖2A~圖2C所示，反熔絲閘極212、反熔絲層210與修改的延伸摻雜區214(井區236)構成可變電容器。利用修改的延伸摻雜區214(井區236)連接摻雜區218，其中修改的延伸摻雜區214(井區236)與摻雜區218的導電型態相同，即使反熔絲層的破裂位置形成在遠離摻雜區218的位置，藉由修改的延伸摻雜區214(井區236)也可以將電流傳導至摻雜區222，而能夠改善讀取特性。在對反熔絲記憶胞進行讀取操作時，也可利用較低的電壓進行讀取。
而且，由於在反熔絲單元206下方的基底202中設置修改的延伸摻雜區214(井區236)，避免反熔絲閘極於反熔絲層破裂後直接與基底連接，在對反熔絲記憶胞進行編程操作時，進而在抑制編程期間能夠降低編程禁止漏電流(PGM inhibit current)。
而且，在當選擇電晶體為輸入輸出金氧半導體(I/O MOS) 電晶體時，則閘極介電層222之厚度例如是50Å~70Å，其厚於反熔絲層210之厚度，如此在抑制編程時也能夠減少漏電流。在當選擇電晶體為雙閘極介電層(Dual gate dielectric layer)金氧半導體電晶體時，則閘極介電層222靠近反熔絲層210之厚度例如是50Å~70Å，其厚於反熔絲層210之厚度，如此在抑制編程時也能夠減少漏電流。
在本發明之反熔絲記憶胞中，如圖1B~圖1D所示，淡摻雜區226的接面深度大於核心金氧半導體(core MOS)電晶體的源極/汲極延伸區的接面深度、且淡摻雜區226的摻雜濃度小於核心金氧半導體(core MOS)電晶體的源極/汲極延伸區的摻雜濃度，因此能夠改善接面的BVD(汲極至基底接面的崩潰電壓(the breakdown voltage of the drain to substrate junction))，並改善編程漏電流。而且能夠直接採用輸入輸出金氧半導體(I/O MOS)電晶體的淡摻雜汲極區(IOLDD)作為淡摻雜區226。
另外，在當選擇電晶體為輸入輸出金氧半導體(I/O MOS)電晶體，且井區236從反熔絲單元206下方的基底202進一步延伸至位於選擇閘極下方時(如圖2A~圖2B所示)，如此在抑制編程時也能夠減少漏電流。
圖3所繪示為本發明之一較佳實施例之反熔絲記憶胞陣列的電路簡圖。
請參照圖3，本發明之反熔絲記憶體例如是由多個記憶胞陣列所構成。以下針對記憶胞陣列做說明。在本實施例中，以2 ＊2個記憶胞所組成的記憶胞陣列為例做說明，但是組成記憶胞陣列的記憶胞個數可依實際情況而變動，例如由64個、256個、512個記憶胞等組成記憶胞陣列。在圖3中，X方向定義為行方向，Y方向定義為列方向。
記憶胞陣列包括多個記憶胞M1~M4、多條字元線WL0~WL1、多條反熔絲閘極線AF0~AF1、多條位元線BL0~BL1。
各記憶胞M1~M4具有上述圖1B~圖1D(或者圖3A~圖3C)的結構，在此不再贅述。
多條字元線WL0~WL1平行設置於基底上，並在行方向上(X方向)延伸。字元線WL0~WL1分別連接同一行的記憶胞的選擇閘極。舉例來說，字元線WL0連接多個記憶胞M1、M3的選擇閘極；字元線WL1連接多個記憶胞M2、M4的選擇閘極。
多條反熔絲閘極線AF0~AF1平行設置於基底上，並在行方向上(X方向)延伸。反熔絲閘極線AF0~AF1分別連接同一行的記憶胞的反熔絲閘極。舉例來說，反熔絲閘極線AF0連接多個記憶胞M1、M3的反熔絲閘極(例如圖1B中的反熔絲閘極212)；反熔絲閘極線AF1連接多個記憶胞M2、M4的反熔絲閘極。
多條位元線BL0~BL1平行設置於基底上，並在列方向(Y方向)上延伸。位元線BL0~BL1分別連接同一列的記憶胞的摻雜區。舉例來說，位元線BL0連接多個記憶胞M1、M2的摻雜區D(例如圖1B~圖1D、圖2A~圖2C中的摻雜區224)；位元線BL1連接多個記憶胞M3~M4的摻雜區D。
接著說明本發明之反熔絲記憶體的操作方法，其係包括編程與資料讀取等操作模式。就本發明之反熔絲記憶體之操作方法而言，以下僅提供一較佳實施例作為說明。但本發明之反熔絲記憶體的操作方法，並不限定於這些方法。在下述說明中係以圖示中記憶胞M1為實例做說明。圖4A繪示為對記憶體陣列進行編程操作之一實例的示意圖。圖4B所繪示為進行編程操作時選定記憶胞M1剖面示意圖。
請參照圖4A及圖4B，對選定之記憶胞M1進行編程操作時，於選定記憶胞M1所耦接的字元線WL0施加電壓Vp1，於選定記憶胞M1所耦接的位元線BL0施加電壓Vp2，於選定記憶胞M1所耦接的反熔絲閘極線AF0施加電壓Vp3。於位元線BL1施加電壓Vp4。其中電壓Vp1足以打開選擇電晶體的通道。電壓Vp2與電壓Vp3的電壓差足以使選定記憶胞M1的反熔絲閘極下方的反熔絲層破裂，而在形成導電路徑。因為非選定記憶胞(M2~M4)的選擇電晶體是關閉，所以非選定記憶胞(M2~M4)的反熔絲層不會破裂。
如圖4A所示，在編程選定記憶胞M1時，施加於字元線WL0的電壓Vp1打開於選擇電晶體的通道。因此施加於位元線BL0之電壓Vp2經由選擇電晶體的通道，到達反熔絲閘極下方。然後，經由施加於反熔絲閘極線AF0電壓Vp3與施加於位元線BL0之電壓Vp2之電壓差使反熔絲層破裂，藉此編程選定記憶胞M1。
在本實施例中，電壓Vp1例如為0.7-3.5伏特左右；電壓 Vp2例如為0伏特左右；電壓Vp3例如為4.5-12伏特左右；電壓Vp4例如0.7-3.5伏特左右。
在進行上述編程操作時，對於與選定記憶胞M1共用字元線WL0、反熔絲閘極線AF0的非選定記憶胞M3而言，由於施加於非選定記憶胞M3所耦接的位元線BL1的電壓Vp4與施加於字元線WL0的電壓Vp1的電壓差不足開啟非選定記憶胞M3的選擇電晶體，而能夠抑制非選定記憶胞M3被編程。
在進行上述編程操作時，對於與選定記憶胞M1共用位元線BL0的非選定記憶胞M2而言，由於施加於非選定記憶胞M2所耦接的位元線BL0為電壓Vp2，施加於非選定字元線WL1、反熔絲閘極線AF1為接地電壓(皆為0伏特)，而使非選定記憶胞M2的選擇閘極的通道區為關閉(turn off)。由於在非選定記憶胞M2的反熔絲閘極與基底之間沒有電壓差，因此其他非選定記憶胞M2的反熔絲層不會破裂，亦即非選定記憶胞M2不會被編程。
在進行上述編程操作時，對於其他非選定記憶胞M4而言，由於施加於非選定記憶胞M4所耦接的非選定字元線WL1為電壓Vp4，施加於反熔絲閘極線AF1為接地電壓(皆為0伏特)，而使非選定記憶胞M4的選擇閘極的通道區處於關閉(turn off)狀態。由於在非選定記憶胞M4的反熔絲閘極AF與基底之間沒有電壓差，因此非選定記憶胞M4的反熔絲層不會破裂，亦即非選定記憶胞M4不會被編程。
在上述實施例之反熔絲記憶體的編程操作過程中，雖係 以記憶胞陣列中單一記憶胞為單位進行編程操作，然而本發明之反熔絲記憶體的編程操作也可藉由各字元線、各位元線、各反熔絲閘極線的控制，而以位元組、節區或是區塊為單位進行編程。
圖5A繪示為對記憶體陣列進行讀取操作之一實例的示意圖。圖5B所繪示為進行讀取操作時選定記憶胞M1剖面示意圖。
請參照圖5A及圖5B，對選定之記憶胞M1進行讀取操作時，於選定記憶胞M1所耦接的字元線WL0施加電壓Vr1，於選定記憶胞M1所耦接的反熔絲閘極線AF0施加電壓Vr2，於選定記憶胞M1所耦接的位元線BL0施加0伏特之電壓。於位元線BL1施加電壓Vr3。電壓Vr1足以打開選擇電晶體的通道，可藉由從位元線BL0(摻雜區)偵測記憶體之通道電流Ir大小來判斷儲存於記憶胞M1中的資料。
在本實施例中，電壓Vr1例如為0.7-3.5伏特左右；電壓Vr2例如為0.7-3.5伏特左右；電壓Vr3例如為0.7-3.5伏特左右。
圖6A繪示為對記憶體陣列進行讀取操作之一實例的示意圖。圖6B所繪示為進行讀取操作時選定記憶胞M1剖面示意圖。
請參照圖6A及圖6B，對選定之記憶胞M1進行讀取操作時，於選定記憶胞M1所耦接的字元線WL0施加電壓Vr4，於選定記憶胞M1所耦接的反熔絲閘極線AF0施加接地(0伏特)電壓，於選定記憶胞M1所耦接的位元線BL0施加電壓Vr5。電壓Vr4足以打開選擇電晶體的通道，可藉由從反熔絲閘極線AF0偵測記憶體之通道電流Ir大小來判斷儲存於記憶胞M1中的資料。
在本實施例中，電壓Vr4例如為0.7-3.5伏特左右；電壓Vr5例如為0.7-3.5伏特左右。
如圖5B、圖6B所示，利用修改的延伸摻雜區W(井區)連接摻雜區D，其中修改的延伸摻雜區W(井區)與摻雜區S的導電型態相同，即使反熔絲層的破裂位置形成在無摻雜區S的位置，藉由修改的延伸摻雜區W(井區)也可以將電流傳導至摻雜區S，而能夠改善讀取特性。在對反熔絲記憶胞進行讀取操作時，也可利用較低的電壓進行讀取。而且，本發明的反熔絲記憶胞可以進行順向讀取(圖5A、圖5B)及逆向讀取(圖6A、圖6B)。
綜上所述，在本發明的改善讀取特性的反熔絲單次可編程唯讀記憶胞及記憶體的操作方法中，在反熔絲單元下方的基底中設置修改的延伸摻雜區W(井區)，利用修改的延伸摻雜區W(井區)連接摻雜區S，其中修改的延伸摻雜區W(井區)與摻雜區S的導電型態相同，即使反熔絲層的破裂位置形成在無摻雜區的位置，藉由修改的延伸摻雜區W(井區)也可以將電流傳導至摻雜區S，而能夠改善讀取特性。在對反熔絲記憶胞進行讀取操作時，也可利用較低的電壓進行讀取。利用井區避免反熔絲閘極於反熔絲層破裂後直接與基底連接，在對反熔絲記憶胞進行編程操作時，在抑制編程期間能夠降低編程禁止漏電流(PGM inhibit current)。此外，藉由選擇電晶體的淡摻雜區能夠改善漏電流
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之 精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200‧‧‧反熔絲記憶胞
202‧‧‧基底
204‧‧‧井區
206‧‧‧反熔絲單元
208‧‧‧選擇電晶體
210‧‧‧反熔絲層
212‧‧‧反熔絲閘極
214a、214b、216、218、224‧‧‧摻雜區
214‧‧‧修改的延伸摻雜區
220‧‧‧選擇閘極
222‧‧‧閘極介電層
226‧‧‧淡摻雜區
228‧‧‧源極/汲極延伸區
230‧‧‧間隙壁
232‧‧‧反熔絲結構
234‧‧‧選擇閘極結構

Claims (18)

  1. 一種改善讀取特性的反熔絲單次可編程記憶胞，包括：一反熔絲單元，設置於一基底上，該基底具有一第一導電型，該反熔絲單元包括：一反熔絲閘極，設置於該基底上；一反熔絲層，設置於該反熔絲閘極與該基底之間；一修改的延伸摻雜區，具有一第二導電型，設置於該反熔絲層下方的基底中，其中該反熔絲層、該反熔絲閘極與該修改的延伸摻雜區構成一可變電容器；以及一第一摻雜區與一第二摻雜區，具有該第二導電型，並分別設置於該反熔絲閘極的相對兩側的該基底中；一選擇電晶體，設置該基底上，包括：一選擇閘極，設置於該基底上；一閘極介電層，設置於該選擇閘極與該基底之間；該第二摻雜區與一第三摻雜區，具有該第二導電型，並分別設置於該選擇閘極的相對兩側的該基底中，其中該選擇電晶體包括核心金氧半導體(core MOS)電晶體，該選擇電晶體具有：一淡摻雜區，具有該第二導電型，設置於該選擇閘極與該第二摻雜區之間，其中該淡摻雜區的接面深度與該修改的延伸摻雜區的接面深度相同，該淡摻雜區的摻雜濃度與該修改的延伸摻雜區的摻雜濃度相同；以及 一源極/汲極延伸區，具有該第二導電型，設置於該選擇閘極與該第三摻雜區之間，其中該源極/汲極延伸區的接面深度小於該修改的延伸摻雜區的接面深度，該源極/汲極延伸區的摻雜濃度大於該修改的延伸摻雜區的摻雜濃度。
  2. 如申請專利範圍第1項所述之改善讀取特性的反熔絲單次可編程記憶胞，其中該反熔絲層與該閘極介電層之厚度相同。
  3. 一種改善讀取特性的反熔絲單次可編程記憶胞，包括：一反熔絲單元，設置於一基底上，該基底具有一第一導電型，該反熔絲單元包括：一反熔絲閘極，設置於該基底上；一反熔絲層，設置於該反熔絲閘極與該基底之間；一修改的延伸摻雜區，具有一第二導電型，設置於該反熔絲層下方的基底中，其中該反熔絲層、該反熔絲閘極與該修改的延伸摻雜區構成一可變電容器；以及一第一摻雜區與一第二摻雜區，具有該第二導電型，並分別設置於該反熔絲閘極的相對兩側的該基底中；一選擇電晶體，設置該基底上，包括：一選擇閘極，設置於該基底上；一閘極介電層，設置於該選擇閘極與該基底之間；該第二摻雜區與一第三摻雜區，具有該第二導電型，並分別設置於該選擇閘極的相對兩側的該基底中，其中該選擇電晶體包括輸入輸出金氧半導體(I/O MOS)電晶 體，該選擇電晶體具有：一淡摻雜區，具有該第二導電型，設置於該選擇閘極與該第二摻雜區之間；以及一源極/汲極延伸區，具有該第二導電型，設置於該選擇閘極與該第三摻雜區之間，其中該淡摻雜區、該源極/汲極延伸區與該修改的延伸摻雜區的接面深度相同，該淡摻雜區、該源極/汲極延伸區與該修改的延伸摻雜區的摻雜濃度相同。
  4. 一種改善讀取特性的反熔絲單次可編程記憶胞，包括：一反熔絲單元，設置於一基底上，該基底具有一第一導電型，該反熔絲單元包括：一反熔絲閘極，設置於該基底上；一反熔絲層，設置於該反熔絲閘極與該基底之間；一修改的延伸摻雜區，具有一第二導電型，設置於該反熔絲層下方的基底中，其中該反熔絲層、該反熔絲閘極與該修改的延伸摻雜區構成一可變電容器；以及一第一摻雜區與一第二摻雜區，具有該第二導電型，並分別設置於該反熔絲閘極的相對兩側的該基底中；一選擇電晶體，設置該基底上，包括：一選擇閘極，設置於該基底上；一閘極介電層，設置於該選擇閘極與該基底之間；該第二摻雜區與一第三摻雜區，具有該第二導電型，並 分別設置於該選擇閘極的相對兩側的該基底中，其中該選擇電晶體包括雙閘極介電層金氧半導體電晶體，靠近該第二摻雜區的該閘極介電層的厚度大於靠近該第三摻雜區的該閘極介電層的厚度，該選擇電晶體具有：一淡摻雜區，具有該第二導電型，設置於該選擇閘極與該第二摻雜區之間，其中該淡摻雜區的接面深度與該修改的延伸摻雜區的接面深度相同，該淡摻雜區的摻雜濃度與該修改的延伸摻雜區的摻雜濃度相同；以及一源極/汲極延伸區，具有該第二導電型，設置於該選擇閘極與該第三摻雜區之間，其中該源極/汲極延伸區的接面深度小於該修改的延伸摻雜區的接面深度，該源極/汲極延伸區的摻雜濃度大於該修改的延伸摻雜區的摻雜濃度。
  5. 如申請專利範圍第1項至第4項中任一項所述之改善讀取特性的反熔絲單次可編程記憶胞，其中該第一導電型為P型及N型之其中之一個，該第二導電型為P型及N型之其中之另一個。
  6. 一種改善讀取特性的反熔絲單次可編程記憶胞，包括：一反熔絲單元，設置於一基底上，該基底具有一第一導電型，該反熔絲單元包括：一反熔絲閘極，設置於該基底上；一反熔絲層，設置於該反熔絲閘極與該基底之間；一修改的延伸摻雜區，具有一第二導電型，設置於該反熔絲層下方的基底中，其中該反熔絲層、該反熔絲閘極與該修改 的延伸摻雜區構成一可變電容器；以及一第一摻雜區與一第二摻雜區，具有該第二導電型，並分別設置於該反熔絲閘極的相對兩側的該基底中；一選擇電晶體，設置該基底上，包括：一選擇閘極，設置於該基底上；一閘極介電層，設置於該選擇閘極與該基底之間；該第二摻雜區與一第三摻雜區，具有該第二導電型，並分別設置於該選擇閘極的相對兩側的該基底中，其中該修改的延伸摻雜區為一井區。
  7. 如申請專利範圍第6項所述之改善讀取特性的反熔絲單次可編程記憶胞，其中該井區的一部分延伸至位於該選擇閘極下方。
  8. 如申請專利範圍第7項所述之改善讀取特性的反熔絲單次可編程記憶胞，其中該選擇電晶體包括核心金氧半導體(core MOS)電晶體。
  9. 如申請專利範圍第8項所述之改善讀取特性的反熔絲單次可編程記憶胞，其中該選擇電晶體具有：一淡摻雜區，具有該第二導電型，設置於該選擇閘極與該第三摻雜區之間。
  10. 如申請專利範圍第7項所述之改善讀取特性的反熔絲單次可編程記憶胞，其中該選擇電晶體包括輸入輸出金氧半導體(I/O MOS)電晶體。
  11. 如申請專利範圍第10項所述之改善讀取特性的反熔絲單 次可編程記憶胞，其中該選擇電晶體具有：一淡摻雜區，具有該第二導電型，設置於該選擇閘極與該第三摻雜區之間。
  12. 如申請專利範圍第6項所述之改善讀取特性的反熔絲單次可編程記憶胞，其中該井區的一部分延伸至位於該第二摻雜區下方。
  13. 如申請專利範圍第12項所述之改善讀取特性的反熔絲單次可編程記憶胞，其中該選擇電晶體包括雙閘極介電層金氧半導體電晶體，靠近該第二摻雜區的該閘極介電層的厚度大於靠近該第三摻雜區的該閘極介電層的厚度。
  14. 如申請專利範圍第13項所述之改善讀取特性的反熔絲單次可編程記憶胞，其中該選擇電晶體具有：一淡摻雜區，具有該第二導電型，設置於該選擇閘極與該第二摻雜區之間；以及一源極/汲極延伸區，具有該第二導電型，設置於該選擇閘極與該第三摻雜區之間，其中該源極/汲極延伸區的接面深度小於該淡摻雜區的接面深度，該源極/汲極延伸區的摻雜濃度大於該淡摻雜區的摻雜濃度。
  15. 一種記憶胞的操作方法，該記憶胞為選自如申請專利範圍第1項至第14項中任一項所述之改善讀取特性的反熔絲單次可編程記憶胞，該方法包括：在一讀取操作時，於該選擇閘極施加一第一電壓，於該第三 摻雜區施加一第二電壓，於該反熔絲閘極施加一第三電壓，其中該第一電壓足以打開該選擇電晶體的通道，可藉由從該反熔絲閘極偵測記憶胞之通道電流大小來判斷儲存於該記憶胞中的資料。
  16. 如申請專利範圍第15項所述之記憶胞的操作方法，其中該第一電壓等於該第三電壓，該第二電壓為0伏特。
  17. 一種記憶體的操作方法，該記憶體包括：多個如申請專利範圍第1項至第14項中任一項所述之改善讀取特性的反熔絲單次可編程記憶胞，排列成一陣列；多條字元線，分別連接同一行的該些記憶胞的該選擇閘極；多條反熔絲閘極線，分別連接同一行的該些記憶胞的該反熔絲閘極；多條位元線，分別連接同一列的該些記憶胞的該第三摻雜區，該記憶體的操作方法包括：在一讀取操作時，於該選定記憶胞所耦接的該字元線施加一第一電壓，於該選定記憶胞所耦接的該位元線施加一第二電壓，於該選定記憶胞所耦接的該反熔絲閘極施加一第三電壓，其中該第一電壓足以打開該選定記憶胞的該選擇電晶體的通道，可藉由從該選定記憶胞所耦接的該反熔絲閘極線偵測該選定記憶胞之通道電流大小來判斷儲存於該選定記憶胞中的資料。
  18. 如申請專利範圍第17項所述之記憶體的操作方法，其中該第一電壓等於該第三電壓，該第二電壓為0伏特。
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