TWI467745B - 非揮發性記憶體及其製作方法 - Google Patents

非揮發性記憶體及其製作方法 Download PDF

Info

Publication number
TWI467745B
TWI467745B TW101116210A TW101116210A TWI467745B TW I467745 B TWI467745 B TW I467745B TW 101116210 A TW101116210 A TW 101116210A TW 101116210 A TW101116210 A TW 101116210A TW I467745 B TWI467745 B TW I467745B
Authority
TW
Taiwan
Prior art keywords
forming
layer
volatile memory
gate
charge storage
Prior art date
Application number
TW101116210A
Other languages
English (en)
Other versions
TW201347148A (zh
Inventor
Tsung Mu Lai
Chun Hung Lu
Original Assignee
Ememory Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ememory Technology Inc filed Critical Ememory Technology Inc
Priority to TW101116210A priority Critical patent/TWI467745B/zh
Publication of TW201347148A publication Critical patent/TW201347148A/zh
Application granted granted Critical
Publication of TWI467745B publication Critical patent/TWI467745B/zh

Links

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

非揮發性記憶體及其製作方法
本發明是有關於一種記憶體及其製作方法，且特別是有關於一種非揮發性記憶體及其製作方法。
快閃記憶體元件由於具有可多次進行資料之存入、讀取、抹除等動作，且存入之資料在斷電後也不會消失之優點，所以已成為個人電腦和電子設備所廣泛採用的一種非揮發性記憶體元件。
圖1為一種習知的電荷捕捉型(charge trapping type)非揮發性記憶體的剖面示意圖。請參照圖1，非揮發性記憶體10包括基底100、儲存電晶體(storage transistor)110、選擇電晶體(select transistor)120、摻雜區130、源極線140與位元線150。儲存電晶體110與選擇電晶體120配置於基底100上。儲存電晶體110包括電荷儲存結構112(由依序堆疊的第一介電層112a、電荷儲存層112b與第二介電層112c構成)、控制閘極114以及間隙壁116。選擇電晶體120包括閘介電層122、選擇閘極124以及間隙壁126。
然而，在上述的記憶體10中，由於儲存電晶體110與選擇電晶體120之間、選擇電晶體120與源極線140之間以及儲存電晶體110與位元線150之間皆間隔有一定的距離，因此在元件的尺寸縮小上有其限制而不利於元件微型化的發展，且在程式化操作的過程中也會因為閘極長度較長而需要施加較高的電壓。
本發明提供一種非揮發性記憶體，其具有較小的尺寸。
本發明另提供一種非揮發性記憶體的製作方法，其可形成具有較小尺寸的非揮發性記憶體。
本發明提出一種非揮發性記憶體，包括基底、第一摻雜區、第二摻雜區、選擇閘極、閘介電層、源極線、控制閘極、電荷儲存結構以及位元線。第一摻雜區與第二摻雜區分離配置於基底中。選擇閘極配置於第一摻雜區與第二摻雜區之間的基底上。閘介電層配置於選擇閘極與基底之間。源極線配置於選擇閘極的第一側的基底上，且與第一摻雜區連接。控制閘極配置於選擇閘極的第二側的基底上，其中第一側與第二側彼此相對。電荷儲存結構配置於控制閘極與基底之間、控制閘極與選擇閘極之間以及選擇閘極與源極線之間。位元線配置於選擇閘極的第二側的基底上，且與第二摻雜區連接。
依照本發明實施例所述之非揮發性記憶體，上述之電荷儲存結構的厚度例如介於10 nm至20 nm之間。
依照本發明實施例所述之非揮發性記憶體，上述之電荷儲存結構例如由第一介電層/電荷儲存層/第二介電層所構成。
依照本發明實施例所述之非揮發性記憶體，更包括頂蓋層，其配置於選擇閘極的頂部上。
依照本發明實施例所述之非揮發性記憶體，更包括金屬矽化物層，其配置於源極線的頂部上、控制閘極的頂部上以及第二摻雜區的表面上。
依照本發明實施例所述之非揮發性記憶體，更包括金屬矽化物層，其配置於源極線的頂部上、選擇閘極的頂部上、控制閘極的頂部上以及第二摻雜區的表面上。
依照本發明實施例所述之非揮發性記憶體，上述之源極線例如為多晶矽插塞(plug)。
本發明另提出一種非揮發性記憶體的製作方法，其是先於基底上形成選擇閘極結構以及位於選擇閘極結構上的第一介電層。然後，於選擇閘極結構的第一側的基底中形成第一摻雜區。接著，於基底上形成電荷儲存結構，以覆蓋選擇閘極結構與第一介電層，且電荷儲存結構暴露出第一摻雜區。而後，於選擇閘極結構的第二側的電荷儲存結構上形成控制閘極，以及形成與第一摻雜區連接的源極線，其中控制閘極位於選擇閘極結構的側壁上。繼之，移除部分電荷儲存結構，以暴露出第一介電層與部分基底。隨後，於經暴露的基底中形成第二摻雜區。之後，形成與第二摻雜區連接的位元線。
依照本發明實施例所述之非揮發性記憶體的製作方法，上述之電荷儲存結構的厚度例如介於10 nm至20 nm之間。
依照本發明實施例所述之非揮發性記憶體的製作方法，上述之電荷儲存結構例如由第一介電層/電荷儲存層/第二介電層所構成。
依照本發明實施例所述之非揮發性記憶體的製作方法，上述之電荷儲存結構的形成方法例如是先於基底上共形地形成電荷儲存結構材料層。之後，移除部分電荷儲存結構材料層，以暴露出第一摻雜區。
依照本發明實施例所述之非揮發性記憶體的製作方法，上述之控制閘極與源極線的形成方法例如是先於基底上形成導體層。然後，移除部分導體層，以於選擇閘極結構的第一側形成源極線，以及於選擇閘極結構的第二側形成控制閘極。
依照本發明實施例所述之非揮發性記憶體的製作方法，上述在形成第二摻雜區之後以及在形成位元線之前，更包括於源極線的頂部上、控制閘極的頂部上以及第二摻雜區的表面上形成金屬矽化物層。
依照本發明實施例所述之非揮發性記憶體的製作方法，上述在移除部分電荷儲存結構之後以及在形成第二摻雜區之前，更包括移除第一介電層。
依照本發明實施例所述之非揮發性記憶體的製作方法，上述在形成第二摻雜區之後以及在形成位元線之前，更包括於源極線的頂部上、選擇閘極的頂部上、控制閘極的頂部上以及第二摻雜區的表面上形成金屬矽化物層。
依照本發明實施例所述之非揮發性記憶體的製作方法，上述之位元線的形成方法包括例如是先於基底上形成第二介電層。然後，於介電層中形成開口，以暴露出部分第二摻雜區。之後，於開口中形成導體層。
依照本發明實施例所述之非揮發性記憶體的製作方法，上述之源極線例如為多晶矽插塞。
基於上述，在本發明的非揮發性記憶體中，由於源極線與選擇閘極結構之間以及選擇閘極結構與控制閘極之間僅藉由電荷儲存結構隔離開，因此與習知的非揮發記憶體相比可與具有較小的尺寸。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖2A至圖2E為依照本發明第一實施例所繪示的非揮發性記憶體的製作方法之剖面示意圖。首先，請參照圖2A，提供基底200。基底200具有記憶體區200a和邏輯線路區200b。然後，於基底200上依序形成介電材料層202、導體層204與介電材料層206。在本實施例中，導體層204例如為多晶矽層。接著，進行圖案化製程，移除記憶體區200a中的部分介電材料層202、導體層204與介電材料層206，以形成選擇閘極結構208以及位於選擇閘極結構208上的介電層210，其中選擇閘極結構208包括選擇閘極208a(由經圖案化的導體層204構成)以及位於選擇閘極208a與基底200之間的閘介電層208b(由經圖案化的介電材料層202構成)。在本實施例中，介電層210可做為選擇閘極208a的頂部上的頂蓋層。
然後，請參照圖2B，於選擇閘極結構208的一側的基底200中形成摻雜區212。摻雜區212的形成方法例如是進行離子植入製程。在本實施例中，摻雜區212例如做為記憶體的源極區。接著，於基底200上形成電荷儲存結構材料層214。詳細地說，在本實施例中，電荷儲存結構材料層214由依序共形地形成於基底200上的第一介電層、電荷儲存層、第二介電層所構成(為了使圖式清晰，並未繪示出這些膜層)。第一介電層例如為氧化物層，電荷儲存層例如為氮化物層，而第二介電層例如為氧化物層。亦即，電荷儲存結構材料層214為熟知的ONO複合層。電荷儲存結構材料層214的厚度例如介於10 nm至20 nm之間。
接著，請參照圖2C，移除部分電荷儲存結構材料層214，以暴露出摻雜區212以及邏輯線路區200b的介電材料層206，並形成電荷儲存結構214a。移除部電荷儲存結構材料層214的方法例如是搭配暴露出摻雜區212所在位置以及邏輯線路區200b的光罩來進行非等向性蝕刻製程。然後，於選擇閘極結構208的另一側(與摻雜區212相對的一側)的電荷儲存結構214a上形成控制閘極216。此外，形成與摻雜區212連接的源極線218。源極線218例如為多晶矽插塞。控制閘極216與源極線218的形成方法例如是先於基底200上形成導體層。然後，進行非等向性蝕刻製程，移除部分導體層，以於選擇閘極結構208的二側分別形成控制閘極216與源極線218，其中控制閘極216位於選擇閘極結構208的側壁上並藉由電荷儲存結構214a而與選擇閘極結構208隔離開，而源極線218亦藉由電荷儲存結構214a而與選擇閘極結構208隔離開。
而後，請參照圖2D，移除部分電荷儲存結構214a，以暴露出介電層210與部分基底200，使得電荷儲存結構214a僅位於控制閘極216與基底200之間、控制閘極216與選擇閘極結構208和介電層210之間以及源極線218與選擇閘極結構208和介電層210之間。接著，將邏輯線路區200b中的介電材料層202、導體層204與介電材料層206圖案化，以形成閘極結構220以及位於閘極結構220上的介電層222。閘極結構220包括閘極220a(由經圖案化的導體層204構成)以及位於閘極220a與基底200之間的閘介電層220b(由經圖案化的介電材料層202構成)。在本實施例中，介電層222可做為閘極220a的頂部上的頂蓋層。然後，於經暴露的基底200中形成摻雜區224。位於閘極結構220二側的摻雜區224分別做為源極區與汲極區。此外，記憶體區200a中的摻雜區224則做為記憶體的汲極區。然後，於閘極結構220的側壁上形成間隙壁226。間隙壁226的形成方法例如是先於基底200上形成間隙壁材料層，然後再進行非等向性蝕刻製程，移除部分間隙壁材料層。特別一提的是，在閘極結構220的側壁上形成間隙壁226的步驟中，控制閘極216的側壁上也同時會形成有間隙壁226。
之後，請參照圖2E，於源極線218的頂部上、控制閘極216的頂部上以及摻雜區224的表面上選擇性地形成金屬矽化物層228。金屬矽化物層228的形成方法例如是進行自行對金屬矽化物(self-aligned silicide，salicide)製程。接著，於基底200上形成介電層230。之後，於介電層230中形成與金屬矽化物層228連接(若未形成金屬矽化物層228，則與摻雜區224連接)的位元線232。位元線232的形成方法例如是先於介電層230中形成暴露出部分金屬矽化物層228(若未形成金屬矽化物層228，則暴露出摻雜區224)的開口，然後再於開口中形成導體層。如此一來，即可完成本實施例的非揮發性記憶體20的製作。
在非揮發性記憶體20中，由於源極線218與選擇閘極結構208之間以及選擇閘極結構208與控制閘極216之間僅藉由電荷儲存結構214a隔離開，因此與習知的非揮發記憶體相比，非揮發性記憶體20可與具有較小的尺寸。此外，由於非揮發性記憶體20具有較小的尺寸，且選擇閘極208a與控制閘極216之間有電荷儲存結構214a，因此可利用源極側注入(source-side injection)的程式化操作方式施加較低的寫入電壓。
特別一提的是，在本實施例中，非揮發性記憶體20的製作可與邏輯線路區200b中的元件的製作整合在一起，且由於電荷儲存結構214a是在形成邏輯線路區200b中的源極區與汲極區(摻雜區224)之前形成，因此邏輯線路區200b中的源極區與汲極區的雜質濃度分佈(doping profile)並不會受到形成電荷儲存結構214a時的製程熱預算(thermal budget)的影響而改變電晶體的特性(例如短通道效應)。
圖3A至圖3C為依照本發明第二實施例所繪示的非揮發性記憶體的製作方法之剖面示意圖。在本實施例中，圖3A是接續在圖2C之後進行，因此相同的元件將以相同的標號表示而不另行說明。
首先，請參照圖3A，在進行圖2C所述的步驟之後，移除部分電荷儲存結構214a，以暴露出介電層210與部分基底200，使得電荷儲存結構214a僅位於控制閘極216與基底200之間、控制閘極216與選擇閘極結構208和介電層210之間以及源極線218與選擇閘極結構208和介電層210之間。接著，移除介電層210與邏輯線路區200b中的介電材料層206，以暴露出選擇閘極208a的頂部以及導體層204。之後，將邏輯線路區200b中的導體層204與介電材料層202圖案化，以形成閘極結構220。閘極結構220包括閘極220a(由經圖案化的導體層204構成)以及位於閘極220a與基底200之間的閘介電層220b(由經圖案化的介電材料層202構成)。
然後，請參照圖3B，於經暴露的基底200中形成摻雜區224。位於閘極結構220二側的摻雜區224分別做為源極區與汲極區。此外，記憶體區200a中的摻雜區224則做為記憶體的汲極區。然後，於閘極結構220的側壁上形成間隙壁226。間隙壁226的形成方法例如是先於基底200上形成間隙壁材料層，然後再進行非等向性蝕刻製程，移除部分間隙壁材料層。特別一提的是，在閘極結構220的側壁上形成間隙壁226的步驟中，控制閘極216與源極線218的側壁上也同時會形成有間隙壁226。
之後，請參照圖3C，於源極線218的頂部上、選擇閘極208a的頂部上、控制閘極216的頂部上以及摻雜區224的表面上選擇性地形成金屬矽化物層228。金屬矽化物層228的形成方法例如是進行自行對金屬矽化物製程。接著，於基底200上形成介電層230。之後，於介電層230中形成與金屬矽化物層228連接(若未形成金屬矽化物層228，則與摻雜區224連接)的位元線232。位元線232的形成方法例如是先於介電層230中形成暴露出部分金屬矽化物層228(若未形成金屬矽化物層228，則暴露出摻雜區224)的開口，然後再於開口中形成導體層。如此一來，即可完成本實施例的非揮發性記憶體30的製作。
特別一提的是，在非揮發性記憶體30中，由於選擇閘極208a的頂部高度低於控制閘極216的頂部高度，因此可以避免選擇閘極208a頂部上的金屬矽化物層228與控制閘極216頂部上的金屬矽化物層228接觸而產生短路。
此外，與非揮發性記憶體20相同，在非揮發性記憶體30中，由於源極線218與選擇閘極結構208之間以及選擇閘極結構208與控制閘極216之間僅藉由電荷儲存結構214a隔離開，因此與習知的非揮發記憶體相比，非揮發性記憶體30可與具有較小的尺寸。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10、20、30．．．非揮發性記憶體
100、200．．．基底
110．．．儲存電晶體
112、214a．．．電荷儲存結構
112a．．．第一介電層
112b．．．電荷儲存層
112c．．．第二介電層
114、216．．．控制閘極
116、126、226．．．間隙壁
120．．．選擇電晶體
122、208b、220b．．．閘介電層
124、208a．．．選擇閘極
130、212、224．．．摻雜區
140、218．．．源極線
150、232．．．位元線
200a．．．記憶體區
200b．．．邏輯線路區
202、206．．．介電材料層
204．．．導體層
208．．．選擇閘極結構
210、222、230．．．介電層
214．．．電荷儲存結構材料層
220．．．閘極結構
220a．．．閘極
228．．．金屬矽化物層
圖1為一種習知的非揮發性記憶體的剖面示意圖。
圖2A至圖2E為依照本發明第一實施例所繪示的非揮發性記憶體的製作方法之剖面示意圖。
圖3A至圖3C為依照本發明第二實施例所繪示的非揮發性記憶體的製作方法之剖面示意圖。
20．．．非揮發性記憶體
200．．．基底
200a．．．記憶體區
200b．．．邏輯線路區
208．．．選擇閘極結構
208a．．．選擇閘極
208b、220b．．．閘介電層
210、222、230．．．介電層
212、224．．．摻雜區
214a．．．電荷儲存結構
216．．．控制閘極
218．．．源極線
220．．．閘極結構
220a．．．閘極
226．．．間隙壁
228．．．金屬矽化物層
232．．．位元線

Claims (9)

  1. 一種非揮發性記憶體的製作方法，包括：於一基底上形成一選擇閘極結構以及位於該選擇閘極結構上的一第一介電層，其中該選閘極結構包括一選擇閘極以及位於該選擇閘極與該基底之間的一閘介電層；於該選擇閘極結構的一第一側的該基底中形成一第一摻雜區；於該基底上形成一電荷儲存結構，以覆蓋該選擇閘極結構與該第一介電層，且該電荷儲存結構暴露出該第一摻雜區；於該選擇閘極結構的一第二側的該電荷儲存結構上形成一控制閘極，以及形成與該第一摻雜區連接的一源極線，其中該控制閘極位於該選擇閘極結構的側壁上；移除部分該電荷儲存結構，以暴露出該第一介電層與部分該基底；於經暴露的該基底中形成一第二摻雜區；以及形成與該第二摻雜區連接的一位元線，其中在移除部分該電荷儲存結構之後以及在形成該第二摻雜區之前，更包括移除該第一介電層。
  2. 如申請專利範圍第1項所述之非揮發性記憶體的製作方法，其中該電荷儲存結構的厚度介於10nm至20nm之間。
  3. 如申請專利範圍第1項所述之非揮發性記憶體的製作方法，其中該電荷儲存結構由第一介電層/電荷儲存層 /第二介電層所構成。
  4. 如申請專利範圍第1項所述之非揮發性記憶體的製作方法，其中該電荷儲存結構的形成方法包括：於該基底上共形地形成一電荷儲存結構材料層；以及移除部分該電荷儲存結構材料層，以暴露出該第一摻雜區。
  5. 如申請專利範圍第1項所述之非揮發性記憶體的製作方法，其中該控制閘極與該源極線的形成方法包括：於該基底上形成一導體層；移除部分該導體層，以於該選擇閘極結構的該第一側形成該源極線，以及於該選擇閘極結構的該第二側形成該控制閘極。
  6. 如申請專利範圍第1項所述之非揮發性記憶體的製作方法，其中在形成該第二摻雜區之後以及在形成該位元線之前，更包括於該源極線的頂部上、該控制閘極的頂部上以及該第二摻雜區的表面上形成一金屬矽化物層。
  7. 如申請專利範圍第1項所述之非揮發性記憶體的製作方法，其中在形成該第二摻雜區之後以及在形成該位元線之前，更包括於該源極線的頂部上、該選擇閘極的頂部上、該控制閘極的頂部上以及該第二摻雜區的表面上形成一金屬矽化物層。
  8. 如申請專利範圍第1項所述之非揮發性記憶體的製作方法，其中該位元線的形成方法包括：於該基底上形成一第二介電層； 於該介電層中形成一開口，以暴露出部分該第二摻雜區；以及於該開口中形成一導體層。
  9. 如申請專利範圍第1項所述之非揮發性記憶體的製作方法，其中該源極線包括多晶矽插塞。
TW101116210A 2012-05-07 2012-05-07 非揮發性記憶體及其製作方法 TWI467745B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW101116210A TWI467745B (zh) 2012-05-07 2012-05-07 非揮發性記憶體及其製作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW101116210A TWI467745B (zh) 2012-05-07 2012-05-07 非揮發性記憶體及其製作方法

Publications (2)

Publication Number Publication Date
TW201347148A TW201347148A (zh) 2013-11-16
TWI467745B true TWI467745B (zh) 2015-01-01

Family

ID=49990782

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101116210A TWI467745B (zh) 2012-05-07 2012-05-07 非揮發性記憶體及其製作方法

Country Status (1)

Country Link
TW (1) TWI467745B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
TWI555065B (zh) * 2014-12-15 2016-10-21 力晶科技股份有限公司 非揮發性記憶體的製造方法
JP5951069B1 (ja) * 2015-05-01 2016-07-13 株式会社フローディア 半導体集積回路装置、および半導体集積回路装置の製造方法
CN110265396B (zh) * 2019-06-28 2023-07-14 芯盟科技有限公司 存储器结构及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200805675A (en) * 2006-07-05 2008-01-16 Powerchip Semiconductor Corp Multi-level non-volatile memory and manufacturing method thereof
TW200816496A (en) * 2006-08-03 2008-04-01 Renesas Tech Corp Semiconductor device and manufacturing method of the same
US20100135080A1 (en) * 2002-12-04 2010-06-03 Digh Hisamoto Fabrication method and structure of semiconductor non-volatile memory device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100135080A1 (en) * 2002-12-04 2010-06-03 Digh Hisamoto Fabrication method and structure of semiconductor non-volatile memory device
TW200805675A (en) * 2006-07-05 2008-01-16 Powerchip Semiconductor Corp Multi-level non-volatile memory and manufacturing method thereof
TW200816496A (en) * 2006-08-03 2008-04-01 Renesas Tech Corp Semiconductor device and manufacturing method of the same

Also Published As

Publication number Publication date
TW201347148A (zh) 2013-11-16

Similar Documents

Publication Publication Date Title
CN106356374B (zh) 快闪存储器及其制作方法
TWI521710B (zh) 半導體裝置結構及其形成方法
US7348241B2 (en) Cell structure of EPROM device and method for fabricating the same
KR100661225B1 (ko) 이이피롬 소자 제조 방법
TWI460827B (zh) 快閃記憶體之製作方法
TW201310579A (zh) 半導體結構及其製造方法
JP2010153780A (ja) フラッシュメモリ素子の製造方法
TW201909385A (zh) 製造積體電路的方法
TWI467745B (zh) 非揮發性記憶體及其製作方法
US10211102B2 (en) Non-volatile memory device and method for manufacturing the same
JP5047786B2 (ja) 半導体装置の製造方法
JP4783595B2 (ja) 半導体素子のｄｒａｍ製造方法
JP5266672B2 (ja) 半導体装置の製造方法
US11398383B2 (en) Semiconductor structure and method for forming the same
US20150140800A1 (en) Method of fabricating semiconductor device
KR20060088637A (ko) 주변 영역 트랜지스터를 갖는 플래시 기억 소자 및 그제조 방법
US10896910B2 (en) Memory structure and manufacturing method thereof
US9129852B1 (en) Method for fabricating non-volatile memory semiconductor device
TWI451533B (zh) 嵌入式快閃記憶體的製造方法
CN108074932B (zh) 半导体器件及其制作方法、电子装置
JP5379366B2 (ja) 半導体装置およびその製造方法
TW201624622A (zh) 非揮發性記憶胞、ｎａｎｄ型非揮發性記憶體及其製造方法
KR20060131199A (ko) 게이트 형성 방법
TWI493660B (zh) 非揮發性記憶體及其製作方法
TWI681553B (zh) 積體電路及其製造方法