CN104979353B - 反熔丝单次可编程存储单元以及存储器的操作方法 - Google Patents

反熔丝单次可编程存储单元以及存储器的操作方法 Download PDF

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Abstract

本发明公开一种反熔丝单次可编程存储单元以及存储器的操作方法，其单次可编程只读存储单元包括：反熔丝单元及选择晶体管。反熔丝单元分别包括依序设置于基底上的反熔丝层与反熔丝栅极、修改的延伸掺杂区设置于反熔丝层下方的基底中以及设置于反熔丝栅极的相对两侧的基底中的第一掺杂区与第二掺杂区。选择晶体管，包括选择栅极、栅极介电层、第二掺杂区与第三掺杂区。选择栅极设置于基底上。栅极介电层设置于选择栅极与基底之间。第二掺杂区与第三掺杂区，分别设置于选择栅极的相对两侧的基底中。其中反熔丝层、反熔丝栅极与修改的延伸掺杂区构成可变电容器。

Description

反熔丝单次可编程存储单元以及存储器的操作方法
技术领域
本发明涉及一种存储器及其的操作方法，且特别是涉及一种改善读取特性的反熔丝单次可编程存储单元及存储器的操作方法。
背景技术
非挥发性存储器是一种能在切断电源后继续保存存储器内数据的存储器，并可分成只读存储器(read only memory,ROM)、单次可编程存储器(one time programmablememory,OTP memory)以及可重复读写存储器(Multi-times programmable memory)。此外，随着半导体存储器技术的成熟，非挥发性存储器已可以整合至与互补式金属氧化物半导体(complementary metal oxide semiconductor,CMOS)元件相容的制作工艺下。
如上述的单次可编程存储器而言，其可类分为熔丝型(fuse type)以及反熔丝型(anti-fuse type)。熔丝型单次可编程存储器在未编程的状态下为短路，编程后则为断路。反之，反熔丝型单次可编程存储器则是在未编程前为断路，编程后为短路。此外，基于CMOS制作工艺技术中的MOS元件的特性，反熔丝型单次可编程存储器较适于整合在CMOS制作工艺技术中。
此外，单次可编程存储器单元基于栅极氧化层的破裂(rupture)以形成永久导电的路径。导电通道的形成位置随机分布，会使读取数据判断不易。
发明内容
本发明的目的在于提供一种改善读取特性的反熔丝单次可编程只读存储单元，能够避免反熔丝层的破裂位置处于使反熔丝栅极与基底直接接触之处，而能够改善读取特性。
本发明的再一目的在于提供一种存储器的操作方法，可利用较低的电压进行读取、降低编程禁止漏电流(PGM inhibit current)以及改善编程漏电流。
为达上述目的，本发明的改善读取特性的反熔丝单次可编程存储单元，包括反熔丝单元以及选择晶体管。反熔丝单元设置于基底上，此基底具有第一导电型。反熔丝单元包括反熔丝栅极、反熔丝层、修改的延伸掺杂区、第一掺杂区与第二掺杂区。反熔丝栅极设置于基底上。反熔丝层设置于反熔丝栅极与基底之间。修改的延伸掺杂区具有第二导电型，设置于反熔丝层下方的基底中，其中反熔丝层、反熔丝栅极与修改的延伸掺杂区构成可变电容器。第一掺杂区与第二掺杂区具有第二导电型，并分别设置于反熔丝栅极的相对两侧的基底中。选择晶体管设置基底上，包括选择栅极、栅极介电层、第二掺杂区与第三掺杂区。选择栅极设置于基底上。栅极介电层设置于选择栅极与基底之间。第二掺杂区与第三掺杂区具有第二导电型，并分别设置于选择栅极的相对两侧的基底中。
在本发明的一实施例中，反熔丝层与栅极介电层的厚度相同。
在本发明的一实施例中，上述选择晶体管包括核心金属氧化物半导体(core MOS)晶体管，其中此选择晶体管具有淡掺杂区以及源极/漏极延伸区。淡掺杂区具有第二导电型，设置于选择栅极与第二掺杂区之间，其中淡掺杂区的接面深度与修改的延伸掺杂区的接面深度相同，淡掺杂区的掺杂浓度与修改的延伸掺杂区的掺杂浓度相同。源极/漏极延伸区具有第二导电型，设置于选择栅极与第三掺杂区之间，其中源极/漏极延伸区的接面深度小于该修改的延伸掺杂区的接面深度，源极/漏极延伸区的掺杂浓度大于修改的延伸掺杂区的掺杂浓度。
在本发明的一实施例中，上述选择晶体管包括输入输出金属氧化物半导体(I/OMOS)晶体管。其中此选择晶体管具有淡掺杂区以及源极/漏极延伸区。淡掺杂区具有第二导电型，设置于选择栅极与第二掺杂区之间。源极/漏极延伸区具有第二导电型，设置于选择栅极与第三掺杂区之间。淡掺杂区、源极/漏极延伸区与修改的延伸掺杂区的接面深度相同，淡掺杂区、源极/漏极延伸区与修改的延伸掺杂区的掺杂浓度相同。
在本发明的一实施例中，上述选择晶体管包括双栅极介电层金属氧化物半导体晶体管，靠近第二掺杂区的栅极介电层的厚度大于靠近第三掺杂区的栅极介电层的厚度。上述选择晶体管具有淡掺杂区以及源极/漏极延伸区。淡掺杂区具有第二导电型，设置于选择栅极与第二掺杂区之间，其中淡掺杂区的接面深度与修改的延伸掺杂区的接面深度相同，淡掺杂区的掺杂浓度与修改的延伸掺杂区的掺杂浓度相同。源极/漏极延伸区具有第二导电型，设置于选择栅极与第三掺杂区之间，其中源极/漏极延伸区的接面深度小于修改的延伸掺杂区的接面深度，源极/漏极延伸区的掺杂浓度大于修改的延伸掺杂区的掺杂浓度。
在本发明的一实施例中，第一导电型为P型及N型的其中的一个，第二导电型为P型及N型的其中的另一个。
在本发明的一实施例中，上述修改的延伸掺杂区为一阱区。其中阱区的一部分延伸至位于选择栅极下方。上述选择晶体管可为核心金属氧化物半导体(core MOS)晶体管或选择晶体管包括输入输出金属氧化物半导体(I/O MOS)晶体管。上述选择晶体管具有淡掺杂区。淡掺杂区具有第二导电型，设置于选择栅极与第三掺杂区之间。
在本发明的一实施例中，上述阱区的一部分延伸至位于第二掺杂区下方。选择晶体管包括双栅极介电层金属氧化物半导体晶体管，靠近第二掺杂区的栅极介电层的厚度大于靠近第三掺杂区的该栅极介电层的厚度。上述选择晶体管具有淡掺杂区以及源极/漏极延伸区。淡掺杂区具有第二导电型，设置于选择栅极与第二掺杂区之间。源极/漏极延伸区具有第二导电型，设置于选择栅极与第三掺杂区之间，其中源极/漏极延伸区的接面深度小于淡掺杂区的接面深度，源极/漏极延伸区的掺杂浓度大于淡掺杂区的掺杂浓度。
本发明的存储单元的操作方法，存储单元包括设置于基底上的选择晶体管、串接选择晶体管的反熔丝单元。反熔丝单元包括依序设置于基底上的反熔丝层及反熔丝栅极、设置于反熔丝层下方的基底中的修改的延伸掺杂区以及分别设置于反熔丝栅极的相对两侧的基底中的第一掺杂区与第二掺杂区，反熔丝层、反熔丝栅极与修改的延伸掺杂区构成可变电容器。选择晶体管包括选择栅极、分别设置于选择栅极的相对两侧的基底中的第二掺杂区与第三掺杂区。此存储单元的操作方法包括：在读取操作时，在选择栅极施加第一电压，在第三掺杂区施加第二电压并于反熔丝栅极施加一第三电压，其中第一电压足以打开选择晶体管的通道，可通过从反熔丝栅极侦测存储单元的通道电流大小来判断存储于存储单元中的数据。
在本发明的一实施例中，上述第一电压等于第三电压，第二电压为0伏特。
本发明的存储器的操作方法，存储器包括：多个存储单元，排列成阵列，各存储单元包括设置于基底上的选择晶体管、串接选择晶体管的反熔丝单元。反熔丝单元包括依序设置于基底上的反熔丝层与反熔丝栅极、设置于反熔丝层下方的基底中的修改的延伸掺杂区以及分别设置于反熔丝栅极的相对两侧的基底中的第一掺杂区与第二掺杂区，反熔丝栅极、反熔丝层与修改的延伸掺杂区构成可变电容器。选择晶体管包括选择栅极、分别设置于选择栅极的相对两侧的基底中的第二掺杂区与第三掺杂区。多条字符线分别连接同一行的存储单元的选择栅极。多条反熔丝栅极线分别连接同一行的存储单元的反熔丝栅极。多条位线分别连接同一列的存储单元的第三掺杂区。此存储器的操作方法包括：在读取操作时，在选定存储单元所耦接的字符线施加第一电压，在选定存储单元所耦接的位线施加第二电压，在选定存储单元所耦接的反熔丝栅极线施加第三电压其中第一电压足以打开选定存储单元的选择晶体管的通道，可通过从选定存储单元所耦接的反熔丝栅极线侦测选定存储单元的通道电流大小来判断存储于选定存储单元中的数据。
在本发明的一实施例中，上述第一电压等于第三电压，第二电压为0伏特。
基于上述，在本发明的改善读取特性的反熔丝单次可编程只读存储单元以及存储器的操作方法中，反熔丝栅极、反熔丝层与修改的延伸掺杂区(阱区)构成可变电容器。利用修改的延伸掺杂区(阱区)连接第二掺杂区，其中修改的延伸掺杂区(阱区)与第二掺杂区的导电型态相同，即使反熔丝层的破裂位置形成在远离第二掺杂区的位置，通过修改的延伸掺杂区(阱区)也可以将电流传导至第二掺杂区，而能够改善读取特性。在对反熔丝存储单元进行读取操作时，也可利用较低的电压进行读取；在对反熔丝存储单元进行编程操作时，能够降低编程禁止漏电流(PGM inhibit current)；在抑制编程时也能够改善漏电流。
而且，由于在反熔丝单元下方的基底中设置修改的延伸掺杂区(阱区)，避免反熔丝栅极于反熔丝层破裂后直接与基底连接，在对反熔丝存储单元进行编程操作时，在抑制编程期间能够降低编程禁止漏电流(PGM inhibit current)。
而且，在当选择晶体管为输入输出金属氧化物半导体(I/O MOS)晶体管时，则栅极介电层的厚度厚于反熔丝层的厚度，如此在抑制编程时也能够减少漏电流。
在当选择晶体管为双栅极介电层(Dual gate dielectric layer)金属氧化物半导体晶体管时，则栅极介电层靠近反熔丝层的厚度厚于反熔丝层的厚度，如此在抑制编程时也能够减少漏电流。
在本发明的反熔丝存储单元中，淡掺杂区的接面深度大于核心金属氧化物半导体(core MOS)晶体管的源极/漏极延伸区的接面深度、且淡掺杂区的掺杂浓度小于核心金属氧化物半导体(core MOS)晶体管的源极/漏极延伸区的掺杂浓度，因此能够改善接面的BVD(漏极至基底接面的击穿电压(the breakdown voltage of the drain to substratejunction))。而且，通过淡掺杂区改善漏电流。此外，也能够直接采用输入输出金属氧化物半导体(I/O MOS)晶体管的淡掺杂漏极区(IOLDD)作为淡掺杂区。
另外，在当选择晶体管为输入输出金属氧化物半导体(I/O MOS)晶体管，且修改的延伸掺杂区(阱区)从反熔丝单元下方的基底进一步延伸至位于选择栅极下方时，如此在抑制编程时也能够减少漏电流。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1A为本发明的一优选实施例的存储单元的上视图；
图1B为本发明的一优选实施例的图1A中的存储单元的沿A-A’线的剖视图；
图1C为本发明的一优选实施例的图1A中的存储单元的沿A-A’线的剖视图；
图1D为本发明的一优选实施例的图1A中的存储单元的沿A-A’线的剖视图；
图2A为本发明的一优选实施例的图1A中的存储单元的沿A-A’线的剖视图；
图2B为本发明的一优选实施例的图1A中的存储单元的沿A-A’线的剖视图；
图2C为本发明的一优选实施例的图1A中的存储单元的沿A-A’线的剖视图；
图3为本发明的一优选实施例的反熔丝存储单元阵列的电路简图；
图4A为对存储器阵列进行编程操作的一实例的示意图；
图4B为进行编程操作时选定存储单元M1剖面示意图；
图5A为对存储器阵列进行读取操作的一实例的示意图；
图5B为进行读取操作时选定存储单元M1剖面示意图；
图6A为对存储器阵列进行读取操作的一实例的示意图；
图6B为进行读取操作时选定存储单元M1剖面示意图。
符号说明
100：存储单元
102：阱区
104：第一掺杂区
106：第二掺杂区
108：第三掺杂区
110：选择栅极
112：第一栅极
114：第二栅极
116：绝缘层
118：主动区
120：接触插塞
126：导电路径
128：第一通道区
130：第二通道区
132：第一电流
200：反熔丝存储单元
202：基底
204、236：阱区
206：反熔丝单元
208：选择晶体管
210：反熔丝层
212、AF：反熔丝栅极
214、W：修改的延伸掺杂区
214a、214b、216、218、224、D、S：掺杂区
220：选择栅极
222：栅极介电层
226：源极/漏极延伸区
228：淡掺杂区
230：间隙壁
232：反熔丝结构
234：选择栅极结构
D1、D2：厚度
M1～M4：存储单元
WL0～WL1：字符线
AF0～AF1：反熔丝栅极线
BL0～BL1：位线
具体实施方式
图1A所绘示为本发明的一优选实施例的存储单元的上视图。图1B所绘示为本发明的一优选实施例的图1A中的存储单元的沿A-A’线的剖视图。
请参照图1A、图1B，本发明的反熔丝存储单元200例如是设置于基底202上。基底202例如是具有第一导电型。
本发明的反熔丝存储单元200包括反熔丝单元206、选择晶体管208。
反熔丝单元206设置于基底202上。反熔丝单元206包括反熔丝层210、反熔丝栅极(anti-fuse gate)212、修改的延伸掺杂区214、掺杂区216(源极/漏极区)以及掺杂区218(源极/漏极区)。
反熔丝栅极212设置于基底202上。反熔丝层210设置于反熔丝栅极212与基底202之间。反熔丝层210的材质例如是氧化硅或其它可以形成栅极氧化层的绝缘层(如高介电值的氧化层如HfO2、Al2O3等)。通过使反熔丝栅极212下方的反熔丝层210破裂来进行编程操作。
修改的延伸掺杂区214具有第二导电型，设置于反熔丝层210下方的基底202中。修改的延伸掺杂区214由掺杂区214a以及掺杂区214b构成，掺杂区214a以及掺杂区214b为修改的源极/漏极延伸区(modified source/drain extension)。反熔丝层210、反熔丝栅极212与修改的延伸掺杂区214构成可变电容器(varator)。
掺杂区216(源极/漏极区)以及掺杂区218(源极/漏极区)具有第二导电型，并分别设置于反熔丝栅极212的相对两侧的基底202中。
选择晶体管208设置基底202上，包括：选择栅极220、栅极介电层222、掺杂区218与掺杂区224。选择栅极220例如设置于基底202上。
栅极介电层222例如设置于选择栅极220与基底202之间。栅极介电层222的材质例如是氧化硅或其它可以形成栅极氧化层的绝缘层(如高介电值的氧化层如HfO2、Al2O3等)。反熔丝层210与栅极介电层222的厚度例如是相同或不同。
掺杂区218与掺杂区224，具有第二导电型，并分别设置于选择栅极220的相对两侧的基底202中，其中反熔丝单元206、选择晶体管208共用掺杂区218。
在本实施例中，选择晶体管208例如是核心金属氧化物半导体(core MOS)晶体管。选择晶体管208具有淡掺杂区226及源极/漏极延伸区228(SDE)。淡掺杂区226设置于选择栅极220与掺杂区218之间，其中淡掺杂区226的接面深度可与修改的延伸掺杂区214的接面深度相同或不同，淡掺杂区226的掺杂浓度可与修改的延伸掺杂区214的掺杂浓度相同或不同。源极/漏极延伸区228设置于选择栅极220与掺杂区224之间，其中源极/漏极延伸区228的接面深度小于修改的延伸掺杂区214的接面深度，该源极/漏极延伸区228的掺杂浓度大于修改的延伸掺杂区214的掺杂浓度。
在一实施例中，源极/漏极延伸区228为核心金属氧化物半导体(core MOS)晶体管的源极/漏极延伸区。淡掺杂区226为修改的延伸掺杂区，淡掺杂区226的接面深度大于源极/漏极延伸区228的接面深度，淡掺杂区226的掺杂浓度通常小于源极/漏极延伸区228的掺杂浓度。淡掺杂区226的接面深度与掺杂浓度例如与输入输出金属氧化物半导体(I/OMOS)晶体管的淡掺杂漏极区(IOLDD)相同。
以40纳米制作工艺为例，当选择晶体管为核心金属氧化物半导体(core MOS)晶体管时，则栅极介电层222的厚度例如是源极/漏极延伸区228的掺杂浓度例如是5×1013～1×1015(1/cm2)。当选择晶体管为输入输出金属氧化物半导体(I/O MOS)晶体管时，则栅极介电层222的厚度例如是淡掺杂区226的掺杂浓度例如是5×1012～1×1014(1/cm2)。
由于淡掺杂区226的接面深度大于源极/漏极延伸区228的接面深度，因此能够改善接面的BVD(漏极至基底接面的击穿电压(the breakdown voltage of the drain tosubstrate junction))，并改善编程漏电流。
在本发明的反熔丝存储单元中，也可以视需要而设置阱区204，其具有第一导电型。
在本发明的反熔丝存储单元中，也可以视需要而设置间隙壁(spacer)230。间隙壁230设置于选择栅极220及反熔丝栅极212侧壁。
在上述实施例中，若第一导电型为P型，则第二导电型为N型；若第一导电型为N型，则第二导电型为P型。
请参照图1B，说明本发明的一优选实施例的存储单元的制造方法。首先，在基底202中形成阱区204。在基底200上形成由反熔丝层210与反熔丝栅极212构成的反熔丝结构232以及由栅极介电层210与选择栅极212构成的选择栅极结构234。
在选择栅极220的一侧形成源极/漏极延伸区228。源极/漏极延伸区228的形成方法例如是离子注入法。利用掩模层(未绘示)覆盖源极/漏极延伸区228。
然后，在反熔丝层210下方的基底中形成修改的延伸掺杂区214，并于选择栅极220的另一侧形成淡掺杂区226。反熔丝栅极212、反熔丝层210与修改的延伸掺杂区214构成可变电容器。其中形成淡掺杂区226与修改的延伸掺杂区214的方法为倾斜角离子注入法。利用倾斜角离子注入法于反熔丝栅极212下方的基底200中形成掺杂区214a以及掺杂区214b，通过调整注入角度而使掺杂区214a与掺杂区214b相连构成修改的延伸掺杂区214。在本实施例中，以在同一步骤中形成淡掺杂区226与修改的延伸掺杂区214为例做说明，当然淡掺杂区226与修改的延伸掺杂区214也可以在不同步骤中形成。
移除覆盖源极/漏极延伸区228的掩模层(未绘示)。然后，在反熔丝栅极212的相对两侧的基底200中形成掺杂区216与掺杂区218，并于选择栅极220的相对两侧的基底200中形成掺杂区218与掺杂区224。本发明的反熔丝型单次可编程存储器可整合在CMOS制作工艺技术中。
图1C所绘示为本发明的一优选实施例的图1A中的存储单元的沿A-A’线的剖视图。
在本实施例中，构件与图1B所示的反熔丝存储单元相同者，给予相同的符号，并省略其说明。
请参照请图1C，相较于图1B所示的反熔丝存储单元，本实施例的反熔丝存储单元的选择晶体管208例如是输入输出金属氧化物半导体(I/O MOS)晶体管。选择晶体管208具有淡掺杂区226及源极/漏极延伸区228。淡掺杂区226设置于选择栅极220与掺杂区218之间。源极/漏极延伸区228设置于选择栅极220与掺杂区224之间。淡掺杂区226及源极/漏极延伸区228的接面深度可小于等于修改的延伸掺杂区214的接面深度相同，淡掺杂区226及源极/漏极延伸区228的掺杂浓度可大于等于修改的延伸掺杂区214的掺杂浓度。淡掺杂区226及源极/漏极延伸区228为输入输出金属氧化物半导体(I/OMOS)晶体管的淡掺杂漏极区(IOLDD)相同。修改的延伸掺杂区214的接面深度与掺杂浓度例如可与输入输出金属氧化物半导体(I/O MOS)晶体管的淡掺杂漏极区(IOLDD)相同。
以40纳米制作工艺为例。当选择晶体管为输入输出金属氧化物半导体(I/O MOS)晶体管时，则栅极介电层222的厚度例如是淡掺杂区226的掺杂浓度例如是5×1012～1×1014(1/cm2)。
由于输入输出金属氧化物半导体(I/O MOS)晶体管的淡掺杂漏极区(IOLDD)的接面深度大于核心金属氧化物半导体(core MOS)晶体管的源极/漏极延伸区的接面深度，因此输入输出金属氧化物半导体(I/O MOS)晶体管的淡掺杂漏极区(IOLDD)可以直接作为反熔丝单元206的修改的延伸掺杂区214(修改的源极/漏极延伸区)，进而改善接面的BVD(漏极至基底接面的击穿电压(the breakdown voltage of the drain to substratejunction))，并改善编程漏电流。
当然，反熔丝单元206的修改的延伸掺杂区214(修改的源极/漏极延伸区)与输入输出金属氧化物半导体(I/O MOS)晶体管的淡掺杂漏极区(IOLDD)相比，也可以具有较深的接面深度与较小的掺杂浓度。
请参照图1C，说明本发明的一优选实施例的存储单元的制造方法。在本实施例中，步骤与图1B所示的反熔丝存储单元的制造方法相同者，省略其说明。在此，只针对不同点做说明。
在基底200上形成由反熔丝层210与反熔丝栅极212构成的反熔丝结构232以及由栅极介电层210与选择栅极212构成的选择栅极结构234。
在选择栅极220的的相对两侧形成淡掺杂区226、源极/漏极延伸区228。源极/漏极延伸区228的形成方法例如是离子注入法。
在形成淡掺杂区226、源极/漏极延伸区228的步骤中，同时于反熔丝层210下方的基底中形成修改的延伸掺杂区214。反熔丝栅极212、反熔丝层210与修改的延伸掺杂区214构成可变电容器。其中形成淡掺杂区226、源极/漏极延伸区228与修改的延伸掺杂区214的方法为倾斜角离子注入法。利用倾斜角离子注入法于反熔丝栅极212下方的基底200中形成掺杂区214a以及掺杂区214b，通过调整注入角度而使掺杂区214a与掺杂区214b相连构成修改的延伸掺杂区214。之后，形成掺杂区216、掺杂区218与掺杂区224。
在本实施例中，以在同一步骤中形成淡掺杂区226与修改的延伸掺杂区214为例做说明，当然淡掺杂区226、源极/漏极延伸区228与修改的延伸掺杂区214也可以在不同步骤中形成。亦即，在形成淡掺杂区226、源极/漏极延伸区228之后，利用掩模层(未绘示)覆盖淡掺杂区226、源极/漏极延伸区228。在反熔丝层210下方的基底中形成修改的延伸掺杂区214之后，移除覆盖源极/漏极延伸区228的掩模层(未绘示)。
图1D所绘示为本发明的一优选实施例的图1A中的存储单元的沿A-A’线的剖视图。
在本实施例中，构件与图1B所示的反熔丝存储单元相同者，给予相同的符号，并省略其说明。
请参照请图1D，相较于图1B所示的反熔丝存储单元，本实施例的反熔丝存储单元的选择晶体管208例如是双栅极介电层(Dual gate dielectric layer)金属氧化物半导体晶体管。选择晶体管208靠近反熔丝单元206的部分为输入输出金属氧化物半导体(I/OMOS)晶体管，远离反熔丝单元206的部分为核心金属氧化物半导体(core MOS)晶体管。因此，靠近掺杂区218的栅极介电层222的厚度D1大于靠近掺杂区224的栅极介电层222的厚度D2。淡掺杂区226的接面深度与修改的延伸掺杂区214的接面深度相同，淡掺杂区226的掺杂浓度与修改的延伸掺杂区214的掺杂浓度相同。源极/漏极延伸区228的接面深度小于修改的延伸掺杂区214的接面深度，源极/漏极延伸区228的掺杂浓度大于修改的延伸掺杂区214的掺杂浓度。
在本实施例中，双栅极介电层(Dual gate dielectric layer)金属氧化物半导体晶体管例如是由一半的核心金属氧化物半导体(core MOS)晶体管与一半的输入输出金属氧化物半导体(I/O MOS)晶体管所构成。淡掺杂区226为输入输出金属氧化物半导体(I/OMOS)晶体管的淡掺杂漏极区(IOLDD)。修改的延伸掺杂区214的接面深度与掺杂浓度例如可与输入输出金属氧化物半导体(I/O MOS)晶体管的淡掺杂漏极区(IOLDD)相同。源极/漏极延伸区228为核心金属氧化物半导体(core MOS)晶体管的源极/漏极延伸区(SDE)。
请参照图1D，说明本发明的一优选实施例的存储单元的制造方法。在本实施例中，步骤与图1B所示的反熔丝存储单元的制造方法相同者，省略其详细说明。在此，只针对不同点做说明。
在基底200上形成由反熔丝层210与反熔丝栅极212构成的反熔丝结构232以及由栅极介电层210与选择栅极212构成的选择栅极结构234。其中在形成栅极介电层210的步骤中，使靠近反熔丝层的栅极介电层210的厚度D1大于远离反熔丝层的栅极介电层210的厚度D2。
在选择栅极220的一侧形成源极/漏极延伸区228。然后，在反熔丝层210下方的基底中形成修改的延伸掺杂区214，并于选择栅极220的另一侧形成淡掺杂区226。
然后，在反熔丝栅极212的相对两侧的基底200中形成掺杂区216与掺杂区218，并于选择栅极220的相对两侧的基底200中形成掺杂区218与掺杂区224。
在本实施例中，以在同一步骤中形成淡掺杂区226与修改的延伸掺杂区214为例做说明，当然淡掺杂区226与修改的延伸掺杂区214也可以在不同步骤中形成。本发明的反熔丝型单次可编程存储器可整合在CMOS制作工艺技术中。
图2A至图2C所绘示为本发明的其他实施例的反熔丝存储单元的剖视图。图2A至图2C所绘示为本发明的一优选实施例的图1A中的存储单元的沿A-A’线的剖视图。
在本实施例中，构件与图1A～图1D所示的反熔丝存储单元相同者，给予相同的符号，并省略其说明。
请参照请图2A，相比较于图1B所示的反熔丝存储单元，本实施例的反熔丝存储单元的掺杂区为阱区236，除了设置于反熔丝单元206下方的基底202之外，阱区236的一部分延伸至位于选择栅极220下方。因此，选择晶体管208中并未设置有如图1B所示的淡掺杂区226。
请参照图2A，说明本发明的一优选实施例的存储单元的制造方法。首先，在基底202中分别形成阱区204以及阱区236。阱区204以及阱区236的导电型态不同。在基底200上形成由反熔丝层210与反熔丝栅极212构成的反熔丝结构232以及由栅极介电层210与选择栅极212构成的选择栅极结构234。其中阱区236的一部分延伸至位于选择栅极220下方。然后，在选择栅极220的一侧形成源极/漏极延伸区228。然后，在反熔丝栅极212的相对两侧的基底200中形成掺杂区216与掺杂区218，并于选择栅极220的相对两侧的基底200中形成掺杂区218与掺杂区224。本发明的反熔丝型单次可编程存储器可整合在CMOS制作工艺技术中。
请参照请图2B，相较于图1C所示的反熔丝存储单元，本实施例的反熔丝存储单元的修改的延伸掺杂区为阱区236，除了设置于反熔丝单元206下方的基底202之外，阱区236的一部分延伸至位于选择栅极下方。因此，选择晶体管208中并未设置有如图2B所示的淡掺杂区226。
请参照图2B，说明本发明的一优选实施例的存储单元的制造方法。在本实施例中，步骤与图2A所示的反熔丝存储单元的制造方法相同者，省略其详细说明。在此，只针对不同点做说明。
本实施例的存储单元的制造方法与图2A所示的反熔丝存储单元的制造方法的不同之处只在于栅极介电层的厚度不同，且源极/漏极延伸区228的接面深度与注入浓度不同。
请参照请图2C，相比较于图1D所示的反熔丝存储单元，本实施例的反熔丝存储单元的修改的延伸掺杂区为阱区236，除了设置于反熔丝单元206下方的基底202之外，阱区236的一部分延伸至位于掺杂区218下方。
在反熔丝单元下方的基底中设置阱区236，利用阱区236连接掺杂区218，其中阱区236与掺杂区218的导电型态相同，能够改善读取特性。由此，在对反熔丝存储单元进行读取操作时，可利用较低的电压进行读取；在对反熔丝存储单元进行编程操作时，在抑制编程期间能够降低编程禁止漏电流(PGM inhibit current)；在抑制编程时也能够改善漏电流。
在本发明的反熔丝存储单元中请参照图2C，说明本发明的一优选实施例的存储单元的制造方法。在本实施例中，步骤与图1D所示的反熔丝存储单元的制造方法相同者，省略其详细说明。在此，只针对不同点做说明。
首先，在基底202中分别形成阱区204以及阱区236。阱区204以及阱区236的导电型态不同。在基底200上形成由反熔丝层210与反熔丝栅极212构成的反熔丝结构232以及由栅极介电层210与选择栅极212构成的选择栅极结构234。其中在形成栅极介电层210的步骤中，使靠近反熔丝层的栅极介电层210的厚度D1大于远离反熔丝层的栅极介电层210的厚度D2。
在选择栅极220的一侧形成源极/漏极延伸区228。然后，在选择栅极220的另一侧形成淡掺杂区226。
然后，在反熔丝栅极212的相对两侧的基底200中形成掺杂区216与掺杂区218，并于选择栅极220的相对两侧的基底200中形成掺杂区218与掺杂区224。阱区236的一部分延伸至位于掺杂区218下方。
然而，在本发明的反熔丝存储单元中，如图1B～图1D、图2A～图2C所示，反熔丝栅极212、反熔丝层210与修改的延伸掺杂区214(阱区236)构成可变电容器。利用修改的延伸掺杂区214(阱区236)连接掺杂区218，其中修改的延伸掺杂区214(阱区236)与掺杂区218的导电型态相同，即使反熔丝层的破裂位置形成在远离掺杂区218的位置，通过修改的延伸掺杂区214(阱区236)也可以将电流传导至掺杂区222，而能够改善读取特性。在对反熔丝存储单元进行读取操作时，也可利用较低的电压进行读取。
而且，由于在反熔丝单元206下方的基底202中设置修改的延伸掺杂区214(阱区236)，避免反熔丝栅极于反熔丝层破裂后直接与基底连接，在对反熔丝存储单元进行编程操作时，进而在抑制编程期间能够降低编程禁止漏电流(PGM inhibit current)。
而且，在当选择晶体管为输入输出金属氧化物半导体(I/O MOS)晶体管时，则栅极介电层222的厚度例如是其厚于反熔丝层210的厚度，如此在抑制编程时也能够减少漏电流。在当选择晶体管为双栅极介电层(Dual gate dielectric layer)金属氧化物半导体晶体管时，则栅极介电层222靠近反熔丝层210的厚度例如是其厚于反熔丝层210的厚度，如此在抑制编程时也能够减少漏电流。
在本发明的反熔丝存储单元中，如图1B～图1D所示，淡掺杂区226的接面深度大于核心金属氧化物半导体(core MOS)晶体管的源极/漏极延伸区的接面深度、且淡掺杂区226的掺杂浓度小于核心金属氧化物半导体(core MOS)晶体管的源极/漏极延伸区的掺杂浓度，因此能够改善接面的BVD(漏极至基底接面的击穿电压(the breakdown voltage ofthe drain to substrate junction))，并改善编程漏电流。而且能够直接采用输入输出金属氧化物半导体(I/O MOS)晶体管的淡掺杂漏极区(IOLDD)作为淡掺杂区226。
另外，在当选择晶体管为输入输出金属氧化物半导体(I/O MOS)晶体管，且阱区236从反熔丝单元206下方的基底202进一步延伸至位于选择栅极下方时(如图2A～图2B所示)，如此在抑制编程时也能够减少漏电流。
图3所绘示为本发明的一优选实施例的反熔丝存储单元阵列的电路简图。
请参照图3，本发明的反熔丝存储器例如是由多个存储单元阵列所构成。以下针对存储单元阵列做说明。在本实施例中，以2×2个存储单元所组成的存储单元阵列为例做说明，但是组成存储单元阵列的存储单元个数可依实际情况而变动，例如由64个、256个、512个存储单元等组成存储单元阵列。在图3中，X方向定义为行方向，Y方向定义为列方向。
存储单元阵列包括多个存储单元M1～M4、多条字符线WL0～WL1、多条反熔丝栅极线AF0～AF1、多条位线BL0～BL1。
各存储单元M1～M4具有上述图1B～图1D(或者图2A～图2C)的结构，在此不再赘述。
多条字符线WL0～WL1平行设置于基底上，并在行方向上(X方向)延伸。字符线WL0～WL1分别连接同一行的存储单元的选择栅极。举例来说，字符线WL0连接多个存储单元M1、M3的选择栅极；字符线WL1连接多个存储单元M2、M4的选择栅极。
多条反熔丝栅极线AF0～AF1平行设置于基底上，并在行方向上(X方向)延伸。反熔丝栅极线AF0～AF1分别连接同一行的存储单元的反熔丝栅极。举例来说，反熔丝栅极线AF0连接多个存储单元M1、M3的反熔丝栅极(例如图1B中的反熔丝栅极212)；反熔丝栅极线AF1连接多个存储单元M2、M4的反熔丝栅极。
多条位线BL0～BL1平行设置于基底上，并在列方向(Y方向)上延伸。位线BL0～BL1分别连接同一列的存储单元的掺杂区。举例来说，位线BL0连接多个存储单元M1、M2的掺杂区D(例如图1B～图1D、图2A～图2C中的掺杂区224)；位线BL1连接多个存储单元M3～M4的掺杂区D。
接着说明本发明的反熔丝存储器的操作方法，其包括编程与数据读取等操作模式。就本发明的反熔丝存储器的操作方法而言，以下仅提供一优选实施例作为说明。但本发明的反熔丝存储器的操作方法，并不限定于这些方法。在下述说明中以图示中存储单元M1为实例做说明。图4A绘示为对存储器阵列进行编程操作的一实例的示意图。图4B所绘示为进行编程操作时选定存储单元M1剖面示意图。
请参照图4A及图4B，对选定的存储单元M1进行编程操作时，在选定存储单元M1所耦接的字符线WL0施加电压Vp1，在选定存储单元M1所耦接的位线BL0施加电压Vp2，在选定存储单元M1所耦接的反熔丝栅极线AF0施加电压Vp3。在位线BL1施加电压Vp4。其中电压Vp1足以打开选择晶体管的通道。电压Vp2与电压Vp3的电压差足以使选定存储单元M1的反熔丝栅极下方的反熔丝层破裂，而在形成导电路径。因为非选定存储单元(M2～M4)的选择晶体管是关闭，所以非选定存储单元(M2～M4)的反熔丝层不会破裂。
如图4A所示，在编程选定存储单元M1时，施加于字符线WL0的电压Vp1打开于选择晶体管的通道。因此施加于位线BL0的电压Vp2经由选择晶体管的通道，到达反熔丝栅极下方。然后，经由施加于反熔丝栅极线AF0电压Vp3与施加于位线BL0的电压Vp2的电压差使反熔丝层破裂，由此编程选定存储单元M1。
在本实施例中，电压Vp1例如为0.7-3.5伏特左右；电压Vp2例如为0伏特左右；电压Vp3例如为4.5-12伏特左右；电压Vp4例如0.7-3.5伏特左右。
在进行上述编程操作时，对于与选定存储单元M1共用字符线WL0、反熔丝栅极线AF0的非选定存储单元M3而言，由于施加于非选定存储单元M3所耦接的位线BL1的电压Vp4与施加于字符线WL0的电压Vp1的电压差不足开启非选定存储单元M3的选择晶体管，而能够抑制非选定存储单元M3被编程。
在进行上述编程操作时，对于与选定存储单元M1共用位线BL0的非选定存储单元M2而言，由于施加于非选定存储单元M2所耦接的位线BL0为电压Vp2，施加于非选定字符线WL1、反熔丝栅极线AF1为接地电压(都为0伏特)，而使非选定存储单元M2的选择栅极的通道区为关闭(turn off)。由于在非选定存储单元M2的反熔丝栅极与基底之间没有电压差，因此其他非选定存储单元M2的反熔丝层不会破裂，亦即非选定存储单元M2不会被编程。
在进行上述编程操作时，对于其他非选定存储单元M4而言，由于施加于非选定存储单元M4所耦接的非选定字符线WL1为电压Vp4，施加于反熔丝栅极线AF1为接地电压(都为0伏特)，而使非选定存储单元M4的选择栅极的通道区处于关闭(turn off)状态。由于在非选定存储单元M4的反熔丝栅极AF与基底之间没有电压差，因此非选定存储单元M4的反熔丝层不会破裂，亦即非选定存储单元M4不会被编程。
在上述实施例的反熔丝存储器的编程操作过程中，虽以存储单元阵列中单一存储单元为单位进行编程操作，然而本发明的反熔丝存储器的编程操作也可通过各字符线、各位线、各反熔丝栅极线的控制，而以位组、节区或是区块为单位进行编程。
图5A绘示为对存储器阵列进行读取操作的一实例的示意图。图5B所绘示为进行读取操作时选定存储单元M1剖面示意图。
请参照图5A及图5B，对选定的存储单元M1进行读取操作时，在选定存储单元M1所耦接的字符线WL0施加电压Vr1，在选定存储单元M1所耦接的反熔丝栅极线AF0施加电压Vr2，在选定存储单元M1所耦接的位线BL0施加0伏特的电压。在位线BL1施加电压Vr3。电压Vr1足以打开选择晶体管的通道，可通过从位线BL0(掺杂区)侦测存储器的通道电流Ir大小来判断存储于存储单元M1中的数据。
在本实施例中，电压Vr1例如为0.7-3.5伏特左右；电压Vr2例如为0.7-3.5伏特左右；电压Vr3例如为0.7-3.5伏特左右。
图6A绘示为对存储器阵列进行读取操作的一实例的示意图。图6B所绘示为进行读取操作时选定存储单元M1剖面示意图。
请参照图6A及图6B，对选定的存储单元M1进行读取操作时，在选定存储单元M1所耦接的字符线WL0施加电压Vr4，在选定存储单元M1所耦接的反熔丝栅极线AF0施加接地(0伏特)电压，在选定存储单元M1所耦接的位线BL0施加电压Vr5。电压Vr4足以打开选择晶体管的通道，可通过从反熔丝栅极线AF0侦测存储器的通道电流Ir大小来判断存储于存储单元M1中的数据。
在本实施例中，电压Vr4例如为0.7-3.5伏特左右；电压Vr5例如为0.7-3.5伏特左右。
如图5B、图6B所示，利用修改的延伸掺杂区W(阱区)连接掺杂区D，其中修改的延伸掺杂区W(阱区)与掺杂区S的导电型态相同，即使反熔丝层的破裂位置形成在无掺杂区S的位置，通过修改的延伸掺杂区W(阱区)也可以将电流传导至掺杂区S，而能够改善读取特性。在对反熔丝存储单元进行读取操作时，也可利用较低的电压进行读取。而且，本发明的反熔丝存储单元可以进行顺向读取(图5A、图5B)及逆向读取(图6A、图6B)。
综上所述，在本发明的改善读取特性的反熔丝单次可编程只读存储单元及存储器的操作方法中，在反熔丝单元下方的基底中设置修改的延伸掺杂区W(阱区)，利用修改的延伸掺杂区W(阱区)连接掺杂区S，其中修改的延伸掺杂区W(阱区)与掺杂区S的导电型态相同，即使反熔丝层的破裂位置形成在无掺杂区的位置，通过修改的延伸掺杂区W(阱区)也可以将电流传导至掺杂区S，而能够改善读取特性。在对反熔丝存储单元进行读取操作时，也可利用较低的电压进行读取。利用阱区避免反熔丝栅极于反熔丝层破裂后直接与基底连接，在对反熔丝存储单元进行编程操作时，在抑制编程期间能够降低编程禁止漏电流(PGMinhibit current)。此外，通过选择晶体管的淡掺杂区能够改善漏电流
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (12)

1.一种改善读取特性的反熔丝单次可编程存储单元，包括：
反熔丝单元，设置于一基底上，该基底具有第一导电型，该反熔丝单元包括：
反熔丝栅极，设置于该基底上；
反熔丝层，设置于该反熔丝栅极与该基底之间；
修改的延伸掺杂区，具有第二导电型，设置于该反熔丝层下方的基底中，其中该反熔丝层、该反熔丝栅极与该修改的延伸掺杂区构成一可变电容器；以及
第一掺杂区与第二掺杂区，具有该第二导电型，并分别设置于该反熔丝栅极的相对两侧的该基底中；
选择晶体管，设置于该基底上，包括：
选择栅极，设置于该基底上；
栅极介电层，设置于该选择栅极与该基底之间；
该第二掺杂区与一第三掺杂区，具有该第二导电型，并分别设置于该选择栅极的相对两侧的该基底中；
其中该选择晶体管包括核心金属氧化物半导体(core MOS)晶体管，该选择晶体管具有：
淡掺杂区，具有该第二导电型，设置于该选择栅极与该第二掺杂区之间，其中该淡掺杂区的接面深度与该修改的延伸掺杂区的接面深度相同，该淡掺杂区的掺杂浓度与该修改的延伸掺杂区的掺杂浓度相同；以及
源极/漏极延伸区，具有该第二导电型，设置于该选择栅极与该第三掺杂区之间，其中该源极/漏极延伸区的接面深度小于该修改的延伸掺杂区的接面深度，该源极/漏极延伸区的掺杂浓度大于该修改的延伸掺杂区的掺杂浓度。
2.如权利要求1所述的改善读取特性的反熔丝单次可编程存储单元，其中该反熔丝层与该栅极介电层的厚度相同。
3.一种改善读取特性的反熔丝单次可编程存储单元，包括：
反熔丝单元，设置于一基底上，该基底具有第一导电型，该反熔丝单元包括：
反熔丝栅极，设置于该基底上；
反熔丝层，设置于该反熔丝栅极与该基底之间；
修改的延伸掺杂区，具有第二导电型，设置于该反熔丝层下方的基底中，其中该反熔丝层、该反熔丝栅极与该修改的延伸掺杂区构成一可变电容器；以及
第一掺杂区与第二掺杂区，具有该第二导电型，并分别设置于该反熔丝栅极的相对两侧的该基底中；
选择晶体管，设置于该基底上，包括：
选择栅极，设置于该基底上；
栅极介电层，设置于该选择栅极与该基底之间；
该第二掺杂区与一第三掺杂区，具有该第二导电型，并分别设置于该选择栅极的相对两侧的该基底中；
其中该选择晶体管包括双栅极介电层金属氧化物半导体晶体管，靠近该第二掺杂区的该栅极介电层的厚度大于靠近该第三掺杂区的该栅极介电层的厚度，该选择晶体管具有：
淡掺杂区，具有该第二导电型，设置于该选择栅极与该第二掺杂区之间，其中该淡掺杂区的接面深度与该修改的延伸掺杂区的接面深度相同，该淡掺杂区的掺杂浓度与该修改的延伸掺杂区的掺杂浓度相同；以及
源极/漏极延伸区，具有该第二导电型，设置于该选择栅极与该第三掺杂区之间，其中该源极/漏极延伸区的接面深度小于该修改的延伸掺杂区的接面深度，该源极/漏极延伸区的掺杂浓度大于该修改的延伸掺杂区的掺杂浓度。
4.如权利要求1至3中任一项所述的改善读取特性的反熔丝单次可编程存储单元，其中该第一导电型为P型及N型的其中的一个，该第二导电型为P型及N型的其中的另一个。
5.如权利要求1至3中任一项所述的改善读取特性的反熔丝单次可编程存储单元，其中该修改的延伸掺杂区为一阱区。
6.如权利要求5所述的改善读取特性的反熔丝单次可编程存储单元，其中该阱区的一部分延伸至位于该选择栅极下方。
7.如权利要求5所述的改善读取特性的反熔丝单次可编程存储单元，其中该阱区的一部分延伸至位于该第二掺杂区下方。
8.一种改善读取特性的反熔丝单次可编程存储单元，包括：
反熔丝单元，设置于一基底上，该基底具有第一导电型，该反熔丝单元包括：
反熔丝栅极，设置于该基底上；
反熔丝层，设置于该反熔丝栅极与该基底之间；
修改的延伸掺杂区，具有第二导电型，设置于该反熔丝层下方的基底中，其中该反熔丝层、该反熔丝栅极与该修改的延伸掺杂区构成一可变电容器；以及
第一掺杂区与第二掺杂区，具有该第二导电型，并分别设置于该反熔丝栅极的相对两侧的该基底中；
选择晶体管，设置于该基底上，包括：
选择栅极，设置于该基底上；
栅极介电层，设置于该选择栅极与该基底之间；
该第二掺杂区与一第三掺杂区，具有该第二导电型，并分别设置于该选择栅极的相对两侧的该基底中；
其中该选择晶体管包括双栅极介电层金属氧化物半导体晶体管，靠近该第二掺杂区的该栅极介电层的厚度大于靠近该第三掺杂区的该栅极介电层的厚度，该选择晶体管具有：
淡掺杂区，具有该第二导电型，设置于该选择栅极与该第二掺杂区之间；以及
源极/漏极延伸区，具有该第二导电型，设置于该选择栅极与该第三掺杂区之间，其中该源极/漏极延伸区的接面深度小于该淡掺杂区的接面深度，该源极/漏极延伸区的掺杂浓度大于该淡掺杂区的掺杂浓度。
9.一种存储单元的操作方法，该存储单元为选自如权利要求1至8中任一项所述的改善读取特性的反熔丝单次可编程存储单元，该方法包括：
在一读取操作时，在该选择栅极施加一第一电压，在该第三掺杂区施加一第二电压，在该反熔丝栅极施加一第三电压，其中该第一电压足以打开该选择晶体管的通道，可通过从该反熔丝栅极侦测存储单元的通道电流大小来判断存储于该存储单元中的数据。
10.如权利要求9所述的存储单元的操作方法，其中该第一电压等于该第三电压，该第二电压为0伏特。
11.一种存储器的操作方法，该存储器包括：多个选自如权利要求1至8中任一项所述的改善读取特性的反熔丝单次可编程存储单元，排列成一阵列；多条字符线，分别连接同一行的该些存储单元的该选择栅极；多条反熔丝栅极线，分别连接同一行的该些存储单元的该反熔丝栅极；多条位线，分别连接同一列的该些存储单元的该第三掺杂区，该存储器的操作方法包括：
在一读取操作时，在一选定存储单元所耦接的该字符线施加一第一电压，在该选定存储单元所耦接的该位线施加一第二电压，在该选定存储单元所耦接的该反熔丝栅极施加一第三电压，其中该第一电压足以打开该选定存储单元的该选择晶体管的通道，可通过从该选定存储单元所耦接的该反熔丝栅极线侦测该选定存储单元的通道电流大小来判断存储于该选定存储单元中的数据。
12.如权利要求11所述的存储器的操作方法，其中该第一电压等于该第三电压，该第二电压为0伏特。
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Families Citing this family (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
TWI555213B (zh) * 2014-09-04 2016-10-21 力晶科技股份有限公司 快閃記憶體閘極結構及其製作方法
FR3025649B1 (fr) * 2014-09-09 2016-12-09 Stmicroelectronics Rousset Procede de polarisation d’un plan de source enterre d’une memoire non volatile a grilles de selection verticales
US9412667B2 (en) * 2014-11-25 2016-08-09 International Business Machines Corporation Asymmetric high-k dielectric for reducing gate induced drain leakage
TWI546903B (zh) * 2015-01-15 2016-08-21 聯笙電子股份有限公司 非揮發性記憶體單元
US9620176B2 (en) * 2015-09-10 2017-04-11 Ememory Technology Inc. One-time programmable memory array having small chip area
US9870167B2 (en) 2015-10-12 2018-01-16 Sandisk Technologies Llc Systems and methods of storing data
US10032783B2 (en) * 2015-10-30 2018-07-24 Globalfoundries Singapore Pte. Ltd. Integrated circuits having an anti-fuse device and methods of forming the same
US9847133B2 (en) * 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation
JP6200983B2 (ja) * 2016-01-25 2017-09-20 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． ワンタイムプログラマブルメモリセル、該メモリセルを含むメモリアレイのプログラム方法及び読み込み方法
KR102463920B1 (ko) * 2016-02-12 2022-11-07 에스케이하이닉스 주식회사 싱글 폴리 불휘발성 메모리 셀 및 메모리 셀 어레이, 동작 방법
KR102359372B1 (ko) * 2016-02-17 2022-02-09 에스케이하이닉스 주식회사 싱글-폴리 불휘발성 메모리 셀
US9673210B1 (en) * 2016-02-25 2017-06-06 Globalfoundries Inc. Semiconductor structure including a nonvolatile memory cell having a charge trapping layer and method for the formation thereof
JP6608312B2 (ja) * 2016-03-08 2019-11-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102567072B1 (ko) * 2016-03-21 2023-08-17 에스케이하이닉스 주식회사 수평형 바이폴라 접합 트랜지스터를 갖는 안티퓨즈 불휘발성 메모리 소자
US10115682B2 (en) 2016-04-13 2018-10-30 Ememory Technology Inc. Erasable programmable non-volatile memory
US20180137927A1 (en) * 2016-04-16 2018-05-17 Chengdu Haicun Ip Technology Llc Three-Dimensional Vertical One-Time-Programmable Memory Comprising No Separate Diode Layer
US10074438B2 (en) * 2016-06-10 2018-09-11 Cypress Semiconductor Corporation Methods and devices for reducing program disturb in non-volatile memory cell arrays
TWI570892B (zh) * 2016-06-30 2017-02-11 世界先進積體電路股份有限公司 記憶體裝置及其製造方法
US9633734B1 (en) * 2016-07-14 2017-04-25 Ememory Technology Inc. Driving circuit for non-volatile memory
KR102178025B1 (ko) * 2016-08-09 2020-11-13 매그나칩 반도체 유한회사 감소된 레이아웃 면적을 갖는 otp 셀
US9589971B1 (en) * 2016-09-12 2017-03-07 Vanguard International Semiconductor Corporation Anti-fuse one-time programmable memory cell and anti-fuse one-time programmable memory array
CN107887389B (zh) * 2016-09-30 2020-08-04 财团法人交大思源基金会 集成电路记忆体及其操作方法
US10395745B2 (en) 2016-10-21 2019-08-27 Synposys, Inc. One-time programmable bitcell with native anti-fuse
US9997253B1 (en) 2016-12-08 2018-06-12 Cypress Semiconductor Corporation Non-volatile memory array with memory gate line and source line scrambling
US10446562B1 (en) * 2017-01-10 2019-10-15 Synopsys, Inc. One-time programmable bitcell with partially native select device
US9882566B1 (en) * 2017-01-10 2018-01-30 Ememory Technology Inc. Driving circuit for non-volatile memory
KR20180085120A (ko) * 2017-01-17 2018-07-26 삼성전자주식회사 반도체 메모리 장치
US10096602B1 (en) * 2017-03-15 2018-10-09 Globalfoundries Singapore Pte. Ltd. MTP memory for SOI process
TWI630623B (zh) * 2017-04-07 2018-07-21 力旺電子股份有限公司 可編程可抹除的非揮發性記憶體
CN108735266B (zh) * 2017-04-24 2021-06-22 物联记忆体科技股份有限公司 具有字元抹除与减少写入干扰的非易失性存储器装置
US10090309B1 (en) * 2017-04-27 2018-10-02 Ememory Technology Inc. Nonvolatile memory cell capable of improving program performance
US10163520B1 (en) * 2017-10-16 2018-12-25 Synopsys, Inc. OTP cell with improved programmability
US10879256B2 (en) 2017-11-22 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded memory using SOI structures and methods
US11063772B2 (en) 2017-11-24 2021-07-13 Ememory Technology Inc. Multi-cell per bit nonvolatile memory unit
US11367731B2 (en) 2017-11-24 2022-06-21 Taiwan Semiconductor Manufacturing Company Ltd. Memory device and method of manufacturing the same
US10615166B2 (en) 2017-12-19 2020-04-07 International Business Machines Corporation Programmable device compatible with vertical transistor flow
CN109979943B (zh) * 2017-12-28 2022-06-21 联华电子股份有限公司 半导体元件及其制造方法
US10505521B2 (en) * 2018-01-10 2019-12-10 Ememory Technology Inc. High voltage driver capable of preventing high voltage stress on transistors
US10797063B2 (en) * 2018-01-10 2020-10-06 Ememory Technology Inc. Single-poly nonvolatile memory unit
US11011533B2 (en) 2018-01-10 2021-05-18 Ememory Technology Inc. Memory structure and programing and reading methods thereof
CN113097177B (zh) 2018-01-15 2023-07-18 联华电子股份有限公司 半导体元件
KR102422839B1 (ko) * 2018-02-23 2022-07-19 에스케이하이닉스 시스템아이씨 주식회사 수평 커플링 구조 및 단일층 게이트를 갖는 불휘발성 메모리 소자
KR102385951B1 (ko) * 2018-02-23 2022-04-14 에스케이하이닉스 시스템아이씨 주식회사 프로그램 효율이 증대되는 원 타임 프로그래머블 메모리 및 그 제조방법
CN110416213B (zh) * 2018-04-28 2021-07-20 无锡华润上华科技有限公司 Otp存储器件及其制作方法、电子装置
TWI698003B (zh) * 2018-06-15 2020-07-01 卡比科技有限公司 非揮發性記憶體裝置
US11282844B2 (en) * 2018-06-27 2022-03-22 Ememory Technology Inc. Erasable programmable non-volatile memory including two floating gate transistors with the same floating gate
CN108831885B (zh) * 2018-06-29 2022-08-16 上海华虹宏力半导体制造有限公司 改善pmos otp性能的方法
US10685727B2 (en) * 2018-08-10 2020-06-16 Ememory Technology Inc. Level shifter
US10818592B1 (en) * 2019-04-29 2020-10-27 Nanya Technology Corporation Semiconductor memory device including decoupling capacitor array arranged overlying one-time programmable device
US11508719B2 (en) * 2019-05-13 2022-11-22 Ememory Technology Inc. Electrostatic discharge circuit
CN112086115B (zh) * 2019-06-14 2023-03-28 力旺电子股份有限公司 存储器系统
US11031779B2 (en) 2019-06-14 2021-06-08 Ememory Technology Inc. Memory system with a random bit block
CN112397516A (zh) * 2019-08-13 2021-02-23 长鑫存储技术有限公司 反熔丝存储单元及其制作方法
CN112786602B (zh) * 2019-11-06 2022-08-26 成都锐成芯微科技股份有限公司 单层多晶硅非易失性存储单元及其存储器
US11296096B2 (en) * 2019-11-08 2022-04-05 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structure with hybrid junctions
CN112802523A (zh) * 2019-11-14 2021-05-14 力旺电子股份有限公司 只读式存储单元及其相关的存储单元阵列
CN111129017B (zh) * 2019-12-26 2022-06-07 华虹半导体(无锡)有限公司 Otp存储器及其制造方法
US11217595B2 (en) * 2020-01-15 2022-01-04 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structure with hybrid device and hybrid junction for select transistor
US11158641B2 (en) * 2020-02-12 2021-10-26 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structures with hybrid devices and hybrid junctions
US11189356B2 (en) * 2020-02-27 2021-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. One-time-programmable memory
US11018143B1 (en) * 2020-03-12 2021-05-25 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structures with hybrid low-voltage devices
US11139006B1 (en) * 2020-03-12 2021-10-05 Ememory Technology Inc. Self-biased sense amplification circuit
CN113496986B (zh) * 2020-04-07 2023-12-12 长鑫存储技术有限公司 反熔丝单元结构及反熔丝阵列
CN113496987B (zh) 2020-04-08 2024-03-29 长鑫存储技术有限公司 反熔丝器件及反熔丝单元
CN113496988B (zh) * 2020-04-08 2023-12-12 长鑫存储技术有限公司 反熔丝单元及反熔丝阵列
US11742024B2 (en) * 2020-05-27 2023-08-29 Taiwan Semiconductor Manufacturing Company Limited Memory device comprising source line coupled to multiple memory cells and method of operation
US11877456B2 (en) * 2020-09-15 2024-01-16 Ememory Technology Inc. Memory cell of non-volatile memory
TWI739598B (zh) 2020-09-15 2021-09-11 力旺電子股份有限公司 運用於多階型記憶胞陣列之編程與驗證方法
TWI747528B (zh) * 2020-09-28 2021-11-21 億而得微電子股份有限公司 小面積低電壓反熔絲元件與陣列
TWI819457B (zh) * 2021-02-18 2023-10-21 力旺電子股份有限公司 多次編程非揮發性記憶體的記憶胞陣列
US11980029B2 (en) 2021-11-15 2024-05-07 Ememory Technology Inc. Erasable programmable single-ploy non-volatile memory cell and associated array structure
WO2023206152A1 (zh) * 2022-04-27 2023-11-02 华为技术有限公司 一种反熔丝存储器及电子设备

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102856325A (zh) * 2011-06-29 2013-01-02 力旺电子股份有限公司 具有双功能的非挥发性半导体记忆单元

Family Cites Families (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5163180A (en) * 1991-01-18 1992-11-10 Actel Corporation Low voltage programming antifuse and transistor breakdown method for making same
US5241496A (en) * 1991-08-19 1993-08-31 Micron Technology, Inc. Array of read-only memory cells, eacch of which has a one-time, voltage-programmable antifuse element constructed within a trench shared by a pair of cells
US5912842A (en) * 1995-11-14 1999-06-15 Programmable Microelectronics Corp. Nonvolatile PMOS two transistor memory cell and array
US5966329A (en) * 1997-10-09 1999-10-12 Programmable Microelectronics Corporation Apparatus and method for programming PMOS memory cells
US6326663B1 (en) * 1999-03-26 2001-12-04 Vantis Corporation Avalanche injection EEPROM memory cell with P-type control gate
US6191980B1 (en) * 2000-03-07 2001-02-20 Lucent Technologies, Inc. Single-poly non-volatile memory cell having low-capacitance erase gate
TW546840B (en) * 2001-07-27 2003-08-11 Hitachi Ltd Non-volatile semiconductor memory device
US6798693B2 (en) 2001-09-18 2004-09-28 Kilopass Technologies, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
WO2003025944A1 (en) 2001-09-18 2003-03-27 Kilopass Technologies, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
JP3954368B2 (ja) * 2001-11-26 2007-08-08 力旺電子股▲フン▼有限公司 消去型プログラマブルリードオンリーメモリ
US6693819B2 (en) * 2002-01-08 2004-02-17 Broadcom Corporation High voltage switch circuitry
US6678190B2 (en) 2002-01-25 2004-01-13 Ememory Technology Inc. Single poly embedded eprom
US6882574B2 (en) * 2002-01-25 2005-04-19 Ememory Technology Inc. Single poly UV-erasable programmable read only memory
US6667510B2 (en) * 2002-02-19 2003-12-23 Silicon Based Technology Corp. Self-aligned split-gate flash memory cell and its contactless memory array
TW536818B (en) * 2002-05-03 2003-06-11 Ememory Technology Inc Single-poly EEPROM
US20050030827A1 (en) * 2002-09-16 2005-02-10 Impinj, Inc., A Delaware Corporation PMOS memory cell
US7212446B2 (en) * 2002-09-16 2007-05-01 Impinj, Inc. Counteracting overtunneling in nonvolatile memory cells using charge extraction control
JP3941943B2 (ja) * 2003-03-12 2007-07-11 力旺電子股▲ふん▼有限公司 Ｒｏｍ
JP4093359B2 (ja) * 2003-03-19 2008-06-04 力旺電子股▲ふん▼有限公司 電気的に消去可能なプログラマブルロジックデバイス
US6914825B2 (en) * 2003-04-03 2005-07-05 Ememory Technology Inc. Semiconductor memory device having improved data retention
JP4314085B2 (ja) * 2003-09-08 2009-08-12 パナソニック株式会社 不揮発性半導体記憶装置
KR100546391B1 (ko) 2003-10-30 2006-01-26 삼성전자주식회사 소노스 소자 및 그 제조 방법
US7164177B2 (en) * 2004-01-02 2007-01-16 Powerchip Semiconductor Corp. Multi-level memory cell
JP2005235836A (ja) * 2004-02-17 2005-09-02 Nippon Precision Circuits Inc 半導体記憶装置
US7078761B2 (en) 2004-03-05 2006-07-18 Chingis Technology Corporation Nonvolatile memory solution using single-poly pFlash technology
US7015537B2 (en) * 2004-04-12 2006-03-21 Silicon Storage Technology, Inc. Isolation-less, contact-less array of nonvolatile memory cells each having a floating gate for storage of charges, and methods of manufacturing, and operating therefor
TWI227501B (en) * 2004-04-14 2005-02-01 Novatek Microelectronics Corp Apparatus and method for reprogramming by using one-time programming element
US7307534B2 (en) * 2004-04-21 2007-12-11 Impinj, Inc. RFID tag using hybrid non-volatile memory
US7283390B2 (en) 2004-04-21 2007-10-16 Impinj, Inc. Hybrid non-volatile memory
JP4753413B2 (ja) * 2005-03-02 2011-08-24 三洋電機株式会社 不揮発性半導体記憶装置及びその製造方法
US20060203591A1 (en) 2005-03-11 2006-09-14 Lee Dong K One time programmable read-only memory comprised of fuse and two selection transistors
US7277347B2 (en) 2005-06-28 2007-10-02 Cypress Semiconductor Corporation Antifuse capacitor for configuring integrated circuits
US7253496B2 (en) * 2005-06-28 2007-08-07 Cypress Semiconductor Corporation Antifuse circuit with current regulator for controlling programming current
US20070030026A1 (en) * 2005-08-02 2007-02-08 Shih-Pin Hsu Multiple-time programming apparatus and method using one-time programming element
JP4940144B2 (ja) * 2005-10-17 2012-05-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5181423B2 (ja) * 2006-03-20 2013-04-10 ソニー株式会社 半導体メモリデバイスとその動作方法
US20070247915A1 (en) * 2006-04-21 2007-10-25 Intersil Americas Inc. Multiple time programmable (MTP) PMOS floating gate-based non-volatile memory device for a general-purpose CMOS technology with thick gate oxide
US8122307B1 (en) * 2006-08-15 2012-02-21 Synopsys, Inc. One time programmable memory test structures and methods
US7474568B2 (en) * 2006-08-24 2009-01-06 Virage Logic Corporation Non-volatile memory with programming through band-to-band tunneling and impact ionization gate current
JP4427534B2 (ja) * 2006-09-29 2010-03-10 株式会社東芝 Ｍｏｓキャパシタ、チャージポンプ回路、及び半導体記憶回路
US7436710B2 (en) * 2007-03-12 2008-10-14 Maxim Integrated Products, Inc. EEPROM memory device with cell having NMOS in a P pocket as a control gate, PMOS program/erase transistor, and PMOS access transistor in a common well
US7869279B1 (en) * 2007-04-03 2011-01-11 Maxim Integrated Products, Inc. EEPROM memory device and method of programming memory cell having N erase pocket and program and access transistors
US7903465B2 (en) * 2007-04-24 2011-03-08 Intersil Americas Inc. Memory array of floating gate-based non-volatile memory cells
US7688627B2 (en) * 2007-04-24 2010-03-30 Intersil Americas Inc. Flash memory array of floating gate-based non-volatile memory cells
US8933492B2 (en) 2008-04-04 2015-01-13 Sidense Corp. Low VT antifuse device
US8344443B2 (en) * 2008-04-25 2013-01-01 Freescale Semiconductor, Inc. Single poly NVM devices and arrays
US7795091B2 (en) * 2008-04-30 2010-09-14 Winstead Brian A Method of forming a split gate memory device and apparatus
JP5239548B2 (ja) * 2008-06-25 2013-07-17 富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
US7983081B2 (en) * 2008-12-14 2011-07-19 Chip.Memory Technology, Inc. Non-volatile memory apparatus and method with deep N-well
US8395923B2 (en) * 2008-12-30 2013-03-12 Intel Corporation Antifuse programmable memory array
JP5328020B2 (ja) 2009-01-15 2013-10-30 セイコーインスツル株式会社 メモリ装置及びメモリアクセス方法
EP2267724A1 (fr) * 2009-06-26 2010-12-29 STMicroelectronics Rousset SAS Architecture de mémoire EEPROM optimisée pour les mémoires embarquées
US8174063B2 (en) * 2009-07-30 2012-05-08 Ememory Technology Inc. Non-volatile semiconductor memory device with intrinsic charge trapping layer
US8344445B2 (en) * 2009-07-30 2013-01-01 Ememory Technology Inc. Non-volatile semiconductor memory cell with dual functions
JP2011119640A (ja) 2009-11-06 2011-06-16 Renesas Electronics Corp 半導体装置およびその製造方法
US20110108926A1 (en) * 2009-11-12 2011-05-12 National Semiconductor Corporation Gated anti-fuse in CMOS process
US8937357B2 (en) 2010-03-01 2015-01-20 Broadcom Corporation One-time programmable semiconductor device
US8797820B2 (en) * 2010-06-08 2014-08-05 Chengdu Kiloway Electronics Inc. Soft breakdown mode, low voltage, low power antifuse-based non-volatile memory cell
US8259518B2 (en) * 2010-06-08 2012-09-04 Sichuan Kiloway Electronics Inc. Low voltage and low power memory cell based on nano current voltage divider controlled low voltage sense MOSFET
US8355282B2 (en) * 2010-06-17 2013-01-15 Ememory Technology Inc. Logic-based multiple time programming memory cell
US8908412B2 (en) * 2010-07-20 2014-12-09 Texas Instruments Incorporated Array architecture for reduced voltage, low power, single poly EEPROM
JP2012039044A (ja) * 2010-08-11 2012-02-23 Toshiba Corp 半導体装置及びその製造方法
US9818478B2 (en) * 2012-12-07 2017-11-14 Attopsemi Technology Co., Ltd Programmable resistive device and memory using diode as selector
TWI490982B (zh) 2011-08-16 2015-07-01 Maxchip Electronics Corp 半導體結構及其製造方法
JP2013187534A (ja) * 2012-03-08 2013-09-19 Ememory Technology Inc 消去可能プログラマブル単一ポリ不揮発性メモリ
US8941167B2 (en) * 2012-03-08 2015-01-27 Ememory Technology Inc. Erasable programmable single-ploy nonvolatile memory
US8592886B2 (en) * 2012-03-08 2013-11-26 Ememory Technology Inc. Erasable programmable single-ploy nonvolatile memory
JP5842717B2 (ja) * 2012-04-05 2016-01-13 株式会社ソシオネクスト 半導体記憶装置
TWI467745B (zh) 2012-05-07 2015-01-01 Ememory Technology Inc 非揮發性記憶體及其製作方法
US8921175B2 (en) * 2012-07-20 2014-12-30 Semiconductor Components Industries, Llc Process of forming an electronic device including a nonvolatile memory cell
US9356158B2 (en) * 2012-07-20 2016-05-31 Semiconductor Components Industries, Llc Electronic device including a tunnel structure
KR101883010B1 (ko) 2012-08-06 2018-07-30 매그나칩 반도체 유한회사 반도체 소자 및 그 소자의 제조 방법
US8681528B2 (en) * 2012-08-21 2014-03-25 Ememory Technology Inc. One-bit memory cell for nonvolatile memory and associated controlling method
US9018691B2 (en) * 2012-12-27 2015-04-28 Ememory Technology Inc. Nonvolatile memory structure and fabrication method thereof
US9281074B2 (en) 2013-05-16 2016-03-08 Ememory Technology Inc. One time programmable memory cell capable of reducing leakage current and preventing slow bit response
US9041089B2 (en) * 2013-06-07 2015-05-26 Ememory Technology Inc. Nonvolatile memory structure
US9236453B2 (en) * 2013-09-27 2016-01-12 Ememory Technology Inc. Nonvolatile memory structure and fabrication method thereof
US9171856B2 (en) * 2013-10-01 2015-10-27 Ememory Technology Inc. Bias generator for flash memory and control method thereof
US9384815B2 (en) * 2013-10-08 2016-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for preventing leakage currents in memory cells
EP2924595A1 (en) * 2014-03-28 2015-09-30 Acast AB Method for associating media files with additional content
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
US9431111B2 (en) * 2014-07-08 2016-08-30 Ememory Technology Inc. One time programming memory cell, array structure and operating method thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102856325A (zh) * 2011-06-29 2013-01-02 力旺电子股份有限公司 具有双功能的非挥发性半导体记忆单元

Also Published As

Publication number Publication date
TWI582961B (zh) 2017-05-11
TW201539720A (zh) 2015-10-16
JP2015198253A (ja) 2015-11-09
US9324381B2 (en) 2016-04-26
JP6050393B2 (ja) 2016-12-21
US20150287438A1 (en) 2015-10-08
US9601164B2 (en) 2017-03-21
TWI570894B (zh) 2017-02-11
JP2017098551A (ja) 2017-06-01
US9368161B2 (en) 2016-06-14
CN106206591A (zh) 2016-12-07
US20160379688A1 (en) 2016-12-29
EP3139408B1 (en) 2020-06-24
TW201637177A (zh) 2016-10-16
TW201539670A (zh) 2015-10-16
CN104979353A (zh) 2015-10-14
CN104979360A (zh) 2015-10-14
TWI594375B (zh) 2017-08-01
JP6373943B2 (ja) 2018-08-15
US9601501B2 (en) 2017-03-21
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US20160379687A1 (en) 2016-12-29
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