TW201539722A - 半導體元件及其製造方法 - Google Patents

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Abstract

一種半導體元件及其製造方法。半導體元件包括基底、記憶元件以及選擇電晶體。記憶元件位於基底上。選擇電晶體位於基底上且與記憶元件電性連接。選擇電晶體包括選擇閘極、第一介電層以及第二介電層。選擇閘極位於該基底上。第一介電層與第二介電層相鄰，且位於選擇閘極與基底之間。第一介電層比第二介電層鄰近記憶元件，且第一介電層的厚度大於第二介電層厚度。

Description

半導體元件及其製造方法
本發明是有關於一種半導體元件及其製造方法。
在記憶體產品中，非揮發性記憶體(non-volatile memory)具有可進行多次資料之存入、讀取或抹除等操作且存入之資料在斷電後也不會消失之優點，因此已成為許多電子產品中必須具備的記憶元件。
一般而言，非揮發性記憶體包括選擇電晶體(select transistor)以及多個記憶胞(memory cell)。為了使選擇電晶體具有低的操作電壓以易於開關，通常在選擇電晶體中會使用較薄的閘介電層。然而，較薄的閘介電層無法承受在鄰近記憶胞所施加的高電壓。若是為了承受記憶胞的高電壓而在選擇電晶體中使用較厚的閘介電層，將會導致所需的操作電壓升高。因此，如何維持選擇電晶體具有較低的操作電壓，並使選擇電晶體可承受鄰近記憶胞所施加的高電壓，為當前所需研究的課題。
本發明提供一種半導體元件及其製造方法，可使選擇電晶體具有較低的操作電壓，並可同時承受在鄰近記憶胞所施加的高壓。
本發明提供一種半導體元件。半導體元件包括基底、記憶元件以及選擇電晶體。上述記憶元件位於基底上。上述選擇電晶體位於基底上且與記憶元件電性連接。上述選擇電晶體包括選擇閘極、第一介電層以及第二介電層。上述選擇閘極位於該基底上。上述第一介電層具有第一厚度且位於選擇閘極與基底之間。上述第二介電層具有第二厚度且位於選擇閘極與基底之間，並與第一介電層相鄰。上述第一介電層比第二介電層鄰近記憶元件。上述第一厚度大於第二厚度。
在本發明的一實施例中，上述第二厚度與第一厚度的比介於1/10至2/3之間。
在本發明的一實施例中，上述第一厚度介於60埃至160埃之間。
在本發明的一實施例中，上述第二厚度介於16埃至40埃之間。
在本發明的一實施例中，上述第一介電層的長度大於第一介電層與第二介電層的長度總和的1/5。
在本發明的一實施例中，上述第一介電層的長度介於第一介電層與第二介電層的長度總和的1/5至1/2之間。
在本發明的一實施例中，上述記憶元件包括控制閘極以及電荷儲存層。上述控制閘極位於基底上。上述電荷儲存層位於控制閘極與基底之間。
在本發明的一實施例中，上述選擇閘極的長度大於控制閘極的長度。
在本發明的一實施例中，上述半導體元件更包括第一摻雜區、第二摻雜區以及第三摻雜區。上述第一摻雜區位於相鄰的兩個選擇閘極之間的基底中。上述第二摻雜區位於選擇閘極與控制閘極之間的基底中。上述第三摻雜區位於控制閘極未與選擇閘極相鄰的一側的基底中。
在本發明的一實施例中，上述半導體元件更包括井區，位於基底中。上述第一摻雜區、第二摻雜區以及第三摻雜區位於井區中。上述井區為第一導電型；上述第一摻雜區、第二摻雜區以及第三摻雜區為第二導電型。
本發明提供一種半導體元件的製造方法，上述製造方法包括以下步驟。提供基底。在基底上形成圖案化的電荷儲存材料層，上述圖案化的電荷儲存材料層具有第一開口，裸露出基底。在上述第一開口裸露的基底上形成第一介電材料層。在基底上形成罩幕層，上述罩幕層具有第二開口，裸露出第一介電材料層。以上述罩幕層為罩幕，移除第二開口裸露的第一介電材料層，以形成圖案化的第一介電材料層，上述圖案化的第一介電材料層具有第三開口，裸露出基底。移除上述罩幕層。在上述第三開口裸 露的基底上形成第二介電材料層。在基底上形成至少兩個控制閘極，並在上述控制閘極之間形成至少兩個選擇閘極。每一選擇閘極覆蓋部分圖案化的第一介電材料層與部分第二介電材料層。每一控制閘極覆蓋部分電荷儲存材料層。移除未被上述選擇閘極覆蓋的圖案化的第一介電材料層與第二介電材料層，以形成至少兩個第一介電層以及至少兩個第二介電層。移除未被上述控制閘極覆蓋的圖案化的電荷儲存材料層，以形成至少兩個電荷儲存層。每一第一介電層具有第一厚度，每一第二介電層具有第二厚度，上述第一厚度大於第二厚度。
在本發明的一實施例中，上述製造方法更包括以下步驟。在相鄰的兩個選擇閘極之間的基底中形成第一摻雜區。在每一選擇閘極與相鄰的控制閘極之間的基底中分別形成第二摻雜區。在每一控制閘極未與選擇閘極相鄰的一側的基底中分別形成第三摻雜區。
在本發明的一實施例中，上述製造方法更包括在基底中形成井區。上述第一摻雜區、第二摻雜區以及第三摻雜區位於井區中。上述井區為第一導電型；上述第一摻雜區、第二摻雜區以及第三摻雜區為第二導電型。
在本發明的一實施例中，上述第一介電層的長度大於第一介電層與第二介電層長度總和的1/5。
本發明提供一種半導體元件的製造方法，上述製造方法包括以下步驟。提供基底，上述基底包括第一區、第二區以及第 三區，其中上述第二區位於第一區與第三區之間。在基底的第一區上形成圖案化的電荷儲存材料層。在基底的第二區上形成圖案化的第一介電材料層，上述圖案化的第一介電材料層與圖案化的電荷儲存材料層相鄰。在基底的第三區上形成第二介電材料層。在基底上形成選擇閘極以及控制閘極。上述選擇閘極覆蓋部分圖案化的第一介電材料層與部分第二介電材料層。上述控制閘極覆蓋部分圖案化的電荷儲存材料層。移除未被上述選擇閘極覆蓋的圖案化的第一介電材料層與第二介電材料層，以形成第一介電層以及第二介電層。移除未被上述控制閘極覆蓋的圖案化的電荷儲存材料層，以形成電荷儲存層。上述第一介電層具有第一厚度，第二介電層具有第二厚度，上述第一厚度大於第二厚度。
在本發明的一實施例中，上述製造方法更包括以下步驟。在選擇閘極未與控制閘極相鄰的一側的基底中形成第一摻雜區。在選擇閘極與控制閘極之間的基底中形成第二摻雜區。在控制閘極未與選擇閘極相鄰的一側的基底中形成第三摻雜區。
在本發明的一實施例中，上述製造方法更包括在基底中形成井區。上述第一摻雜區、第二摻雜區以及第三摻雜區位於井區中。上述井區為第一導電型；上述第一摻雜區、第二摻雜區以及第三摻雜區為第二導電型。
在本發明的一實施例中，上述第一介電層的長度大於第一介電層與第二介電層長度總和的1/5。
基於上述，本發明提供的選擇電晶體包括第一介電層以 及第二介電層。第一介電層具有第一厚度，第二介電層具有第二厚度，且第一厚度大於第二厚度。如此一來，厚度較小的第二介電層可使選擇電晶體具有較低的操作電壓。再者，本發明較厚的第一介電層鄰近記憶元件，因此，當選擇電晶體具有低操作電壓的同時，承受鄰近記憶元件所施加的高電壓。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10‧‧‧基底
11‧‧‧井區
12‧‧‧電荷儲存層
12a、12c‧‧‧氧化層
12b‧‧‧氮化層
13‧‧‧圖案化的電荷儲存材料層
13a、13c‧‧‧圖案化的氧化層
13b‧‧‧圖案化的氮化層
14‧‧‧第一介電材料層
14a‧‧‧圖案化的第一介電材料層
15‧‧‧第一介電層
16‧‧‧第二介電材料層
17‧‧‧第二介電層
18‧‧‧導體材料層
18a‧‧‧選擇閘極
18b‧‧‧控制閘極
21‧‧‧襯層
22‧‧‧淡摻雜汲極
24‧‧‧口袋型摻雜區
26a、26b‧‧‧間隙壁
28‧‧‧第一摻雜區
30‧‧‧第二摻雜區
32‧‧‧第三摻雜區
34‧‧‧金屬矽化物
40、42‧‧‧罩幕層
41、43、45‧‧‧開口
50‧‧‧選擇閘極堆疊結構
60‧‧‧控制閘極堆疊結構
100、200、300‧‧‧半導體元件
101、201、301‧‧‧選擇電晶體
102、202、302‧‧‧記憶元件
t1、t2‧‧‧厚度
L、L1‧‧‧長度
I、II、III‧‧‧區
圖1為依照本發明的一實施例所繪示的半導體元件的剖面示意圖。
圖2A至圖2H為依照本發明的一實施例所繪示的半導體元件之製造方法的剖面示意圖。
圖3A至圖3F為依照本發明的另一實施例所繪示的半導體元件之製造方法的剖面示意圖。
圖1為依照本發明的一實施例所繪示的半導體元件的剖面示意圖。
請參照圖1，半導體元件100包括基底10、選擇電晶體101以及記憶元件102。選擇電晶體101以及記憶元件102位於基 底10上，且兩者電性連接。在一實施例中，半導體元件100包括基底10、選擇電晶體101以及多數個記憶元件102，選擇電晶體101位於多數個記憶元件102的一側。
基底10的材料例如是半導體材料。半導體材料例如是包括矽、矽化鍺或是其他由化學週期表上三五族(Ⅲ/V)元素、二六族(Ⅱ/Ⅵ)元素所組成之半導體化合物。基底10可包括離子植入區域。在一實施例中，基底10中包括井區11。井區11可為第一導電型。井區11例如是N型井區(N-type well)、N型埋入層(N+ buried layer)、N型植入(N-implant)或其組合的堆疊。井區11的摻質例如是磷或砷。
記憶元件102可以是任何可以儲存資料的元件。在一實施例中，記憶元件102包括控制閘極18b、電荷儲存層12、間隙壁26b、第二摻雜區30以及第三摻雜區32。控制閘極18b位於基底10上。控制閘極18b的材料包括多晶矽、金屬、金屬矽化物或其組合。電荷儲存層12位於基底10上，且位於控制閘極18b與基底10之間。電荷儲存層12例如是由氧化層12a/氮化層12b/氧化層12c(Oxide-Nitride-Oxide,ONO)所構成的複合層，此複合層可包括三層或更多層。或者，電荷儲存層12可以是浮置閘極(floating gate)，其材料例如包括是多晶矽、摻雜多晶矽。電荷儲存層12也可以是用來儲存電荷的其他半導體結構。電荷儲存層12的厚度例如是介於90埃至200埃之間。控制閘極18b與電荷儲存層12構成控制閘極堆疊結構60。間隙壁26b位於控制閘極堆疊結 構60的側壁上。間隙壁26b的材料例如是氧化矽、氮化矽或其組合。
第二摻雜區30與第三摻雜區32位於控制閘極堆疊結構60的兩側的井區11中。更具體地說，第二摻雜區30位於選擇閘極18a與控制閘極18b之間的井區11中。第三摻雜區32位於控制閘極18b未與選擇閘極18a相鄰的一側的井區11中。在一實施例中，第二摻雜區30與第三摻雜區32分別做為汲極與源極。第二摻雜區30以及第三摻雜區32可為第二導電型。第二導電型例如是P型。在一實施例中，第二摻雜區30以及第三摻雜區32的摻質例如是硼或是二氟化硼。
選擇電晶體101包括選擇閘極18a、第一介電層15、第二介電層17、間隙壁26a、第一摻雜區28以及第二摻雜區30。選擇閘極18a位於基底10上，與控制閘極18b相鄰。選擇閘極18a的材料包括多晶矽、金屬、金屬矽化物或其組合。選擇閘極18a的長度與控制閘極18b的長度可以相同或不相同。在一實施例中，選擇閘極18a的長度大於控制閘極18b的長度。
第一介電層15與第二介電層17相鄰，位於基底10上，且位於選擇閘極18a與基底10之間。第一介電層15與第二介電層17的材料例如是氧化矽、氮化矽、氮氧化矽或是介電常數大於4的高介電常數材料。第一介電層15比第二介電層17鄰近記憶元件102。第一介電層15具有第一厚度t1，第二介電層17具有第二厚度t2。第一介電層15的第一厚度t1大於第二介電層17的第二 厚度t2。在一實施例中，第一介電層15的第一厚度t1介於60埃至160埃之間；第二介電層17的第二厚度t2介於16埃至40埃之間。在另一實施例中，第二介電層17的第二厚度t2與第一介電層15的第一厚度t1的比介於1/10至2/3之間。此外，在本發明的一實施例中，第一介電層15的長度L1大於第一介電層15與第二介電層17的長度總和L的1/5。在本發明的另一實施例中，第一介電層15的長度L1介於第一介電層15與第二介電層17的長度總和L的1/5至1/2之間。
選擇閘極18a、第一介電層15以及第二介電層17構成選擇閘極堆疊結構50。間隙壁26a位於選擇閘極堆疊結構50的側壁上。間隙壁26a的材料例如是氧化矽、氮化矽或其組合。
第一摻雜區28與第二摻雜區30位於選擇閘極堆疊結構50的兩側的井區11中。更具體地說，第一摻雜區28位於選擇閘極18a未與控制閘極18b相鄰的一側的井區11中。第二摻雜區30為共用摻雜區，位於選擇閘極18a與控制閘極18b之間的井區11中。在一實施例中，第一摻雜區28與第二摻雜區30分別做為選擇電晶體101的源極與汲極；第二摻雜區30、第三摻雜區32分別做為記憶元件102的汲極與源極。第一摻雜區28與第二摻雜區30可為第二導電型。第二導電型例如是P型。在一實施例中，第一摻雜區28與第二摻雜區30的摻質例如是硼或是二氟化硼。
在一實施例中，選擇電晶體101與記憶元件102更可分別包括襯層21、金屬矽化物34、淡摻雜汲極(lightly doped drain, LDD)22以及口袋型摻雜區(pocket implant regions)24。襯層21可分別位於間隙壁26a和選擇閘極堆疊結構50之間以及間隙壁26b和控制閘極堆疊結構60之間。襯層21的材料例如是氧化矽、氮化矽或其組合。金屬矽化物34可位於選擇閘極18a、控制閘極18b、第一摻雜區28與第三摻雜區32上方。金屬矽化物34的材料例如是矽化鈷、矽化鎳、矽化鈦、矽化銅、矽化鉬、矽化鉭、矽化鎢、矽化鉺、矽化鋯、矽化鉑或其組合。淡摻雜汲極22可分別位於選擇閘極堆疊結構50與控制閘極堆疊結構60兩側的基底10中。淡摻雜汲極22可為第二導電型，例如是P型。口袋型摻雜區24可位於淡摻雜汲極22下方的基底10中。口袋型摻雜區24可為第一導電型，例如是N型。在一實施例中，可根據選擇電晶體101與記憶元件102所需，分別調整淡摻雜汲極22與口袋型摻雜區24的摻雜濃度。
值得注意的是，本發明的選擇電晶體101包括厚度不同的第一介電層15與第二介電層17。由於鄰近記憶元件102的第一介電層15的較厚，因此可承受鄰近記憶元件102所施加的高電壓。而由於第二介電層17較薄，則可使選擇電晶體101具有較低的操作電壓。
在一實驗例中，第一介電層15的厚度為125埃，第二介電層17的厚度為35埃，且第一介電層15及第二介電層17的總長度為0.35μm的條件下，當較厚的第一介電層15的長度為0.12μm時，此半導體元件的驅動能力(driving capability)優於經薄化(thin down)後具有單一厚度(120埃)的介電層的半導體元件的驅動能力，如此一來可省去薄化的製程。
此外，在另一實驗例中，第一介電層15的厚度為125埃，第二介電層17的厚度為35埃，且第一介電層15及第二介電層17的總長度為0.35μm。當較厚的第一介電層15的長度大於0.12μm時，即可有效提升選擇電晶體中的閘介電層的電壓耐受性，使選擇電晶體101可承受6V或更高的電壓。再者，當較厚的第一介電層15的長度大於0.12μm時，隨著第一介電層15的長度的增加，選擇電晶體101的電壓耐受性可趨於穩定。
另外，在又一實驗例中，第一介電層15的厚度為125埃，第二介電層17的厚度為35埃，將較厚的第一介電層15的長度固定為0.20μm，但改變第二介電層17的長度。從實驗結果可知，假設半導體元件的漏電流為0.1μA，第一介電層15及第二介電層17的總長度為0.24μm至0.35μm，且將第一介電層15的長度維持在0.20μm，此選擇電晶體可承受-7.5V或以上的電壓。
圖2A至圖2H為依照本發明的一實施例所繪示的半導體元件之製造方法的剖面示意圖。
請參照圖2A，提供基底10。接著，在基底10中形成井區11。形成井區11的方法包括例如是對基底10進行離子植入製程，將具有P型或N型的離子植入基底10中。在一實施例中，井區11例如是N型井區。然後，在基底10上形成圖案化的電荷儲存材料層13。圖案化的電荷儲存材料層13包括氮化層，例如是氮 化矽層。圖案化的電荷儲存材料層13可以是單層，或是多層所構成的複合層。在一實施例中，圖案化的電荷儲存材料層13例如是由圖案化的氧化層13a/圖案化的氮化層13b/圖案化的氧化層13c所構成的複合層，此複合層可包括三層或更多層。圖案化的電荷儲存材料層13的形成方法包括例如是利用化學氣相沈積法或熱氧化法在基底10上形成電荷儲存材料層，再對電荷儲存材料層進行微影及蝕刻製程以形成圖案化的電荷儲存材料層13。圖案化的電荷儲存材料層13具有第一開口41，裸露出井區11。
之後，請參照圖2B，在第一開口41所裸露的井區11上形成第一介電材料層14。第一介電材料層14例如是氧化矽、氮化矽、氮氧化矽或是介電常數大於4的高介電常數材料。形成第一介電材料層14的方法例如是熱氧化法或化學氣相沈積法。第一介電材料層14具有第一厚度t1。接著，在基底10上形成罩幕層40。罩幕層40具有第二開口43，裸露出部分第一介電材料層14。罩幕層40的材料例如是光阻。
請參照圖2B及圖2C，以罩幕層40為罩幕，進行蝕刻製程，移除第二開口43所裸露的第一介電材料層14，以形成圖案化的第一介電材料層14a。蝕刻製程例如是非等向性蝕刻法，如乾式蝕刻法。乾式蝕刻法可以是電漿蝕刻、反應性離子蝕刻等。圖案化的第一介電材料層14a具有第三開口45，裸露出井區11。之後，移除罩幕層40。
請參照圖2C及圖2D，在第三開口45裸露的井區11上 形成第二介電材料層16。第二介電材料層16例如是氧化矽、氮化矽、氮氧化矽或是介電常數大於4的高介電常數材料。形成第二介電材料層16的方法例如是熱氧化法或化學氣相沈積法。第二介電材料層16具有第二厚度t2。第一介電材料層14的第一厚度t1大於第二介電材料層16的第二厚度t2。在一實施例中，第一介電材料層14的第一厚度t1是介於115埃至125埃之間；第二介電材料層16的第二厚度t2是介於35埃至40埃之間。
請參照圖2E及圖2F，在基底10上形成導體材料層18。導體材料層18可以利用化學氣相沈積法或濺鍍法來形成。導體材料層18例如是多晶矽、金屬、金屬矽化物或其組合。之後，在導體材料層18上形成罩幕層42。罩幕層42的材料例如是光阻。然後，以罩幕層42為罩幕，進行蝕刻製程，以形成圖案化的導體材料層18。之後，移除罩幕層42。
請繼續參照圖2F，圖案化的導體材料層18包括至少兩個選擇閘極18a以及至少兩個控制閘極18b。並且，上述至少兩個選擇閘極18a位於上述至少兩個控制閘極18b之間。在一實施例中，選擇閘極18a例如是位於最外側的控制閘極18b的一側。每一選擇閘極18a覆蓋部分圖案化的第一介電材料層14a與部分第二介電材料層16。每一控制閘極18b覆蓋部分圖案化的電荷儲存材料層13。
請參照圖2F及圖2G，移除未被選擇閘極18a覆蓋的圖案化的第一介電材料層14a與第二介電材料層16，以形成至少兩 個選擇閘極堆疊結構50。每一選擇閘極堆疊結構50包括選擇閘極18a、第一介電層15以及第二介電層17。同時，移除未被控制閘極18b覆蓋的圖案化的電荷儲存材料層13，以形成至少兩個控制閘極堆疊結構60。每一控制閘極堆疊結構60包括控制閘極18b以及電荷儲存層12。電荷儲存層12例如是由氧化層12a/氮化層12b/氧化層12c所構成的複合層。上述移除的方法例如是利用非等向性蝕刻法，如乾式蝕刻法。
請參照圖2H，在一實施例中，可進行熱製程，以修復蝕刻製程對選擇閘極18a以及控制閘極18b的材料的破壞。在進行熱製程之後，在每一選擇閘極堆疊結構50的側壁上以及每一控制閘極堆疊結構60的側壁上分別形成了襯層21。
接著，可選擇性地在選擇閘極堆疊結構50與控制閘極堆疊結構60兩側的基底10中分別形成淡摻雜汲極22及口袋型摻雜區24。形成淡摻雜汲極22及口袋型摻雜區24的方法包括例如是分別對基底10進行離子植入製程。然後，在每一選擇閘極堆疊結構50的側壁上以及每一控制閘極堆疊結構60的側壁上分別形成間隙壁26a及間隙壁26b。形成間隙壁26a及間隙壁26b的方法包括在基底10上利用化學氣相沈積法共形地形成間隙壁材料層。之後，進行非等向性蝕刻製程，移除部分間隙壁材料層，以在每一選擇閘極堆疊結構50的側壁上以及每一控制閘極堆疊結構60的側壁上分別形成間隙壁26a及間隙壁26b。
其後，在相鄰的兩個選擇閘極18a之間的井區11中形成 第一摻雜區28。在相鄰的選擇閘極18a與控制閘極18b之間的井區11中分別形成第二摻雜區30。並且，在控制閘極18b未與選擇閘極18a相鄰的一側的井區11中分別形成第三摻雜區32。形成第一摻雜區28、第二摻雜區30以及第三摻雜區32的方法包括可利用離子植入法將摻質植入於基底10之後，再透過進行回火製程來形成之。
之後，可以選擇性地在每一選擇閘極18a以及每一控制閘極18b的上方分別形成金屬矽化物34。形成金屬矽化物34的方法包括例如是利用自行對準金屬矽化物(self-align silicide,salicide)製程。在一實施例中，更可選擇性地在第一摻雜區28與第三摻雜區32上方形成金屬矽化物34。
至此，形成了半導體元件200，其包括選擇電晶體201以及記憶元件202。選擇電晶體201與記憶元件202分別位於基底10上且彼此共用第二摻雜區30。
上述為依照本發明的一實施例的半導體元件200之製造方法。然而，本發明的半導體元件之製造方法不以此為限。舉例而言，本發明的另一實施例的半導體元件300之製造方法如下所述。
圖3A至圖3F為依照本發明的另一實施例所繪示的半導體元件之製造方法的剖面示意圖。在以下描述的半導體元件300中，與半導體元件200相同的構件以相同的標號表示。並且，相同構件的材料以及製造方法如半導體元件200之製造方法中所 述，於下文中不再加以贅述。
請參照圖3A，提供基底10。基底10包括第一區I、第二區II以及第三區III。第二區II介於第一區I與第三區III之間。接著，在基底10中形成井區11。井區11可為第一導電型。在一實施例中，井區11例如是N型。然後，在基底10的第一區I上形成圖案化的電荷儲存材料層13。圖案化的電荷儲存材料層13例如是由圖案化的氧化層13a/圖案化的氮化層13b/圖案化的氧化層13c所構成的複合層。之後，在基底10的第二區II及第三區III上形成第一介電材料層14，與圖案化的電荷儲存材料層13相鄰。第一介電材料層14例如是具有上述第一厚度t1。接著，在基底10的第一區I及第二區II上形成罩幕層40。
請參照圖3A及圖3B，以罩幕層40為罩幕，進行蝕刻製程，移除第三區III上的第一介電材料層14，裸露出第三區III的基底10，並在第二區II的基底10上形成圖案化的第一介電材料層14a。之後，移除罩幕層40。在基底10的第三區III上形成第二介電材料層16。第二介電材料層16例如是具有上述第二厚度t2。
請參照圖3C及圖3D，在基底10上形成導體材料層18。之後，在導體材料層18上形成罩幕層42。並以罩幕層42為罩幕，進行蝕刻製程，以形成圖案化的導體材料層18。然後，移除罩幕層42。圖案化的導體材料層18包括選擇閘極18a以及控制閘極18b。選擇閘極18a覆蓋部分圖案化的第一介電材料層14a與部分第二介電材料層16。控制閘極18b覆蓋部分圖案化的電荷儲存材 料層13。在一實施例中，選擇閘極18a的長度大於控制閘極18b的長度。
請參照圖3E，移除未被選擇閘極18a覆蓋的圖案化的第一介電材料層14a與第二介電材料層16，以形成選擇閘極堆疊結構50。選擇閘極堆疊結構50包括選擇閘極18a、第一介電層15以及第二介電層17。同時，移除未被控制閘極18b覆蓋的圖案化的電荷儲存材料層13，以形成控制閘極堆疊結構60。控制閘極堆疊結構60包括控制閘極18b以及電荷儲存層12。在一實施例中，電荷儲存層12例如是由氧化層12a/氮化層12b/氧化層12c所構成的複合層。
請參照圖3F，可在選擇閘極堆疊結構50的側壁上以及控制閘極堆疊結構60的側壁上分別形成襯層21。並且，可選擇性地在選擇閘極堆疊結構50與控制閘極堆疊結構60兩側的基底10中分別形成淡摻雜汲極22或口袋型摻雜區24。淡摻雜汲極22可為第二導電型；口袋型摻雜區24可為第一導電型。在一實施例中，淡摻雜汲極22例如是P型；口袋型摻雜區24例如是N型。然後，在每一選擇閘極堆疊結構50的側壁上以及每一控制閘極堆疊結構60的側壁上分別形成間隙壁26a及間隙壁26b。
其後，在選擇閘極18a未與控制閘極18b相鄰的一側的基底10中形成第一摻雜區28。在選擇閘極18a與控制閘極18b之間的基底10中形成第二摻雜區30。並且，在控制閘極18b未與選擇閘極18a相鄰的一側的基底10中形成第三摻雜區32。上述第一 摻雜區28、第二摻雜區30以及第三摻雜區32位於井區11中。第一摻雜區28、第二摻雜區30以及第三摻雜區32為第二導電型。在一實施例中，第一摻雜區28、第二摻雜區30以及第三摻雜區32例如是P型。之後，在選擇閘極18a以及控制閘極18b的上方分別形成金屬矽化物34。在一實施例中，更可選擇性地在第一摻雜區28與第三摻雜區32的基底10上方形成金屬矽化物34。
至此，形成了半導體元件300，其包括選擇電晶體301以及記憶元件302。選擇電晶體301與記憶元件302分別位於基底10上且彼此電性連接。
於習知的半導體元件以及本發明的一實施例進行程式化和抹除週期操作的耐受性測試。習知的半導體元件包括具有單一厚度的介電層的選擇電晶體，其中介電層的長度為0.18μm，厚度為120埃。習知的半導體元件在進行1000次的程式化及抹除週期操作後，其程式化的電壓約為3.11V，抹除的電壓約為0.65V，上述半導體元件的程式化電流降至約為34.7μA，抹除電流約為18.5μA。
本發明的半導體元件包括選擇電晶體，其包括第一介電層及第二介電層。在本發明的半導體元件中，第一介電層及第二介電層的厚度分別為125埃及35埃。第一介電層及第二介電層的總長度為0.24μm，其中較厚的第一介電層的長度為0.20μm。本發明的半導體元件在進行1000次的程式化及抹除週期操作後，其程式化的電壓降至約為3.35V，抹除的電壓約為0.8V，本發明的半 導體元件的程式化電流降至約為45.0μA，抹除電流約為21.8μA。
由上述結果可知，本發明的半導體元件包括具有不同厚度的介電層的選擇電晶體，可以承受1000次的程式化及抹除週期操作，且可達到與上述習知半導體元件相當的效能，其包括具有單一厚度的選擇電晶體，並可獲得約7μA的電流提升。
綜上所述，在本發明的半導體元件中，選擇電晶體包括具有第一厚度的第一介電層以及具有第二厚度的第二介電層，且第一介電層的第一厚度大於第二介電層的第二厚度。由於第二介電層較薄，使選擇電晶體具有較低的操作電壓，進而增加選擇電晶體的開關速度。再者，位於較鄰近記憶元件的第一介電層較第二介電層厚，因此，當選擇電晶體在具備低操作電壓的同時，也可承受鄰近記憶胞所施加的高電壓，以維持產品性能。除此之外，在相同耐受次數下，本發明的半導體元件可獲得較大的電流提升，即可以在相同低操作電壓下可獲得較大的電流。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧基底
11‧‧‧井區
12‧‧‧電荷儲存層
12a、12c‧‧‧氧化層
12b‧‧‧氮化層
15‧‧‧第一介電層
17‧‧‧第二介電層
18a‧‧‧選擇閘極
18b‧‧‧控制閘極
21‧‧‧襯層
22‧‧‧淡摻雜汲極
24‧‧‧口袋型摻雜區
26a、26b‧‧‧間隙壁
28‧‧‧第一摻雜區
30‧‧‧第二摻雜區
32‧‧‧第三摻雜區
34‧‧‧金屬矽化物
50‧‧‧選擇閘極堆疊結構
60‧‧‧控制閘極堆疊結構
100‧‧‧半導體元件
101‧‧‧選擇電晶體
102‧‧‧記憶元件
t1、t2‧‧‧厚度
L、L1‧‧‧長度

Claims (18)

  1. 一種半導體元件，包括：一基底；一記憶元件，位於該基底上；以及一選擇電晶體，位於該基底上，與該記憶元件電性連接，其包括：一選擇閘極，位於該基底上；一第一介電層，具有一第一厚度，該第一介電層位於該選擇閘極與該基底之間；以及一第二介電層，具有一第二厚度，該第二介電層位於該選擇閘極與該基底之間，且與該第一介電層相鄰，其中該第一介電層比該第二介電層鄰近該記憶元件，且該第一厚度大於該第二厚度。
  2. 如申請專利範圍第1項所述的半導體元件，其中該第二厚度與該第一厚度的比介於1/10至2/3之間。
  3. 如申請專利範圍第1項所述的半導體元件，其中該第一厚度介於60埃至160埃之間。
  4. 如申請專利範圍第1項所述的半導體元件，其中該第二厚度介於16埃至40埃之間。
  5. 如申請專利範圍第1項所述的半導體元件，其中該第一介電層的長度大於該第一介電層與該第二介電層的長度總和的1/5。
  6. 如申請專利範圍第5項所述的半導體元件，其中該第一介電層的長度介於該第一介電層與該第二介電層的長度總和的1/5至1/2之間。
  7. 如申請專利範圍第1項所述的半導體元件，其中該記憶元件包括：一控制閘極，位於該基底上；以及一電荷儲存層，位於該控制閘極與該基底之間。
  8. 如申請專利範圍第7項所述的半導體元件，其中該選擇閘極的長度大於該控制閘極的長度。
  9. 如申請專利範圍第7項所述的半導體元件，更包括：一第一摻雜區，位於相鄰的兩個該選擇閘極之間的該基底中；一第二摻雜區，位於該選擇閘極與該控制閘極之間的該基底中；以及一第三摻雜區，位於該控制閘極未與該選擇閘極相鄰的一側的該基底中。
  10. 如申請專利範圍第9項所述的半導體元件，更包括一井區，位於該基底中，其中該第一摻雜區、該第二摻雜區以及該第三摻雜區位於該井區中，且該井區為一第一導電型；該第一摻雜區、該第二摻雜區以及該第三摻雜區為一第二導電型。
  11. 一種半導體元件的製造方法，包括：提供一基底； 在該基底上形成一圖案化的電荷儲存材料層，其中該圖案化的電荷儲存材料層包括一第一開口，裸露出該基底；在該第一開口裸露的該基底上形成一第一介電材料層；在該基底上形成一罩幕層，該罩幕層包括一第二開口，裸露出該第一介電材料層；以該罩幕層為罩幕，移除該第二開口裸露的該第一介電材料層，以形成一圖案化的第一介電材料層，其中該圖案化的第一介電材料層包括一第三開口，裸露出該基底；移除該罩幕層；在該第三開口裸露的該基底上形成一第二介電材料層；在該基底上形成至少兩個控制閘極，並在該些控制閘極之間形成至少兩個選擇閘極，其中每一選擇閘極覆蓋部分該圖案化的第一介電材料層與部分該第二介電材料層，每一控制閘極覆蓋部分該電荷儲存材料層；以及移除未被該些選擇閘極覆蓋的該圖案化的第一介電材料層與該第二介電材料層，以形成至少兩個第一介電層以及至少兩個第二介電層，以及移除未被該些控制閘極覆蓋的該圖案化的電荷儲存材料層，以形成至少兩個電荷儲存層，其中每一第一介電層具有一第一厚度，每一第二介電層具有一第二厚度，該第一厚度大於該第二厚度。
  12. 如申請專利範圍第11項所述的半導體元件的製造方法，更包括： 在相鄰的兩個該選擇閘極之間的該基底中形成一第一摻雜區；在每一選擇閘極與相鄰的控制閘極之間的該基底中分別形成一第二摻雜區；以及在每一控制閘極未與該些選擇閘極相鄰的一側的該基底中分別形成一第三摻雜區。
  13. 如申請專利範圍第12項所述的半導體元件的製造方法，更包括在該基底中形成一井區，其中該第一摻雜區、該些第二摻雜區以及該些第三摻雜區位於該井區中，且該井區為一第一導電型；該第一摻雜區、該些第二摻雜區以及該些第三摻雜區為一第二導電型。
  14. 如申請專利範圍第11項所述的半導體元件的製造方法，其中該第一介電層的長度大於該第一介電層與該第二介電層長度總和的1/5。
  15. 一種半導體元件的製造方法，包括：提供一基底，該基底包括一第一區、一第二區以及一第三區，其中該第二區介於該第一區與該第三區之間；在該基底的該第一區上形成一圖案化的電荷儲存材料層；在該基底的該第二區上形成一圖案化的第一介電材料層，與該圖案化的電荷儲存材料層相鄰；在該基底的該第三區上形成一第二介電材料層； 在該基底上形成一選擇閘極以及一控制閘極，其中該選擇閘極覆蓋部分該圖案化的第一介電材料層與部分該第二介電材料層，該控制閘極覆蓋部分該圖案化的電荷儲存材料層；以及移除未被該選擇閘極覆蓋的該圖案化的第一介電材料層與該第二介電材料層，以形成一第一介電層以及一第二介電層，以及移除未被該控制閘極覆蓋的該圖案化的電荷儲存材料層，以形成一電荷儲存層，其中該第一介電層具有一第一厚度，該第二介電層具有一第二厚度，該第一厚度大於該第二厚度。
  16. 如申請專利範圍第15項所述的半導體元件的製造方法，更包括：在該選擇閘極未與該控制閘極相鄰的一側的該基底中形成一第一摻雜區；在該選擇閘極與該控制閘極之間的該基底中形成一第二摻雜區；以及在該控制閘極未與該選擇閘極相鄰的一側的該基底中形成一第三摻雜區。
  17. 如申請專利範圍第16項所述的半導體元件的製造方法，更包括在該基底中形成一井區，其中該第一摻雜區、該第二摻雜區以及該第三摻雜區位於該井區中，且該井區為一第一導電型；該第一摻雜區、該第二摻雜區以及該第三摻雜區為一第二導電型。
  18. 如申請專利範圍第15項所述的半導體元件的製造方法，其中該第一介電層的長度大於該第一介電層與該第二介電層長度總和的1/5。
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