TWI570892B

TWI570892B - 記憶體裝置及其製造方法

Info

Publication number: TWI570892B
Application number: TW105120713A
Authority: TW
Inventors: 陳其男; 潘仁泉
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2016-06-30
Filing date: 2016-06-30
Publication date: 2017-02-11
Also published as: TW201810617A

Description

記憶體裝置及其製造方法

本發明實施例係有關於記憶體裝置及其製造方法，且特別係有關於一種非揮發性記憶體裝置及其製造方法。

現代電子裝置如筆記型電腦包含多種記憶體以儲存資訊。記憶電路包含非揮發性記憶體。非揮發性記憶體在未接電時仍維持其儲存資料。非揮發性記憶體包含多種分類如唯讀記憶體(ROM)、電子可抹除式可程式化唯讀記憶體(EEPROM)、與快閃記憶體。

然而，目前的非揮發性記憶體裝置並非各方面皆令人滿意。因此，業界仍須一種可更進一步降低資料寫入電壓、提升資料寫入速度、且可增加資料保存時間的非揮發性記憶體裝置及其製造方法。

本發明實施例提供一種記憶體裝置，包括：基板；第一堆疊結構，設於基板之上表面上，且具有相反之第一側及第二側，其中第一堆疊結構包括：穿隧層，設於基板之上表面上，其中穿隧層包括Si_xO_yN_z，且x：y為1：0.1至1：10，而x：z為1：0.1至1：10；電荷層，設於穿隧層之上；第一氧化矽層，設於電荷層之上；及第一閘極線，設於第一氧化矽層之上；源極線摻雜區，設於基板中，且位於第一堆疊結構之第一側：以及位元線摻雜區，設於基板中，且位於第一堆疊結構之第二側。

本發明實施例更提供一種記憶體裝置之製造方法，包括：提供基板；形成第一堆疊結構於基板之上表面上，第一堆疊結構具有相反之第一側及第二側，其中第一堆疊結構包括：穿隧層，設於基板之上表面上，其中穿隧層包括Si_xO_yN_z，且x：y為1：0.1至1：10，而x：z為1：0.1至1：10；電荷層，設於穿隧層之上；第一氧化矽層，設於電荷層之上；及第一閘極線，設於第一氧化矽層之上；形成源極線摻雜區於基板中，且位於第一堆疊結構之第一側：以及形成位元線摻雜區於基板中，且位於第一堆疊結構之第二側。

為讓本發明實施例之特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。

100‧‧‧記憶體裝置

102‧‧‧基板

102S‧‧‧上表面

104A‧‧‧第一堆疊結構

104AS‧‧‧底面

104B‧‧‧第二堆疊結構

104BS‧‧‧底面

104C‧‧‧第三堆疊結構

104CS‧‧‧底面

106‧‧‧穿隧層

108‧‧‧電荷層

110A‧‧‧第一氧化矽層

110B‧‧‧第二氧化矽層

110C‧‧‧第三氧化矽層

112A‧‧‧第一閘極線

112B‧‧‧第二閘極線

112C‧‧‧第三閘極線

114‧‧‧源極線摻雜區

114A‧‧‧輕摻雜區

114B‧‧‧重摻雜區

114BE1‧‧‧邊緣

114BE2‧‧‧邊緣

116‧‧‧位元線摻雜區

116A‧‧‧輕摻雜區

116B‧‧‧重摻雜區

116BE1‧‧‧邊緣

116BE2‧‧‧邊緣

118‧‧‧源極線摻雜區

118A‧‧‧輕摻雜區

118B‧‧‧重摻雜區

118BE1‧‧‧邊緣

120‧‧‧位元線摻雜區

120A‧‧‧輕摻雜區

120B‧‧‧重疊之重摻雜區

120BE1‧‧‧邊緣

200‧‧‧記憶體裝置

300‧‧‧記憶體裝置

S1‧‧‧第一側

S2‧‧‧第二側

S3‧‧‧第三側

S4‧‧‧第四側

S5‧‧‧第五側

S6‧‧‧第六側

E1‧‧‧第一邊緣

E2‧‧‧第二邊緣

E3‧‧‧第三邊緣

E4‧‧‧第四邊緣

E5‧‧‧第五邊緣

E6‧‧‧第六邊緣

第1圖係本發明一些實施例之記憶體裝置之剖面圖。

第2圖係本發明一些實施例之記憶體裝置之剖面圖。

第3圖係本發明一些實施例之記憶體裝置之剖面圖。

以下針對本發明一些實施例之記憶體裝置及其製造方法作詳細說明。應了解的是，以下之敘述提供許多不同的實施例或例子，用以實施本發明一些實施例之不同樣態。以下所述特定的元件及排列方式僅為簡單清楚描述本發明一些實施例。當然，這些僅用以舉例而非本發明一些實施例之限定。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本發明一些實施例，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸之情形。或者，亦可能間隔有一或更多其它材料層之情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。

此外，實施例中可能使用相對性的用語，例如「較低」或「底部」及「較高」或「頂部」，以描述圖式的一個元件對於另一元件的相對關係。能理解的是，如果將圖式的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。

在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。在此給定的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。

能理解的是，雖然在此可使用用語「第一」、「第二」、「第三」等來敘述各種元件、組成成分、區域、層、及/或部分，這些元件、組成成分、區域、層、及/或部分不應被這些用語限定，且這些用語僅是用來區別不同的元件、組成成分、區域、層、及/或部分。因此，以下討論的一第一元件、組成成分、區域、層、及/或部分可在不偏離本發明一些實施例之教示的情況下被稱為一第二元件、組成成分、區域、層、及/或部分。

除非另外定義，在此使用的全部用語(包括技術及科學用語)具有與此篇發明所屬之一般技藝者所通常理解的相同涵義。能理解的是，這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有與相關技術及本發明的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本發明一些實施例有特別定義。

本發明一些實施例可配合圖式一併理解，本發明一些實施例之圖式亦被視為發明說明之一部分。需了解的是，本發明一些實施例之圖式並未以實際裝置及元件之比例繪示。在圖式中可能誇大實施例的形狀與厚度以便清楚表現出本發明之特徵。此外，圖式中之結構及裝置係以示意之方式繪示，以便清楚表現出本發明之特徵。

在本發明一些實施例中，相對性的用語例如「下」、「上」、「水平」、「垂直」、「之下」、「之上」、「頂部」、「底部」等等應被理解為該段以及相關圖式中所繪示的方位。此相對性的用語僅是為了方便說明之用，其並不代表其所敘述之裝置需以特定方位來製造或運作。而關於接合、連接之用語例如「連接」、「互連」等，除非特別定義，否則可指兩個結構係直接接觸，或者亦可指兩個結構並非直接接觸，其中有其它結構設於此兩個結構之間。且此關於接合、連接之用語亦可包括兩個結構都可移動，或者兩個結構都固定之情況。

應注意的是，在後文中「基板」一詞可包括半導體晶圓上已形成的元件與覆蓋在晶圓上的各種膜層，其上方可以已形成任何所需的半導體元件，不過此處為了簡化圖式，僅以平整的基板表示之。此外，「基板表面」係包括半導體晶圓上最上方且暴露之膜層，例如一矽表面、一絕緣層及/或金屬線。

本發明一些實施例之資料儲存結構包括具有穿隧層、電荷層及氧化矽層之三層結構，且此穿隧層包括特定材料，故本發明一些實施例之記憶體裝置(例如非揮發性記憶體裝置)可更進一步降低資料寫入電壓、提升資料寫入速度、且可增加資料保存時間。

參見第1圖，該圖係本發明一些實施例之記憶體裝置100之剖面圖。在本發明一些實施例中，此記憶體裝置100可包括非揮發性記憶體裝置。此外，在本發明一些實施例中，此記憶體裝置100可藉由下述步驟形成。

首先，基板102可為半導體基板，例如矽基板。此外，上述半導體基板亦可為元素半導體，包括鍺(germanium)；化合物半導體，包括氮化鎵(gallium nitride，GaN)、碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)；合金半導體，包括矽鍺合金(SiGe)、磷砷鎵合金(GaAsP)、砷鋁銦合金(AlInAs)、砷鋁鎵合金(AlGaAs)、砷銦鎵合金(GaInAs)、磷銦鎵合金(GaInP)及/或磷砷銦鎵合金(GaInAsP)或上述材料之組合。此外，基板102也可以是絕緣層上覆半導體(semiconductor on insulator)。在一實施例中，基板102可為輕摻雜第一導電型摻質之基板，例如輕摻雜之P型或N型基板。

在所述實施例中，“輕摻雜”意指約10¹¹-10¹³/cm³的摻雜濃度，例如為約10¹²/cm³的摻雜濃度。然而，本領域具有通常知識者可瞭解的是，“輕摻雜”的定義亦可依照特定裝置型態、技術世代、最小元件尺寸等所決定。因此，“輕摻雜”的定義當可視技術內容重新評估，而不受限於在此所舉之實施例。

接著，形成第一堆疊結構104A於基板102之上表面102S上，此第一堆疊結構104A係作為記憶體裝置100之資料儲存結構。此第一堆疊結構104A具有相反之第一側S1及第二側S2，且於第一側S1具有一第一邊緣E1，於第二側S2具有一第二邊緣E2。

第一堆疊結構104A包括設於基板102之上表面102S上之穿隧層106、設於此穿隧層106上之電荷層108、設於此電荷層108上之第一氧化矽層110A、及設於第一氧化矽層110A上之第一閘極線112A。上述電荷層108係用以儲存資料(亦即電子或電洞)，而上述第一氧化矽層110A係用以防止電荷層108中的電子或電洞進入第一閘極線112A。在本發明之一些實施例中，電荷層108可為氮化矽層。

上述穿隧層106之材料包括Si_xO_yN_z，且x：y約為1：0.1至1：10，例如為約1：0.5至1：8，或約1：1至1：5，或約1：2至1：3。而x：z為約1：0.1至1：10，例如為約1：0.5至1：8，或約1：1至1：5，或約1：2至1：3。在本發明一些實施例中，y為0，且x：y約為3：4。亦即，此時穿隧層106之材料包括Si₃N₄。

在本發明一些實施例中，電荷層108之材料包括Si_aN_b，且a：b為1：0.1至1：10，例如為約1：0.5至1：8，或約1：1至1：5，或約1：2至1：3。在本發明一些實施例中，a：b約為3：4。亦即，此時電荷層108之材料包括Si₃N₄。

此外，上述穿隧層106與電荷層108為獨立且不同之兩個層，且穿隧層106與電荷層108之間具有一界面。例如，在本發明一些實施例中，上述y為0，此時穿隧層106為Si_xN_z，電荷層108為Si_aN_b，且x：z不等於a：b。

當資料寫入此時，載子(例如電子或電洞)會穿過穿隧層106進入並停留於電荷層108內。而上述第一氧化矽層110A係用以避免此載子進入第一閘極線112A。由於本發明一些實施例之穿隧層106包括能隙(band gap)較小之Si_xO_yN_z，故可使載子於寫入資料時容易穿過此穿隧層106而進入電荷層108內，故可降低記憶體裝置100之資料寫入電壓，並提升資料寫入速度。此外，由於電荷層108與穿隧層106之間具有界面，故可防止已進入電荷層108中的載子於資料保存期間內穿過穿隧層106回到基板102中，故可增加記憶體裝置100之資料保存時間。

在本發明一些實施例中，上述第一氧化矽層110A之材料包括二氧化矽，且上述第一閘極線112A之材料包括複晶矽、非晶矽、一或多種金屬、金屬氮化物、導電金屬氧化物、或上述之組合。上述金屬可包括但不限於鉬(molybdenum)、鎢(tungsten)、鈦(titanium)、鉭(tantalum)、鉑(platinum)或鉿(hafnium)。上述金屬氮化物可包括但不限於氮化鉬(molybdenum nitride)、氮化鎢(tungsten nitride)、氮化鈦 (titanium nitride)以及氮化鉭(tantalum nitride)。上述導電金屬氧化物可包括但不限於釕金屬氧化物(ruthenium oxide)以及銦錫金屬氧化物(indium tin oxide)。

在本發明一些實施例中，穿隧層106之厚度可為約2nm至約200nm，例如為約5nm至約150nm，或約10nm至約100nm，或約30nm至約80nm。且穿隧層106可直接接觸電荷層108。

在本發明一些實施例中，電荷層108之厚度可為約2nm至約200nm，例如為約5nm至約150nm，或約10nm至約100nm，或約30nm至約80nm。且電荷層108可直接接觸第一氧化矽層110A。

在本發明一些實施例中，第一氧化矽層110A之厚度可為約2nm至約200nm，例如為約5nm至約150nm，或約10nm至約100nm，或約30nm至約80nm。且第一氧化矽層110A可直接接觸第一閘極線112A。在本發明一些實施例中，此第一閘極線112A之厚度可為約50nm至約2000nm，例如為約100nm至約500nm，且此第一閘極線112A之厚度大於穿隧層106之厚度、電荷層108之厚度或第一氧化矽層110A之厚度。

在本發明一些實施例中，第一堆疊結構104A可藉由下述步驟形成。首先，藉由化學氣相沉積法(CVD)或旋轉塗佈法於基板102之上表面102S上依序毯覆性沈積穿隧材料層(用以形成穿隧層106)、電荷材料層(用以形成電荷層108)、及第一氧化矽材料層(用以形成第一氧化矽層110A)。此化學氣相沉積法例如可為低壓化學氣相沉積法(low pressure chemical vapor deposition，LPCVD)、低溫化學氣相沉積法(low temperature chemical vapor deposition，LTCVD)、快速升溫化學氣相沉積法(rapid thermal chemical vapor deposition，RTCVD)、電漿輔助化學氣相沉積法(plasma enhanced chemical vapor deposition，PECVD)、原子層化學氣相沉積法之原子層沉積法(atomic layer deposition，ALD)或其它常用的方法。

在本發明一些實施例中，可藉由於上述化學氣相沉積步驟中調控各氣體之比例，以調控穿隧材料層(用以形成穿隧層106)中Si_xO_yN_z之x、y、z比例，亦即調控穿隧層106中矽、氧及氮之比例。此外，亦可藉由於上述化學氣相沉積步驟中調控各氣體之比例，以調控電荷材料層(用以形成電荷層108)中Si_aN_b之a、b比例，亦即調控電荷層108中矽及氮之比例。

接著，再於第一氧化矽材料層上毯覆性沈積第一閘極線材料層(用以形成第一閘極線112A)。可藉由前述之化學氣相沉積法(CVD)、濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它任何適合的沈積方式形成此第一閘極線材料層，例如，在一實施例中，可用低壓化學氣相沈積法(LPCVD)在525~650℃之間沈積而製得複晶矽導電材料層，其厚度範圍可為約1000Å至約10000Å。

接著，藉由一或多道蝕刻步驟蝕刻上述第一閘極線材料層、第一氧化矽材料層、電荷材料層、及穿隧材料層以形成第一閘極線112A、第一氧化矽層110A、電荷層108、及穿隧層106。

上述蝕刻步驟包括乾蝕刻、濕蝕刻或上述之組合。此濕蝕刻可包括浸洗蝕刻(immersion etching)、噴洗蝕刻(spray etching)、上述之組合、或其它適合之乾蝕刻。此乾蝕刻步驟包括電容耦合電漿蝕刻、感應耦合型電漿蝕刻、螺旋電漿蝕刻、電子迴旋共振電漿蝕刻、上述之組合、或其它適合之乾蝕刻。此乾蝕刻步驟使用的氣體可包括惰性氣體、含氟氣體、含氯氣體、含溴氣體、含碘氣體、上述氣體之組合或其它任何適合的氣體。在一些實施例中，此乾蝕刻步驟使用的氣體包括Ar、CF₄、SF₆、CH₂F₂、CHF₃、C₂F₆、Cl₂、CHCl₃、CCl₄、HBr、CHBr₃、BF₃、BCl₃、上述氣體之組合或其它任何適合的氣體。

接著，繼續參見第1圖，形成源極線摻雜區114於基板102中，且此源極線摻雜區114位於第一堆疊結構104A之第一側S1。此源極線摻雜區114具有第二導電型，且此第二導電型與基板102之第一導電型不同。例如，在本發明一些實施例中，第一導電型為P型，而第二導電型為N型。然而，在本發明其它一些實施例中，第一導電型為N型，而第二導電型為P型。

繼續參見第1圖，此源極線摻雜區114包括設於基板102中之輕摻雜區114A，以及與此輕摻雜區114A部分重疊之重摻雜區114B。

在本發明一些實施例中，此輕摻雜區114A之摻雜濃度為約10¹¹-10¹³/cm³，例如為約10¹²/cm³。而此重摻雜區114B之摻雜濃度超過約10¹³/cm³，例如為約10¹⁵/cm³至約10¹⁷/cm³。

在本發明一些實施例中，此源極線摻雜區114可藉由離子佈植步驟形成。例如，當此第二導電型為N型時，可於預定形成源極線摻雜區114之區域佈植磷離子或砷離子以形成源極線摻雜區114。而當此第二導電型為P型時，可於預定形成源極線摻雜區114之區域佈植硼離子、銦離子或二氟化硼離子(BF₂ ⁺)以形成源極線摻雜區114。

繼續參見第1圖，在本發明一些實施例中，輕摻雜區114A延伸至第一堆疊結構104A之底面104AS下，且直接接觸此第一堆疊結構104A之底面104AS。在本發明一些實施例中，而重摻雜區114B與此輕摻雜區114A部分重疊，且重摻雜區114B之深度大於輕摻雜區114A之深度。

此外，在本發明一些實施例中，重摻雜區114B不延伸至第一堆疊結構104A之底面104AS下，亦言之，重摻雜區114B不接觸第一堆疊結構104A之底面104AS。此外，在本發明一些實施例中，重摻雜區114B之一邊緣114BE1與第一堆疊結構104A之第一邊緣E1對齊。

接著，繼續參見第1圖，形成位元線摻雜區116於基板102中，且此位元線摻雜區116位於第一堆疊結構104A之第二側S2。此位元線摻雜區116具有第二導電型，且此第二導電型與基板102之第一導電型不同。例如，在本發明一些實施例中，第一導電型為P型，而第二導電型為N型。然而，在本發明其它一些實施例中，第一導電型為N型，而第二導電型為P型。

繼續參見第1圖，此位元線摻雜區116包括設於基板102中之輕摻雜區116A，以及與此輕摻雜區116A部分重疊之重摻雜區116B。

在本發明一些實施例中，此輕摻雜區116A之摻雜濃度為約10¹¹-10¹³/cm³，例如為約10¹²/cm³。而此重摻雜區116B之摻雜濃度超過約10¹³/cm³，例如為約10¹⁵/cm³至約10¹⁷/cm³。

在本發明一些實施例中，此位元線摻雜區116可藉由離子佈植步驟形成。例如，當此第二導電型為N型時，可於預定形成位元線摻雜區116之區域佈植磷離子或砷離子以形成位元線摻雜區116。而當此第二導電型為P型時，可於預定形成位元線摻雜區116之區域佈植硼離子、銦離子或二氟化硼離子(BF₂ ⁺)以形成位元線摻雜區116。此外，在本發明一些實施例中，此位元線摻雜區116與上述源極線摻雜區114可於同一道製程步驟中形成。

繼續參見第1圖，在本發明一些實施例中，輕摻雜區116A延伸至第一堆疊結構104A之底面104AS下，且直接接觸此第一堆疊結構104A之底面104AS。在本發明一些實施例中，而重摻雜區116B與此輕摻雜區116A部分重疊，且重摻雜區116B之深度大於輕摻雜區116A之深度。

此外，在本發明一些實施例中，重摻雜區116B不延伸至第一堆疊結構104A之底面104AS下，亦言之，重摻雜區116B不接觸第一堆疊結構104A之底面104AS。此外，在本發明一些實施例中，重摻雜區116B之一邊緣116BE1與第一堆疊結構104A之第二邊緣E2對齊。

第2圖係本發明另外一些實施例之記憶體裝置200之剖面圖。如第2圖所示，可於基板102之上表面102S上更進一步形成一第二堆疊結構104B，且此第二堆疊結構104B位於第一堆疊結構104A之第一側S1。

如第2圖所示，此第二堆疊結構104B包括設於基板102之上表面102S上之第二氧化矽層110B，以及設於第二氧化矽層110B上之第二閘極線112B。此第二氧化矽層110B及第二閘極線112B可藉由類似前述之步驟形成。亦即，在本發明一些實施例中，第二氧化矽層110B可藉由化學氣相沉積法(CVD)或旋轉塗佈法形成，而第二閘極線112B可藉由化學氣相沉積法(CVD)、濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它任何適合的沈積方式形成。

此外，在本發明一些實施例中，此第二氧化矽層110B之厚度大抵上與第一堆疊結構104A之穿隧層106、電荷層108、及第一氧化矽層110A之總厚度相同。

此外，此第二堆疊結構104B具有相反之第三側S3及第四側S4，且此第三側S3係面對第一堆疊結構104A之第一側S1。此第二堆疊結構104B於第三側S3具有一第三邊緣E3，於第四側S4具有一第四邊緣E4。

此外，在本發明一些實施例中，如第2圖所示，位於第一堆疊結構104A之第一側S1的源極線摻雜區114由第一堆疊結構104A之底面104AS延伸至第二堆疊結構104B之底面104BS。因此，在本發明一些實施例中，此源極線摻雜區114亦是作為第二堆疊結構104B之位元線摻雜區。

詳細而言，源極線摻雜區114之輕摻雜區114A由第一堆疊結構104A鄰近第一側S1的底面104AS延伸至第二堆疊結構104B鄰近第三側S3的底面104BS。且此輕摻雜區114A直接接觸第一堆疊結構104A之底面104AS及第二堆疊結構104B之底面104BS。

此外，源極線摻雜區114之重摻雜區114B不延伸至第一堆疊結構104A之底面104AS下及第二堆疊結構104B之底面104BS下。亦言之，重摻雜區114B不接觸第一堆疊結構104A之底面104AS及第二堆疊結構104B之底面104BS。此外，在本發明一些實施例中，重摻雜區114B之一邊緣114BE1與第一堆疊結構104A之第一邊緣E1對齊，而另一邊緣114BE2與第二堆疊結構104B之第三邊緣E3對齊。

此外，記憶體裝置200可更包括設於基板102中的源極線摻雜區118，且此源極線摻雜區118位於第二堆疊結構104B之第四側S4。此源極線摻雜區118具有第二導電型，且此第二導電型與基板102之第一導電型不同。例如，在本發明一些實施例中，第一導電型為P型，而第二導電型為N型。然而，在本發明其它一些實施例中，第一導電型為N型，而第二導電型為P型。

繼續參見第1圖，此源極線摻雜區118包括設於基板102中之輕摻雜區118A，以及與此輕摻雜區118A部分重疊之重摻雜區118B。

在本發明一些實施例中，此輕摻雜區118A之摻雜濃度為約10¹¹-10¹³/cm³，例如為約10¹²/cm³。而此重摻雜區118B之摻雜濃度超過約10¹³/cm³，例如為約10¹⁵/cm³至約10¹⁷/cm³。

在本發明一些實施例中，此源極線摻雜區118可藉由離子佈植步驟形成。例如，當此第二導電型為N型時，可於預定形成源極線摻雜區118之區域佈植磷離子或砷離子以形成源極線摻雜區118。而當此第二導電型為P型時，可於預定形成源極線摻雜區118之區域佈植硼離子、銦離子或二氟化硼離子(BF₂ ⁺)以形成源極線摻雜區118。

繼續參見第1圖，在本發明一些實施例中，輕摻雜區118A延伸至第二堆疊結構104B之底面104BS下，且直接接觸此第二堆疊結構104B之底面104BS。在本發明一些實施例中，而重摻雜區118B與此輕摻雜區118A部分重疊，且重摻雜區118B之深度大於輕摻雜區118A之深度。

此外，在本發明一些實施例中，重摻雜區118B不延伸至第二堆疊結構104B之底面104BS下，亦言之，重摻雜區118B不接觸第二堆疊結構104B之底面104BS。此外，在本發明一些實施例中，重摻雜區118B之一邊緣118BE1與第二堆疊結構104B之第四邊緣E4對齊。

在此實施例中，藉由形成此第二堆疊結構104B，可增加流經第一堆疊結構104A之電流量，故可使周邊電路更容易被驅動。

第3圖係本發明另外一些實施例之記憶體裝置300之剖面圖。如第3圖所示，可於基板102之上表面102S上更進一步形成一第三堆疊結構104C，且此第三堆疊結構104C位於第一堆疊結構104A之第二側S2。

如第3圖所示，此第三堆疊結構104C包括設於基板102之上表面102S上之第三氧化矽層110C，以及設於第三氧化矽層110C上之第三閘極線112C。此第三氧化矽層110C及第三閘極線112C可藉由類似前述之步驟形成。亦即，在本發明一些實施例中，第三氧化矽層110C可藉由化學氣相沉積法(CVD)或旋轉塗佈法形成，而第三閘極線112C可藉由化學氣相沉積法(CVD)、濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它任何適合的沈積方式形成。

且在本發明一些實施例中，此第三氧化矽層110C之厚度大抵上與第一堆疊結構104A之穿隧層106、電荷層108、及第一氧化矽層110A之總厚度相同。

此外，此第三堆疊結構104C具有相反之第五側S5及第六側S6，且此第五側S5係面對第一堆疊結構104A之第二側S2。此第三堆疊結構104C於第五側S5具有一第五邊緣E5，於第六側S6具有一第六邊緣E6。

此外，在本發明一些實施例中，如第3圖所示，位於第一堆疊結構104A之第二側S2的位元線摻雜區116由第一堆疊結構104A之底面104AS延伸至第三堆疊結構104C之底面104CS。因此，在本發明一些實施例中，此位元線摻雜區116亦是作為第三堆疊結構104C之源極線摻雜區。

詳細而言，位元線摻雜區116之輕摻雜區116A由第一堆疊結構104A鄰近第二側S2的底面104AS延伸至第三堆疊結構104C鄰近第五側S5的底面104CS。且此輕摻雜區116A直接接觸第一堆疊結構104A之底面104AS及第三堆疊結構104C之底面104CS。

此外，位元線摻雜區116之重摻雜區116B不延伸至第一堆疊結構104A之底面104AS下及第三堆疊結構104C之底面104CS下。亦言之，重摻雜區116B不接觸第一堆疊結構104A 之底面104AS及第三堆疊結構104C之底面104CS。此外，在本發明一些實施例中，重摻雜區116B之一邊緣116BE1與第一堆疊結構104A之第一邊緣E1對齊，而另一邊緣116BE2與第三堆疊結構104C之第五邊緣E5對齊。

此外，記憶體裝置300可更包括設於基板102中的位元線摻雜區120，且此位元線摻雜區120位於第三堆疊結構104C之第六側S6。此位元線摻雜區120具有第二導電型，且此第二導電型與基板102之第一導電型不同。例如，在本發明一些實施例中，第一導電型為P型，而第二導電型為N型。然而，在本發明其它一些實施例中，第一導電型為N型，而第二導電型為P型。

繼續參見第1圖，此位元線摻雜區120包括設於基板102中之輕摻雜區120A，以及與此輕摻雜區120A部分重疊之重摻雜區120B。

在本發明一些實施例中，此輕摻雜區120A之摻雜濃度為約10¹¹-10¹³/cm³，例如為約10¹²/cm³。而此重摻雜區120B之摻雜濃度超過約10¹³/cm³，例如為約10¹⁵/cm³至約10¹⁷/cm³。

在本發明一些實施例中，此位元線摻雜區120可藉由離子佈植步驟形成。例如，當此第二導電型為N型時，可於預定形成位元線摻雜區120之區域佈植磷離子或砷離子以形成位元線摻雜區120。而當此第二導電型為P型時，可於預定形成位元線摻雜區120之區域佈植硼離子、銦離子或二氟化硼離子(BF₂ ⁺)以形成位元線摻雜區120。

繼續參見第1圖，在本發明一些實施例中，輕摻雜區120A延伸至第三堆疊結構104C之底面104CS下，且直接接觸此第三堆疊結構104C之底面104CS。在本發明一些實施例中，而重摻雜區120B與此輕摻雜區120A部分重疊，且重摻雜區120B之深度大於輕摻雜區120A之深度。

此外，在本發明一些實施例中，重摻雜區120B不延伸至第三堆疊結構104C之底面104CS下，亦言之，重摻雜區120B不接觸第三堆疊結構104C之底面104CS。此外，在本發明一些實施例中，重摻雜區120B之一邊緣120BE1與第三堆疊結構104C之第六邊緣E6對齊。

在此實施例中，藉由形成此第三堆疊結構104C，可更進一步增加流經第一堆疊結構104A之電流量，故可使周邊電路更容易被驅動。

繼續參見第1-3圖，記憶體裝置100-300可包括基板102，與設於基板102之上表面102S上之第一堆疊結構104A。此第一堆疊結構104A具有相反之第一側S1及第二側S2，且包括設於基板102之上表面102S上之穿隧層106，且此穿隧層106包括Si_xO_yN_z，且x：y為1：0.1至1：10，而x：z為1：0.1至1：10。此第一堆疊結構104A更包括設於穿隧層106上之電荷層108、設於電荷層108上之第一氧化矽層110A、及設於第一氧化矽層110A上之第一閘極線112A。此外，記憶體裝置100-300更包括設於基板102中且位於第一堆疊結構104A之第一側S1之源極線摻雜區114，以及設於基板102中且位於第一堆疊結構104A之第二側S2之位元線摻雜區116。

此外，記憶體裝置200-300更包括設於基板102之上表面102S上，且位於第一堆疊結構104A之第一側S1之第二堆疊結構104B。此第二堆疊結構104B包括設於基板102之上表面102S上之第二氧化矽層110B，以及設於第二氧化矽層110B上之第二閘極線112B。

此外，記憶體裝置300更包括設於基板102之上表面102S上，且位於第一堆疊結構104A之第二側S2之第三堆疊結構104C。此第三堆疊結構104C包括設於基板102之上表面102S上之第三氧化矽層110C，以及設於第三氧化矽層110C上之第三閘極線112C。

綜上所述，本發明一些實施例之記憶體裝置的資料儲存結構包括具有穿隧層、電荷層及氧化矽層之三層結構，且此穿隧層包括特定材料，故本發明一些實施例之記憶體裝置(例如非揮發性記憶體裝置)可更進一步降低資料寫入電壓、提升資料寫入速度、且可增加資料保存時間。

此外，應注意的是，熟習本技術領域之人士均深知，本發明實施例所述之位元線與源極線可互換，因其定義係與本身所連接的電壓位準有關。

值得注意的是，以上所述之元件尺寸、元件參數、以及元件形狀皆非為本發明實施例之限制條件。此技術領域中具有通常知識者可以根據不同需要調整這些設定值。另外，本發明實施例之記憶體裝置及其製造方法並不僅限於第1-3圖所圖示之狀態。本發明實施例可以僅包括第1-3圖之任何一或複數個實施例之任何一或複數項特徵。換言之，並非所有圖示之特徵均須同時實施於本發明實施例之記憶體裝置及其製造方法中。

此外，雖然前文舉出各個摻雜區於一些實施例之摻雜濃度。然而，本領域具有通常知識者可瞭解的是，各個摻雜區之摻雜濃度可依照特定裝置型態、技術世代、最小元件尺寸等所決定。因此，各個摻雜區之摻雜濃度可依照技術內容重新評估，而不受限於在此所舉之實施例。

雖然本發明的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動、替代與潤飾。此外，本發明之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本發明實施例揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本發明實施例使用。因此，本發明之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本發明之保護範圍也包括各個申請專利範圍及實施例的組合。