KR102349420B1 - 메탈 실리사이드층 형성방법 및 그 방법을 이용한 반도체 소자의 제조방법 - Google Patents

메탈 실리사이드층 형성방법 및 그 방법을 이용한 반도체 소자의 제조방법 Download PDF

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Abstract

본 발명의 기술적 사상은 콘택 저항을 최소화할 수 있는 메탈 실리사이드층 형성 방법 및 그 방법을 이용한 반도체 소자의 제조방법을 제공한다. 그 메탈 실리사이드층 형성방법은 반도체 기판의 표면 부분에 도펀트(dopant)를 구비한 도핑층을 형성하는 단계; 상기 도핑층 상에 메탈 및 실리콘을 증착하여 메탈-실리콘 복합층을 형성하는 단계; 및 상기 메탈-실리콘 복합층을 실리사이드화(silicidation) 하여 메탈 실리사이드층을 형성하는 단계;를 포함한다.

Description

메탈 실리사이드층 형성방법 및 그 방법을 이용한 반도체 소자의 제조방법{Method for fabricating metal silicide layer and method for fabricating semiconductor device using the same}
본 발명의 기술적 사상은 반도체 소자 제조방법에 관한 것으로, 특히 낮은 콘택 저항을 갖는 메탈 실리사이드층 형성방법에 관한 것이다.
일반적으로 반도체 소자의 콘택 형성시, 계면 저항 개선 목적으로 저(low) 저항 콘택 형성 공정이 이루어진다. 이러한 저 저항 콘택 형성 공정으로서, 메탈 실리사이드층을 형성하는 공정이 포함될 수 있다. 예컨대, 실리콘 기판 또는 폴리 실리콘 표면에 금속 박막 예를 들어, 코발트(Co)나 니켈(Ni) 박막을 증착 후 열처리를 통하여 코발트실리사이드(CoSix), 니켈실리사이드(NiSix) 박막을 형성할 수 있다. 또한, 저 저항 콘택을 형성을 위해 소스/드레인 영역들로 불순물 이온을 주입하고 활성화(activation) 하는 공정이 진행될 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 콘택 저항을 최소화할 수 있는 메탈 실리사이드층 형성 방법 및 그 방법을 이용한 반도체 소자의 제조방법을 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 반도체 기판의 표면 부분에 도펀트(dopant)를 구비한 도핑층을 형성하는 단계; 상기 도핑층 상에 메탈 및 실리콘을 증착하여 메탈-실리콘 복합층을 형성하는 단계; 및 상기 메탈-실리콘 복합층을 실리사이드화(silicidation) 하여 메탈 실리사이드층을 형성하는 단계;를 포함하는 메탈 실리사이드층 형성방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 메탈 실리사이드층을 형성하는 단계에서, 상기 도펀트를 상기 메탈 실리사이드층과 도핑층의 계면에 집속시킬 수 있다.
본 발명의 일 실시예에 있어서, 상기 메탈 실리사이드층을 형성하는 단계에서, 상기 도핑층의 두께가 상기 메탈 실리사이드층 형성 전보다 얇아질 수 있다.
본 발명의 일 실시예에 있어서, 상기 메탈 실리사이드층을 형성하는 단계에서, 도펀트 세그리게이션(segregation)을 통해 상기 도펀트를 상기 메탈 실리사이드층과 도핑층의 계면에 집속시킬 수 있다.
본 발명의 일 실시예에 있어서, 상기 도핑층을 형성하는 단계에서, 상기 도펀트의 주입(implantation) 또는 도펀트의 확산(diffusion)을 통해 10㎚ 이하의 두께로 상기 도핑층을 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 메탈-실리콘 복합층을 형성하는 단계에서, 상기 도핑층 상에 비정질(amorphous) 실리콘층(a-Si layer)과 메탈층을 적어도 2개 교대로 적층할 수 있다.
본 발명의 일 실시예에 있어서, 상기 메탈은 노블(noble) 메탈 또는 근(near) 노블 메탈을 포함하고, 상기 실리콘 및 메탈은 PVD(Physical Vapor Deposition) 또는 CVD(Chemical Vapor Deposition) 방법으로 공급할 수 있다.
본 발명의 일 실시예에 있어서, 상기 실리콘과 메탈을 동시에 스퍼터링(sputtering)하는 코-스퍼터링(co-sputtering) 증착(deposition), 실리콘과 메탈의 합성물을 스퍼터링하는 합성물 타겟 스퍼터링(composite target sputtering) 증착, 및 메탈층과 실리콘층의 다중층을 형성하는 메탈/실리콘 다중층(metal/Si multi-layer) 증착 중 어느 하나의 방법으로 상기 메탈-실리콘 복합층을 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 실리사이드화는 소정 온도 범위의 열처리 또는 레이저 어닐링을 통해 수행할 수 있다.
본 발명의 일 실시예에 있어서, 페르미 준위 고정(Fermi level pinning)을 위한 디펙(defect)을 형성하는 것을 포함할 수 있다.
또한 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 활성 영역을 포함한 반도체 기판 상에 절연층을 형성하는 단계; 상기 절연층을 관통하여 상기 활성 영역을 노출시키는 콘택홀을 형성하는 단계; 실리콘을 공급하여 실리사이드화를 수행하는 방법을 통해 상기 콘택홀 내의 상기 활성 영역 상에 메탈 실리사이드층을 형성하는 단계; 및 상기 메탈 실리사이드층 상에 메탈 콘택층을 형성하는 단계;를 포함하는 반도체 소자 제조방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 메탈 실리사이드층을 형성하는 단계는, 상기 활성 영역의 표면 부분에 도펀트를 구비한 도핑층을 형성하는 단계; 상기 도핑층 및 상기 절연층 상에 메탈과 상기 실리콘을 증착하여 메탈-실리콘 복합층을 형성하는 단계; 및 상기 메탈-실리콘 복합층에 대한 상기 실리사이드화를 수행하는 단계;를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 실리사이드화를 수행하는 단계에서, 상기 도펀트가 상기 메탈 실리사이드층과 도핑층의 계면에 집속되고, 상기 도핑층의 두께는 상기 메탈 실리사이드층 형성 전보다 얇아질 수 있다.
본 발명의 일 실시예에 있어서, 상기 메탈 콘택층을 형성하는 단계 이후에, 상기 콘택홀 외부의 상기 절연층 상에 형성된 메탈 실리사이드층을 제거할 수 있다.
본 발명의 일 실시예에 있어서, 상기 활성 영역은 소스/드레인 영역이고, 상기 메탈 실리사이드층은 상기 소스/드레인 영역과 메탈 콘택층 사이의 경계층을 구성할 수 있다.
본 발명의 기술적 사상에 의한 메탈 실리사이드층 형성방법은 도핑층 상의 메탈-실리콘 복합층을 이용한 실리사이드화를 통해 수 ㎚ 정도로 메탈 실리사이드층을 매우 얇게 형성할 수 있다. 또한, 메탈 실리사이드층이 형성되면서 도펀트 세그리게이션에 의해 메탈 실리사이드층과 도핑층의 계면에 도펀트를 매우 얇은 두께로 집속시킬 수 있다. 그에 따라, 메탈 실리사이드층과 도핑층의 계면에 도펀트가 얇은 두께로 집속 또는 제한(confinement)되어 활성화(activation) 됨으로써, 고온 열처리나 실리콘층의 도펀트 과-포화 과정없이 계면에서의 콘택 저항(Rc)을 최소화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메탈 실리사이드층 형성방법에 대한 흐름도이다.
도 2a 내지 도 2c는 도 1의 메탈 실리사이드층 형성방법에 대응하는 단면도들이다.
도 3a 내지 도 3c는 도 2a의 기판 표면에 도핑층 형성 방법의 다른 실시예를 보여주는 단면도들이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 메탈 실리사이드층 형성방법에 대한 흐름도이다.
도 5는 몇몇 메탈에 대한 실리사이드화 과정에서 계면 정의를 설명하기 위한 개념도이다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 메탈 실리사이드층 형성방법에 대한 흐름도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 제조방법에 대한 흐름도이다.
도 8a 내지 도 8g는 도 7의 반도체 제조방법에 대응하는 단면도들이다.
도 9a 내지 도 9d는 본 발명의 일 실시예들에 따른 DRAM 소자를 포함한 반도체 소자에 대한 평면도 및 단면도들이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 통상의 기술자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 구성 요소가 다른 구성 요소에 연결된다고 기술될 때, 이는 다른 구성 요소와 바로 연결될 수도 있지만, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 유사하게, 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 구조나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 메탈 실리사이드층 형성방법에 대한 흐름도이고, 도 2a 내지 도 2c는 도 1의 메탈 실리사이드층 형성방법에 대응하는 단면도들이다.
도 1 및 도 2a을 참조하면, 먼저, 반도체 기판(110) 표면에 도핑층(120)을 형성한다(S110). 반도체 기판(110)은 실리콘(Si)을 포함할 수 있다. 실리콘(Si)은 예컨대, 다결정질 실리콘(c-Si), 또는 비결정질 실리콘(a-Si)을 포함할 수 있다. 본 실시예의 메탈 실리사이드층 형성방법에서, 반도체 기판(110)은 결정질 실리콘을 포함할 수 수 있다. 물론, 반도체 기판(110)의 재질이 실리콘에 한정되는 것은 아니다. 예컨대, 반도체 기판(110)은 저마늄(Ge) 등의 Ⅳ족 반도체, 실리콘저마늄(SiGe)나 실리콘카바이드(SiC) 등의 Ⅳ-Ⅳ족 화합물 반도체, 또는 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 인듐포스파이드(InP) 등의 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다.
본 실시예의 메탈 실리사이드층 형성방법에서, 반도체 기판(110)은 실리콘 벌크(Si bulk) 웨이퍼 또는 SiGe 웨이퍼를 기반으로 할 수 있다. 또한, 반도체 기판(110)은 에피택셜(Epitaxial) 웨이퍼, 폴리시드(polished) 웨이퍼, 열처리된(Annealed) 웨이퍼 등을 기반으로 할 수도 있다.
반도체 기판(110)은 p형 또는 n형 기판일 수 있다. 예컨대, 반도체 기판(110)은 p형 불순물 이온을 포함한 p형 기판, 또는 n형 불순물 이온을 포함한 n형 기판일 수 있다. 한편, 반도체 기판(110)은 STI(Shallow Trench Isolation) 등과 같은 소자 분리층을 통해 정의된 활성 영역을 포함할 수 있다. 상기 활성 영역은 반도체 기판(110) 내에 불순물 이온들, 즉 도펀트(dopant)를 고농도로 주입하여 형성할 수 있다. 예컨대, 상기 활성 영역은 반도체 기판(110) 내에 도펀트를 1E20/cm3 이상으로 주입하여 형성한 소스/드레인 영역일 수 있다.
도핑층(120)은 화살표로 표시된 바와, 같이 반도체 기판(110) 상에 도펀트(Dp)를 매우 얇은 두께로 주입(implantation: Im)하여 형성할 수 있다. 예컨대, p형 또는 n형 도펀트(Dp)를 반도체 기판(110)의 표면으로 매우 얇게 주입하여, 제1 두께(D1)의 갖는 도핑층(120)을 형성할 수 있다. 제1 두께(D1)는 수 ㎚ 정도, 예컨대 2 ~ 3㎚일 수 있다.
도펀트 주입은 매우 낮은 주입 에너지를 가지고 수행될 수 있다. 예컨대, 도펀트 주입은 수백 eV의 주입 에너지를 가지고 수행될 수 있다. 또한, 도펀트 주입은 플라즈마(plasma)나 클러스터 이온 주입법(cluster ion implantation) 등을 포함할 수 있다. 또한, 도펀트 주입은 Rp(projection profile)을 줄이면서 처리량(throughput)이 유지되는 방법으로 진행할 수 있다.
여기서, 도펀트(Dp)는 예컨대, 보론(B), 인(P), 비소(As) 등의 일반적인 p형 또는 n형 불순물 이온일 수 있다. 또한, 도펀트(Dp)는 황(S), 셀레늄(Se), 텔루늄(Te) 등의 칼코겐(chalcogen) 원소일 수 있다.
한편, 반도체 기판(110)은 전술한 바와 같이 활성 영역을 포함할 수 있고, 도핑층(120)은 활성 영역 상에 형성될 수 있다. 도핑층(120)은 상기 활성 영역으로 활성 영역 형성용 도펀트를 주입하기 전에 형성되거나 또는 주입한 후에 형성될 수 있다. 도핑층(120)이 활성 영역 형성용 도펀트를 주입한 후에 형성되는 경우에, 도핑층(120)은 인-시츄(in-situ)로 형성될 수 있다.
도 1 및 도 2b을 참조하면, 도핑층(120) 상에 메탈-실리콘 복합층(130)을 형성한다(S130). 메탈-실리콘 복합층(130)은 실리콘층(131)과 메탈층(133)이 교대로 적층된 구조를 가질 수 있다. 실리콘층(131)은 비정질(amorphous) 실리콘(a-Si)으로 형성될 수 있고, PVD(Physical Vapor Deposition) 또는 CVD(Chemical Vapor Deposition) 방법으로 형성될 수 있다. 한편, 메탈층(133)은 메탈 실리사이드층(도 2c의 140) 형성을 위한 메탈로 형성될 수 있다. 메탈층(133)은 예컨대, 코발트(Co), 니켈(Ni), 백금(Pt) 등의 노블(noble) 메탈 또는 근(near) 노블 메탈을 포함할 수 있다. 메탈층(133) 역시 PVD 또는 CVD 방법으로 형성될 수 있다.
이러한 메탈-실리콘 복합층(130)은 도핑층(120) 상에 실리콘층(131)을 형성하고, 다음 실리콘층(131) 상에 메탈층(133)을 형성하며, 다시 메탈층(133) 상에 실리콘층(131)을 형성하는 식으로 형성될 수 있다. 도 2b에서 메탈-실리콘 복합층(130)이 3개의 층으로 형성되었지만, 본 실시예의 메탈 실리사이드층 형성방법에서, 메탈-실리콘 복합층(130)의 층수가 3개에 한정되는 것은 아니다. 예컨대, 메탈-실리콘 복합층(130)은 4개 이상의 층으로 형성될 수도 있고, 2개의 층으로 형성될 수도 있다. 메탈-실리콘 복합층(130)이 2개의 층으로 형성된 구조는 도 4a 및 도 4b에 예시된다.
도 2b에 도시된 바와 같이 메탈-실리콘 복합층(130)은 실리콘층(131)과 메탈층(133)으로 구별된 구조를 가질 수 있다. 이와 같이 실리콘층(131)과 메탈층(133)이 구별된 구조를 갖는 경우에, 도핑층(120) 상에 실리콘층(131)이 먼저 형성될 수 있으나 메탈층(133)이 먼저 형성되는 것이 전적으로 배제되는 것은 아니다. 도핑층(120) 상에 어느 층을 먼저 형성하느냐는 차후 형성되는 메탈 실리사이드층(도 2c의 140)에 도핑층(120) 내의 실리콘이 얼마나 요구되느냐에 따라 달라질 수 있다. 그에 대해서는 도 4a 및 도 4b에 대한 설명 부분에서 좀더 상세히 설명한다.
한편, 메탈-실리콘 복합층은 실리콘층과 메탈층의 구별없이 형성될 수도 있다. 예컨대, 메탈-실리콘 복합층은 실리콘과 메탈이 혼합된 혼합물 단일층으로 형성될 수 있다. 이와 같이 메탈-실리콘 복합층(130)이 실리콘층과 메탈층의 구별없이 형성되는 경우, 메탈-실리콘 복합층(130)은 코-스퍼터링(co-sputtering) 증착이나 합성물 타겟 스퍼터링(composite target sputtering) 증착을 통해 형성될 수 있다. 여기서, 코-스퍼터링 증착은 실리콘 타겟과 메탈 타겟 2개를 동시에 스퍼터링하여 증착하는 방법을 의미할 수 있다. 또한, 합성물 타겟 스퍼터링 증착은 실리콘과 메탈의 합성물 타겟을 스퍼터링하여 증착하는 방법을 의미할 수 있다. 코-스퍼터링 증착과 합성물 타겟 스퍼터링 증착은 실리콘과 메탈이 동시에 공급되므로, 전술한 바와 같이 실리콘층과 메탈층의 구별없이 혼합물 단일층 구조의 메탈-실리콘 복합층이 형성될 수 있다.
참고로, 코-스퍼터링 증착 또는 합성물 타겟 스퍼터링 증착과 비교하여, 메탈층과 실리콘층의 이중층 또는 다중층으로 메탈-실리콘 복합층(130)을 형성하는 방법은 메탈/실리콘 이중층 또는 다중층(metal/Si multi-layer or double-layer) 증착이라고 명명할 수 있다.
도 1 및 도 2c을 참조하면, 실리사이드화(silicidation)를 통해 메탈 실리사이드층(140)을 형성한다(S150). 실리사이드화는 소정 온도의 열처리를 통해 수행할 수 있다. 열처리의 온도는 메탈의 종류 및 요구되는 메탈 실리사이드층의 특성에 따라 다양하게 선택될 수 있다. 예컨대, 니켈 실리사이드층을 형성하는 경우, 낮은 콘택 저항을 구현하기 위해, 300 ~ 500℃ 정도의 저온으로 열처리가 수행될 수 있다. 물론, 실리사이드화를 위한 열처리 온도가 상기 수치에 한정되는 것은 아니다. 한편, 실리사이드화는 레이저 어닐링을 통해서도 수행될 수 있다. 레이저 어닐링에 의한 실리사이드화는 실리사이드화가 요구되는 영역을 레이저로 국부적으로 조사함으로써, 수행될 수 있다.
실리사이드화를 통해 형성된 메탈 실리사이드층(140) 역시 매우 얇은 두께를 가질 수 있다. 예컨대, 메탈 실리사이드층(140)은 10㎚ 이하의 두께를 가질 수 있다. 도 4a 및 도 4b에 대한 설명 부분에서, 실리콘층, 메탈층 및 메탈 실리사이드층의 두께 관계에 대하여 좀더 상세히 설명한다.
실리사이드화를 통한 메탈 실리사이드층(140) 형성 후, 도핑층(120a)의 두께는 메탈 실리사이드층(140) 형성 전보다 더 얇아질 수 있다. 예컨대, 메탈 실리사이드층(140) 형성 후 도핑층(120a)의 두께는 제2 두께(D2)를 가질 수 있고, 제2 두께(D2)는 제1 두께(D1)보다 작을 수 있다. 이는 실리사이드화가 진행되면서 도핑층(120)의 실리콘이 실리사이드화에 이용되기 때문이다.
좀더 구체적으로 설명하면, 실리사이드화가 진행되면서 도핑층(120)의 실리콘이 실리사이드화에 이용될 수 있다. 또한, 도핑층(120)의 실리콘이 실리사이드화에 이용되어 소비됨에 따라, 메탈 실리사이드층(140)과 도핑층(120a)의 계면의 위치가 점차 이동할 수 있다. 예컨대, 메탈 실리사이드층(140)과 도핑층(120a)의 계면의 위치가 반도체 기판(110) 방향으로 이동하고, 이동한 만큼 도핑층(120a)의 두께가 얇아질 수 있다.
한편, 실리사이드화 진행 중에 메탈 실리사이드층(140) 내의 도펀트는 메탈 실리사이드층(140)과 도핑층(120a)의 계면으로 밀려나오게 된다. 이와 같이 실리사이드화를 통해 도펀트가 계면으로 밀려나와 계면 상에 집속되는 현상을 도펀트 세그리게이션(dopant segregation)이라 한다. 따라서, 도펀트 세그리게이션을 위해 메탈-실리콘 복합층(130)에 소정 농도의 도펀트가 주입될 수 있다.
그러나 도핑층(120a) 상부 영역의 도펀트가 도펀트 세그리게이션으로 작용하기 때문에 메탈-실리콘 복합층(130)에 별도의 도펀트가 주입되지 않을 수도 있다. 다시 말하면, 전술한 바와 같이 도핑층(120a)의 실리콘의 일부도 실리사이드화에 이용되어 메탈 실리사이드층(140)으로 변환될 수 있다. 그에 따라, 메탈 실리사이드층(140)으로 변환되는 도핑층(120a)의 상부 영역 내부의 도펀트는 실리사이드화 진행 중에 메탈 실리사이드층(140)과 도핑층(120a)의 계면으로 밀려나오게 되어 도펀트 세그리게이션으로 작용할 수 있다.
참고로, 메탈층과 실리콘층의 콘택 저항을 감소하기 위하여, 메탈층과 실리콘층의 계면에서 도펀트를 안정적으로 활성화(activation)하고, 또한 계면으로 도펀트를 고농도로 제한(heavy dose confine)하여 얇은 정션을 형성하여야 한다. 도펀트가 계면 근처에 집속될 때, 500 ℃ 전후의 저온에서도 도펀트의 용해도(solubility) 또는 활성화(activation)가 크게 증가하고, 샤키 장벽 높이(Schottky Barrier Height: SBH)가 낮아져 콘택 저항 감소에 크게 기여할 수 있다. 반면에 도펀트가 계면 근처, 예컨대 계면에서 수 ㎚ 두께로 제한되지 않는 경우, 도펀트는 오프-전류(off-current) 증가, 이동도(mobility) 저하, 및 확산 저항(spreading resistance: Rspr) 등을 증가시켜 소자의 성능을 열화시킬 수 있다.
도펀트의 활성화를 위해 온도를 증가시킬 수 있는데, 온도가 증가하면 확산(diffusion)도 함께 증가하기 때문에 계면으로의 도펀트 집속이 방해될 수 있다. 또한, 콘택 저항 감소를 위해 일반적으로 메탈 실리사이드층을 형성하게 되는데, 메탈 실리사이드층의 성장에 따라 계면 위치가 변경되고, 메탈 실리사이드층의 두께가 두꺼워지는 경우 계면에서의 도펀트 산포가 증가하는 문제가 발생할 수 있다. 계면 위치 변경 및 도펀트 산포 증가에 대해서는 도 5에 대한 설명 부분에서 좀더 상세히 설명한다. 이러한 메탈 실리사이드층의 형성은 채널 저항(Rch) 이외의 외부 저항(Rext)을 감소에도 기여할 수 있으나, 실리사이드 외부 성장(silicide external growth), 비균질 상(inhomogeneous phase) 등에 기인하여 저항 산포가 증가하는 문제가 발생할 수 있다.
한편, 콘택 저항 감소를 위한 다른 방법으로, 실리콘층, 예컨대 소스/드레인 영역에 도펀트를 과도하게 주입하여 과-포화(super-saturation)시키는 방법이 이용될 수 있다. 그러나 과-포화 방법의 경우 후속 열 수지(heat budget)에 따른 확산, 불활성화(de-activation) 등의 문제점이 발생하여 반도체 소자의 성능이 떨어지는 문제가 발생할 수 있다. 예컨대, DRAM 소자에서, CoSi2/Poly-Si의 GBC 콘택에서, 불순물 이온을 과-포화시키는 경우, Poly-Si의 모폴로지(morphology)가 열화되고 GIDL(Gate Induced Drain Leakage)이 증가하며, tREF(Refresh Interval Time)이 불량해 질 수 있다. 또한, 로직 소자에서 NiSi/Si 콘택의 경우, 확장 저항(Rspr)이 증가하고, 오프-전류(off-current)가 증가하며, 단채널(short channel) 특성 열화가 발생할 수 있다.
정리하면, 메탈층과 실리콘층의 콘택 저항을 감소시키기 위한 방법은, 비교적 낮은 온도로 도펀트를 활성화하고, 메탈 실리사이드층을 형성하는 경우 메탈 실리사이드층을 매우 얇은 두께로 형성하며, 또한, 실리콘층의 도펀트 과-포화 과정없이 메탈 실리사이드층과 실리콘층의 계면에 얇은 두께로 도펀트를 고농도 집속하는 방법으로 요약될 수 있다.
본 실시예의 메탈 실리사이드층 형성 방법은, 도핑층(120) 상의 메탈-실리콘 복합층(130)을 이용한 실리사이드화를 통해 수 ㎚ 정도로 메탈 실리사이드층(140)을 매우 얇게 형성할 수 있다. 또한, 메탈 실리사이드층(140)이 형성되면서 도펀트 세그리게이션에 의해 메탈 실리사이드층(140)과 도핑층(120a)의 계면에 도펀트를 매우 얇은 두께로 집속시킬 수 있다. 그에 따라, 메탈 실리사이드층(140)과 도핑층(120a)의 계면에 도펀트가 얇은 두께로 집속 또는 제한(confinement)되어 활성화됨(activation)으로써, 고온 열처리나 실리콘층의 도펀트 과-포화 과정없이 계면에서의 콘택 저항(Rc)을 최소화할 수 있다.
여기서, 도핑층(120a)은 결국 실리콘층에 도펀트가 주입된 층이므로 메탈 실리사이드층(140)과 도핑층(120a)의 계면은, 결국 메탈 실리사이드층(140)과 실리콘층의 계면을 의미할 수 있다. 이하에서도 동일한 개념으로 이해될 수 있다.
도 3a 내지 도 3c는 도 2a의 기판 표면에 도핑층 형성 방법의 다른 실시예를 보여주는 단면도들로서, 확산을 통해 도핑층을 형성하는 방법을 보여준다.
도 3a를 참조하면, 반도체 기판(110) 상에 도펀트(D)를 형성한다. 예컨대, 모노레이어 도핑(Mono-Layer Doping: MLD) 방법을 통해 반도체 기판(110) 표면에 도펀트(D)를 단일분자층 수준으로 매우 얇게 형성한다. 여기서, 도펀트(D)는 전술한 보론(B), 인(P), 비소(As) 등의 일반적인 불순물 원소이거나, 또는 황(S), 셀레늄(Se), 텔루늄(Te) 등의 칼코겐(chalcogen) 원소일 수 있다.
도 3b를 참조하면, 반도체 기판(110) 상에 도펀트(D)를 덮는 절연층(210)을 형성한다. 절연층(210)은 산화막 또는 질화막일 수 있다. 예컨대, 절연층(210)은 실리콘산화막 또는 실리콘질화막일 수 있다.
절연층(210) 형성 후, 화살표로 표시된 바와 같이 열을 인가하여(H), 도펀트(D)를 확산(diffusion)시킨다. 확산을 통해 도펀트(D)는 반도체 기판(110)과 절연층(210)으로 이동할 수 있다.
도 3c를 참조하면, 도펀트(D)의 확산에 의해 반도체 기판(110) 표면에 도핑층(120)이 형성될 수 있다. 구체적으로, 도펀트(D)는 확산에 의해 반도체 기판(110)의 표면부분으로 대부분 이동하는 한편, 일부는 절연층(210a)에 남아 절연층(210a) 내에서 확산할 수 있다. 반도체 기판(110)으로 이동한 도펀트(Dp)는 도핑층(120)을 구성할 수 있다.
이러한 도핑층(120)은 거의 수 ㎚로 매우 얇게 형성될 수 있다. 확산에 의한 도핑층(120) 형성 후, 도핑층(120) 상부의 절연층(210a)은 제거한다. 절연층(210a)의 제거에 의해, 반도체 기판(110) 표면에 도핑층(120)이 형성된, 도 2a와 유사한 구조가 구현될 수 있다. 결국, 도 2a의 도핑층(120)은 도펀트의 주입에 의해 형성되고 본 실시예의 도핑층(120)은 도펀트의 확산에 의해 형성된다는 점에서, 제조방법 상에서 차이가 있으나, 도시된 바와 같이 최종적인 구조는 대동소이할 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 메탈 실리사이드층 형성방법에 대한 단면도들이다.
도 4a를 참조하면, 먼저, 도 2a에서와 같이 반도체 기판(110) 표면에 도핑층(120)을 형성한다. 도핑층(120)은 제1 두께(D1)로 형성되며 도펀트의 주입 또는 확산에 의해 형성될 수 있다. 한편, 제1 두께(D1)는 수 ㎚, 예컨대 2 ~ 3㎚ 정도일 수 있다.
도핑층(120) 형성 후, 도핑층(120) 상에 메탈-실리콘 복합층(130a)을 형성한다. 본 실시예의 메탈 실리사이드층 형성방법에서, 메탈-실리콘 복합층(130a)은 실리콘층(131a)과 메탈층(133)을 포함하며, 도시된 바와 같이 이중층으로 형성될 수 있다. 물론, 메탈-실리콘 복합층(130a)은 삼중층 이상으로 형성될 수도 있고, 경우에 따라 메탈 및 실리콘 혼합물의 단일층 구조를 가질 수도 있다.
한편, 실리콘층(131a)의 두께(Ds)와 메탈층(133)의 두께(Dm) 사이에는 일정한 비율 관계를 가질 수 있다. 좀더 구체적으로 설명하면, 실리사이드화를 통해 메탈 실리사이드층이 형성될 때 이용되는 메탈층 두께(Dm)와 실리콘층 두께(Ds)는 어느 정도 일정한 비율을 가지게 되며, 또한 형성된 메탈 실리사이드층도 메탈층 또는 실리콘층에 대하여 일정한 비율의 두께를 가질 수 있다. 예컨대, 니켈 실리사이드층을 형성하는 경우에 니켈층과 실리콘층의 두께 비율은 1 : 1.8 정도일 수 있다. 또한, 형성된 니켈 실리사이드층은 니켈층에 대하여 1 : 2.2 정도의 상대적인 두께를 가질 수 있다.
한편, 본 실시예의 메탈 실리사이드층 형성방법에서, 도핑층(120)의 실리콘이 메탈 실리사이드층 형성에 이용될 수 있다. 따라서, 메탈 실리사이드층의 형성을 위해 메탈-실리콘 복합층(130a)에 형성된 실리콘층(131a)의 두께(Ds)는 메탈 실리사이드층 형성을 위해 일반적으로 요구되는 실리콘층의 두께보다는 얇을 수 있다. 예컨대, 니켈 실리사이드층을 형성하는 경우에, 메탈-실리콘 복합층(130a)에서 메탈층(133)의 두께(Dm)가 1이라면, 실리콘층(131a)의 두께(Ds)는 1.5 정도의 두께를 가질 수 있다. 또한, 만약 도 2b의 구조와 같이 실리콘층(131)이 메탈층(133)의 상부와 하부에 형성된 경우에, 실리콘층(131)의 두께는 상부 및 하부의 2개의 층을 합하여 1.5 정도가 될 수 있다.
도 4b를 참조하면, 실리사이드화를 통해 메탈 실리사이드층(140)을 형성한다. 실리사이드화는 소정 온도의 열처리 또는 레이저 어닐링을 통해 수행할 수 있다. 실리사이드화를 통해 형성된 메탈 실리사이드층(140)의 두께(Ds1)는 얇은 두께, 예컨대 10㎚ 이하의 두께를 가질 수 있다.
한편, 메탈 실리사이드층(140)은 메탈-실리콘 복합층(130a)의 두께보다 얇을 수 있다. 예컨대, 니켈 실리사이드층을 형성하는 경우, 도 4a에서 메탈층(133)의 두께를 1이라 하면 형성된 메탈 실리사이드층(140)의 두께(Ds1)는 2.2 정도일 수 있다. 또한, 메탈 실리사이드층(140)은 도핑층(120a)의 실리콘을 일부 이용하여 형성되므로, 메탈 실리사이드층(140) 형성 후, 도핑층(120a)의 제2 두께(D2)는 메탈 실리사이드층(140) 형성 전의 제1 두께(D1)보다 작을 수 있다. 수치적으로 실리콘층이 1.8 대신 1.5가 이용되므로 도핑층(120a)의 실리콘이 대충 0.3 정도가 이용된 것으로 보면, 도핑층(120a)은 메탈 실리사이드층(140) 형성 후 메탈층(133)의 0.3 정도에 해당하는 두께가 감소할 수 있다. 물론, 도핑층(120a)의 감소 두께가 상기 수치에 한정되는 것은 아니다.
이와 같이, 메탈 실리사이드층(140) 형성 후, 도핑층(120a)의 두께가 감소하고, 또한 전술한 바와 같이 계면이 하부로 이동하면서 도펀트 세그리게이션에 의해 도펀트(Dp)가 메탈 실리사이드층(140)과 도핑층(120a)의 계면으로 밀려나오게 된다. 그에 따라, 도펀트(Dp)는 매우 얇은 두께로 메탈 실리사이드층(140)과 도핑층(120a)의 계면에 집중되어 활성화될 수 있고, 메탈 실리사이드층(140)과 실리콘층 사이의 콘택 저항 감소에 기여할 수 있다.
도 5는 몇몇 메탈에 대한 실리사이드화 과정에서 계면 정의를 설명하기 위한 개념도로서, (a)는 티타늄(Ti)에 대한 실리사이드화를 보여주고, (b)는 코발트(Co)에 대한 실리사이드화를 보여주며, (c)는 니켈(Ni)에 대한 실리사이드화를 보여준다.
도 5를 참조하면, 도시된 바와 같이 실리사이드화가 진행되면서, 실리사이드층과 실리콘층의 계면(I1, I2, I3, I4)이 점차 하부로 이동함을 알 수 있다. 좀더 구체적으로, 왼쪽 (a)의 Ti의 경우, 처음 1의 두께(상대적인 두께임)로 Ti층이 형성된 직후, 실리콘층의 표면이 제1 계면(I1)에 해당할 수 있다. 다음 실리사이드화를 통해, 제1 Ti-실리사이드층(TiSi layer)이 형성되면서, 계면은 실리콘층의 내부로 이동하여, 실리콘층 내부의 1.11 두께 부분이 제2 계면(I2)에 해당할 수 있다. 이후 실리사이드화가 더 진행하여 제2 Ti-실리사이드층(TiSi2)이 형성되면서, 계면은 실리콘층의 내부로 더 이동하여, 실리콘층 내부의 2.22 두께 부분이 제3 계면(I3)에 해당할 수 있다.
중간 (b)의 Co의 경우는, 실리콘층 표면의 제1 계면(I1)에서, 실리사이드화가 진행되면서, 제1 Co-실리사이드층(Co2Si)의 제2 계면(I2), 제2 Co-실리사이드층(CoSi)의 제3 계면(I3), 그리고 제3 Co-실리사이드층(CoSi2)의 제4 계면(I4) 순으로 계면이 점차로 실리콘층 내부로 이동하며, 오른쪽 (c)의 Ni의 경우도, 실리콘층 표면의 제1 계면(I1)에서, 실리사이드화가 진행되면서, 제1 Ni-실리사이드층(Ni2Si)의 제2 계면(I2), 제2 Ni-실리사이드층(NiSi)의 제3 계면(I3), 그리고 제3 Ni-실리사이드층(NiSi2)의 제4 계면(I4) 순으로 계면이 실리콘층 내부로 이동함을 확인할 수 있다.
이와 같이 실리사이드화를 통해 계면이 내부로 이동하면서 도펀트 세그리게이션이 일어남은 전술한 바와 같다. 그러나 도면들을 통해 알 수 있듯이 실리콘층의 내부로 파고들면서 메탈 실리사이드층이 형성되므로, 메탈 실리사이드층이 두껍게 형성되는 경우에, 메탈 실리사이드층과 실리콘층의 계면으로 도펀트의 효과적인 제한(confinement)이 힘들 수 있다.
좀더 구체적으로 설명하면, 도펀트 세그리게이션 방법은 메탈 실리사이드층 형성 전에 실리콘층으로 도펀트를 주입하고 실리사이드화를 진행하여 도펀트 세그리게이션을 발생시키는 IBS(Implantation Before Silicidation) 방법과, 메탈 실리사이드층 형성 후에 메탈 실리사이드층으로 도펀트의 주입 및 열처리를 통해 도펀트 세그리게이션을 발생시키는 IAS(Implantation After Silicidation) 방법으로 구분될 수 있다.
메탈 실리사이드층이 두껍게 형성되는 경우, IBS 방법의 경우, 낮은 주입 에너지로 실리콘층에 얇게 주입된 도펀트가 계면까지 확산하지 못하여 계면으로의 도펀트 집속이 어려울 수 있다. 또한, 주입 에너지를 높여 실리콘층 깊숙이 도펀트를 주입하게 되면 스트래글(straggle)이 증가하여 도펀트 산포가 불량해지므로, 역시 계면으로의 도펀트 집속이 힘들어 질 수 있다.
참고로, 주입 에너지가 높을수록 도펀트 농도가 10배 떨어지는 깊이가 크게 증가함이 확인되고 있다. 예컨대, 1keV의 주입 에너지로 도펀트를 주입하는 경우, 도펀트 농도가 10배 떨어지는 깊이는 4㎚ 이하이나, 10keV로 주입 에너지를 높인 경우, 도펀트 농도가 10배 떨어지는 깊이가 거의 8㎚ 정도로 조사되고 있다. 이는 결국, 주입 에너지가 높을 수로 도펀트의 스트래글이 커져서 요구되는 위치에 도펀트들이 집중되지 못함을 의미할 수 있다.
또한, 메탈 실리사이층의 두께가 두꺼워질수록 도펀트 농도가 10배 떨어지는 깊이가 증가할 수 있다. 예컨대, 니켈 실리사이드층의 경우, 동일하게 1keV의 주입 에너지로 도펀트를 주입하더라도, 35㎚ 두께로 니켈 실리사이드층이 형성된 경우 도펀트 농도가 10배 떨어지는 깊이가 거의 6㎚ 정도로 나타나고, 50㎚ 두께로 니켈 실리사이드층이 형성된 경우 도펀트 농도가 10배 떨어지는 깊이가 거의 7.5㎚ 정도로 나타나고 있어, 니켈 실리사이드층을 형성하지 않은 경우의 4㎚ 보다 증가함을 확인할 수 있다.
한편, IAS 방법의 경우, 이미 형성된 메탈 실리사이드층으로 도펀트가 주입되므로, 메탈 실리사이드층의 그레인 바운더리 등으로 확산을 통해 도펀트들이 누설되어 역시 계면으로의 도펀트의 효과적인 제한이 힘들 수 있다.
결국, 메탈 실리사이드층을 형성하는 경우에, 주입 에너지를 낮추고 메탈 실리사이드층의 유효 두께를 줄이는 것이 도펀트를 계면으로 고농도로 제한 또는 집속하는 데에 유리할 수 있다.
한편, 오른쪽 (c)의 Ni의 실리사이드화의 경우, 제3 Ni-실리사이드층(NiSi2)은 비교적 저항이 높을 수 있다. 이러한 제3 Ni-실리사이드층(NiSi2)은 700 ℃이상의 고온 열처리를 통해 형성될 수 있다. 따라서, 열처리 온도를 낮게 유지함으로써, 제2 Ni-실리사이드층(NiSi)까지만 실리사이드화를 제한함으로써, 계면을 제3 계면(I3)으로 유지시킬 수 있다.
본 실시예의 메탈 실리사이드층 형성방법은, 실리콘층 상부에 메탈-실리콘층을 형성하고, 상기 메탈-실리콘층을 실리사이드화 하여 메탈 실리사이드층을 형성할 수 있다. 그에 따라, 메탈-실리콘층과 실리콘층의 계면이 실리콘층 표면에 인접하여 위치하도록 할 수 있다. 또한, 실리콘층의 도펀트, 예컨대 도핑층의 도펀트가 실리사이드화 중에 얇은 깊이의 계면으로 도펀트 세그리게이션 되므로, 메탈 실리사이드층과 실리콘층의 계면에 도펀트가 효과적으로 제한되어 집속될 수 있다. 결과적으로 본 실시예의 메탈 실리사이드층 형성방법은 전술한 IBS 방법이나 IAS 방법에 의해 발생할 수 있는 문제들을 효과적으로 해결할 수 있고, 그에 따라 메탈 실리사이드층과 실리콘층 사이의 콘택 저항을 최소화할 수 있다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 메탈 실리사이드층 형성방법에 대한 단면도들이다.
도 6a를 참조하면, 반도체 기판(110) 내의 소정 깊이로 도펀트(Df)를 주입한다. 이와 같은 도펀트(Df) 주입은 반도체 기판(110)의 표면 처리 방법 중 하나일 수 있다. 예컨대, 반도체 기판(110)에 주입된 도펀트(Df)는 페르미 준위 고정(Fermi level pinning)을 위한 디펙(defect)으로 작용할 수 있다. 일반적으로 그러한 디펙은 계면의 콘택 저항 감소에 기여하지 못할 수 있다. 한편, 도펀트(Df) 주입 깊이는 차후에 메탈 실리사이드층 형성 중에 반도체 기판(110)의 실리콘이 얼마나 이용되느냐에 따라 적절히 선택될 수 있다.
도 6b를 참조하면, 반도체 기판(110)에 메탈-실리콘 복합층(130)을 형성한다. 메탈-실리콘 복합층(130)은 도 4a에서와 같이 실리콘층(131)과 메탈층(133)을 포함할 수 있다. 실리콘층(131)과 메탈층(133)의 두께는 차후에 메탈 실리사이드층 형성 중에 하부의 반도체 기판(110)의 실리콘이 얼마 정도 이용될 수 될 수 있느냐에 따라 결정될 수 있다. 예컨대, 도 4a 및 도 4b에서 설명한 바와 같이, 니켈 실리사이드층을 형성하는 경우에, 메탈층(133)과 실리콘층(131)은 1 : 1.5 정도의 두께 비율을 가지고 형성될 수 있다. 또한, 이러한 니켈 실리사이드층 형성에 이용되는 반도체 기판(110)의 실리콘의 두께는 메탈층(133)의 두께에 비교하여 0.3 정도일 수 있다.
한편, 도 6b에서 메탈-실리콘 복합층(130)을 도 4a의 구조와 같이 실리콘층(131)과 메탈층(133)의 이중층으로 형성하였지만, 그에 한하지 않고, 도 2b의 구조와 같이 삼중층으로 형성할 수 있다. 또한, 메탈-실리콘 복합층(130)은 사중층 이상으로도 형성할 수 있다. 여기서, I는 메탈-실리콘 복합층(130) 형성 직후의 메탈-실리콘 복합층(130)과 실리콘층, 즉 반도체 기판(110)의 계면을 지칭할 수 있다.
도 6c를 참조하면, 열처리 또는 레이저 어닐링을 통해 실리사이드화를 수행하여 메탈 실리사이드층(140)을 형성한다. 도시된 바와 같이 실리사이드화를 통해 메탈 실리사이드층(140)의 계면은 I에서 I'로 이동할 수 있다. 다시 말하면, 실리사이드화가 진행되면서, 반도체 기판(110) 상부의 실리콘이 메탈 실리사이드층(140) 형성에 이용됨으로써, 계면이 반도체 기판(110)의 내부로 이동될 수 있다.
이와 같이 계면이 이동하여 이전에 도펀트가 주입된 깊이에 도달하게 되면, 디펙으로 작용하던 도펀트가 계면 콘택 저항 감소에 기여하는 도펀트로서 작용할 수 있다. 결국, 이전에는 디펙으로 작용하던 도펀트가, 메탈 실리사이드층(140) 형성을 통해 도 2c나 도 4b에서처럼 계면 상에 집속된 도펀트(Dp)로 작용할 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 제조방법에 대한 흐름도이고, 도 8a 내지 도 8g는 도 7의 반도체 제조방법에 대응하는 단면도들이다.
도 7, 도 8a 및 도 8b를 참조하면, 먼저, 반도체 기판(110) 상에 STI와 같은 소자 분리층(150)에 의해 활성 영역(115)이 정의될 수 있다. 예컨대, 활성 영역(115)은 소스/드레인과 같은 고농도 도핑 영역일 수 있다. 다음, 활성 영역(115)과 소자 분리층(150) 상에 절연층(160)을 형성한다(S210). 절연층(160)은 예컨대, 실리콘산화막, 실리콘질화막, 또는 실리콘산화질화막으로 형성할 수 있다.
도 7 및 도 8c를 참조하면, 활성 영역(115)을 노출시키는 콘택홀(Tn)을 형성한다(S230). 콘택홀(Tn)은 절연층(160) 상에 형성된 포토마스크 패턴(미도시)을 식각 마스크로 하여 건식 식각을 통해 형성할 수 있다. 콘택홀(Tn) 형성 후 상기 포토마스크 패턴은 제거될 수 있다.
도 7 및 도 8d를 참조하면, 노출된 활성 영역의 표면에 도펀트를 주입하여 도핑층(120)을 형성한다(S250). 도핑층(120)의 형성은 도펀트 주입 방법에 한정되는 것은 아니다. 예컨대, 도핑층(120)은 도 3a 내지 도 3c와 같이 도펀트의 확산을 통해서 형성할 수도 있다. 도핑층(120)은 매우 얇은 두께, 예컨대 수 ㎚ 정도로 형성할 수 있다.
도 7 및 도 8e를 참조하면, 도핑층(120) 및 절연층(160) 상에 메탈-실리콘 복합층(130a)을 형성한다(S270). 메탈-실리콘 복합층(130a)은 실리콘층(131a)과 메탈층(133)을 포함한 이중층 구조를 가질 수 있다. 물론, 메탈-실리콘 복합층(130a)은 도 2b의 구조와 같은 삼중층 구조, 또는 사중층 이상의 구조를 가질 수도 있다.
한편, 전술한 바와 같이, 실리콘층(131a)과 메탈층(133)은 도핑층(120)의 실리콘이 얼마나 이용되느냐를 고려하여 적절한 비율의 두께로 형성할 수 있다. 이러한, 실리콘층(131a)과 메탈층(133)을 구비한 메탈-실리콘 복합층(130a)은 CVD나 PVD 등의 증착 기술을 통해 콘택홀(Tn) 내에 매우 얇은 두께로 균일하게 형성할 수 있다.
참고로, 증착 기술들, 특히 PVD 기술의 발전에 의해, 니켈(Ni), 티타늄(Ti) 등의 메탈층 형성시, 콘택홀 내의 바텀 커버리지(Bottom Coverage: B/C)의 특성이 현저히 개선되고 있으며, 또한 실리콘의 경우도 B/C가 크게 증가하고 있다. 예컨대, 20㎚ 내외의 콘택홀 내에 물질층을 형성하는 경우, 메탈층의 B/C는 거의 80 ~ 90%에 육박하고 있으며, 실리콘의 경우도 80% 이상의 B/C가 구현되고 있다. 여기서, B/C는 물질층을 형성할 때, 콘택홀 내의 물질층의 두께와 콘택홀 밖의 물질층의 두께의 비율로서, 콘택홀의 바닥면에 물질층을 얼마나 잘 형성할 수 있는지에 대한 척도일 수 있다.
도 7 및 도 8f를 참조하면, 메탈-실리콘 복합층(130a)을 실리사이드화 하여 메탈 실리사이드층(140)을 형성한다(S290). 실리사이드화는 열처리 또는 레이저 어닐링을 통해 수행할 수 있다. 이러한 실리사이드화를 통해 메탈 실리사이드층(140)과 실리콘층, 즉 도핑층(120)의 계면에 도펀트가 집속될 수 있다. 좀더 구체적으로, 메탈 실리사이드층(140)이 형성되면서, 도핑층(120)의 도펀트가 메탈 실리사이드층(140)과 도핑층(120)의 계면으로 세그리게이션이 되고, 또한 메탈 실리사이드층(140)과 도핑층(120)의 계면이 하부로 이동하면서 도핑층(120)의 두께가 얇아짐으로써, 메탈 실리사이드층(140)과 도핑층(120)의 계면으로 도펀트가 고농도로 집속될 수 있다.
도 7 및 도 8g를 참조하면, 메탈 실리사이드층(140) 형성 후, 메탈 실리사이드층(140) 상에 메탈 콘택층(170)을 형성한다(S295). 메탈 콘택층(170)은 예컨대 텅스텐(W)으로 형성할 수 있다. 물론, 메탈 콘택층(170)의 재질이 텅스텐에 한정되는 것은 아니다. 한편, 절연층(160) 상의 메탈 실리사이드층(140)과 메탈 콘택층(170)은 CMP 공정을 통해 제거할 수 있다.
메탈 콘택층(170) 형성 후 후속 반도체 공정을 진행하여 다양한 반도체 소자를 제조할 수 있다. 후속 반도체 공정들은 예컨대, 증착 공정, 식각 공정, 세정 공정 등을 포함할 수 있다. 여기서, 증착 공정은 CVD, 스퍼터링, 스핀 코팅 등 다양한 물질층 형성 공정을 포함할 수 있다. 한편, 반도체 공정들은 반도체 소자를 PCB 상에 실장하고 밀봉재로 밀봉하는 패키징 공정을 포함할 수도 있다. 또한 반도체 공정들은 반도체 소자나 패키지에 대해 테스트를 하는 테스트 공정을 포함할 수도 있다.
도 9a 내지 도 9d는 본 발명의 일 실시예들에 따른 DRAM 소자를 포함한 반도체 소자에 대한 평면도 및 단면도들이다.
도 9a 내지 도 9d를 참조하면, 본 실시예에 따른 반도체 소자(200)는 복수의 활성 영역층(216, ACT)을 포함할 수 있다. 활성 영역층(216)은 기판(210) 상에 형성된 소자 분리막(214)을 통해 정의될 수 있다. 반도체 소자의 디자인 룰의 감소에 따라, 도 9a에 도시된 바와 같이 활성 영역층(216)은 사선(diagonal line or oblique line)의 바(bar) 형태로 배치될 수 있다. 활성 영역층(216) 상에, 활성 영역층(216)을 가로질러 제2 방향(x 방향)으로 상호 평행하게 연장하는 복수의 워드 라인 또는 게이트 라인(224, WL: Word Line)이 배치될 수 있다. 워드 라인(224) 상에는 워드 라인(224)과 직교하는 제1 방향(y 방향)으로 상호 평행하게 연장하는 복수의 비트 라인(245, BL: Bit Line )이 배치될 수 있다.
기판(210)은 p형 또는 n형 기판일 수 있고, 도 2a에 대한 설명 부분에서 기판에 대해 설명한 바와 같다. 소자 분리막(214)은 하나의 절연막으로 형성될 수도 고, 외부 절연막(214A) 및 내부 절연막(214B)을 포함할 수도 있다. 활성 영역층(216)은 소자 분리막(214) 사이에 배치되고 상부 부분에 고농도 도핑 영역들이 형성될 수 있다. 예컨대, 활성 영역층(216)의 상부 부분에 소스 영역(216S) 및 드레인 영역(216D)이 형성될 수 있다.
워드 라인(224)은 매몰 구조로 형성되고, 상면은 기판(210)의 상면보다 낮을 수 있다. 워드 라인(224)의 저면은 도 9c에 도시된 바와 같이 요철 형상을 가지며, 활성 영역층(216)에는 새들 핀 구조의 트랜지스터(saddle FINFET)가 형성될 수 있다. 일부 실시예들에서, 워드 라인(224)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, 또는 WSiN 중에서 선택되는 적어도 하나의 물질로 형성될 수 있다.
게이트 유전막(222)은 워드 라인(224)과 활성 영역층(216) 사이에 배치되며, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO(oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film) 중에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 예컨대, 게이트 유전막(122)은 약 10 내지 25의 유전 상수를 가질 수 있다.
매몰 절연막(226)은 워드 라인(224) 상부로 형성되고, 상면은 기판(210)의 상면과 대략 동일 레벨을 가질 수 있다. 매몰 절연막(226)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 형성될 수 있다.
층간 절연막 패턴(230)은 기판(210) 상에 형성되고 실리콘 산화막(232)과 실리콘 질화막(234)을 포함할 수 있다. 경우에 따라, 층간 절연막 패턴(230)은 실리콘 산화물의 단일층으로 형성될 수도 있다. 예컨대, 층간 절연막 패턴(230)은 TEOS (tetraethylorthosilicate), HDP (high density plasma), 또는 BPSG (boro-phospho silicate glass)로 형성될 수 있다.
한편, 본 실시예에 따른 반도체 소자(200)는 활성 영역층(216) 상에 형성된 다양한 콘택 배열들, 예컨대, 다이렉트 콘택(135, DC: Direct Contact), 매몰 콘택(180, BC: Buried Contact), 및 랜딩 패드(290a, LP:Landing Pad) 등을 포함할 수 있다. 여기서, 다이렉트 콘택(235)은 활성 영역층(216)을 비트 라인에 연결시키는 콘택을 의미하고, 매몰 콘택(280)은 활성 영역층(216)을 커패시터의 하부전극(미도시)에 연결시키는 콘택을 의미할 수 있다.
다이렉트 콘택(235)은 활성 영역층(216)의 소스 영역(216S)으로 콘택하고, 하부 부분이 스페이서에 의해 둘러싸일 수 있다. 스페이서는 소자 분리막(214)과 다른 재질로 형성될 수 있다.
비트 라인 구조체(240)는 층간절연막 패턴(230) 및 다이렉트 콘택(235) 상에 제2 방향(x 방향)으로 상호 평행하게 연장되도록 형성될 수 있다. 비트 라인 구조체(240) 각각은 비트 라인(245)과 비트 라인(245)의 상면을 덮는 절연 캡핑 라인(248)을 포함할 수 있다. 이러한 비트 라인(245)은 다이렉트 콘택(235)과 전기적으로 연결될 수 있다.
일부 실시예들에서, 비트 라인(245)은 불순물이 도핑된 반도체, 금속, 금속 질화물, 또는 금속 실리사이드 중에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 비트 라인(245)은 하나의 층으로 형성될 수도 있지만, 도시된 바와 같이 다중막으로 형성될 수도 있다. 예컨대, 비트 라인(245)은 도핑된 결정질 실리콘(242), 텅스텐 질화물(244), 및 텅스텐(246)이 순차적으로 적층된 적층 구조를 가질 수 있다.
다중막 스페이서(250)는 비트 라인 구조체(240)의 측벽을 감싸는 구조로 형성될 수 있고, 절연 라이너(252), 제1 스페이서(254) 그리고 제2 스페이서(256)를 포함할 수 있다. 다중막 스페이서(250)의 일부의 층은 생략될 수도 있다. 또한, 다중막 스페이서(250)는 에어(air) 스페이서를 포함할 수도 있다.
매몰 콘택(280)은 다중막 스페이서(250) 사이에 형성되며, 하부 면이 활성 영역층(216)의 드레인 영역(216D)과 콘택할 수 있다. 매몰 콘택(280)은 결정질 실리콘(c-Si)으로 형성될 수 있다. 또한, 결정질 실리콘은 불순물로 도핑될 수 있다. 이에 따라, 매몰 콘택(280)은 도 2a 내지 도 2c, 또는 도 4a 및 도 4b 등에서의 반도체 기판(110)과 같은 실리콘층에 해당할 수 있다. 매몰 콘택(280)은 Ti/TiN 적층 구조로 형성된 배리어막(미도시)을 포함할 수 있다.
한편, 매몰 콘택(280)의 상부에 메탈 실리사이드층(285)이 형성될 수 있다. 메탈 실리사이드층(285)은 도 2a 내지 도 2c, 또는 도 4a 및 도 4b 등에서 설명한 바와 같이 메탈-실리콘 복합층을 실리사이드화 하여 형성될 수 있다. 이러한 메탈 실리사이드층(285)은 예컨대, 코발트 실리사이드(CoSix)층일 수 있다. 그러나 메탈 실리사이드층(285)은 코발트 실리사이드층에 한정되는 것은 아니다. 예컨대, 메탈 실리사이드층(285)은 니켈 실리사이드층, 티타늄 실리사이드층 등 다양한 메탈을 가지고 형성될 수 있다.
일반적으로 배치 구조상 매몰 콘택(280)과 활성 영역층(216)의 접촉 면적이 매우 적을 수 있다. 그에 따라, 활성 영역층(216)과 접촉 면적 확대와 함께 커패시터의 하부전극(미도시)과의 접촉 면적 확대를 위해 도전성의 랜딩 패드(290a)가 도입될 수 있다. 랜딩 패드(290a)는 활성 영역층(216)과 매몰 콘택(280) 사이에 배치될 수도 있고, 매몰 콘택(280)과 커패시터의 하부전극 사이에 배치될 수도 있다. 본 실시예에서, 랜딩 패드(290a)는 매몰 콘택(280)과 커패시터의 하부전극 사이에 배치될 수도 있다. 좀더 구체적으로, 랜딩 패드(290a)는 메탈 실리사이드층(285) 상에 형성될 수 있다. 이와 같이 랜딩 패드(290a) 도입을 통해 접촉 면적 확대함으로써, 활성 영역층(216)과 커패시터 하부 전극 사이의 콘택 저항을 감소시킬 수 있다.
랜딩 패드(290a)는 배리어막(미도시)과 상기 배리어막 상의 메탈층을 포함할 수 있다. 일부 실시예에서 상기 배리어막은 앞서 언급한 바와 같이 Ti/TiN 적층 구조로 형성될 수 있다. 또한, 일부 실시예에서 상기 메탈층은 텅스텐으로 형성될 수 있다.
여기서, 270은 매몰 콘택(280)의 제1 방향(y 방향) 양 측면을 둘러싸는 펜스로서, 산화물 또는 질화물 재질의 절연물로 형성될 수 있다. 또한, 275는 랜딩 패드(290a)를 덮는 캡핑 절연막으로서, 이러한 캡핑 절연막을 관통하여 랜딩 패드(290a)에 전기적으로 연결되는 커패시터(미도시)가 형성될 수 있다.
본 실시예의 반도체 소자(200)에서, 다이렉트 콘택(235)은 활성 영역층(216)의 중앙 부분으로 배치될 수 있고, 매몰 콘택(280)은 활성 영역층(216)의 양 끝단 부분으로 배치될 수 있다. 매몰 콘택(280)이 활성 영역층(216)의 양 끝단 부분으로 배치됨에 따라, 랜딩 패드(290a)는 활성 영역층(216)의 양 끝단에 인접하여 매몰 콘택(280)과 일부 오버랩되도록 배치될 수 있다.
한편, 워드 라인(224)은 반도체 소자(200)의 기판(210) 내에 매몰된 구조로 형성되고, 다이렉트 콘택(235)과 매몰 콘택(280) 사이의 활성 영역층(216)을 가로질러 배치될 수 있다. 도시된 바와 같이 2개의 워드 라인(224)이 하나의 활성 영역층(216)을 가로지르도록 배치되며, 활성 영역층(216)이 사선 형태로 배치됨으로써, 워드 라인(224)과 90°미만의 소정 각도를 가질 수 있다.
다이렉트 콘택(235) 및 매몰 콘택(280)은 대칭적으로 배치되며, 그에 따라 x축 및 y축을 따라 일 직선상에 배치될 수 있다. 한편, 랜딩 패드(290a)는 다이렉트 콘택(235) 및 매몰 콘택(280)과 달리 비트 라인(245)이 연장하는 제1 방향(y 방향)으로 지그재그 형태(L1)로 배치될 수 있다.
본 실시예의 반도체 소자(200)는 예컨대, DRAM 소자를 구성할 수 있다. 또한, 본 실시예의 반도체 소자(200)는 매몰 콘택(280) 상에 메탈 실리사이드층(285)을 포함할 수 있다. 매몰 콘택(280)은 예컨대 결정질 실리콘으로 형성될 수 있다. 본 실시예의 반도체 소자(200)는 메탈-실리콘 복합층의 실리사이드화를 통해 메탈 실리사이드층(285)을 형성함으로써, 메탈 실리사이드층(285)과 실리콘층, 즉 매몰 콘택(280)의 계면에 불순물 이온이 고농도로 집속시킬 수 있다. 따라서, 메탈 실리사이드층(285)과 매몰 콘택(280)의 콘택 저항을 감소시켜, 드레인 영역(216D)과 커패시터 간의 저항을 최소화할 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
110, 110a: 반도체 기판, 115, 216: 활성 영역, 120, 120a: 도핑층, 131, 131a: 실리콘층, 133: 메탈층, 130, 130a: 메탈-실리콘 복합층, 140, 285: 메탈 실리사이드층, 150: 소자 분리층, 160, 210, 210a: 절연층, 170: 메탈 콘택층, 222: 게이트 유전막, 224: 워드 라인, 226: 매몰 절연막, 230: 층간 절연막 패턴, 235: 다이렉트 콘택, 240: 비트 라인 구조체, 245: 비트 라인, 248: 절연 캡핑 라인, 250: 다중막 스페이서, 252: 절연 라이너, 254: 제1 스페이서, 256: 제2 스페이서, 270: 펜스, 278: 캡핑 절연막, 280: 매몰 콘택, 290a: 랜딩 패드

Claims (10)

  1. 반도체 기판의 표면 부분에 도펀트(dopant)를 구비한 도핑층을 형성하는 단계;
    상기 도핑층 상에 메탈 및 실리콘을 증착하여 메탈-실리콘 복합층을 형성하는 단계; 및
    상기 메탈-실리콘 복합층을 실리사이드화(silicidation) 하여 메탈 실리사이드층을 형성하는 단계;를 포함하고,
    상기 메탈-실리콘 복합층은 복수의 비정질(amorphous) 실리콘층들(a-Si layer)과 상기 비정질 실리콘층들 사이에 적어도 하나의 메탈층을 포함하는 것을 특징으로 하는, 메탈 실리사이드층 형성방법.
  2. 제1 항에 있어서,
    상기 메탈 실리사이드층을 형성하는 단계에서,
    상기 도핑층의 두께가 상기 메탈 실리사이드층 형성 전보다 얇아지는 것을 특징으로 하는 메탈 실리사이드층 형성방법.
  3. 제1 항에 있어서,
    상기 메탈 실리사이드층을 형성하는 단계에서,
    도펀트 세그리게이션(segregation)을 통해 상기 도펀트를 상기 메탈 실리사이드층과 도핑층의 계면에 집속시키는 것을 특징으로 하는 메탈 실리사이드층 형성방법.
  4. 제1 항에 있어서,
    상기 도핑층을 형성하는 단계에서,
    상기 도펀트의 주입(implantation) 또는 도펀트의 확산(diffusion)을 통해 10㎚ 이하의 두께로 상기 도핑층을 형성하는 것을 특징으로 하는 메탈 실리사이드층 형성방법.
  5. 제1 항에 있어서,
    상기 메탈-실리콘 복합층을 형성하는 단계에서,
    상기 비정질 실리콘층들 각각과 상기 메탈층을 교대로 적층하는 것을 특징으로 하는 메탈 실리사이드층 형성방법.
  6. 제1 항에 있어서,
    상기 메탈은 노블(noble) 메탈 또는 근(near) 노블 메탈을 포함하고,
    상기 실리콘 및 메탈은 PVD(Physical Vapor Deposition) 또는 CVD(Chemical Vapor Deposition) 방법으로 공급하며,
    상기 실리콘과 메탈을 동시에 스퍼터링(sputtering)하는 코-스퍼터링(co-sputtering) 증착(deposition), 실리콘과 메탈의 합성물을 스퍼터링하는 합성물 타겟 스퍼터링(composite target sputtering) 증착, 및 메탈층과 실리콘층의 다중층을 형성하는 메탈/실리콘 다중층(metal/Si multi-layer) 증착 중 어느 하나의 방법으로 상기 메탈-실리콘 복합층을 형성하는 것을 특징으로 하는 메탈 실리사이드층 형성방법.
  7. 활성 영역을 포함한 반도체 기판 상에 절연층을 형성하는 단계;
    상기 절연층을 관통하여 상기 활성 영역을 노출시키는 콘택홀을 형성하는 단계;
    실리콘을 공급하여 실리사이드화를 수행하는 방법을 통해 상기 콘택홀 내의 상기 활성 영역 상에 메탈 실리사이드층을 형성하는 단계; 및
    상기 메탈 실리사이드층 상에 메탈 콘택층을 형성하는 단계;를 포함하고,
    상기 메탈 실리사이드층을 형성하는 단계는, 복수의 비정질 실리콘층들과 상기 비정질 실리콘층들 사이에 적어도 하나의 메탈층을 구비한 메탈-실리콘 복합층을 이용하는 것을 특징으로 하는, 반도체 소자 제조방법.
  8. 제7 항에 있어서,
    상기 메탈 실리사이드층을 형성하는 단계는,
    상기 활성 영역의 표면 부분에 도펀트를 구비한 도핑층을 형성하는 단계;
    상기 도핑층 및 상기 절연층 상에 상기 실리콘과 메탈을 교대로 증착하여 상기 메탈-실리콘 복합층을 형성하는 단계; 및
    상기 메탈-실리콘 복합층에 대한 상기 실리사이드화를 수행하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  9. 제8 항에 있어서,
    상기 실리사이드화를 수행하는 단계에서,
    상기 도펀트가 상기 메탈 실리사이드층과 도핑층의 계면에 집속되고,
    상기 도핑층의 두께는 상기 메탈 실리사이드층 형성 전보다 얇아지는 것을 특징으로 하는 반도체 소자 제조방법.
  10. 제7 항에 있어서,
    상기 활성 영역은 소스/드레인 영역이고,
    상기 메탈 실리사이드층은 상기 소스/드레인 영역과 메탈 콘택층 사이의 경계층을 구성하는 것을 특징으로 하는 반도체 소자 제조방법.
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