JP3202850B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3202850B2 JP3202850B2 JP29480893A JP29480893A JP3202850B2 JP 3202850 B2 JP3202850 B2 JP 3202850B2 JP 29480893 A JP29480893 A JP 29480893A JP 29480893 A JP29480893 A JP 29480893A JP 3202850 B2 JP3202850 B2 JP 3202850B2
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Description
【０００１】
【産業上の利用分野】本発明は、不純物拡散層表面上に
シリサイド層を有するサリサイド構造の半導体装置の製
造方法に関するものである。
シリサイド層を有するサリサイド構造の半導体装置の製
造方法に関するものである。
【０００２】
【従来の技術】従来技術のシリコン（Ｓｉ）を主成分と
する半導体装置において、不純物拡散層表面に沿った方
向の電気的抵抗（シート抵抗）は、半導体素子の微細化
に伴い高抵抗化してきた。
する半導体装置において、不純物拡散層表面に沿った方
向の電気的抵抗（シート抵抗）は、半導体素子の微細化
に伴い高抵抗化してきた。
【０００３】このシート抵抗を低抵抗化するには、不純
物拡散層表面上にＴｉとＳｉの化合物であるＴｉシリサ
イド（ＴｉＳｉ2 ）膜を形成することにより可能とな
る。
物拡散層表面上にＴｉとＳｉの化合物であるＴｉシリサ
イド（ＴｉＳｉ2 ）膜を形成することにより可能とな
る。
【０００４】この構造を有する半導体装置の応用例とし
て、不純物拡散層領域及びゲート領域上にＴｉシリサイ
ド膜を自己整合的に形成したサリサイド構造が挙げられ
る。
て、不純物拡散層領域及びゲート領域上にＴｉシリサイ
ド膜を自己整合的に形成したサリサイド構造が挙げられ
る。
【０００５】その第１の先行技術である半導体装置の製
造方法について図２を用いて説明する。
造方法について図２を用いて説明する。
【０００６】（１）まず、図２（ａ）に示すように、半
導体基板１に絶縁膜２による素子分離領域を形成し、ア
クティブ領域にゲート３を形成し、更に不純物を拡散さ
せた拡散層領域４を形成する。
導体基板１に絶縁膜２による素子分離領域を形成し、ア
クティブ領域にゲート３を形成し、更に不純物を拡散さ
せた拡散層領域４を形成する。
【０００７】（２）次に、図２（ｂ）に示すように、半
導体基板の表面全体にＴｉ金属膜５を形成する。
導体基板の表面全体にＴｉ金属膜５を形成する。
【０００８】（３）この後、この半導体基板を、Ｎ2 ガ
ス中でハロゲンランプによる短時間熱処理を２段階に分
けて行う。
ス中でハロゲンランプによる短時間熱処理を２段階に分
けて行う。
【０００９】これは、自己整合的に不純物拡散層領域４
に、Ｔｉシリサイド膜６を形成するという目的上、所定
の領域以外の部分への、Ｔｉシリサイド膜６の生成を防
止するために用いられる熱処理法である。
に、Ｔｉシリサイド膜６を形成するという目的上、所定
の領域以外の部分への、Ｔｉシリサイド膜６の生成を防
止するために用いられる熱処理法である。
【００１０】この方法により、Ｔｉ膜を１回目に７２５
℃で３０秒の熱処理を施し、不純物拡散層領域４及びゲ
ート３以外の絶縁膜上に残っている未反応ＴｉとＴｉＮ
を、アンモニア過水に２５分浸すことにより除去し、図
２（ｃ）に示すように、Ｔｉシリサイド膜６を不純物拡
散層領域４上に残す。
℃で３０秒の熱処理を施し、不純物拡散層領域４及びゲ
ート３以外の絶縁膜上に残っている未反応ＴｉとＴｉＮ
を、アンモニア過水に２５分浸すことにより除去し、図
２（ｃ）に示すように、Ｔｉシリサイド膜６を不純物拡
散層領域４上に残す。
【００１１】その後、２回目の熱処理を８２５℃で３０
秒施すことにより、１回目の熱処理で形成されたＴｉシ
リサイド膜６を安定な膜にする。
秒施すことにより、１回目の熱処理で形成されたＴｉシ
リサイド膜６を安定な膜にする。
【００１２】また、上記したＳｉを主成分とする半導体
装置において、不純物拡散層表面に沿った方向の電気的
抵抗（シート抵抗）を低減するためには、低抵抗なＴｉ
シリサイド膜６を、不純物拡散層表面に形成した構造が
有効である。
装置において、不純物拡散層表面に沿った方向の電気的
抵抗（シート抵抗）を低減するためには、低抵抗なＴｉ
シリサイド膜６を、不純物拡散層表面に形成した構造が
有効である。
【００１３】次に、その第２の先行技術である半導体装
置の製造方法について図３を用いて説明する。
置の製造方法について図３を用いて説明する。
【００１４】（１）まず、図３（ａ）に示すように、Ｓ
ｉを主成分とする半導体基板１１に絶縁膜１２による素
子分離領域を形成する。
ｉを主成分とする半導体基板１１に絶縁膜１２による素
子分離領域を形成する。
【００１５】（２）次に、図３（ｂ）に示すように、素
子分離領域以外の部分に不純物を拡散させた不純物拡散
層領域１３を形成した後、半導体基板の表面全体にＴｉ
金属膜を形成する。この際に、不純物拡散層領域１３に
おいて、ＴｉとＳｉの反応の妨げとなる自然酸化膜の除
去を目的として、図３（ｃ）に示すように、Ａｒイオン
で半導体基板表面を逆スパッタし、自然酸化膜１４を除
去し、図３（ｄ）に示すように、Ｔｉ１５を形成する。
子分離領域以外の部分に不純物を拡散させた不純物拡散
層領域１３を形成した後、半導体基板の表面全体にＴｉ
金属膜を形成する。この際に、不純物拡散層領域１３に
おいて、ＴｉとＳｉの反応の妨げとなる自然酸化膜の除
去を目的として、図３（ｃ）に示すように、Ａｒイオン
で半導体基板表面を逆スパッタし、自然酸化膜１４を除
去し、図３（ｄ）に示すように、Ｔｉ１５を形成する。
【００１６】その後、この半導体基板をＮ2 ガス中で短
時間の熱処理することにより、不純物拡散層上のＳｉと
Ｔｉを反応させ、Ｔｉシリサイド膜を形成し、それ以外
の素子分離絶縁膜上のＴｉはシリサイド化せず、未反応
のままか、又は、Ｎ2 と反応し、ＴｉＮを形成する。
時間の熱処理することにより、不純物拡散層上のＳｉと
Ｔｉを反応させ、Ｔｉシリサイド膜を形成し、それ以外
の素子分離絶縁膜上のＴｉはシリサイド化せず、未反応
のままか、又は、Ｎ2 と反応し、ＴｉＮを形成する。
【００１７】この後、図３（ｅ）に示すように、絶縁膜
上の未反応ＴｉとＴｉＮをアンモニア過水で選択エッチ
ングし、Ｔｉシリサイド膜１６のみ残すようにする。
上の未反応ＴｉとＴｉＮをアンモニア過水で選択エッチ
ングし、Ｔｉシリサイド膜１６のみ残すようにする。
【００１８】次いで、Ｔｉシリサイド膜１６をより安定
なものにするため、短時間での熱処理を加えるものであ
った。
なものにするため、短時間での熱処理を加えるものであ
った。
【００１９】
【発明が解決しようとする課題】しかしながら、上記の
第１の先行技術では、アクティブ領域にソース／ドレイ
ン領域を形成した後に、Ｔｉシリサイド膜を自己整合的
に形成するが、シリサイド形成時にＳｉの拡散により、
シリサイド化が促進され、ＴｉＳｉ2 ／Ｓｉ界面近傍の
不純物が吸い上げられ、また、ＴｉＳｉ2 ／Ｓｉ界面に
Ｔｉの化合物が形成され、Ｔｉシリサイド化が抑制さ
れ、その結果、抵抗が上昇する。
第１の先行技術では、アクティブ領域にソース／ドレイ
ン領域を形成した後に、Ｔｉシリサイド膜を自己整合的
に形成するが、シリサイド形成時にＳｉの拡散により、
シリサイド化が促進され、ＴｉＳｉ2 ／Ｓｉ界面近傍の
不純物が吸い上げられ、また、ＴｉＳｉ2 ／Ｓｉ界面に
Ｔｉの化合物が形成され、Ｔｉシリサイド化が抑制さ
れ、その結果、抵抗が上昇する。
【００２０】その場合、不純物の吸い上げは、ＴｉＳｉ
2 ／Ｓｉ界面近傍の不純物濃度低下をもたらし、オーミ
ックなコンタクトをとることが難しくなる。
2 ／Ｓｉ界面近傍の不純物濃度低下をもたらし、オーミ
ックなコンタクトをとることが難しくなる。
【００２１】また、ＬＤＤ構造においては、ｎ- 層の不
純物濃度低下により、ゲート−ソース間耐圧が悪くな
る。また、不純物濃度低下は、ＴｉＳｉ2 ／Ｓｉ界面へ
の空乏層幅の増大を招き、界面近傍にシリサイド形成時
のＳｉ拡散により発生したＳｉ空孔等の欠陥が、空乏層
内に導入され、接合リーク電流増大の原因になる。
純物濃度低下により、ゲート−ソース間耐圧が悪くな
る。また、不純物濃度低下は、ＴｉＳｉ2 ／Ｓｉ界面へ
の空乏層幅の増大を招き、界面近傍にシリサイド形成時
のＳｉ拡散により発生したＳｉ空孔等の欠陥が、空乏層
内に導入され、接合リーク電流増大の原因になる。
【００２２】これに加え、サリサイド構造はＨＦ処理が
できない難点がある。
できない難点がある。
【００２３】すなわち、ＭＯＳ素子製造プロセスとの互
換性を考えたときに、ＨＦ処理が洗浄工程にはかかせな
いので、ＨＦ処理が可能となることが望ましいが、Ｔｉ
シリサイドはＨＦに容易に溶けるので、ＨＦ処理の入る
洗浄ができない問題点がある。
換性を考えたときに、ＨＦ処理が洗浄工程にはかかせな
いので、ＨＦ処理が可能となることが望ましいが、Ｔｉ
シリサイドはＨＦに容易に溶けるので、ＨＦ処理の入る
洗浄ができない問題点がある。
【００２４】また、ＴｉＳｉ2 は酸化されやすく、自然
酸化膜又は後工程の熱処理により、形成された酸化膜
を、Ｔｉシリサイド表面に形成し易く、オーミックなコ
ンタクトがとり難い。
酸化膜又は後工程の熱処理により、形成された酸化膜
を、Ｔｉシリサイド表面に形成し易く、オーミックなコ
ンタクトがとり難い。
【００２５】更に、ＴｉＳｉ2 の耐熱性は悪く、高温熱
処理を伴うＭＯＳ素子製造プロセスにおいては抵抗上昇
を招く。これは上部層間膜からくるストレスの影響によ
ると報告されている。
処理を伴うＭＯＳ素子製造プロセスにおいては抵抗上昇
を招く。これは上部層間膜からくるストレスの影響によ
ると報告されている。
【００２６】その他に、先にソース／ドレイン領域を形
成すると、後工程に続く熱処理により、接合が深くなる
という問題点と、形成した不純物拡散層上にＴｉシリサ
イド膜を形成すると、ＴｉＳｉ2 ／Ｓｉ界面の形状が凹
凸になり、場所により接合深さｘｊが変わり、浅い接合
形成が困難となる問題点があった。
成すると、後工程に続く熱処理により、接合が深くなる
という問題点と、形成した不純物拡散層上にＴｉシリサ
イド膜を形成すると、ＴｉＳｉ2 ／Ｓｉ界面の形状が凹
凸になり、場所により接合深さｘｊが変わり、浅い接合
形成が困難となる問題点があった。
【００２７】また、上記の第２の先行技術では、Ｔｉシ
リサイド膜を形成する際に、Ｓｉ基板表面に形成された
自然酸化膜を、Ａｒイオンで逆スパッタするために、半
導体基板に酸素がノックオンされたり、Ａｒ粒子が打ち
込まれ、ダメージを与える。更に、自然酸化膜が除去し
きれないので、その上にＴｉを堆積し、熱処理を行う
と、Ｔｉシリサイド／Ｓｉ界面が凹凸になり、かつ反応
が不均一となる。
リサイド膜を形成する際に、Ｓｉ基板表面に形成された
自然酸化膜を、Ａｒイオンで逆スパッタするために、半
導体基板に酸素がノックオンされたり、Ａｒ粒子が打ち
込まれ、ダメージを与える。更に、自然酸化膜が除去し
きれないので、その上にＴｉを堆積し、熱処理を行う
と、Ｔｉシリサイド／Ｓｉ界面が凹凸になり、かつ反応
が不均一となる。
【００２８】このような界面の形状の結果、図４に示す
ように、接合深さｘｊが場所によって、ｘｊ1 ，ｘｊ2
と異なり、接合リーク増大の原因となる。これにより浅
い接合の安定形成が困難となる。
ように、接合深さｘｊが場所によって、ｘｊ1 ，ｘｊ2
と異なり、接合リーク増大の原因となる。これにより浅
い接合の安定形成が困難となる。
【００２９】また、不均一な反応の結果、シリサイド形
成後の熱処理に対するシリサイド膜の安定性が悪くな
り、シリサイド膜の凝集という現象が起き易くなり、シ
ート抵抗の上昇という問題点が生じる。凝集は、Ｔｉシ
リサイド膜の膜厚が薄いほど起き易いため、Ｔｉシリサ
イド膜の薄膜化が問題である。
成後の熱処理に対するシリサイド膜の安定性が悪くな
り、シリサイド膜の凝集という現象が起き易くなり、シ
ート抵抗の上昇という問題点が生じる。凝集は、Ｔｉシ
リサイド膜の膜厚が薄いほど起き易いため、Ｔｉシリサ
イド膜の薄膜化が問題である。
【００３０】本発明は、反応型でシリサイドを用いたサ
リサイド構造の半導体装置の製造方法において、Ｓｉ基
板にダメージを与えることがなくなり、高融点金属シリ
サイド（Ｔｉシリサイド）／Ｓｉ界面の制御性をよく
し、接合リークを低減し、浅い接合形成を可能にし、シ
リサイド膜の熱的安定性を向上させ得る半導体装置の製
造方法を提供することを目的とする。
リサイド構造の半導体装置の製造方法において、Ｓｉ基
板にダメージを与えることがなくなり、高融点金属シリ
サイド（Ｔｉシリサイド）／Ｓｉ界面の制御性をよく
し、接合リークを低減し、浅い接合形成を可能にし、シ
リサイド膜の熱的安定性を向上させ得る半導体装置の製
造方法を提供することを目的とする。
【００３１】より具体的には、ＴｉＳｉ2 ／Ｓｉ界面の
不純物濃度低下と、化合物形成、接合リーク増大、ＨＦ
処理ができないという問題点及びＴｉシリサイドの耐熱
性の不良や、浅い接合形成が困難であるという問題点を
除去するために、Ｔｉシリサイド膜上に多結晶Ｓｉを堆
積し、多結晶Ｓｉ膜内に不純物をイオン注入し、熱処理
によって拡散させ、ソース／ドレイン領域を形成するこ
とにより、ＴｉＳｉ2／Ｓｉ界面の濃度低下を防ぎ、メ
タルとのオーミックコンタクトをとり、しかもＴｉＳｉ
2 を均一に形成し、ゲート−ソース間の耐圧劣化を防
ぎ、接合リーク電流の増大を防ぎ、ＨＦの入った洗浄を
可能にすると共に、ＴｉＳｉ2 の耐熱性を向上させ、浅
い接合の安定形成を行い得る半導体装置の製造方法を提
供する。
不純物濃度低下と、化合物形成、接合リーク増大、ＨＦ
処理ができないという問題点及びＴｉシリサイドの耐熱
性の不良や、浅い接合形成が困難であるという問題点を
除去するために、Ｔｉシリサイド膜上に多結晶Ｓｉを堆
積し、多結晶Ｓｉ膜内に不純物をイオン注入し、熱処理
によって拡散させ、ソース／ドレイン領域を形成するこ
とにより、ＴｉＳｉ2／Ｓｉ界面の濃度低下を防ぎ、メ
タルとのオーミックコンタクトをとり、しかもＴｉＳｉ
2 を均一に形成し、ゲート−ソース間の耐圧劣化を防
ぎ、接合リーク電流の増大を防ぎ、ＨＦの入った洗浄を
可能にすると共に、ＴｉＳｉ2 の耐熱性を向上させ、浅
い接合の安定形成を行い得る半導体装置の製造方法を提
供する。
【００３２】また、以上述べたＴｉシリサイド／Ｓｉ界
面の形状からくる接合リーク増大という問題点と、浅い
接合形成が困難であるという問題点と、熱的安定性の問
題点を解決しようとするもので、Ｓｉを主成分とする半
導体装置において、不純物拡散層表面にＴｉシリサイド
膜を形成する工程において、Ｓｉ基板上にダメージを与
えることがなくなり、Ｔｉシリサイド／Ｓｉ界面の制御
性をよくし、接合リークを低減し、浅い接合形成を可能
にし、シリサイド膜の熱的安定性をよくする。
面の形状からくる接合リーク増大という問題点と、浅い
接合形成が困難であるという問題点と、熱的安定性の問
題点を解決しようとするもので、Ｓｉを主成分とする半
導体装置において、不純物拡散層表面にＴｉシリサイド
膜を形成する工程において、Ｓｉ基板上にダメージを与
えることがなくなり、Ｔｉシリサイド／Ｓｉ界面の制御
性をよくし、接合リークを低減し、浅い接合形成を可能
にし、シリサイド膜の熱的安定性をよくする。
【００３３】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕シリコン基板の不純物拡散層上に高融点金属シリ
サイド膜を有する半導体装置の製造方法において、アク
ティブ領域と素子分離領域とを有する半導体基板を用意
する工程と、前記アクティブ領域上に高融点金属膜を形
成する工程と、熱処理によって、前記高融点金属膜を高
融点金属シリサイド膜に変化させる工程と、前記高融点
金属シリサイド膜上に不純物イオンを含む多結晶シリコ
ン膜を形成する工程と、前記不純物イオンを熱拡散し、
前記シリコン基板中に不純物拡散層を形成する工程を設
けるようにしたものである。
成するために、 〔１〕シリコン基板の不純物拡散層上に高融点金属シリ
サイド膜を有する半導体装置の製造方法において、アク
ティブ領域と素子分離領域とを有する半導体基板を用意
する工程と、前記アクティブ領域上に高融点金属膜を形
成する工程と、熱処理によって、前記高融点金属膜を高
融点金属シリサイド膜に変化させる工程と、前記高融点
金属シリサイド膜上に不純物イオンを含む多結晶シリコ
ン膜を形成する工程と、前記不純物イオンを熱拡散し、
前記シリコン基板中に不純物拡散層を形成する工程を設
けるようにしたものである。
【００３４】〔２〕シリコン基板の不純物拡散層上に高
融点金属シリサイド膜を有する半導体装置の製造方法に
おいて、アクティブ領域と素子分離領域とを有する半導
体基板を用意する工程と、前記アクティブ領域上に高融
点金属膜を形成する工程と、前記高融点金属膜上に多結
晶シリコン膜を形成する工程と、前記多結晶シリコン膜
を形成する工程後、熱処理によって、前記高融点金属膜
を高融点金属シリサイド膜に変化させる工程と、前記多
結晶シリコン膜中に不純物イオンを注入する工程と、前
記不純物イオンを熱拡散し、前記シリコン基板中に不純
物拡散層を形成する工程を設けるようにしたものであ
る。
融点金属シリサイド膜を有する半導体装置の製造方法に
おいて、アクティブ領域と素子分離領域とを有する半導
体基板を用意する工程と、前記アクティブ領域上に高融
点金属膜を形成する工程と、前記高融点金属膜上に多結
晶シリコン膜を形成する工程と、前記多結晶シリコン膜
を形成する工程後、熱処理によって、前記高融点金属膜
を高融点金属シリサイド膜に変化させる工程と、前記多
結晶シリコン膜中に不純物イオンを注入する工程と、前
記不純物イオンを熱拡散し、前記シリコン基板中に不純
物拡散層を形成する工程を設けるようにしたものであ
る。
【００３５】〔３〕上記〔１〕又は〔２〕記載の半導体
装置の製造方法において、前記熱拡散は、前記不純物イ
オンと同じ導電型の不純物を含むガス雰囲気中で行うこ
とを特徴とする。
装置の製造方法において、前記熱拡散は、前記不純物イ
オンと同じ導電型の不純物を含むガス雰囲気中で行うこ
とを特徴とする。
【００３６】〔４〕上記〔１〕記載の半導体装置の製造
方法において、前記高融点金属はＴｉであることを特徴
とする。
方法において、前記高融点金属はＴｉであることを特徴
とする。
【００３７】
【作用】本発明によれば、ソース／ドレイン及びゲート
上に自己整合的に形成された高融点金属シリサイド（Ｔ
ｉＳｉ2 ）膜上に、多結晶Ｓｉを選択的に堆積し、又は
ソース／ドレイン及びゲート上に堆積した高融点金属
（Ｔｉ）膜上に多結晶Ｓｉを堆積し、上部の多結晶Ｓｉ
を残すように熱処理を行い、高融点金属シリサイド（Ｔ
ｉＳｉ2 ）膜を形成した多結晶Ｓｉ／ＴｉＳｉ2 ／Ｓｉ
層に対して、多結晶Ｓｉ膜内に飛程距離を定め不純物を
イオン注入し、その成分に不純物を含む雰囲気のガス中
で熱拡散により不純物を拡散させ、不純物拡散層を形成
する。
上に自己整合的に形成された高融点金属シリサイド（Ｔ
ｉＳｉ2 ）膜上に、多結晶Ｓｉを選択的に堆積し、又は
ソース／ドレイン及びゲート上に堆積した高融点金属
（Ｔｉ）膜上に多結晶Ｓｉを堆積し、上部の多結晶Ｓｉ
を残すように熱処理を行い、高融点金属シリサイド（Ｔ
ｉＳｉ2 ）膜を形成した多結晶Ｓｉ／ＴｉＳｉ2 ／Ｓｉ
層に対して、多結晶Ｓｉ膜内に飛程距離を定め不純物を
イオン注入し、その成分に不純物を含む雰囲気のガス中
で熱拡散により不純物を拡散させ、不純物拡散層を形成
する。
【００３８】したがって、半導体装置の不純物拡散層領
域で、場所によって接合深さｘｊが変化することがな
く、浅い接合を形成することができる。
域で、場所によって接合深さｘｊが変化することがな
く、浅い接合を形成することができる。
【００３９】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００４０】図１は本発明の第１の実施例によるサリサ
イド構造の半導体装置の製造工程断面図である。
イド構造の半導体装置の製造工程断面図である。
【００４１】（１）まず、図１（ａ）に示すように、Ｓ
ｉ基板２１上にＬＯＣＯＳ法により、フィールド酸化
（ＳｉＯ2 ）膜２２からなる素子分離領域を形成し、こ
の素子分離領域以外のアクティブ領域にはゲート酸化
（ＳｉＯ2 ）膜２３ａ、ゲート電極２３ｂ、サイドウォ
ール（ＳｉＯ2 膜）２３ｃからなるゲート２３を形成し
た後、高融点金属膜としてのＴｉ膜を１００〜１０００
Å堆積する。
ｉ基板２１上にＬＯＣＯＳ法により、フィールド酸化
（ＳｉＯ2 ）膜２２からなる素子分離領域を形成し、こ
の素子分離領域以外のアクティブ領域にはゲート酸化
（ＳｉＯ2 ）膜２３ａ、ゲート電極２３ｂ、サイドウォ
ール（ＳｉＯ2 膜）２３ｃからなるゲート２３を形成し
た後、高融点金属膜としてのＴｉ膜を１００〜１０００
Å堆積する。
【００４２】次いで、６５０〜８００℃で３０秒の熱処
理を与え、シリサイド化した後、アンモニア過水（ＮＨ
4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：１：４）にて、未反応
ＴｉとＴｉＮを除去し、次に、７５０〜９００℃で３０
秒の熱処理にて、Ｔｉシリサイド膜２４をダイシリサイ
ド（ＴｉＳｉ2 ）化する。
理を与え、シリサイド化した後、アンモニア過水（ＮＨ
4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：１：４）にて、未反応
ＴｉとＴｉＮを除去し、次に、７５０〜９００℃で３０
秒の熱処理にて、Ｔｉシリサイド膜２４をダイシリサイ
ド（ＴｉＳｉ2 ）化する。
【００４３】（２）次いで、図１（ｂ）に示すように、
アクティブ領域（不純物拡散層及びゲート）上に形成し
たＴｉシリサイド膜２４上に、多結晶Ｓｉ膜２５を選択
的に３００〜５００Å堆積する。なお、この多結晶Ｓｉ
膜２５は、Ｔｉ膜２８ｃ〔後述の図１（ｅ）参照〕と反
応してＴｉシリサイド膜を形成し、オーミックコンタク
トがとれる程度の膜厚とする。
アクティブ領域（不純物拡散層及びゲート）上に形成し
たＴｉシリサイド膜２４上に、多結晶Ｓｉ膜２５を選択
的に３００〜５００Å堆積する。なお、この多結晶Ｓｉ
膜２５は、Ｔｉ膜２８ｃ〔後述の図１（ｅ）参照〕と反
応してＴｉシリサイド膜を形成し、オーミックコンタク
トがとれる程度の膜厚とする。
【００４４】（３）次いで、図１（ｃ）に示すように、
多結晶Ｓｉ膜２５中に飛程距離がくるように、加速電圧
を３０〜７０ｋｅＶで、ドーズ量１〜５×１０15ｉｏｎ
ｓ／ｃｍ2 の条件で不純物をイオン注入する。ここで、
ｎチャネルの場合、ｎ型不純物、例えばＡｓ（砒素）
を、ｐチャネルの場合、ｐ型不純物、例えばＢ（ホウ
素）をそれぞれイオン注入する。
多結晶Ｓｉ膜２５中に飛程距離がくるように、加速電圧
を３０〜７０ｋｅＶで、ドーズ量１〜５×１０15ｉｏｎ
ｓ／ｃｍ2 の条件で不純物をイオン注入する。ここで、
ｎチャネルの場合、ｎ型不純物、例えばＡｓ（砒素）
を、ｐチャネルの場合、ｐ型不純物、例えばＢ（ホウ
素）をそれぞれイオン注入する。
【００４５】（４）次に、図１（ｄ）に示すように、ｎ
チャネルの場合、成分中にｎ型不純物〔例えば、Ｐ（リ
ン）〕を含むガス、そしてｐチャネルの場合、成分中に
ｐ型不純物を含むガスの雰囲気で熱処理し、不純物拡散
層（ソース・ドレイン）２６を形成する。
チャネルの場合、成分中にｎ型不純物〔例えば、Ｐ（リ
ン）〕を含むガス、そしてｐチャネルの場合、成分中に
ｐ型不純物を含むガスの雰囲気で熱処理し、不純物拡散
層（ソース・ドレイン）２６を形成する。
【００４６】（５）次に、多結晶Ｓｉ膜２５上に層間絶
縁膜２７を堆積し、図１（ｅ）に示すように、多結晶Ｓ
ｉ膜２５を選択的に残すように層間絶縁膜２７をエッチ
ングし、配線するためのコンタクト開口部を形成し、そ
のコンタクトホール開口部にＡｌ２８ａ／ＴｉＮ２８ｂ
／Ｔｉ２８ｃからなる配線２８を形成する。
縁膜２７を堆積し、図１（ｅ）に示すように、多結晶Ｓ
ｉ膜２５を選択的に残すように層間絶縁膜２７をエッチ
ングし、配線するためのコンタクト開口部を形成し、そ
のコンタクトホール開口部にＡｌ２８ａ／ＴｉＮ２８ｂ
／Ｔｉ２８ｃからなる配線２８を形成する。
【００４７】その後のＡｌシンタの熱処理により、Ｔｉ
２８ｃと多結晶Ｓｉ膜２５が反応し、Ｔｉシリサイド２
９が形成され、オーミックコンタクトがとれる。
２８ｃと多結晶Ｓｉ膜２５が反応し、Ｔｉシリサイド２
９が形成され、オーミックコンタクトがとれる。
【００４８】次に、本発明の第２の実施例について図５
を用いて説明する。
を用いて説明する。
【００４９】図５は本発明の第２の実施例によるサリサ
イド構造の半導体装置の製造工程断面図である。
イド構造の半導体装置の製造工程断面図である。
【００５０】（１）まず、前記第１の実施例の図１
（ａ）に示す工程と同様にして、図５（ａ）に示すよう
に、Ｓｉ基板３１上に、ＬＯＣＯＳ法により、フィール
ド酸化（ＳｉＯ2 ）膜３２からなる素子分離領域を形成
し、アクティブ領域にゲート酸化（ＳｉＯ2 ）膜３３
ａ、ゲート電極３３ｂ、サイドウォール（ＳｉＯ2 膜）
３３ｃからなるゲート３３を形成した後、アクティブ領
域及びゲート上にＴｉ膜３４を１００〜１０００Å選択
的に堆積する。
（ａ）に示す工程と同様にして、図５（ａ）に示すよう
に、Ｓｉ基板３１上に、ＬＯＣＯＳ法により、フィール
ド酸化（ＳｉＯ2 ）膜３２からなる素子分離領域を形成
し、アクティブ領域にゲート酸化（ＳｉＯ2 ）膜３３
ａ、ゲート電極３３ｂ、サイドウォール（ＳｉＯ2 膜）
３３ｃからなるゲート３３を形成した後、アクティブ領
域及びゲート上にＴｉ膜３４を１００〜１０００Å選択
的に堆積する。
【００５１】（２）次いで、図５（ｂ）に示すように、
Ｔｉ膜３４上に多結晶Ｓｉ膜３５を選択的に６００〜８
００Å堆積する。
Ｔｉ膜３４上に多結晶Ｓｉ膜３５を選択的に６００〜８
００Å堆積する。
【００５２】（３）次に、図５（ｃ）に示すように、多
結晶Ｓｉ膜３５の上部（表面近傍）を残すように、すな
わち多結晶Ｓｉ／ＴｉＳｉ2 ／Ｓｉ基板の構造になるよ
うに、Ｔｉシリサイド化アニールの条件を、６５０〜８
００℃で３０秒として熱処理する。
結晶Ｓｉ膜３５の上部（表面近傍）を残すように、すな
わち多結晶Ｓｉ／ＴｉＳｉ2 ／Ｓｉ基板の構造になるよ
うに、Ｔｉシリサイド化アニールの条件を、６５０〜８
００℃で３０秒として熱処理する。
【００５３】（４）次に、図５（ｄ）に示すように、多
結晶Ｓｉ膜中に飛程距離がくるように加速電圧３０〜７
０ｋｅＶで、１〜５×１０15ｉｏｎｓ／ｃｍ2 の条件
で、不純物をイオン注入する。ここで、ｎチャネルを形
成する場合は、ｎ型〔例えばＡｓ（砒素）〕を、ｐチャ
ネルを形成する場合は、ｐ型〔例えばＢ（ホウ素）〕を
それぞれイオン注入する。
結晶Ｓｉ膜中に飛程距離がくるように加速電圧３０〜７
０ｋｅＶで、１〜５×１０15ｉｏｎｓ／ｃｍ2 の条件
で、不純物をイオン注入する。ここで、ｎチャネルを形
成する場合は、ｎ型〔例えばＡｓ（砒素）〕を、ｐチャ
ネルを形成する場合は、ｐ型〔例えばＢ（ホウ素）〕を
それぞれイオン注入する。
【００５４】（５）次いで、第１実施例と同様に、図５
（ｅ）に示すように、ｎチャネルの場合は、成分にｎ型
不純物〔例えば、Ｐ（リン）〕を含む雰囲気で、ｐチャ
ネルの場合は、ｐ型不純物を含む雰囲気で熱処理し、不
純物をＳｉ基板中に熱拡散させ、不純物拡散層（ソース
・ドレイン）３６を形成する。
（ｅ）に示すように、ｎチャネルの場合は、成分にｎ型
不純物〔例えば、Ｐ（リン）〕を含む雰囲気で、ｐチャ
ネルの場合は、ｐ型不純物を含む雰囲気で熱処理し、不
純物をＳｉ基板中に熱拡散させ、不純物拡散層（ソース
・ドレイン）３６を形成する。
【００５５】（６）次に、多結晶Ｓｉ膜３５上に層間絶
縁膜３７を形成し、その層間絶縁膜３７の平坦化を目的
とした熱処理を行い、図５（ｆ）に示すように、多結晶
Ｓｉ膜を選択的に残すように層間絶縁膜３７をエッチン
グし、配線するためのコンタクト開口部を形成し、その
コンタクトホール開口部に、Ａｌ３８ａ／ＴｉＮ３８ｂ
／Ｔｉ３８ｃからなる配線３８を形成する。
縁膜３７を形成し、その層間絶縁膜３７の平坦化を目的
とした熱処理を行い、図５（ｆ）に示すように、多結晶
Ｓｉ膜を選択的に残すように層間絶縁膜３７をエッチン
グし、配線するためのコンタクト開口部を形成し、その
コンタクトホール開口部に、Ａｌ３８ａ／ＴｉＮ３８ｂ
／Ｔｉ３８ｃからなる配線３８を形成する。
【００５６】その後のＡｌシンタの熱処理により、Ｔｉ
３８ｃと多結晶Ｓｉ膜３５が反応し、Ｔｉシリサイド３
９が形成され、オーミックコンタクトがとれる。
３８ｃと多結晶Ｓｉ膜３５が反応し、Ｔｉシリサイド３
９が形成され、オーミックコンタクトがとれる。
【００５７】このように、Ｔｉ膜上に多結晶Ｓｉ膜を堆
積し、Ｔｉシリサイド膜を形成した場合の方が、第１の
実施例のＴｉシリサイド膜上に多結晶Ｓｉ膜を堆積する
場合よりも、Ｓｉ基板消費によるダメージが少なく、Ｔ
ｉＳｉ2 ／Ｓｉ界面の沈み込みが少なくなるため、同じ
Ｔｉシリサイド膜厚で、同じ熱拡散の処理条件で比較し
た場合に、第２の実施例の方がより浅い接合を形成する
ことができる。
積し、Ｔｉシリサイド膜を形成した場合の方が、第１の
実施例のＴｉシリサイド膜上に多結晶Ｓｉ膜を堆積する
場合よりも、Ｓｉ基板消費によるダメージが少なく、Ｔ
ｉＳｉ2 ／Ｓｉ界面の沈み込みが少なくなるため、同じ
Ｔｉシリサイド膜厚で、同じ熱拡散の処理条件で比較し
た場合に、第２の実施例の方がより浅い接合を形成する
ことができる。
【００５８】以上の実施例においては、シングルドレイ
ン構造の場合について述べたが、ＬＤＤ、ＤＤＤ構造に
ついても同様な製造方法で形成することができる。
ン構造の場合について述べたが、ＬＤＤ、ＤＤＤ構造に
ついても同様な製造方法で形成することができる。
【００５９】次に、本発明の第３の実施例について図６
を用いて説明する。
を用いて説明する。
【００６０】図６は本発明の第３の実施例によるサリサ
イド構造の半導体装置の製造工程断面図である。
イド構造の半導体装置の製造工程断面図である。
【００６１】（１）まず、図６（ａ）に示すように、Ｓ
ｉ基板４１上に、素子分離をするためのフィールド酸化
（ＳｉＯ2 ）膜４２より成る素子分離領域を形成し、こ
の素子分離領域以外のアクティブ領域に従来技術と同様
に不純物拡散層４３を形成する。この時不純物拡散層４
３上に自然酸化膜４４が形成される。
ｉ基板４１上に、素子分離をするためのフィールド酸化
（ＳｉＯ2 ）膜４２より成る素子分離領域を形成し、こ
の素子分離領域以外のアクティブ領域に従来技術と同様
に不純物拡散層４３を形成する。この時不純物拡散層４
３上に自然酸化膜４４が形成される。
【００６２】（２）次いで、不純物拡散層４３上に形成
された自然酸化膜４４を除去するために、通常の洗浄、
例えば、硫酸過水（Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏ＝
１：１：４）により、基板表面を洗浄し、５％ＨＦ溶液
中に３０秒つけて、不純物拡散層４３表面上の自然酸化
膜４４を除去し、更に、硫酸過水に１０分つけて、図６
（ｂ）に示すように、洗浄酸化膜４４ａを不純物拡散層
領域に１０Å程度成長させる。
された自然酸化膜４４を除去するために、通常の洗浄、
例えば、硫酸過水（Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏ＝
１：１：４）により、基板表面を洗浄し、５％ＨＦ溶液
中に３０秒つけて、不純物拡散層４３表面上の自然酸化
膜４４を除去し、更に、硫酸過水に１０分つけて、図６
（ｂ）に示すように、洗浄酸化膜４４ａを不純物拡散層
領域に１０Å程度成長させる。
【００６３】（３）次に、図６（ｃ）に示すように、基
板上にＴｉ膜４５を１００〜１０００Åスパッタする。
板上にＴｉ膜４５を１００〜１０００Åスパッタする。
【００６４】（４）次に、Ｔｉシリサイド化熱処理の１
回目をハロゲンランプにより、６００〜７００℃で３０
秒の短時間熱処理で行い、不純物拡散層領域以外に残っ
た未反応ＴｉとＴｉＮを、アンモニア過水に２５分間つ
けて除去した後、図６（ｄ）に示すように、不純物拡散
層領域上のＴｉシリサイド膜４６を安定にするための２
回目の熱処理をハロゲンランプにより７００〜９００℃
で３０秒の短時間熱処理を行う。
回目をハロゲンランプにより、６００〜７００℃で３０
秒の短時間熱処理で行い、不純物拡散層領域以外に残っ
た未反応ＴｉとＴｉＮを、アンモニア過水に２５分間つ
けて除去した後、図６（ｄ）に示すように、不純物拡散
層領域上のＴｉシリサイド膜４６を安定にするための２
回目の熱処理をハロゲンランプにより７００〜９００℃
で３０秒の短時間熱処理を行う。
【００６５】この時、従来法で形成した場合と異なり、
洗浄酸化膜４４ａは均一に形成されるので、Ｔｉシリサ
イド膜４６を一様に形成することができ、接合の深さが
場所に依存することなく一定となり、接合リークを低減
できる。また、Ｔｉシリサイド膜４６自身も熱に対する
安定性が得られる。
洗浄酸化膜４４ａは均一に形成されるので、Ｔｉシリサ
イド膜４６を一様に形成することができ、接合の深さが
場所に依存することなく一定となり、接合リークを低減
できる。また、Ｔｉシリサイド膜４６自身も熱に対する
安定性が得られる。
【００６６】上記実施例においては、自然酸化膜の除去
及び洗浄酸化膜の形成には、薬品、つまり、硫酸過水を
用いているが、洗浄酸化膜の形成にはＯ3 純水を用いる
ことができる。
及び洗浄酸化膜の形成には、薬品、つまり、硫酸過水を
用いているが、洗浄酸化膜の形成にはＯ3 純水を用いる
ことができる。
【００６７】このように、Ｏ3 純水を使用した場合の方
が、洗浄酸化膜の質が良く、薬品を使用しないので、Ｔ
ＡＴ（ターンアラウンドタイム）、つまり工程に要する
時間の短縮とコストの低減の効果が期待できる。
が、洗浄酸化膜の質が良く、薬品を使用しないので、Ｔ
ＡＴ（ターンアラウンドタイム）、つまり工程に要する
時間の短縮とコストの低減の効果が期待できる。
【００６８】次に、本発明の第４の実施例について図７
を用いて説明する。
を用いて説明する。
【００６９】（１）まず、図７（ａ）に示すように、Ｓ
ｉ基板５１上に素子分離をするためのフィールド酸化膜
５２より成る素子分離領域を形成し、この素子分離領域
以外のアクティブ領域にはゲート酸化（ＳｉＯ2 ）膜５
３ａ、ゲート電極５３ｂ、サイドウォール（ＳｉＯ
2 膜）５３ｃからなるゲート５３を形成した後、不純物
拡散層（ソース・ドレイン）５４を形成する。なお、５
５は自然酸化膜である。
ｉ基板５１上に素子分離をするためのフィールド酸化膜
５２より成る素子分離領域を形成し、この素子分離領域
以外のアクティブ領域にはゲート酸化（ＳｉＯ2 ）膜５
３ａ、ゲート電極５３ｂ、サイドウォール（ＳｉＯ
2 膜）５３ｃからなるゲート５３を形成した後、不純物
拡散層（ソース・ドレイン）５４を形成する。なお、５
５は自然酸化膜である。
【００７０】（２）次いで、不純物拡散層５４上に形成
された自然酸化膜５５を除去するために、通常の洗浄、
例えば、硫酸過水（Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏ＝
１：１：４）により、基板表面を洗浄し、５％ＨＦ溶液
中に３０秒つけて、不純物拡散層５４表面上の自然酸化
膜５５を除去し、更に、硫酸過水に１０分つけて、図７
（ｂ）に示すように、洗浄酸化（ＳｉＯ2 ）膜５６を、
不純物拡散層５４上及びゲート電極５３ｂ上に１０Å程
度成長させる。
された自然酸化膜５５を除去するために、通常の洗浄、
例えば、硫酸過水（Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏ＝
１：１：４）により、基板表面を洗浄し、５％ＨＦ溶液
中に３０秒つけて、不純物拡散層５４表面上の自然酸化
膜５５を除去し、更に、硫酸過水に１０分つけて、図７
（ｂ）に示すように、洗浄酸化（ＳｉＯ2 ）膜５６を、
不純物拡散層５４上及びゲート電極５３ｂ上に１０Å程
度成長させる。
【００７１】（３）次に、図７（ｃ）に示すように、基
板上にＴｉ膜５７を１００〜１０００Åスパッタする。
板上にＴｉ膜５７を１００〜１０００Åスパッタする。
【００７２】（４）その後、Ｔｉシリサイド化のための
１回目の熱処理をハロゲンランプにより、６００〜７０
０℃で３０秒の短時間熱処理で行い、不純物拡散層５４
上及びゲート電極５３ｂ以外に残った未反応ＴｉとＴｉ
Ｎをアンモニア過水に２５分間つけて除去した後、図７
（ｄ）に示すように、不純物拡散層５４上及びゲート電
極５３ｂ上のＴｉシリサイド膜５８を安定にするための
２回目の熱処理を、ハロゲンランプにより７００〜９０
０℃で３０秒の短時間熱処理を行う。
１回目の熱処理をハロゲンランプにより、６００〜７０
０℃で３０秒の短時間熱処理で行い、不純物拡散層５４
上及びゲート電極５３ｂ以外に残った未反応ＴｉとＴｉ
Ｎをアンモニア過水に２５分間つけて除去した後、図７
（ｄ）に示すように、不純物拡散層５４上及びゲート電
極５３ｂ上のＴｉシリサイド膜５８を安定にするための
２回目の熱処理を、ハロゲンランプにより７００〜９０
０℃で３０秒の短時間熱処理を行う。
【００７３】この時、従来法で形成した場合と異なり、
洗浄酸化膜５６は均一に形成されるので、Ｔｉシリサイ
ド膜５８を一様に形成することができ、接合の深さが場
所に依存することなく一定となり、接合リークを低減で
きる。また、Ｔｉシリサイド膜５８自身も熱に対する安
定性が得られる。
洗浄酸化膜５６は均一に形成されるので、Ｔｉシリサイ
ド膜５８を一様に形成することができ、接合の深さが場
所に依存することなく一定となり、接合リークを低減で
きる。また、Ｔｉシリサイド膜５８自身も熱に対する安
定性が得られる。
【００７４】なお、上記実施例においては、Ｔｉシリサ
イドのみ示したが、他の高融点金属例えば、Ｗシリサイ
ド、Ｃｏシリサイド、Ｎｉシリサイド、Ｍｏシリサイ
ド，Ｔａシリサイドの場合においても、本発明を適用す
ることができる。
イドのみ示したが、他の高融点金属例えば、Ｗシリサイ
ド、Ｃｏシリサイド、Ｎｉシリサイド、Ｍｏシリサイ
ド，Ｔａシリサイドの場合においても、本発明を適用す
ることができる。
【００７５】また、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００７６】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、半導体装置の不純物拡散層領域で、場所によっ
て接合深さｘｊが変化することがなく、浅い接合を形成
することができる。また、高融点金属シリサイド（Ｔｉ
Ｓｉ2 ）膜にかかる応力が緩和され、高融点金属シリサ
イド（ＴｉＳｉ2 ）膜の熱的安定性が得られる。
よれば、半導体装置の不純物拡散層領域で、場所によっ
て接合深さｘｊが変化することがなく、浅い接合を形成
することができる。また、高融点金属シリサイド（Ｔｉ
Ｓｉ2 ）膜にかかる応力が緩和され、高融点金属シリサ
イド（ＴｉＳｉ2 ）膜の熱的安定性が得られる。
【００７７】より具体的には、本発明の第１及び第２実
施例によれば、 （１）高融点金属シリサイド（ＴｉＳｉ2 ）／Ｓｉ界面
に析出物（例えば、ｎチャネルにおけるＴｉＡｓやｐチ
ャネルにおけるＴｉＢ2 ）が形成されることがなくな
り、抵抗上昇を抑えることができる。
施例によれば、 （１）高融点金属シリサイド（ＴｉＳｉ2 ）／Ｓｉ界面
に析出物（例えば、ｎチャネルにおけるＴｉＡｓやｐチ
ャネルにおけるＴｉＢ2 ）が形成されることがなくな
り、抵抗上昇を抑えることができる。
【００７８】（２）高融点金属シリサイド（ＴｉＳ
ｉ2 ）直下の吸い上げによる濃度低下がなくなり、不純
物拡散層（ｎ- 層）の濃度低下をなくすことができる。
また、ゲート−ソース間耐圧劣化をなくすことができ
る。更に、空乏層のＳｉ表面近傍への延びを抑制し、接
合リーク電流増大を防止することができる。
ｉ2 ）直下の吸い上げによる濃度低下がなくなり、不純
物拡散層（ｎ- 層）の濃度低下をなくすことができる。
また、ゲート−ソース間耐圧劣化をなくすことができ
る。更に、空乏層のＳｉ表面近傍への延びを抑制し、接
合リーク電流増大を防止することができる。
【００７９】（３）洗浄工程において、高融点金属シリ
サイド（ＴｉＳｉ2 ）形成後もＨＦ処理が可能である。
サイド（ＴｉＳｉ2 ）形成後もＨＦ処理が可能である。
【００８０】（４）高融点金属シリサイド（ＴｉＳ
ｉ2 ）膜表面の酸化を防ぐことができ、オーミックコン
タクト形成が容易になる。
ｉ2 ）膜表面の酸化を防ぐことができ、オーミックコン
タクト形成が容易になる。
【００８１】また、本発明の第３及び第４実施例によれ
ば、従来法により形成した高融点金属シリサイド（Ｔｉ
Ｓｉ2 ）と異なり、不純物拡散層上に一様に洗浄酸化膜
が形成され、Ｔｉシリサイド／Ｓｉ基板にダメージを与
えることなく平坦にすることができ、かつ、Ｔｉシリサ
イド膜の一様な形成を行うことができる。
ば、従来法により形成した高融点金属シリサイド（Ｔｉ
Ｓｉ2 ）と異なり、不純物拡散層上に一様に洗浄酸化膜
が形成され、Ｔｉシリサイド／Ｓｉ基板にダメージを与
えることなく平坦にすることができ、かつ、Ｔｉシリサ
イド膜の一様な形成を行うことができる。
【００８２】したがって、半導体装置の不純物拡散層の
表面の凹凸の少ない分、接合の深さが場所に依存するこ
となく一定となり、接合リークの低減と浅い接合の形成
が可能となる。
表面の凹凸の少ない分、接合の深さが場所に依存するこ
となく一定となり、接合リークの低減と浅い接合の形成
が可能となる。
【００８３】また、高融点金属シリサイド膜自身も熱的
安定性が得られ、高融点金属シリサイド（Ｔｉシリサイ
ド）膜の薄膜化も可能となる。
安定性が得られ、高融点金属シリサイド（Ｔｉシリサイ
ド）膜の薄膜化も可能となる。
【図１】本発明の第１の実施例によるサリサイド構造の
半導体装置の製造工程断面図である。
半導体装置の製造工程断面図である。
【図２】従来の第１のサリサイド構造の半導体装置の製
造工程断面図である。
造工程断面図である。
【図３】従来の第２のサリサイド構造の半導体装置の製
造工程断面図である。
造工程断面図である。
【図４】従来の第２のサリサイド構造の半導体装置の問
題点を説明する拡大断面図である。
題点を説明する拡大断面図である。
【図５】本発明の第２の実施例によるサリサイド構造の
半導体装置の製造工程断面図である。
半導体装置の製造工程断面図である。
【図６】本発明の第３の実施例によるサリサイド構造の
半導体装置の製造工程断面図である。
半導体装置の製造工程断面図である。
【図７】本発明の第４の実施例によるサリサイド構造の
半導体装置の製造工程断面図である。
半導体装置の製造工程断面図である。
２１，３１，４１，５１ Ｓｉ基板 ２２，３２，４２，５２ フィールド酸化膜 ２３，３３，５３ ゲート ２３ａ，３３ａ，５３ａ ゲート酸化（ＳｉＯ2 ）膜 ２３ｂ，３３ｂ，５３ｂ ゲート電極 ２３ｃ，３３ｃ，５３ｃ サイドウォール ２４，４６，５８ Ｔｉシリサイド膜 ２５，３５ 多結晶Ｓｉ膜 ２６，３６，４３，５４ 不純物拡散層 ２７，３７ 層間絶縁膜 ２８，３８ 配線 ２８ａ，３８ａ Ａｌ ２８ｂ，３８ｂ ＴｉＮ ２８ｃ，３８ｃ Ｔｉ ２９，３９ Ｔｉシリサイド ３４，４５，５７ Ｔｉ膜 ４４，５５ 自然酸化膜 ４４ａ，５６ 洗浄酸化膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/336 H01L 29/78 H01L 21/28
Claims (4)
- 【請求項１】 シリコン基板の不純物拡散層上に高融点
金属シリサイド膜を有する半導体装置の製造方法におい
て、 （ａ）アクティブ領域と素子分離領域とを有する半導体
基板を用意する工程と、 （ｂ）前記アクティブ領域上に高融点金属膜を形成する
工程と、 （ｃ）熱処理によって、前記高融点金属膜を高融点金属
シリサイド膜に変化させる工程と、 （ｄ）前記高融点金属シリサイド膜上に不純物イオンを
含む多結晶シリコン膜を形成する工程と、 （ｅ）前記不純物イオンを熱拡散し、前記シリコン基板
中に不純物拡散層を形成する工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項２】 シリコン基板の不純物拡散層上に高融点
金属シリサイド膜を有する半導体装置の製造方法におい
て、 （ａ）アクティブ領域と素子分離領域とを有する半導体
基板を用意する工程と、 （ｂ）前記アクティブ領域上に高融点金属膜を形成する
工程と、 （ｃ）前記高融点金属膜上に多結晶シリコン膜を形成す
る工程と、 （ｄ）前記多結晶シリコン膜を形成する工程後、熱処理
によって、前記高融点金属膜を高融点金属シリサイド膜
に変化させる工程と、 （ｅ）前記多結晶シリコン膜中に不純物イオンを注入す
る工程と、 （ｆ）前記不純物イオンを熱拡散し、前記シリコン基板
中に不純物拡散層を形成する工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項３】 前記熱拡散は、前記不純物イオンと同じ
導電型の不純物を含むガス雰囲気中で行うことを特徴と
する請求項１又は２記載の半導体装置の製造方法。 - 【請求項４】 前記高融点金属はＴｉであることを特徴
とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29480893A JP3202850B2 (ja) | 1993-11-25 | 1993-11-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29480893A JP3202850B2 (ja) | 1993-11-25 | 1993-11-25 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001140273A Division JP2001358089A (ja) | 2001-05-10 | 2001-05-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07147402A JPH07147402A (ja) | 1995-06-06 |
| JP3202850B2 true JP3202850B2 (ja) | 2001-08-27 |
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ID=17812528
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29480893A Expired - Fee Related JP3202850B2 (ja) | 1993-11-25 | 1993-11-25 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3202850B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100313510B1 (ko) * | 1999-04-02 | 2001-11-07 | 김영환 | 반도체 소자의 제조방법 |
| KR102349420B1 (ko) | 2015-02-17 | 2022-01-10 | 삼성전자 주식회사 | 메탈 실리사이드층 형성방법 및 그 방법을 이용한 반도체 소자의 제조방법 |
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1993
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