KR100399492B1 - 실리콘층상에배선또는전극을가지는반도체장치및그배선또는전극의형성방법 - Google Patents

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Abstract

실리콘층의 표면에 존재하는 할로겐 원자가 100ppm 이하의 농도로 부분적으로 제거되며 이때 얻어진 실리콘층상에 전극들이 형성됨으로써, 저저항 전극들이 형성될 수 있고 고도로 안정적인 반도체 장치가 얻어질 수 있는 반도체장치 제조방법이 개시된다.

Description

실리콘 층상에 배선 또는 전극을 가지는 반도체장치 및 그 배선 또는 전극의 형성방법
종래부터, N형 전계효과 트랜지스터의 게이트전극은 실리사이드 기술을 이용하여 다음과 같은 방법으로 형성된다.
먼저, 도 7a에 나타낸 바와 같이, P웰영역(302), 필드산화막(303), 게이트산화막(304)등이 형성된 실리콘기판(301)상에 다결정실리콘막을 퇴적하여, 그 다결정실리콘막을 에칭마스크(306)로 이용하여, 할로겐계 에칭가스에 의해 반응성 이온 에칭(RIE)법으로 패터닝함으로써, 게이트전극(305)을 형성한다.
다음, 도 7b에 나타낸 바와 같이, 얻어진 실리콘기판(301)에, 산화실리콘막으로 된 주입보호막(307)을 통해 저농도의 불순물 이온을 주입하여, LDD(Lightly Doped Drain)영역(308)을 형성한다.
계속해서, 도 7c에 나타낸 바와 같이, 얻어진 실리콘기판(301)상의 전면에실리콘산화막(309)을 퇴적하여, 도 7d에 나타낸 바와 같이, 실리콘산화막(309)을 RIE법에 의해 에칭하여, 사이드월 스패이서(310)를 형성한다.
다음, 도 7e에 나타낸 바와 같이, 재차 주입보호막(312)을 통해 이온 주입 및 열처리를 행하여, 소스/드레인영역(313)을 형성한다.
다음, 도 7f에 나타낸 바와 같이, 주입보호막(312)을 제거한 후, 티탄막(314)을 퇴적하여, 질소분위기하에서 RTA(Rapid Thermal Annealing)법에 의한 열처리를 실시하여, 티탄막(314)과 실리콘(301,305)을 반응시켜, 티탄실리사이드막(315)을 형성한다.
그 후, 도 7g에 나타낸 바와 같이, 황산과 과산화수소수의 혼합용액을 이용하여 미반응 티탄막 및 표면에 형성된 질화티탄막을 선택적으로 제거하여, 티탄실리사이드 전극을 자기정합적으로 소스/드레인영역(308) 및 게이트전극(305)상에 형성한다.
상기한 종래의 전극의 형성방법에서는, 에칭 후, 이온 주입 후, 열처리 후 등에 기판상에 자연산화막이 형성되거나, 에칭 데미지(damage)층이 형성되는 문제가 있다.
또한, 예컨대, 도 7d의 공정에서, 산화막(309)의 막두께의 균일성 및 에칭 레이트등에 오차가 있기 때문에, 산화막(309)의 막두께의 10∼30% 정도의 오버 에칭을 행한다. 이 때문에, 실리콘 기판 표면이 직접 할로겐계의 에칭가스, 예컨대 CHF3, CF4등에 노출됨으로써, 실리콘 기판 표면이 에칭 가스중의 할로겐 원자에 의해 오염되는 문제가 있다.
이에 따라, 예컨대 일본국 특허 공개 공보 제96-115890호에는, 금속막을 퇴적하고, 열처리하여 실리사이드층을 형성하고, 이 실리사이드층을 제거함에 의해, 자연산화막을 제거하는 방법이 제안되어 있다. 또한, 일본국 특허 공개 공보 제87-94937호 및 특허 공개 공보 제96-250463호등에는, 에칭 데미지층을 스퍼터링법 또는 희생 산화에 의해 산화막을 형성하여, 그 산화막을 제거하는 방법등에 의해 제거하는 방법이 제안되어 있다.
또한, 기판표면의 오염에 대하여, 완전 연소(애싱) 처리 또는 황산-과산화수소수 혼합용액, 염산-과산화수소수 혼합용액, 암모니아-과산화수소수 혼합용액등의 산 또는 알칼리 용액에 의해 기판표면을 세정 처리하는 방법이 쓰이고 있다.
그러나, 이들 방법에서는, 실리콘 기판 표면층을 제거하거나, 스퍼터링 하기 때문에, 기판 표면의 데미지를 완전히 제거할 수 없고, 또한, 오염물질의 제거가 불충분하게 되는 문제가 아직 해결되지 않고 있다.
따라서, 상기 방법에 의해 형성된 전극을 이용하여 반도체장치를 제조하는 경우에, 얻어진 반도체장치의 특성이 불충분하게 되는 과제가 있다.
본 발명은 반도체장치의 제조방법에 관한 것으로, 더 구체적으로는 실리콘층상에 전극을 형성하기 전에, 실리콘층 표면 및 내부표면에 존재하는 오염물질을 효과적으로 제거함으로써, 저저항, 고내열성, 균일한 막두께의 전극을 형성할 수 있는 반도체장치의 제조방법에 관한 것이다.
도 1은 본 발명의 반도체장치의 제조방법에서의 실리콘층 표면 및 내부 표면에 존재하는 할로겐 원자를 제거하는 방법을 설명하기 위한 주요부의 개략 단면 공정도이다.
도 2는 본 발명의 반도체장치의 제조방법에 의해 형성된 고융점 금속 실리사이드막의 제 2 열처리온도와 시트 저항치의 관계를 설명하기 위한 그래프이다.
도 3은 본 발명의 반도체장치의 제조방법에 의해 형성된 고융점 금속 실리사이드막에 의한 게이트전극의 폭, 트랜지스터의 게이트 길이 및 시트 저항의 관계를 나타낸 그래프이다.
도 4는 본 발명의 반도체장치의 제조방법의 실시예를 설명하기 위한 주요부의 개략 단면 공정도이다.
도 5는 본 발명의 반도체장치의 제조방법에서 티탄막을 500℃ 이상의 기판 온도로 형성한 경우의 실리콘층 표면의 상태를 설명하기 위한 주요부의 개략 단면도이다.
도 6은 본 발명의 반도체장치의 제조방법의 다른 실시예를 설명하기 위한 주요부의 개략 단면 공정도이다.
도 7은 종래의 반도체장치의 제조방법을 설명하기 위한 주요부의 개략 단면 공정도이다.
도 8은 오염물질인 불소의 주입량과 접합 리크 전류의 관계를 나타낸 그래프이다.
본 발명에 의하면, 실리콘층 표면 및 내부 표면에 존재하는 할로겐 원자를 1OOppm 이하의 농도가 되도록 제거하여, 얻어진 실리콘층상에 전극을 형성하는 반도체장치의 제조방법이 제공된다.
또한, 실리콘기판상에 게이트산화막 및 게이트전극을 형성하고, 그 게이트전극을 포함하는 상기 실리콘기판상에 절연막을 적층하여, 상기 절연막을 할로겐계 에칭가스를 이용하여 에치백함에 의해 상기 게이트전극 측벽에 사이드월 스페이서를 형성하여, 얻어진 실리콘기판상에, 500℃ 이하의 기판온도로 티탄막을 형성하고, 그 티탄막을 제거하여, 얻어진 실리콘기판상에 고융점금속을 퇴적하여, 열처리함에 의해 상기 실리콘기판과 고융점 금속이 직접 접촉하는 영역에 고융점 금속 실리사이드막을 형성함으로써 제조되는 반도체장치의 제조방법이 제공된다.
본 발명의 반도체장치의 제조방법에 의하면, 실리콘층 표면 및 내부 표면에 존재하는 할로겐 원자를 100ppm 이하의 농도가 되도록 제거하여, 얻어진 실리콘층상에 전극을 형성하여서 된다.
즉, 본 발명자등은 상기 종래의 전극형성방법에 있어서의 문제점에 대해 여러가지 검토를 한 결과, 다음과 같은 새로운 사실을 확인하였다.
(1) 상기 종래의 전극형성방법의 도 7a에 있어서, 다결정 실리콘막(305)(게이트전극)의 패터닝이 RIE법에 의해 행해지고 있지만, 에칭중의 이온, 라디컬등의 에너지에 의해 에칭가스중의 할로겐계 원자가 실리콘기판의 내부까지 침입하여, 기판내부를 오염시킨다.
(2) 또한, 도 7b에 나타낸 공정에서, 이온 주입때에 주입보호막(307)표면에 부착되어 있는 오염물질이 실리콘기판 내부에 녹크온(knock on)되어, 실리콘기판 내부가 오염된다. 특히, 도 7e에 나타낸 공정에서와 같이, 이온 주입량이 도 7b에 나타낸 LDD 주입에 비해 대단히 많은 경우, 구체적으로, 소스/드레인영역 형성을위한 주입(1×1O15∼1×1O16cm-2정도)의 경우에는, 실리콘기판 내부로의 오염물질의 녹크온 량도 현저하게 많아진다.
(3) 또한, 도 7d에서, 사이드월 스페이서 형성시의 오버 에칭에 의해, 실리콘기판 표면에 에칭 데미지층(311)이 발생되고, 오염물질이 실리콘기판(301) 내부로 들어가지만, 이 오염물질의 혼입은 오버 에칭의 가스에 기인할 뿐만 아니라, 이온 주입시의 녹크온에도 기인하는 것이다.
(4) 또한, 실리콘기판의 내부 표면에 불소등의 오염물질이 존재하는 상태에서, 특히 에칭 데미지층(311)과 같은 상태에서, 그 위에 실리사이드막을 형성한 경우, 후술하는 바와 같이, 실리사이드막의 신뢰성이나 특성의 열화를 야기한다. 이는 실리콘기판 내부 표면중에 불소등의 할로겐 원자 또는 할로겐 화합물이 혼입된 상태로 실리사이드화를 행하면, 고융점금속; 실리콘; 도너 또는 억셉터로 되는 불순물; 할로겐 원자등의 오염물질이 혼재된 상태가 되어, 이들의 어떠한 계에 걸친 반응에 의해, 실리사이드/실리콘기판의 계면 상태의 열화를 야기하는 것으로 생각된다.
(5) 또한, 불소등의 오염물질이 존재하는 실리콘기판상에, 예컨대 티탄실리사이드막을 형성한 경우, 실리사이드막의 저항이 대단히 높게 되고, 특히 0.5μm 이하의 배선층(게이트전극)에서는 현저한 저항 상승이 나타난다. 이는, Ti-F 등의 화합물은 비교적 안정(예컨대, TiF4의 표준 생성 엔탈피는 -394.2 kca1/mol)적으로 형성되기 때문에, 티탄과 실리콘의 반응이 방해되어, 균일한 실리사이드막이 형성되지 않고, 또한 티탄과 오염물질의 화합물은 티탄실리사이드막중에서의 그레인바운더리에 편석되기 쉽기 때문이다. 또한, TiSi2/TiSi2사이의 계면자유 에너지와 비교하여, TiSi2와 Ti-F등의 화합물 사이의 계면자유 에너지가 크기 때문에, TiSi2와 Ti-F등의 화합물이 분리된 쪽이 안정적으로 되므로, 외부에서 에너지를 가하는 경우에 간단하게 분리되어, 실리사이드막이 응집하게 된다.
(6) 또한, 불소등의 오염물질이 존재하는 실리콘기판상에, 예컨대 티탄실리사이드막을 형성한 경우, 소스/드레인영역과 웰영역 사이의 접합 리크 전류가 증가하게 된다. 이는 오염물질의 존재하에서는, 상기한 바와 같이, 실리사이드화반응이 불균일하게 되기 때문에, 실리사이드막이 불균일막으로 되기 때문이다. 요컨대, 일부 영역에만 막두께가 대단히 두텁게 되어, 다른 영역에서는 막두께가 대단히 얇게 되는 현상이 발생된다. 티탄실리사이드막이 얇은 영역에서는 상기한 응집이 일어나기 쉽고, 전기 저항이 증대하는 한편, 티탄실리사이드막이 두꺼운 영역에서는 소스/드레인영역과 웰영역의 접합에 의해 티탄실리사이드막까지의 거리가 가까워 지기 때문이다.
이는 도 8에 나타낸 접합 리크 전류치와 실리콘기판상에 존재하는 오염물질(불소)의 관계로부터도 분명하다. 요컨대, 도 8에 의하면, n+/p 접합을 형성한 영역으로 불소를 주입한 후에 티탄실리사이드를 형성하여, 접합 리크 전류치를 측정하면, 불소 주입량의 증가에 따라, 접합 리크 전류가 증대하게 되어, 불소의 존재가 접합 리크를 악화시키게 된다.
따라서, 이들 사실로부터, 상기 종래의 문제점을 해결하는 방법으로서, 실리콘기판 표면 뿐만 아니라, 실리콘기판 내부 표면에까지 존재하는 오염물질을 효과적으로 제거하는 것이 필요함을 발견하여, 본 발명을 완성하게 되었다.
(1) 실리콘층으로부터의 오염물질의 제거
본 발명의 반도체장치의 제조방법에 있어서, 실리콘층이란 실리콘이 주체로 되어 구성되어 있는 층을 의미하며, 실리콘기판 자체, 반도체기판상에 전극이나 배선으로서 형성된 실리콘막 모두를 포함한다. 또한, 상기 실리콘층은 단결정실리콘, 다결정실리콘, 비정질실리콘으로 이루어지는 어느쪽의 층도 포함한다.
또한, 상기 실리콘층은 반도체장치등을 형성하기 전의 미사용, 미가공, 미처리의 것이라도 좋지만, 반도체장치 제조 프로세스 도중의 어느것의 실리콘기판 또는 실리콘막이라도 좋다. 즉, 실리콘기판 또는 실리콘막의 위, 내부, 하층등에, 이미 필드산화막, 게이트절연막, 게이트전극, 사이드월 스페이서, 층간절연막, 콘택트홀, 배선, 트랜지스터나 커패시터등의 원하는 회로등이 형성된 실리콘기판 또는 실리콘층이라도 좋다.
예컨대, 이러한 실리콘층으로는, 게이트전극등을 패터닝할때 또는 사이드월 스페이서를 형성할때의 RIE등에 이용되는 에칭가스(예컨대, CHF3, CF4, C2F6, C3F8, C4F10, CCl2F2, CC14, Cl2, HBr, CBrF3, SF6, NF3, CClF3등)등에 의해 실리콘층 표면 및 내부 표면이 오염되어 있는 것, 실리콘층상의 층간절연막에 실리콘층 표면에 이르는 콘택트홀을 형성할때의 에칭에 의해 오염되어 있는 것, 실리콘층 표면에 형성한절연막이나 도전막등을 에칭 제거할때의 에칭 가스에 의해 오염되어 있는 것, 이들 오염된 실리콘층에 LDD영역, 소스/드레인영역등을 형성할때의 이온 주입에 의해 내부까지 오염되어 있는 것, 믹싱이나 아모르퍼스층 형성시에 이온 주입에 의해 내부까지 오염되어 있는 것 등이 있다.
실리콘층 표면 및 내부 표면이란, 후공정에서 전극이 형성되는 영역의 실리콘층의 표면 및 그 내부 표면을 의미한다. 내부 표면이란, 표면 근방에 있는, 실리콘층의 내부 영역을 의미하며, 통상 반도체장치의 제조 방법의 프로세스중에 행하는 에칭, 이온 주입, 열처리등에 의해, 도판트 또는 그것에 따르는 오염물질이 도입되는 실리콘층의 내부영역을 의미한다.
할로겐 원자란, 주로 반도체장치의 제조방법의 프로세스중에 행하는 세정, 에칭, 성막공정등에서 오염물질로서 혼입되는 원자를 의미하며, 예컨대 불소, 염소, 브롬등이 있다.
(2) 티탄막의 형성·제거
본 발명에서, 실리콘층 표면등의 할로겐 원자 농도를 1OOppm 이하로 하는 구체적인 방법으로는, 먼저 실리콘층상에, 500℃ 이하의 실리콘층 온도로 티탄막을 형성하고, 이어서 이 티탄막을 제거하는 방법이 있다.
티탄막으로는, 막을 구성하는 원자로서 티탄이 주체로 되어 있는 막이면 되고, 100% 티탄 원자에 의해 구성되는 막 이외에, 성막방법에 의해서는, 산소나 질소등의 원자가 혼입되어 산화물이나 질화물로 된 티탄이 포함되는 막등이 있다. 그중에서도 약 100%의 티탄원자로 구성되어 있는 막이 바람직하다.
티탄막을 형성하는 방법으로는, 실리콘층 온도가 500℃ 이하로 유지될 수 있는 방법이면 특히 한정되지 않고, 예컨대 스퍼터링법, 화학적 기상성장법(CVD 법), 도금법, 진공증착법, EB법, MEB법등의 여러가지 방법이 있다. 그중에서도, 스퍼터링법에서는, 티탄막 성막시의 에너지를 이용하는 것으로, 오염물질의 티탄막중으로의 취입을 효율적으로 행할 수 있기 때문에, 바람직하다.
티탄막의 막두께는 실리콘 표면 및 내부 표면의 오염물질을 제거할 수 있는 정도이면 특히 한정되지 않고, 예컨대 20∼100 nm 정도이다.
또한, 티탄막을 형성하는 경우에 실리콘층의 온도가 500℃를 넘는 경우에는, 실리콘층중의 실리콘과 티탄막중의 티탄이 실리사이드화하여, 실리콘층 표면 또는 내부까지 티탄실리사이드층이 형성된다. 따라서, 후공정에서 티탄막을 제거하는 경우에, 실리사이드층도 제거되어, 실리콘층 표면에 요철이 생기게 되기 때문에 바람직하지 못하다.
티탄막을 제거하는 방법으로는, 상기 티탄막이 제거된 후의 실리콘층 표면 및 내부 표면에 할로겐 원자등의 오염물질이 잔존 또는 혼입되지 않는 방법이면, 특히 한정되지 않는다. 이러한 방법으로는, 예컨대 황산-과산화수소수 혼합용액, 염산-과산화수소수 혼합용액, 암모니아-과산화수소수 혼합용액등의 산 또는 알칼리용액을 이용하여 디프 처리 등을 하는 화학 에칭 등이 있다. 또한, 화학 에칭등에 의해 티탄막을 제거한 후, 불소계 용액으로써 처리를 행하는 것이 바람직하다. 상기 불소계 용액의 처리에 의해, 기판 온도 및 스퍼터링 에너지등의 외부에서 주어진 에너지에 의해 반응한 티탄과 실리콘의 화합물을 완전히 제거할 수 있다.
이러한 방법에 의해, 특히 후공정에서 실리사이드화 반응을 이용하여 전극을 형성하는 경우에는, 실리사이드화 반응에 대한 반응 방해, 고저항화, 내열성악화(응집촉진)의 원인으로 되는 오염물질을 효율적으로 제거할 수 있다.
(3) 티탄막과 오염물질의 믹싱
또한, 본 발명에서는, 실리콘층 표면등의 할로겐 원자 농도를 1OOppm 이하로 하는 경우에, 티탄막을 형성한 후, 티탄막을 제거하기 전에, 이온 주입을 행하더라도 좋다.
이 이온 주입에 의해, 이온 주입의 에너지가 실리콘층의 표면 및 내부 표면에 존재하는 오염물질을 티탄막중에 취입함을 촉진할 수 있다.
이 때의 이온, 예컨대 Si, N, As, P, Sb, B, Ga, In 등의 이온이 있다. 또한, 그 때의 가속 전압은 20∼50 keV정도, 도즈량 1× 1015∼1×1016cm-2정도이다.
(4) 청정화 실리콘층상으로의 전극형성
다음, 본 발명에서는 그 표면 및 내부 표면이 청정화된 실리콘층상에 전극을 형성한다.
여기서의 전극은 전극 또는 배선으로서 사용되는 것을 의미하며, 이들중에는, 콘택트 플러그, 배리어 금속등의 배선의 일부로 되는 것도 포함된다. 이들의 재료는 도전성 재료이면 특히 한정되지 않는다. 예컨대, A1, Cu, Au, Pt, Ni, Ag 등의 금속; Ti, Ta, W, Mo 등의 고융점금속; 폴리실리콘; 고융점금속과 폴리실리콘의 실리사이드; 이들 실리사이드와 폴리실리콘의 폴리사이드등, 여러가지의 것을들 수 있지만, 그중에서도 소스, 드레인, 게이트전극으로서 사용하는 경우에는, 자기정합적으로 형성할 수 있고, 저저항인 것등의 관점에서, 실리사이드가 바람직하고, 배선으로서 사용하는 경우에는, Al, Cu, W 등이 바람직하다. 또한, 이들 도전재는 단층막 또는 적층막이라도 좋다. 이 경우의 전극의 막두께는 특히 한정되지 않고, 예컨대 게이트전극에 이용되는 경우에는, 150∼400 nm 정도이다.
상기 전극은 공지의 방법, 예컨대 스퍼터링법, CVD법, 도금법등에 의해 형성할 수 있다.
구체적으로, 고융점금속의 실리사이드를 형성하는 경우에는, 실리콘층상에 고융점금속막을 10∼50 nm 정도의 막두께로 적층한 후, 제 1 및 제 2의 2단계로 열처리를 하는 방법이 있다.
열처리 방법으로는, 노어닐링, RTA 등이 있지만, 그 중에서도 RTA법이 불순물 확산 제어등의 관점에서 바람직하다.
2단계 열처리를 하는 경우에, 제 1 열처리는 400℃∼700℃의 온도범위에서, 10∼30초 정도로 하고, 제 2 열처리는 800∼1000℃의 온도 범위, 바람직하게는 850℃ 전후로, 10∼30초 정도로 할 수 있다. 이러한 2단계 열처리에 의해, 티탄실리사이드층의 경우에는, 제 1 열처리에 의해 C49상의 티탄실리사이드층을 형성하고, 제 2 열처리에 의해 C49상의 티탄실리사이드층을 화학량론적으로 안정된 저저항의 C54상의 티탄실리사이드층에 변화시킬 수 있다. 또한, 제 1 열처리와 제 2 열처리 사이에는, 임의로, 이온 주입 공정, 패터닝 공정등의 공정을 행할 수 있다.
이하, 본 발명의 반도체장치의 제조방법을 나타낸 실시예에 대해 도면을 참조하여 설명한다.
실시예 1
이 실시예에서는, 반도체장치의 제조방법중 일부 공정인 표면이 오염물질에 의해서 오염되어 있는 반도체기판을 청정화하는 방법을 나타낸다.
먼저, 실리콘기판상에 실리콘산화막을 형성하여, 이 실리콘산화막을 CHF3, CF4와 Ar의 혼합 가스를 에칭 가스로서 사용하는 RIE법에 의해 실리콘 산화막의 막두께의 20% 정도 오버 에칭하도록 에칭을 행하여, 실리콘산화막을 제거한다.
그 후, 완전 연소 처리에 의해, 표면의 카본등의 유기물을 제거하고, 실리콘 기판 표면을 황산-과산화수소 혼합용액(5 : 1∼10 : 1 정도, 150℃)에 20∼30분 정도 담그어 5분후 과산화수소수를 추가하면서 세정하였다. 얻어진 실리콘 기판에는, 도 1a에 나타낸 바와 같이, 오염물질(102)이 실리콘기판(101)의 표면 또는 내부 표면에 부착 및 혼입하여 있다.
이어서, 도 1b에 나타낸 바와 같이, 상기 실리콘기판(101)상에 스퍼터링법에 의해 티탄막(103)을 막두께 30 nm 정도가 되도록 형성한다. 티탄막(103) 형성중의 기판온도는 200℃로 한다.
이때, 스퍼터링 에너지에 의해, 실리콘기판(101) 표면 및 내부 표면의 실리콘 원자 및 오염물질(102)이 티탄막(103)과 반응하여, 티탄막으로 취입된다.
요컨대, 통상의 산 또는 알칼리 용액 등에 의한 세정으로는 제거할 수 없는 실리콘기판(101) 표면에 강하게 고착된 오염물질(102)이나 내부 표면에 존재하고있는 오염물질(102)을 표면의 실리콘 원자와 티탄막(103)을 반응시킴에 의해, 그 반응에 의해 형성된 티탄실리사이드막(104)을 포함하는 티탄막(103)으로 취입시킬 수 있다.
또한, 기판 온도가 500℃ 이하의 비교적 저온의 경우에는, 실리콘기판(101) 표면의 실리콘 원자와 티탄막(103)의 반응이 최소한으로 억제되기 때문에, 실리콘기판(101) 표면을 손상시키지 않는다.
다음, 도 1c에 나타낸 바와 같이, 불순물이 취입된 티탄막(103)을 황산-과산화수소수 혼합용액(5 : 1∼10 : 1 정도, 150℃) 및 암모니아수-과산화수소수 혼합용액(NH4OH:H2O2:H2O=1:1:8 정도)에 담그는 화학 에칭에 의해 제거한다. 그 후, 실리콘기판(101)표면에 잔존하고 있는 티탄막(103)과 실리콘 원자의 반응물인 티탄실리사이드막(104)을 상온에서 0.5% 불소산 수용액으로 30∼45초 사이 정도 담그는 것에 의해 화학 에칭을 행하여 제거한다.
상기 각 공정에서의 실리콘기판(101)의 표면에 대해, X선 광전자 분광법(X PS)에 의해 원자 분석하였다. 그 결과를 표 1에 나타낸다.
표 l
표 1로부터 분명한 바와 같이, RIE법에 의한 처리 직후에는, 에칭 가스에 연유되는 불순물인 불소 원자가 다량 검출되어 있다. 또한, RIE 처리후에 통상의 황산과산화수소수에 의한 세정후에는 불소 원자는 감소하고 있지만, 완전히 제거되지 않은 상태이다.
한편, 상기한 바와 같이, 기판 온도 200℃에서 티탄막을 스퍼터하여, 그 티탄막을 제거한 후, 불소 원자를 더욱 감소시킬 수 있었다. 또한, 기판 온도를 440℃로 비교적 높게 설정하여 티탄막을 스퍼터한 경우에는, 티탄막 제거후, 불소 원자가 완전히 제거되어, 검출 한계 이하까지 감소됨이 확인되었다.
상기 실시예에 의해, 표면(105)이 청정하고 데미지가 적은 실리콘기판(101)이 얻어진다.
요컨대, 상기 실시예에서는, 주로 표면 및 내부 표면의 오염물질(102)을 티탄막(103)과 반응시킨 후, 이 티탄막(103)을 제거하기 때문에, 티탄막(103)마다 오염물질(102)을 제거할 수 있어서, 실리콘기판(101) 표면 및 표면 내부를 청정하게 할 수 있다. 또한, 특히 티탄막(103)과 실리콘 원자를 반응시키는 열처리를 행하지 않기 때문에, 처리중에 실리콘기판(101) 표면에 데미지를 주지 않게 된다.
실시예 2
본 실시예에서는, 실리콘층 표면 및 내부 표면을 청정화한 후, 그 위에 전극으로서 티탄실리사이드막을 형성한 경우의 티탄실리사이드막의 내열 특성에 대해 설명한다.
먼저, 실리콘기판상에, P웰 영역, 필드산화막, 게이트산화막등을 형성하여, 얻어진 실리콘기판상에 막두께 150nm∼200nm 정도의 다결정실리콘을 적층하고, 에칭 가스로서 HBr, Cl2, O2의 혼합 가스를 이용하여 게이트전극을 형성하고, 또한 주입보호막(산화실리콘에 의한 막두께 10∼40 nm 정도의 막)을 이용하여 이온 주입에 의해 LDD영역을 형성한다. 예컨대, 이 때의 불순물 이온의 주입은 N채널 트랜지스터 형성을 위해, 예컨대 가속전압 20keV, 도즈량 1×1O13∼3× 1O14cm-2정도로 행한다.
계속해서, 얻어진 실리콘기판상의 전면에 실리콘산화막을 형성하고, 이 실리콘산화막을 RIE법에 의해, 에칭 가스로서 CHF3, CF4, Ar의 혼합 가스를 이용하여 20% 정도의 오버 에칭으로 에칭하여, 게이트전극 측벽에 사이드월 스페이서를 형성한다.
다음, 실리콘산화막으로 된 주입보호막을 이용하여, 재차 이온 주입을 행하여, 소스/드레인영역을 형성한다. 이 때의 이온 주입은 N채널 트랜지스터 형성을 위해, 비소 이온을 예컨대 가속전압 30∼60keV, 도즈량 1∼5×1O5cm-2으로 행한다.
그 후, 얻어진 실리콘기판 표면을 150℃의 황산-과산화수소수 혼합용액에 담그어 세정한다. 또한, 이들 방법은 공지의 방법, 예컨대 도 7a∼도 7e에 준하는 방법에 의해 형성할 수 있다.
이어서, 얻어진 실리콘기판상에, 실시예 1에서와 같이 티탄막을 200℃ 또는 440℃의 기판 온도로 막두께 30nm으로 퇴적하여, 상기 티탄막을 황산-과산화수소수 혼합용액(5 : 1∼10 : 1 정도, 150℃)로 10분 정도 담그는 화학 에칭에 의해 제거한다. 계속해서, 실리콘기판 표면에 잔존하는 티탄실리사이드막을 0.5% 불소산 수용액에 30∼45초 정도 담그는 화학 에칭에 의해 제거한다.
다음, 얻어진 실리콘기판상에 막두께 30nm 정도의 티탄막을 적층하여, 실리콘과 티탄의 균일 반응을 촉진시키기 때문에, 실리콘 이온을 예컨대 가속전압 40keV, 도즈량 5×1O15cm-2으로 주입한다.
다음, 약 625℃, 10초 정도의 제 1 열처리를 실시하고, 황산-과산화수소수 혼합용액(5 : 1∼10 : 1 정도, 150℃) 및 암모니아수-과산화수소 혼합용액(NH4OH: H2O2: H2O= 1:1:8 정도)에 의한 웨트에칭에 의해 미반응 티탄막을 제거한후, 제 2 열처리를 10초 정도, 약 800∼900℃ 사이에서 여러가지 온도로 행한다.
얻어진 티탄실리사이드의 시트 저항을 도 2a∼도 2e에 나타낸다.
도 2a∼도 2e에서, 청정화를 위해 사용되는 티탄막을 기판 온도 200℃로 형성한 경우는 샘플 (2), 티탄막을 기판 온도 440℃로 형성한 경우는 샘플 (3)으로 나타내고, 이들과의 비교를 위해, 티탄막의 형성·제거를 행하지 않고서, 실리콘기판 표면을 황산과산화수소수로 세정한 것을 샘플 (1), RIE 에칭을 하지 않은 청정한 실리콘기판상에 직접 티탄실리사이드막을 형성한 것을 샘플 (4)로 나타낸다.
도 2a∼2e로부터 분명한 바와 같이, 샘플 (2) 및 (3)의 경우에는, 제 2 RTA의 처리온도가 높더라도, 샘플 (4)와 거의 동일한 낮은 시트 저항치가 얻어진다. 이는 티탄막의 형성·제거 공정에 의해, 기판 표면을 청정화할 수 있음에 기인하는 것이다.
또한, 티탄막의 형성 온도는 높은 쪽이 유리하지만, 기판 온도 200℃∼500℃의 온도 범위로 처리되는 것이 바람직함을 알았다.
실시예 3
본 실시예에서는, 실리콘층 표면 및 내부 표면을 청정화한 후, 그 위에 전극으로서 티탄실리사이드막에 의해 게이트전극을 형성한 경우의 게이트길이에 대한 시트 저항의 변화에 대해 나타낸다.
상기와 같이 형성된 게이트전극은, 실시예 2에서, 티탄막을 기판 온도 440℃에서 형성하여, 제 2 열처리를 850℃에서 행하는 것 이외에는, 동일한 방법으로 형성한다. 이 때의 게이트전극의 게이트길이는 0.1∼0.7μm의 범위로 형성한다.
각 게이트전극에서의 시트 저항을 도 3에서 (●)으로 나타낸다. 또한, 비교를 위해, 티탄막의 형성·제거를 하지 않은 것 이외에는, 본 실시예와 같이 게이트전극을 형성하여, 동일하게 각 게이트전극에서의 시트 저항을 측정하였다. 그 결과를 (▲)로 나타낸다.
본 실시예와 같이, 티탄막의 형성·제거를 한 경우에는, 그 후에 형성한 게이트전극의 시트 저항은, 게이트 길이가 0.1μm로 작게 되더라도 거의 상승하지 않았다.
한편, 티탄막의 형성·제거를 하지 않은 종래와 같은 방법으로 게이트전극을 형성한 경우에는, 특히 0.5μm 이하의 세선 게이트에서 시트 저항이 대폭 상승한다.
실시예 4
이 실시예에서는, 실시예 1의 방법을 실리사이드 기술(자기정합 소스· 드레인·게이트실리사이드 기술)에 응용한 예에 대해서 설명한다.
먼저, 도 4a에 나타낸 바와 같이, 공지의 방법, 예컨대, 도 7a∼도 7e에 준하는 방법에 의해, 소자분리막(203) 및 웰영역(202)을 갖는 실리콘기판(201)상에, 게이트산화막(204)을 형성하여, 얻어진 실리콘기판(201)상에 다결정실리콘을 적층하고, 에칭가스로서 HBr, Cl2, O2의 혼합 가스를 이용하여 게이트전극(205)을 형성하고, 또한 주입보호막(도시 안됨)을 이용하여 이온 주입에 의해 LDD 영역(207)을 형성한다.
계속해서, 얻어진 실리콘기판(201)상에 막두께 100∼20Onm 정도의 실리콘산화막을 형성하고, 이 실리콘산화막을 RIE법에 의해, 에칭가스로서 CHF3, CF4, Ar의 혼합 가스를 이용하여 20% 정도의 오버 에칭으로 에칭하여, 게이트전극 측벽에 사이드월 스페이서(206)를 형성한다.
다음, 실리콘산화막으로 된 주입보호막(도시 안됨)을 이용하여, 재차 이온 주입을 행하여, 소스/드레인영역(208)을 형성한다. 그 후, 주입보호막을 제거한다.
계속해서, 440℃의 기판 온도로 실리콘기판(201)에 대하여, 스퍼터링법에 의해 티탄막(209)을 막두께 30nm으로 형성한다.
이 경우, 실시예 1에서 나타낸 바와 같이, 실리콘기판(201) 표면의 오염물질은 퇴적된 티탄막(209)과 반응하여, 티탄막(209)내, 또는 스퍼터링때의 에너지에 의해 형성된 티탄실리사이드막(210)내로 취입된다.
다음, 도 4b에 나타낸 바와 같이, 불순물을 취입한 티탄막(209)을 황산-과산화수소수 혼합용액(5 : 1∼10 : 1 정도, 150℃)에 의한 화학 에칭에 의해 제거하고, 계속해서, 실리콘기판(201)표면에 잔존하고 있는 티탄과 오염물질의 반응물을 포함하는 티탄실리사이드막(210)을, 0.5% 불산 수용액에 담그어 화학 에칭에 의해 제거한다.
이에 따라, 게이트전극(205) 및 소스/드레인영역(208)상에 청정화된 표면(211a,211b)을 얻는다.
또한, 티탄실리사이드막(210)의 제거시에, 먼저 형성한 사이드월(206)을 보호하도록, 에칭시간을 90초 이내로 하였다. 이 화학 에칭에 의해, 표면에 퇴적된티탄도 완전히 제거할 수 있기 때문에, 실리콘기판(201) 및 게이트전극(205) 표면의 티탄 오염이 방지된다. 또한, 그 다음의 공정에서 이용되는 장치가 잔존 티탄으로 오염될 우려도 없다.
다음, 도 4c에 나타낸 바와 같이, 얻어진 실리콘기판(201)상에 막두께 30 nm 정도의 티탄막(212)을 적층하고, 실리콘과 티탄의 균일반응을 촉진시키기 위해서, 계면을 믹싱함으로써, 실리콘 이온을, 예컨대 가속전압 40keV, 도즈량 5×1O15cm-2으로 주입한다.
다음, 약 625℃로, 10초 정도의 제 1 열처리를 실시하여 티탄과 실리콘을 반응시켜, C49상의 티탄실리사이드층(213)을 형성한다. 이 경우, 실리콘과 티탄막이 접촉하고 있는 영역에서는 실리사이드화 반응이 일어나 티탄실리사이드막이 형성되며, 한편 실리콘산화막과 티탄막이 접촉하고 있는 영역에서는 실리사이드화 반응이 억제되어, 티탄실리사이드막이 형성되지 않는다. 계속해서, 황산과 과산화수소수의 혼합용액에 의한 웨트 에칭에 의해서 미반응 티탄막(212)을 제거한다. 그 후, 약 875℃로, 10초 정도의 제 2 열처리를 실시하여, C49상의 티탄실리사이드층(213)을, 더욱 저저항의 C54상의 티탄실리사이드층으로 한다.
이러한 공정에 의해, 티탄실리사이드막(213)을 소스/드레인영역(208) 및 게이트전극(205)상에 자기정합적으로 형성할 수 있다.
본 실시예에서는, 티탄막(209)을 형성할 때의 기판 온도를 500℃ 이하로 함으로써, 실리콘기판(201) 및 게이트전극(205) 표면상의 오염을 제거할 수 있다.
또한, 티탄막(209)을 형성할 때의 기판 온도를 500℃ 이상, 예컨대 700℃로 한 경우에는, 실리콘기판(201) 또는 게이트전극(205)과 티탄이 계면을 넘어서 반응하여, 실리사이드 결정이 형성된다.
따라서, 오염물을 포함한 티탄막(209) 제거 또는 티탄실리사이드막(213)의 제거시에 실리사이드 결정도 동시에 에칭 제거되어, 도 5a에 나타낸 바와 같이, 실리콘기판(201) 또는 게이트전극(205) 표면에 요철(400)을 발생시킨다. 또한, 오염물을 포함하는 반응계에서 티탄과 실리콘의 반응이 일어나기 때문에, 상기한 바와 같이 실리사이드화 반응이 한가지 양태로 일어나지 않고, 실리콘기판(201) 또는 게이트전극(205) 표면에 의해 현저한 요철(400)이 생기게 되어, 평탄한 면이 얻어지지 않는다.
또한, 이와 같이 요철(400)이 형성된 실리콘기판(201) 및 게이트전극(205)상에 티탄실리사이드막(213)을 형성하면, 도 5b에 나타낸 바와 같이, 균일한 티탄실리사이드막(213)이 얻어지지 않고, 내열성이 열화되어, 나아가서는 티탄실리사이드막(213)의 고저항화로 결부된다. 또한, 최종적으로 얻어지는 티탄실리사이드막(213)과 실리콘기판(201)의 계면이 깊게 되어, 소스/드레인영역(208)과 웰영역(202)의 접합 및 티탄실리사이드막(213)과의 거리가 가깝게 되어, 전류의 접합 리크가 증대하게 된다. 이것을 방지하기 위해서는, 실리콘기판(201) 표면에서 얕은 접합이 형성되지 않게 해야 함으로써, MOSFET의 미세화가 곤란하게 된다.
한편, 기판 온도가 500℃ 이하의 경우에는, 오염물질이 티탄막(209)과 충분히 반응하여 티탄막(209)내로 취입되어, 실리콘기판(201) 및 게이트전극(205) 표면이 청정화되는 것이 확인되었다.
또한, 본 실시예에서는, 티탄막의 형성·제거를 소스/드레인영역 형성후에 행하고 있지만, 사이드월 스페이서 형성후, 소스/드레인영역 형성전에 티탄막의 형성·제거를 할 수도 있다.
실시예 5
본 실시예는 이온 주입에 의해 오염물질의 제거를 보다 확실하게 하는 예를 나타낸다.
실시예 4와 같은 방법에 의해, 실리콘기판상에 주로 게이트전극, 사이드월 스페이서 및 스퍼터링법에 의해 막두께 30nm의 티탄막을 형성한 후, 얻어진 티탄막을 통해 실리콘기판 및 게이트전극에 실리콘이온을 가속전압 20∼50keV, 도즈량 1×1015∼1×1O16cm-2정도로 주입한다.
이 이온 주입에 의해, 티탄막과 오염물질의 믹싱을 촉진할 수 있다.
그후, 실시예 4와 같은 방법에 의해, 티탄막의 제거, 티탄실리사이드의 형성등을 행하여 반도체장치를 완성한다.
이와 같이, 티탄막의 형성후, 제거전에, 이온 주입에 의해 티탄막과 오염물질의 믹싱을 행할 수 있기 때문에, 이온 주입 에너지에 의해서 실리콘기판의 내부표면에 존재하는 오염물질을 효율적으로 티탄막으로 취입할 수 있다. 티탄막 및 티탄실리사이드막을 제거함에 의해, 오염물질의 제거를 보다 확실하게 할 수 있다.
실시예 6
이 실시예에서는 실시예 1의 방법을 콘택트 공정에 응용한 예에 대해서 설명한다.
먼저, 실시예 4에서와 같이 소자분리막(303) 및 웰영역(302)을 갖는 실리콘기판(301)상에 게이트산화막(304), 게이트전극(305), 사이드월(310)을 형성하고, 실리콘기판(301) 내부 표면에 LDD영역(308)을 갖는 소스/드레인영역(313)을 형성한다.
이어서, 도 6a에 나타낸 바와 같이, 얻어진 실리콘기판(301)상에 막두께 400nm 정도의 층간절연막(501)을 형성하여, 원하는 형상을 갖는 포토레지스트 마스크(도시 안됨)를 이용하여, 에칭 가스로서 C4F8등을 사용하는 RIE법에 의해 소스/드레인영역(313)상의 층간절연막(501)에 콘택트홀(502)을 형성한다.
이 경우, 콘택트홀 저부의 실리콘기판(301)의 표면(503)이 에칭가스중에 포함된 할로겐 원자에 의해서 오염되게 된다.
다음, 도 6b에 나타낸 바와 같이, 콘택트홀(502)을 포함하는 실리콘기판(301)상의 전면에 440℃의 온도로 스퍼터링법에 의해 막두께 30nm 정도의 티탄막(504)을 퇴적한다.
이 경우, 실시예 1에 나타낸 바와 같이, 콘택트홀(502) 저부의 실리콘기판(301)의 표면(503)의 오염물질이, 퇴적된 티탄막(504)과 반응하여, 티탄막(504)내 및 스퍼터링때의 에너지에 의해 형성된 티탄실리사이드막(505)내로 취입된다.
다음, 오염 물질을 취입한 티탄막(504)과 티탄실리사이드막(505)을, 실시예 1과 같은 방법으로 제거한다.
이에 따라, 도 6c에 나타낸 바와 같이, 청정한 실리콘기판(301)의 표면(506)이 얻어지게 된다.
그후, 도 6d에 나타낸 바와 같이, 공지의 방법으로 콘택트홀내에 티탄막(도시 안됨)을 막두께 50∼100nm 정도로 퇴적하여, 질소분위기하에서 열처리함으로써, 콘택트홀(502) 저부에서 실리콘과 티탄을 반응시키면서 동시에, 티탄막 표면에 질화티탄을 형성함에 의해 배리어 금속(도시 안됨)을 형성하고, 계속해서 콘택트홀(502)내에 배선용의 금속을 매립하여, 패터닝함에 의해 금속 배선(507)을 형성한다.
이와 같이, 본 실시예에서는, 게이트전극 및 소스/드레인영역 표면상에 실리사이드막을 형성하지 않은 경우라도, 콘택트홀 개구시에 에칭 가스에 의해 오염된 콘택트홀 저부를 청정화할 수 있다.
콘택트홀 저부에서의 금속/실리콘 계면의 청정화에 의하여, 콘택트 저항이 감소될 수 있다. 특히, 콘택트 개구 면적이 작아지게 되어, 소스/드레인영역과 금속 배선의 콘택트부의 접촉면적이 작아지게 됨에 따라, 미량의 오염이 콘택트 오믹 특성을 악화시키게 되지만, 본 실시예의 방법은 콘택트 개구 면적이 미세화될 정도 유효하게 된다.
이상과 같이, 본 발명에 의하면, 실리콘층 표면 및 내부표면에 존재하는 할로겐 원자 농도를 1OOppm 이하로 하기 때문에, 얻어진 실리콘층상에 전극을 형성하는 경우에, 전극 자체의 내열성을 향상시킬 수 있음과 동시에, 얻어진 전극의 저항을 감소시킬 수 있다.
특히, 실리콘층 표면 및 내부 표면에 존재하는 할로겐 원자 농도를 1OOppm 이하로 하는 방법에서, 실리콘층상에 500℃ 이하의 실리콘층 온도로 티탄막을 형성하고, 이 티탄막을 제거함으로써 형성되는 경우에는, 티탄의 다른 물질과 반응하기 쉬운(환원력이 높음) 특성을 이용함으로써, 실리콘층 표면 및 내부표면에 부착한 오염물질을 티탄막으로 취입할 수 있어서, 상기 티탄막을 제거함에 의해, 후공정에서 문제로 되는 오염물질을 확실하게 제거하여, 실리콘층 표면 및 내부 표면을 청정화하는 것이 가능해진다.
따라서, 실리콘층상에 전극등을 형성하는 경우에, 전극/실리콘층 계면에서, 오믹성이 높은 콘택트를 형성할 수 있다.
더구나, 티탄막의 형성시의 조건이 실리콘층 온도 500℃ 이하로 완화되기 때문에, 이 티탄막을 제거한 경우에도, 실리콘층 표면의 데미지를 극소화할 수 있다. 후공정에서 실리콘층상에 전극을 형성한 경우의 실리콘층 표면의 데미지에 의한 오믹콘택트의 열화를 방지할 수 있을 뿐만 아니라, 전극의 막의 균일성, 전극 자체의 저항, 내열성을 향상시키고, 또한 리크 전류를 방지할 수 있게 된다.
또한, 이러한 방법은 통상의 M0S형 반도체장치의 제조방법에서 통상 사용되고 있는 공정을 그대로 이용할 수 있기 때문에, 새로운 제조 기술이나 제조 설비의개발을 필요로 하지 않고 실현할 수 있다.

Claims (7)

  1. 반도체장치의 전극 또는 배선의 형성방법에 있어서,
    실리콘층 표면 및 내부 표면에 존재하는 할로겐 원자를 1OOppm 이하의 농도가 되도록 제거하는 공정과,
    얻어진 실리콘층상에 전극 또는 배선을 형성하는 공정을 포함하며,
    여기에서 상기 실리콘층 표면 및 내부 표면을 존재하는 할로겐 원자를 100ppm 이하의 농도가 되도록 제거하는 공정은 실리콘층상에 티탄막을 형성하는 공정 및 이 티탄막을 제거하는 공정으로 이루어지는, 반도체장치의 전극 또는 배선의 형성방법.
  2. 제 1 항에 있어서, 상기 티탄막의 형성을 500℃ 이하의 실리콘층 온도에서 행하는 반도체장치의 전극 또는 배선의 형성방법.
  3. 실리콘기판상에 게이트산화막 및 게이트전극을 형성하고,
    상기 게이트전극을 포함하는 상기 실리콘기판상에 절연막을 적층하고,
    상기 절연막을 할로겐계 에칭 가스를 이용하여 에치백함에 의해 상기 게이트전극 측벽에 사이드월 스페이서를 형성하고,
    얻어진 실리콘기판상에, 500℃ 이하의 기판 온도로 티탄막을 형성하고,
    상기 티탄막을 제거하고,
    얻어진 실리콘기판상에 고융점 금속을 퇴적하고, 열처리함에 의해 상기 실리콘 기판과 고융점 금속이 직접 접촉하는 영역에 고융점 금속 실리사이드막을 형성하는 것으로 이루어진 반도체장치의 전극 또는 배선의 형성방법.
  4. 제 2 항 또는 제 3 항에 있어서, 상기 티탄막을 스퍼터링법에 의해 형성하는 것을 특징으로 하는 반도체장치의 전극 또는 배선의 형성방법.
  5. 제 2 항 또는 제 3 항에 있어서, 상기 티탄막의 제거를 화학 에칭에 의해 행하는 것을 특징으로 하는 반도체장치의 전극 또는 배선의 형성방법.
  6. 제 2 항 내지 제 3 항에 있어서, 상기 티탄막을 형성하는 공정과 상기 티탄막을 제거하는 공정 사이에, 이온 주입을 행하는 것을 특징으로 하는 반도체장치의 전극 또는 배선의 형성방법.
  7. 제 6 항에 있어서, 상기 이온 주입은 Si, N, As, P, Sb, B, Ga 및 In으로 이루어진 군으로부터 선택된 이온을, 가속 전압 20∼50 keV, 도즈량 1×1O15∼1×1O16cm-2으로 주입하는 것을 특징으로 하는 반도체장치의 전극 또는 배선의 형성방법.
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