JP2003197635A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】シリサイド化でサイドウォール上の残留金属が
経路のリーク電流をなくし信頼性ある低抵抗のシリサイ
ド層を有する半導体装置の製造方法を提供する。 【解決手段】半導体ウェハ上に形成されたポリシリコン
層でなる導電部材に絶縁膜サイドウォールを形成する
（ステップ１）。ウェハ主面上に導電部材上を含んでシ
リサイド化のための金属膜をスパッタ法で堆積する（ス
テップ２）。次に、第１次アニール工程で金属膜をシリ
サイド化する（ステップ３）。その後、ウェハはＲＣＡ
液により未反応の金属を除去するが、このウェットエッ
チ工程では終了直前からの所定時間超音波が与えられ、
除去すべき残留物を超音波除去する工程を有する。すな
わち、単なるＲＣＡ液浸漬から終了直前に同じ槽で超音
波を加えて洗浄、引き上げる。
経路のリーク電流をなくし信頼性ある低抵抗のシリサイ
ド層を有する半導体装置の製造方法を提供する。 【解決手段】半導体ウェハ上に形成されたポリシリコン
層でなる導電部材に絶縁膜サイドウォールを形成する
（ステップ１）。ウェハ主面上に導電部材上を含んでシ
リサイド化のための金属膜をスパッタ法で堆積する（ス
テップ２）。次に、第１次アニール工程で金属膜をシリ
サイド化する（ステップ３）。その後、ウェハはＲＣＡ
液により未反応の金属を除去するが、このウェットエッ
チ工程では終了直前からの所定時間超音波が与えられ、
除去すべき残留物を超音波除去する工程を有する。すな
わち、単なるＲＣＡ液浸漬から終了直前に同じ槽で超音
波を加えて洗浄、引き上げる。
Description
【０００１】
【発明の属する技術分野】本発明は、より微細化された
半導体素子、特にゲート、ソース・ドレイン表面を自己
整合的にシリサイド化するＭＯＳ（Metal Oxide Semico
nductor ）型半導体装置を含んだ半導体装置の製造方法
に関する。
半導体素子、特にゲート、ソース・ドレイン表面を自己
整合的にシリサイド化するＭＯＳ（Metal Oxide Semico
nductor ）型半導体装置を含んだ半導体装置の製造方法
に関する。
【０００２】
【従来の技術】半導体集積回路の大規模集積化、縮小化
が進み、ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジス
タ）の微細化が要求される。微細化に際し、ＭＯＳＦＥ
Ｔにおけるポリシリコンゲート電極の高抵抗が顕著にな
る。よって、高速動作が維持できなくなる。
が進み、ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジス
タ）の微細化が要求される。微細化に際し、ＭＯＳＦＥ
Ｔにおけるポリシリコンゲート電極の高抵抗が顕著にな
る。よって、高速動作が維持できなくなる。
【０００３】そこで、ポリシリコンゲート電極を低抵抗
化するために、ポリシリコンゲート電極上部をシリサイ
ド化することが知られている。すなわち、ポリシリコン
ゲート電極上に例えばＴｉ薄膜をスパッタ法にて形成
し、Ｔｉ薄膜に対してシリサイド化のための熱処理を行
う。その後、未反応のＴｉを除去して再度熱処理を行う
ことによって安定な低抵抗シリサイド層を形成する。
化するために、ポリシリコンゲート電極上部をシリサイ
ド化することが知られている。すなわち、ポリシリコン
ゲート電極上に例えばＴｉ薄膜をスパッタ法にて形成
し、Ｔｉ薄膜に対してシリサイド化のための熱処理を行
う。その後、未反応のＴｉを除去して再度熱処理を行う
ことによって安定な低抵抗シリサイド層を形成する。
【０００４】ポリシリコンゲート電極の両側はＬＤＤ
（Lightly Doped Drain ）構造、すなわちソース・ドレ
インのエクステンション領域を形成するためのスペーサ
（サイドウォール）が設けられる。そこでゲート電極上
部のシリサイド化に伴ない、スペーサが分離領域になり
ソース・ドレインのＳｉ基板上にも自己整合的にＴｉ薄
膜形成→シリサイド化→低抵抗シリサイド層形成が可能
である。いわゆるサリサイドプロセスであり、低抵抗
化、性能向上を図るＭＯＳＦＥＴとして周知技術であ
る。
（Lightly Doped Drain ）構造、すなわちソース・ドレ
インのエクステンション領域を形成するためのスペーサ
（サイドウォール）が設けられる。そこでゲート電極上
部のシリサイド化に伴ない、スペーサが分離領域になり
ソース・ドレインのＳｉ基板上にも自己整合的にＴｉ薄
膜形成→シリサイド化→低抵抗シリサイド層形成が可能
である。いわゆるサリサイドプロセスであり、低抵抗
化、性能向上を図るＭＯＳＦＥＴとして周知技術であ
る。
【０００５】
【発明が解決しようとする課題】図８（ａ），（ｂ）
は、それぞれ従来のＭＯＳＦＥＴの製造方法を工程順に
示す断面図である。ソース・ドレイン領域上及びゲート
電極上部をシリサイド化する手順が示されている。
は、それぞれ従来のＭＯＳＦＥＴの製造方法を工程順に
示す断面図である。ソース・ドレイン領域上及びゲート
電極上部をシリサイド化する手順が示されている。
【０００６】図８（ａ）に示すように、Ｓｉ基板８１上
にゲート酸化膜８２を介してポリシリコンゲート電極８
３を形成する。ゲート側部にはシリコン酸化膜、シリコ
ン窒化膜等のサイドウォール８４を形成する。ソース・
ドレイン領域８５は、ＬＤＤ構造、いわゆるエクステン
ション領域を有する。すなわち、基板８１にはポリシリ
コンゲート電極８３をマスクに低濃度、さらに、サイド
ウォール８４をマスクに高濃度の不純物がイオン注入さ
れる。このような構成において、全面に例えばＴｉ膜８
６をスパッタ法にて形成する。
にゲート酸化膜８２を介してポリシリコンゲート電極８
３を形成する。ゲート側部にはシリコン酸化膜、シリコ
ン窒化膜等のサイドウォール８４を形成する。ソース・
ドレイン領域８５は、ＬＤＤ構造、いわゆるエクステン
ション領域を有する。すなわち、基板８１にはポリシリ
コンゲート電極８３をマスクに低濃度、さらに、サイド
ウォール８４をマスクに高濃度の不純物がイオン注入さ
れる。このような構成において、全面に例えばＴｉ膜８
６をスパッタ法にて形成する。
【０００７】次に、図８（ｂ）に示すように、Ｔｉ膜８
６に対してシリサイド化のための熱処理を行う（第１次
アニール）。この段階におけるシリサイド膜は高抵抗膜
である。その後、未反応のＴｉを除去して再度熱処理を
行うことによって安定な低抵抗のシリサイド層８７を形
成する（第２次アニール）。サイドウォール８４はポリ
シリコンゲート電極８３側部のシリサイド化を抑え、ソ
ース・ドレイン領域８５との短絡を防止する。
６に対してシリサイド化のための熱処理を行う（第１次
アニール）。この段階におけるシリサイド膜は高抵抗膜
である。その後、未反応のＴｉを除去して再度熱処理を
行うことによって安定な低抵抗のシリサイド層８７を形
成する（第２次アニール）。サイドウォール８４はポリ
シリコンゲート電極８３側部のシリサイド化を抑え、ソ
ース・ドレイン領域８５との短絡を防止する。
【０００８】上記構成によれば、シリサイド層８７は同
一工程でポリシリコンゲート電極８３上及びソース・ド
レイン領域８５上に形成される（自己整合的シリサイド
（サリサイドプロセス））。
一工程でポリシリコンゲート電極８３上及びソース・ド
レイン領域８５上に形成される（自己整合的シリサイド
（サリサイドプロセス））。
【０００９】上述したようにサイドウォール８４は、ポ
リシリコンゲート電極８３側部のシリサイド化を抑え
る。未反応のＴｉ膜８６を除去する際、ウェハ全体が、
ＲＣＡ洗浄される。
リシリコンゲート電極８３側部のシリサイド化を抑え
る。未反応のＴｉ膜８６を除去する際、ウェハ全体が、
ＲＣＡ洗浄される。
【００１０】ＲＣＡ洗浄は１９７０年代初めに米ＲＣＡ
社によって開発されたＬＳＩ製造工程（ウェハ工程）に
おける基本的な洗浄方法である。ここではＳＣ-2（Stan
dardCleaning, Solution 2 ）と呼ばれるウェハ表面の
金属汚染を除去するＨＰＭ洗浄（hydrochloric acid/hy
drogen peroxide /water mix；ＨＣｌとＨ2Ｏ2の混合
液）が行われる。ＳＣ-1（Standard Cleaning, Solutio
n 1 ）と呼ばれるウェハ表面のパーティクルと有機物汚
染等を除去するＡＰＭ洗浄（ammonium hydroxide/hydro
gen peroxide/water mix；ＮＨ4ＯＨとＨ2Ｏ2の混合液
による洗浄）の併用もある。このようなＳＣ-2あるいは
ＳＣ-1によるＲＣＡ洗浄の洗浄液をここでは単にＲＣＡ
液と称する。
社によって開発されたＬＳＩ製造工程（ウェハ工程）に
おける基本的な洗浄方法である。ここではＳＣ-2（Stan
dardCleaning, Solution 2 ）と呼ばれるウェハ表面の
金属汚染を除去するＨＰＭ洗浄（hydrochloric acid/hy
drogen peroxide /water mix；ＨＣｌとＨ2Ｏ2の混合
液）が行われる。ＳＣ-1（Standard Cleaning, Solutio
n 1 ）と呼ばれるウェハ表面のパーティクルと有機物汚
染等を除去するＡＰＭ洗浄（ammonium hydroxide/hydro
gen peroxide/water mix；ＮＨ4ＯＨとＨ2Ｏ2の混合液
による洗浄）の併用もある。このようなＳＣ-2あるいは
ＳＣ-1によるＲＣＡ洗浄の洗浄液をここでは単にＲＣＡ
液と称する。
【００１１】上記のようなＲＣＡ液の入った洗浄槽への
浸漬処理は１槽処理または同じ時間を使っての２槽処理
で達成される。しかしながら、未反応のＴｉ膜８６を除
去する際、除去されるべきものが完全に除去しきれない
ことがある。すなわち、サイドウォール８４上に僅かに
反応したＴｉＳｉやこれに付随したＴｉ（８６１）が残
留する可能性がある。このような残留物は、上記第２次
アニールにおけるＴｉＳｉ2膜形成の条件下においてチ
タン珪化物（ＴｉＳｉX）を散在させ、放っておくとリ
ーク電流の原因になる。今後の低電圧動作する上では無
視できない。これにより、歩留り低下を招く。
浸漬処理は１槽処理または同じ時間を使っての２槽処理
で達成される。しかしながら、未反応のＴｉ膜８６を除
去する際、除去されるべきものが完全に除去しきれない
ことがある。すなわち、サイドウォール８４上に僅かに
反応したＴｉＳｉやこれに付随したＴｉ（８６１）が残
留する可能性がある。このような残留物は、上記第２次
アニールにおけるＴｉＳｉ2膜形成の条件下においてチ
タン珪化物（ＴｉＳｉX）を散在させ、放っておくとリ
ーク電流の原因になる。今後の低電圧動作する上では無
視できない。これにより、歩留り低下を招く。
【００１２】本発明は上記のような事情を考慮してなさ
れたもので、ポリシリコン導電部材のシリサイド化でサ
イドウォール上の残留金属を経路としたリーク電流を防
ぎ、信頼性ある低抵抗のシリサイド層を有する半導体装
置の製造方法を提供しようとするものである。
れたもので、ポリシリコン導電部材のシリサイド化でサ
イドウォール上の残留金属を経路としたリーク電流を防
ぎ、信頼性ある低抵抗のシリサイド層を有する半導体装
置の製造方法を提供しようとするものである。
【００１３】
【課題を解決するための手段】本発明の［請求項１］に
係る半導体装置の製造方法は、ウェハ上に形成された少
なくともポリシリコン層で構成される導電部材上部をシ
リサイド化する方法に関し、前記導電部材側部に対し絶
縁性のサイドウォールを形成する工程と、前記ウェハ主
面上に少なくとも前記導電部材上を含んでシリサイド化
のための金属膜を堆積する工程と、前記ウェハを熱処理
し暫定的なシリサイド層を形成する第１次熱処理工程
と、シリサイド化しない未反応の金属を除去するウェッ
トエッチ工程と、前記ウェハを熱処理し所定のシリサイ
ド層を形成する第２次熱処理工程と、を具備し、前記ウ
ェットエッチ工程における終了直前からの所定時間超音
波が与えられ、除去すべき残留物を超音波除去する工程
を有することを特徴とする。
係る半導体装置の製造方法は、ウェハ上に形成された少
なくともポリシリコン層で構成される導電部材上部をシ
リサイド化する方法に関し、前記導電部材側部に対し絶
縁性のサイドウォールを形成する工程と、前記ウェハ主
面上に少なくとも前記導電部材上を含んでシリサイド化
のための金属膜を堆積する工程と、前記ウェハを熱処理
し暫定的なシリサイド層を形成する第１次熱処理工程
と、シリサイド化しない未反応の金属を除去するウェッ
トエッチ工程と、前記ウェハを熱処理し所定のシリサイ
ド層を形成する第２次熱処理工程と、を具備し、前記ウ
ェットエッチ工程における終了直前からの所定時間超音
波が与えられ、除去すべき残留物を超音波除去する工程
を有することを特徴とする。
【００１４】本発明の［請求項２］に係るより好ましい
実施態様としての半導体装置の製造方法は、シリコン半
導体基板上の素子領域にゲート絶縁膜を介してポリシリ
コン層で構成されるゲート電極をパターニングする工程
と、前記ゲート電極を後酸化したのち行われる少なくと
も前記ゲート電極の領域をマスクとしたソース・ドレイ
ン領域のための不純物導入工程と、前記ゲート電極上を
覆う絶縁膜を堆積する工程と、前記絶縁膜を異方性エッ
チングして前記ゲート電極のサイドウォールを形成する
工程と、前記ゲート電極からサイドウォールに亘る領域
をマスクにして前記ソース・ドレイン領域へ再度不純物
を導入する工程と、少なくとも前記ゲート電極上部及び
サイドウォールに隔てられた前記ソース・ドレイン領域
上を覆うシリサイド化のための金属膜を堆積する工程
と、前記金属膜を反応させて前記ゲート電極上部及び前
記ソース・ドレイン領域上に暫定的なシリサイド層を形
成する第１次熱処理工程と、シリサイド化しない未反応
の金属を除去するウェットエッチ工程と、前記ウェハを
熱処理し所定のシリサイド層を形成する第２次熱処理工
程と、を具備し、前記ウェットエッチ工程における終了
直前からの所定時間超音波が与えられ、除去すべき残留
物を超音波除去する工程を有することを特徴とする。
実施態様としての半導体装置の製造方法は、シリコン半
導体基板上の素子領域にゲート絶縁膜を介してポリシリ
コン層で構成されるゲート電極をパターニングする工程
と、前記ゲート電極を後酸化したのち行われる少なくと
も前記ゲート電極の領域をマスクとしたソース・ドレイ
ン領域のための不純物導入工程と、前記ゲート電極上を
覆う絶縁膜を堆積する工程と、前記絶縁膜を異方性エッ
チングして前記ゲート電極のサイドウォールを形成する
工程と、前記ゲート電極からサイドウォールに亘る領域
をマスクにして前記ソース・ドレイン領域へ再度不純物
を導入する工程と、少なくとも前記ゲート電極上部及び
サイドウォールに隔てられた前記ソース・ドレイン領域
上を覆うシリサイド化のための金属膜を堆積する工程
と、前記金属膜を反応させて前記ゲート電極上部及び前
記ソース・ドレイン領域上に暫定的なシリサイド層を形
成する第１次熱処理工程と、シリサイド化しない未反応
の金属を除去するウェットエッチ工程と、前記ウェハを
熱処理し所定のシリサイド層を形成する第２次熱処理工
程と、を具備し、前記ウェットエッチ工程における終了
直前からの所定時間超音波が与えられ、除去すべき残留
物を超音波除去する工程を有することを特徴とする。
【００１５】上記各請求項のような本発明に係る半導体
装置の製造方法によれば、サイドウォール表面をはじめ
とする絶縁膜上の未反応の金属は超音波除去以前のウェ
ットエッチ工程にてだいたいが除去される。さらに終了
直前からの超音波印加によって、未反応金属の残留物は
一掃除去され、かつウェットから引き上げる際、パーテ
ィクルの再付着も抑えられる。これにより、第２次熱処
理工程後においてサイドウォール表面に金属の珪化物を
生成することはない。なお、［請求項１］によれば、係
微細化された配線層のシリサイド化においても隣接間の
ショート防止に寄与する。また、［請求項２］によれ
ば、低抵抗の良好なゲート電極上及びソース・ドレイン
領域上のサリサイドが実現される。
装置の製造方法によれば、サイドウォール表面をはじめ
とする絶縁膜上の未反応の金属は超音波除去以前のウェ
ットエッチ工程にてだいたいが除去される。さらに終了
直前からの超音波印加によって、未反応金属の残留物は
一掃除去され、かつウェットから引き上げる際、パーテ
ィクルの再付着も抑えられる。これにより、第２次熱処
理工程後においてサイドウォール表面に金属の珪化物を
生成することはない。なお、［請求項１］によれば、係
微細化された配線層のシリサイド化においても隣接間の
ショート防止に寄与する。また、［請求項２］によれ
ば、低抵抗の良好なゲート電極上及びソース・ドレイン
領域上のサリサイドが実現される。
【００１６】さらに、超音波による温度上昇の抑制、処
理コスト上の観点から、超音波の印加は上記ウェットエ
ッチ工程における全体時間の１０〜３０％を占めること
を特徴とする。また、上記金属膜はＴｉ膜が用いられ、
上記ウェットエッチ工程は、アンモニア１〜１０％、過
酸化水素１〜１０％の混合水溶液を含んでいることを特
徴とする。
理コスト上の観点から、超音波の印加は上記ウェットエ
ッチ工程における全体時間の１０〜３０％を占めること
を特徴とする。また、上記金属膜はＴｉ膜が用いられ、
上記ウェットエッチ工程は、アンモニア１〜１０％、過
酸化水素１〜１０％の混合水溶液を含んでいることを特
徴とする。
【００１７】本発明の［請求項５］に係る半導体装置の
製造方法は、ウェハ上に形成された少なくともポリシリ
コン層で構成される導電部材上部をシリサイド化する方
法に関し、前記導電部材側部に対し絶縁性のサイドウォ
ールを形成する工程と、前記ウェハ主面上に少なくとも
前記導電部材上を含んでシリサイド化のための金属膜を
堆積する工程と、前記ウェハを熱処理し暫定的なシリサ
イド層を形成する第１次熱処理工程と、シリサイド化し
ない未反応の金属を除去する第１次ウェットエッチ工程
と、前記第１次ウェットエッチ工程に続いて別のウェッ
ト槽による前記第１次ウェットエッチ工程よりも短時間
の第２次ウェットエッチ工程と、前記ウェハを熱処理し
所定のシリサイド層を形成する第２次熱処理工程と、を
具備したことを特徴とする。
製造方法は、ウェハ上に形成された少なくともポリシリ
コン層で構成される導電部材上部をシリサイド化する方
法に関し、前記導電部材側部に対し絶縁性のサイドウォ
ールを形成する工程と、前記ウェハ主面上に少なくとも
前記導電部材上を含んでシリサイド化のための金属膜を
堆積する工程と、前記ウェハを熱処理し暫定的なシリサ
イド層を形成する第１次熱処理工程と、シリサイド化し
ない未反応の金属を除去する第１次ウェットエッチ工程
と、前記第１次ウェットエッチ工程に続いて別のウェッ
ト槽による前記第１次ウェットエッチ工程よりも短時間
の第２次ウェットエッチ工程と、前記ウェハを熱処理し
所定のシリサイド層を形成する第２次熱処理工程と、を
具備したことを特徴とする。
【００１８】本発明の［請求項６］に係るより好ましい
実施態様としての半導体装置の製造方法は、シリコン半
導体基板上の素子領域にゲート絶縁膜を介してポリシリ
コン層で構成されるゲート電極をパターニングする工程
と、前記ゲート電極を後酸化したのち行われる少なくと
も前記ゲート電極の領域をマスクとしたソース・ドレイ
ン領域のための不純物導入工程と、前記ゲート電極上を
覆う絶縁膜を堆積する工程と、前記絶縁膜を異方性エッ
チングして前記ゲート電極のサイドウォールを形成する
工程と、前記ゲート電極からサイドウォールに亘る領域
をマスクにして前記ソース・ドレイン領域へ再度不純物
を導入する工程と、少なくとも前記ゲート電極上部及び
サイドウォールに隔てられた前記ソース・ドレイン領域
上を覆うシリサイド化のための金属膜を堆積する工程
と、前記金属膜を反応させて前記ゲート電極上部及び前
記ソース・ドレイン領域上に暫定的なシリサイド層を形
成する第１次熱処理工程と、シリサイド化しない未反応
の金属を除去する第１次ウェットエッチ工程と、前記第
１次ウェットエッチ工程に続いて別のウェット槽による
前記第１次ウェットエッチ工程よりも短時間の第２次ウ
ェットエッチ工程と、前記ウェハを熱処理し所定のシリ
サイド層を形成する第２次熱処理工程と、を具備したこ
とを特徴とする。
実施態様としての半導体装置の製造方法は、シリコン半
導体基板上の素子領域にゲート絶縁膜を介してポリシリ
コン層で構成されるゲート電極をパターニングする工程
と、前記ゲート電極を後酸化したのち行われる少なくと
も前記ゲート電極の領域をマスクとしたソース・ドレイ
ン領域のための不純物導入工程と、前記ゲート電極上を
覆う絶縁膜を堆積する工程と、前記絶縁膜を異方性エッ
チングして前記ゲート電極のサイドウォールを形成する
工程と、前記ゲート電極からサイドウォールに亘る領域
をマスクにして前記ソース・ドレイン領域へ再度不純物
を導入する工程と、少なくとも前記ゲート電極上部及び
サイドウォールに隔てられた前記ソース・ドレイン領域
上を覆うシリサイド化のための金属膜を堆積する工程
と、前記金属膜を反応させて前記ゲート電極上部及び前
記ソース・ドレイン領域上に暫定的なシリサイド層を形
成する第１次熱処理工程と、シリサイド化しない未反応
の金属を除去する第１次ウェットエッチ工程と、前記第
１次ウェットエッチ工程に続いて別のウェット槽による
前記第１次ウェットエッチ工程よりも短時間の第２次ウ
ェットエッチ工程と、前記ウェハを熱処理し所定のシリ
サイド層を形成する第２次熱処理工程と、を具備したこ
とを特徴とする。
【００１９】上記各請求項のような本発明に係る半導体
装置の製造方法によれば、サイドウォール表面をはじめ
とする絶縁膜上の未反応の金属は第１次ウェットエッチ
工程にてだいたいが除去される。続く第２次ウェットエ
ッチ工程によって、未反応金属の残留物は一掃除去さ
れ、かつ、再付着も抑えられる。これにより、第２次熱
処理工程後においてサイドウォール表面に金属の珪化物
を生成することはない。［請求項５］によれば、係微細
化された配線層のシリサイド化においても隣接間のショ
ート防止に寄与する。また、［請求項６］によれば、低
抵抗の良好なゲート電極上及びソース・ドレイン領域上
のサリサイドが実現される。
装置の製造方法によれば、サイドウォール表面をはじめ
とする絶縁膜上の未反応の金属は第１次ウェットエッチ
工程にてだいたいが除去される。続く第２次ウェットエ
ッチ工程によって、未反応金属の残留物は一掃除去さ
れ、かつ、再付着も抑えられる。これにより、第２次熱
処理工程後においてサイドウォール表面に金属の珪化物
を生成することはない。［請求項５］によれば、係微細
化された配線層のシリサイド化においても隣接間のショ
ート防止に寄与する。また、［請求項６］によれば、低
抵抗の良好なゲート電極上及びソース・ドレイン領域上
のサリサイドが実現される。
【００２０】なお、処理時間、処理コスト上の観点か
ら、上記第２次ウェットエッチ工程は、上記第１次及び
第２次ウェットエッチ工程の全体時間に対して１０〜３
０％を占めることを特徴とする。また、上記金属膜はＴ
ｉ膜が用いられ、上記第１次ウェットエッチ工程は、ア
ンモニア１〜１０％、過酸化水素１〜１０％の混合水溶
液を含み、前記第２次ウェットエッチ工程は、アンモニ
ア１〜１０％、過酸化水素１〜１０％の混合水溶液を含
んでいることを特徴とする。
ら、上記第２次ウェットエッチ工程は、上記第１次及び
第２次ウェットエッチ工程の全体時間に対して１０〜３
０％を占めることを特徴とする。また、上記金属膜はＴ
ｉ膜が用いられ、上記第１次ウェットエッチ工程は、ア
ンモニア１〜１０％、過酸化水素１〜１０％の混合水溶
液を含み、前記第２次ウェットエッチ工程は、アンモニ
ア１〜１０％、過酸化水素１〜１０％の混合水溶液を含
んでいることを特徴とする。
【００２１】また、このような第２次ウェットエッチ工
程は、所定時間超音波が与えられ、除去すべき残留物を
超音波除去することを特徴としてもよい。未反応金属の
残留物は一掃除去され、かつウェットから引き上げる
際、パーティクルの再付着も抑えられる。
程は、所定時間超音波が与えられ、除去すべき残留物を
超音波除去することを特徴としてもよい。未反応金属の
残留物は一掃除去され、かつウェットから引き上げる
際、パーティクルの再付着も抑えられる。
【００２２】
【発明の実施の形態】図１は、本発明の第１実施形態に
係る半導体装置の製造方法の要部を示す流れ図である。
図２（ａ），（ｂ）は、本発明の第１実施形態に係るウ
ェットエッチ工程を説明する概略図である。
係る半導体装置の製造方法の要部を示す流れ図である。
図２（ａ），（ｂ）は、本発明の第１実施形態に係るウ
ェットエッチ工程を説明する概略図である。
【００２３】図１に示すように、半導体ウェハ上に形成
されたポリシリコン層でなる導電部材に絶縁性のサイド
ウォール、例えば窒化膜または酸化膜などで形成される
サイドウォールを形成する（ステップ１）。
されたポリシリコン層でなる導電部材に絶縁性のサイド
ウォール、例えば窒化膜または酸化膜などで形成される
サイドウォールを形成する（ステップ１）。
【００２４】周知のサイドウォール形成は、ＣＶＤ（Ch
emical Vapor Deposition ）法による成膜、異方性のド
ライエッチングによる導電部材側壁への膜残留により達
成される。次に、ウェハ主面上に導電部材上を含んでシ
リサイド化のための金属膜をスパッタ法により堆積する
（ステップ２）。
emical Vapor Deposition ）法による成膜、異方性のド
ライエッチングによる導電部材側壁への膜残留により達
成される。次に、ウェハ主面上に導電部材上を含んでシ
リサイド化のための金属膜をスパッタ法により堆積する
（ステップ２）。
【００２５】次に、ウェハを熱処理（第１次アニール工
程）して金属膜をシリサイド化する（ステップ３）。こ
れにより、少なくともポリシリコンの導電部材上部には
暫定的なシリサイド層が形成される。その他ウェハのＳ
ｉ上に堆積した金属膜もシリサイド化する。
程）して金属膜をシリサイド化する（ステップ３）。こ
れにより、少なくともポリシリコンの導電部材上部には
暫定的なシリサイド層が形成される。その他ウェハのＳ
ｉ上に堆積した金属膜もシリサイド化する。
【００２６】次に、ウェハは所定数分だけカセットに収
容されてＲＣＡ液に浸漬され、シリサイド化しない未反
応の金属を除去するウェットエッチ工程を経る（ステッ
プ４）。このステップ４では、図２（ａ）に示すように
超音波印加機構付きの処理槽が使用される。ＲＣＡ液へ
の浸漬は、まず超音波を使用せずに未反応の金属がだい
たいエッチング除去される条件（処理液、処理時間等）
で実施される。しかし、ＲＣＡ液への浸漬だけでは完全
に除去しきれない可能性があり、これがサイドウォール
表面上であると、後の熱処理で金属の珪化物を生成して
しまう。
容されてＲＣＡ液に浸漬され、シリサイド化しない未反
応の金属を除去するウェットエッチ工程を経る（ステッ
プ４）。このステップ４では、図２（ａ）に示すように
超音波印加機構付きの処理槽が使用される。ＲＣＡ液へ
の浸漬は、まず超音波を使用せずに未反応の金属がだい
たいエッチング除去される条件（処理液、処理時間等）
で実施される。しかし、ＲＣＡ液への浸漬だけでは完全
に除去しきれない可能性があり、これがサイドウォール
表面上であると、後の熱処理で金属の珪化物を生成して
しまう。
【００２７】そこで、図２（ｂ）に示すように、ステッ
プ４のウェットエッチ工程では終了直前からの所定時間
超音波が与えられ、除去すべき残留物を超音波除去する
工程を有する。すなわち、単なるＲＣＡ液浸漬から終了
直前に同じ槽で超音波を加えて洗浄、引き上げる。
プ４のウェットエッチ工程では終了直前からの所定時間
超音波が与えられ、除去すべき残留物を超音波除去する
工程を有する。すなわち、単なるＲＣＡ液浸漬から終了
直前に同じ槽で超音波を加えて洗浄、引き上げる。
【００２８】ＲＣＡ液は前述のＡＰＭ洗浄（ＮＨ4ＯＨ
とＨ2Ｏ2の混合液による洗浄）、すなわちＳＣ-1とす
る。ここでのＳＣ-1は、スパッタ金属がＴｉである場
合、アンモニア１〜１０％、過酸化水素１〜１０％の混
合水溶液を含む。より好ましくは２８％程度のアンモニ
ア水（ＮＨＯＯＨ）と３１％程度の過酸化水素水（Ｈ2
Ｏ2）、この両者をそれぞれ１とするのに対して５程度
の水（Ｈ2Ｏ）で希釈する。これにより、アンモニア
水：過酸化水素水：水の割合をおおよそ１：１：５にし
て使用する。超音波の印加はウェットエッチ工程におけ
る全体時間の略１０％を占める。
とＨ2Ｏ2の混合液による洗浄）、すなわちＳＣ-1とす
る。ここでのＳＣ-1は、スパッタ金属がＴｉである場
合、アンモニア１〜１０％、過酸化水素１〜１０％の混
合水溶液を含む。より好ましくは２８％程度のアンモニ
ア水（ＮＨＯＯＨ）と３１％程度の過酸化水素水（Ｈ2
Ｏ2）、この両者をそれぞれ１とするのに対して５程度
の水（Ｈ2Ｏ）で希釈する。これにより、アンモニア
水：過酸化水素水：水の割合をおおよそ１：１：５にし
て使用する。超音波の印加はウェットエッチ工程におけ
る全体時間の略１０％を占める。
【００２９】超音波による残溜物の除去に時間をかけ過
ぎるとシリサイド部分にまで剥離の影響が及ぶので注意
が必要である。また、超音波による温度上昇の抑制、処
理コスト上の観点からも、超音波印加の時間は全体時間
の３０％くらいまでが適当な範囲といえる。さらに、超
音波をかけながらウェットから引き上げれば、超音波に
よってパーティクルの再付着も抑えられる。
ぎるとシリサイド部分にまで剥離の影響が及ぶので注意
が必要である。また、超音波による温度上昇の抑制、処
理コスト上の観点からも、超音波印加の時間は全体時間
の３０％くらいまでが適当な範囲といえる。さらに、超
音波をかけながらウェットから引き上げれば、超音波に
よってパーティクルの再付着も抑えられる。
【００３０】その後、純水リンス洗浄、ウェハ乾燥後、
再度アニール処理（第２次アニール工程）することによ
り、シリサイド層を安定させる（ステップ５）。これに
より、所望の領域にのみ低抵抗のシリサイド層が形成さ
れる。
再度アニール処理（第２次アニール工程）することによ
り、シリサイド層を安定させる（ステップ５）。これに
より、所望の領域にのみ低抵抗のシリサイド層が形成さ
れる。
【００３１】上記実施形態の方法によれば、サイドウォ
ール表面をはじめとする絶縁膜上の未反応の金属は、ス
テップ４における単なるウェットエッチ工程から終了直
前にかかる超音波印加によって、残留物共に一掃除去さ
れる。この結果、ステップ５の第２次アニール工程後に
おいてサイドウォール表面に金属の珪化物を生成するこ
とはない。これにより、低抵抗の良好なゲート電極上及
びソース・ドレイン領域上のサリサイドが実現される。
また、ゲート電極に限らず、微細化された配線層のシリ
サイド化においても隣接間のショート防止に寄与する。
ール表面をはじめとする絶縁膜上の未反応の金属は、ス
テップ４における単なるウェットエッチ工程から終了直
前にかかる超音波印加によって、残留物共に一掃除去さ
れる。この結果、ステップ５の第２次アニール工程後に
おいてサイドウォール表面に金属の珪化物を生成するこ
とはない。これにより、低抵抗の良好なゲート電極上及
びソース・ドレイン領域上のサリサイドが実現される。
また、ゲート電極に限らず、微細化された配線層のシリ
サイド化においても隣接間のショート防止に寄与する。
【００３２】図３は、本発明の第２実施形態に係る半導
体装置の製造方法の要部を示す流れ図である。図４
（ａ），（ｂ）は、本発明の第２実施形態に係るウェッ
トエッチ工程を説明する概略図である。第１実施形態と
同様の箇所には同一の符号を付して説明する。
体装置の製造方法の要部を示す流れ図である。図４
（ａ），（ｂ）は、本発明の第２実施形態に係るウェッ
トエッチ工程を説明する概略図である。第１実施形態と
同様の箇所には同一の符号を付して説明する。
【００３３】この第２実施形態は第１実施形態に比べて
ウェットエッチ工程を２槽で行っている。図３におい
て、ステップ１〜ステップ３は同様である。すなわち、
半導体ウェハにおいてポリシリコン導電部材及びサイド
ウォールの形成、金属膜のスパッタ形成、第１次アニー
ル工程によるシリサイド化がなされる。
ウェットエッチ工程を２槽で行っている。図３におい
て、ステップ１〜ステップ３は同様である。すなわち、
半導体ウェハにおいてポリシリコン導電部材及びサイド
ウォールの形成、金属膜のスパッタ形成、第１次アニー
ル工程によるシリサイド化がなされる。
【００３４】次に、ウェハは所定数分だけカセットに収
容されてＲＣＡ液に浸漬され、シリサイド化しない未反
応の金属を除去する第１次ウェットエッチ工程を経る
（ステップ４１）。このステップ４１では、図４
（ａ），（ｂ）に示すように未反応の金属がだいたいエ
ッチング除去される条件（処理液、処理時間等）で実施
される。しかし、このＲＣＡ液１槽のへの浸漬だけでは
完全に除去しきれない可能性がある。引き上げ時にも再
付着する恐れがある。これがサイドウォール表面上であ
ると、後の熱処理で金属の珪化物を生成してしまう。
容されてＲＣＡ液に浸漬され、シリサイド化しない未反
応の金属を除去する第１次ウェットエッチ工程を経る
（ステップ４１）。このステップ４１では、図４
（ａ），（ｂ）に示すように未反応の金属がだいたいエ
ッチング除去される条件（処理液、処理時間等）で実施
される。しかし、このＲＣＡ液１槽のへの浸漬だけでは
完全に除去しきれない可能性がある。引き上げ時にも再
付着する恐れがある。これがサイドウォール表面上であ
ると、後の熱処理で金属の珪化物を生成してしまう。
【００３５】そこで、ステップ４２として第２次ウェッ
トエッチ工程を設ける。第２次ウェットエッチ工程は、
第１次ウェットエッチ工程とは別槽で、比較的清浄度の
高いＲＣＡ液への浸漬となる。これにより、除去すべき
残留物を一掃除去する。第２次ウェットエッチ工程は、
ここでは全体のウェットエッチ処理時間の略１０％を占
める（図４（ｂ））。
トエッチ工程を設ける。第２次ウェットエッチ工程は、
第１次ウェットエッチ工程とは別槽で、比較的清浄度の
高いＲＣＡ液への浸漬となる。これにより、除去すべき
残留物を一掃除去する。第２次ウェットエッチ工程は、
ここでは全体のウェットエッチ処理時間の略１０％を占
める（図４（ｂ））。
【００３６】上記第１次、第２次ウェットエッチ工程で
用いられるＲＣＡ液は、前述のＡＰＭ洗浄（ＮＨ4ＯＨ
とＨ2Ｏ2の混合液による洗浄）、すなわちＳＣ-1とす
る。ここでのＳＣ-1は、スパッタ金属がＴｉである場
合、第１次ウェットエッチ工程では、アンモニア１〜１
０％、過酸化水素１〜１０％の混合水溶液を含み、第２
次ウェットエッチ工程では、アンモニア１〜１０％、過
酸化水素１〜１０％の混合水溶液を含む。第１次、第２
次ウェットエッチ工程とも前記第１実施形態と同様にア
ンモニア水：過酸化水素水：水の割合をおおよそ１：
１：５にして使用するようにしてもよい。
用いられるＲＣＡ液は、前述のＡＰＭ洗浄（ＮＨ4ＯＨ
とＨ2Ｏ2の混合液による洗浄）、すなわちＳＣ-1とす
る。ここでのＳＣ-1は、スパッタ金属がＴｉである場
合、第１次ウェットエッチ工程では、アンモニア１〜１
０％、過酸化水素１〜１０％の混合水溶液を含み、第２
次ウェットエッチ工程では、アンモニア１〜１０％、過
酸化水素１〜１０％の混合水溶液を含む。第１次、第２
次ウェットエッチ工程とも前記第１実施形態と同様にア
ンモニア水：過酸化水素水：水の割合をおおよそ１：
１：５にして使用するようにしてもよい。
【００３７】第２次ウェットエッチ工程の時間は、清浄
度、処理時間、処理コスト上の観点からも、第１次、第
２次ウェットエッチ工程全体時間に対して多くて３０％
くらいまでが適当な範囲といえる。
度、処理時間、処理コスト上の観点からも、第１次、第
２次ウェットエッチ工程全体時間に対して多くて３０％
くらいまでが適当な範囲といえる。
【００３８】その後、純水リンス洗浄、ウェハ乾燥後、
再度アニール処理（第２次アニール工程）することによ
り、シリサイド層を安定させる（ステップ５）。これに
より、所望の領域にのみ低抵抗のシリサイド層が形成さ
れる。
再度アニール処理（第２次アニール工程）することによ
り、シリサイド層を安定させる（ステップ５）。これに
より、所望の領域にのみ低抵抗のシリサイド層が形成さ
れる。
【００３９】上記実施形態の方法によれば、サイドウォ
ール表面をはじめとする絶縁膜上の未反応の金属は、ス
テップ４１，４２における２段（別槽）のウェットエッ
チ工程によって、残留物共に一掃除去される。この結
果、ステップ５の第２次アニール工程後においてサイド
ウォール表面に金属の珪化物を生成することはない。こ
れにより、低抵抗の良好なゲート電極上及びソース・ド
レイン領域上のサリサイドが実現される。また、ゲート
電極に限らず、微細化された配線層のシリサイド化にお
いても隣接間のショート防止に寄与する。
ール表面をはじめとする絶縁膜上の未反応の金属は、ス
テップ４１，４２における２段（別槽）のウェットエッ
チ工程によって、残留物共に一掃除去される。この結
果、ステップ５の第２次アニール工程後においてサイド
ウォール表面に金属の珪化物を生成することはない。こ
れにより、低抵抗の良好なゲート電極上及びソース・ド
レイン領域上のサリサイドが実現される。また、ゲート
電極に限らず、微細化された配線層のシリサイド化にお
いても隣接間のショート防止に寄与する。
【００４０】なお、第２次ウェットエッチ工程は超音波
印加を伴ってもよい。これにつき、本発明の第３実施形
態として、図５に半導体装置の製造方法の要部を示す流
れ図を示し、図６（ａ），（ｂ）には、この第３実施形
態に係るウェットエッチ工程を説明する概略図を示して
いる。すなわち、第２次ウェットエッチ工程４２におい
て超音波を印加する以外は第２実施形態と同様である。
印加を伴ってもよい。これにつき、本発明の第３実施形
態として、図５に半導体装置の製造方法の要部を示す流
れ図を示し、図６（ａ），（ｂ）には、この第３実施形
態に係るウェットエッチ工程を説明する概略図を示して
いる。すなわち、第２次ウェットエッチ工程４２におい
て超音波を印加する以外は第２実施形態と同様である。
【００４１】上記実施形態の方法によれば、サイドウォ
ール表面をはじめとする絶縁膜上の未反応の金属は、ス
テップ４１の第１次ウェットエッチ工程にてだいたいエ
ッチング処理される。これに加えてステップ４２の第２
次ウェットエッチ工程にて超音波が印加される。これに
より引き上げ時のパーティクル再付着がいっそう防止さ
れ、未反応の金属、残留物は一掃除去される。
ール表面をはじめとする絶縁膜上の未反応の金属は、ス
テップ４１の第１次ウェットエッチ工程にてだいたいエ
ッチング処理される。これに加えてステップ４２の第２
次ウェットエッチ工程にて超音波が印加される。これに
より引き上げ時のパーティクル再付着がいっそう防止さ
れ、未反応の金属、残留物は一掃除去される。
【００４２】上記各実施形態の方法によって、例えばシ
リサイド化する金属がＴｉの場合で、微細化された配線
層をシリサイド化した構成においても隣接間のショート
防止に寄与する。これにより、サイドウォール上の微量
な金属の経路もほとんど無くなり、ゲート電極をはじめ
とするシリサイド導電部材におけるリーク電流の懸念が
解消される。
リサイド化する金属がＴｉの場合で、微細化された配線
層をシリサイド化した構成においても隣接間のショート
防止に寄与する。これにより、サイドウォール上の微量
な金属の経路もほとんど無くなり、ゲート電極をはじめ
とするシリサイド導電部材におけるリーク電流の懸念が
解消される。
【００４３】上記シリサイド化を促す金属はＴｉの他、
Ｗ，Ｃｏ，Ｍｏ，Ｎｉなどが考えられるが、いずれの金
属を用いても上記第２次ウェット工程は有効である。た
だし、アンモニアの含有量や過酸化水素の含有量には上
記限定によらず良好な範囲で行うべきである。
Ｗ，Ｃｏ，Ｍｏ，Ｎｉなどが考えられるが、いずれの金
属を用いても上記第２次ウェット工程は有効である。た
だし、アンモニアの含有量や過酸化水素の含有量には上
記限定によらず良好な範囲で行うべきである。
【００４４】図７（ａ），（ｂ）は、それぞれ本発明の
一実施形態に係るＭＯＳ型半導体装置の製造方法の要部
を工程順に示す断面図である。まず、図７（ａ）に示す
ように、Ｓｉ基板７１上にゲート酸化膜７２を介してポ
リシリコンゲート電極７３を形成する。ゲート側部には
シリコン酸化膜、シリコン窒化膜等のサイドウォール７
４を形成する。ソース・ドレイン領域７５は、ＬＤＤ構
造、いわゆるエクステンション領域を有する。すなわ
ち、基板７１にはポリシリコンゲート電極７３をマスク
に低濃度、さらに、サイドウォール７４をマスクに高濃
度の不純物がイオン注入される。このような構成におい
て、全面に例えばＴｉ膜７６をスパッタ法にて形成す
る。
一実施形態に係るＭＯＳ型半導体装置の製造方法の要部
を工程順に示す断面図である。まず、図７（ａ）に示す
ように、Ｓｉ基板７１上にゲート酸化膜７２を介してポ
リシリコンゲート電極７３を形成する。ゲート側部には
シリコン酸化膜、シリコン窒化膜等のサイドウォール７
４を形成する。ソース・ドレイン領域７５は、ＬＤＤ構
造、いわゆるエクステンション領域を有する。すなわ
ち、基板７１にはポリシリコンゲート電極７３をマスク
に低濃度、さらに、サイドウォール７４をマスクに高濃
度の不純物がイオン注入される。このような構成におい
て、全面に例えばＴｉ膜７６をスパッタ法にて形成す
る。
【００４５】Ｔｉ膜７６の厚みは、後にソース・ドレイ
ン７５の高濃度領域に形成されるシリサイド層の厚みに
影響する。スパイキングなどジャンクションリークの原
因を与えないよう厚みを制御すべきである。
ン７５の高濃度領域に形成されるシリサイド層の厚みに
影響する。スパイキングなどジャンクションリークの原
因を与えないよう厚みを制御すべきである。
【００４６】次に、Ｔｉ膜７６に対するシリサイド化を
促す熱処理、いわゆる第１次アニール工程を経る。これ
は、７００℃程度で６０秒くらいの熱処理であり、これ
により、少なくともゲート電極７３上部及びソース・ド
レイン領域７５上部には暫定的なシリサイド層が形成さ
れる。このシリサイド層は高抵抗のＴｉＳｉ膜（Ｔｉ 2
Ｓｉ膜も含む）で構成される。
促す熱処理、いわゆる第１次アニール工程を経る。これ
は、７００℃程度で６０秒くらいの熱処理であり、これ
により、少なくともゲート電極７３上部及びソース・ド
レイン領域７５上部には暫定的なシリサイド層が形成さ
れる。このシリサイド層は高抵抗のＴｉＳｉ膜（Ｔｉ 2
Ｓｉ膜も含む）で構成される。
【００４７】次に、前述した図２（ａ），（ｂ）または
図４（ａ），（ｂ）または図６（ａ），（ｂ）に示すよ
うに、シリサイド化しない未反応の金属（Ｔｉを含む）
を除去するウェットエッチ工程、または、第１次、第２
次ウェットエッチ工程を経る。これにより、前記図８
（ｂ）に示したような完全に除去しきれないＴｉの僅か
な残留物（８６１）の散在も一掃除去される。
図４（ａ），（ｂ）または図６（ａ），（ｂ）に示すよ
うに、シリサイド化しない未反応の金属（Ｔｉを含む）
を除去するウェットエッチ工程、または、第１次、第２
次ウェットエッチ工程を経る。これにより、前記図８
（ｂ）に示したような完全に除去しきれないＴｉの僅か
な残留物（８６１）の散在も一掃除去される。
【００４８】次に、純水リンス洗浄を経てウェハ乾燥
後、再度アニール処理する。これにより、図７（ｂ）に
示すように、シリサイド層として安定させる（第２次ア
ニール工程の実施）。これは、８００℃程度で３０秒く
らいの熱処理であり、この結果、所望の領域にのみ低抵
抗のシリサイド層（ＴｉＳｉ2膜）７７を形成すること
ができる。
後、再度アニール処理する。これにより、図７（ｂ）に
示すように、シリサイド層として安定させる（第２次ア
ニール工程の実施）。これは、８００℃程度で３０秒く
らいの熱処理であり、この結果、所望の領域にのみ低抵
抗のシリサイド層（ＴｉＳｉ2膜）７７を形成すること
ができる。
【００４９】上記実施形態の方法によれば、ゲート電極
のサイドウォール７４表面をはじめとする絶縁膜上の未
反応の金属（Ｔｉ含む）は一掃除去され、第２次アニー
ル工程後においてサイドウォール表面に金属の珪化物
（ＴｉＳｉX）を生成することはない。これにより、サ
イドウォール７４上の微量な金属の経路も無くなり、リ
ーク電流の懸念が解消された低抵抗の良好なゲート電極
上及びソース・ドレイン領域上のサリサイドが実現され
る。
のサイドウォール７４表面をはじめとする絶縁膜上の未
反応の金属（Ｔｉ含む）は一掃除去され、第２次アニー
ル工程後においてサイドウォール表面に金属の珪化物
（ＴｉＳｉX）を生成することはない。これにより、サ
イドウォール７４上の微量な金属の経路も無くなり、リ
ーク電流の懸念が解消された低抵抗の良好なゲート電極
上及びソース・ドレイン領域上のサリサイドが実現され
る。
【００５０】なお、上記実施形態で示した方法は、ＭＯ
ＳＦＥＴに限らず、ＭＯＳキャパシタ、シリサイド化す
る導電線などに適用可能である。すなわち、サイドウォ
ールを形成して導電部材側部のシリサイド化を防ぐ構成
に対し本発明の方法は有効である。
ＳＦＥＴに限らず、ＭＯＳキャパシタ、シリサイド化す
る導電線などに適用可能である。すなわち、サイドウォ
ールを形成して導電部材側部のシリサイド化を防ぐ構成
に対し本発明の方法は有効である。
【００５１】
【発明の効果】以上説明したように本発明によれば、サ
イドウォール表面をはじめとする絶縁膜上の未反応の金
属を一掃除去するウェットエッチ工程を加える。すなわ
ち、ウェット終了直前からの超音波印加を含むウェット
エッチ工程、または終了直前に別槽に移すウェットエッ
チ工程、あるいは、その別槽において超音波が印加され
るウェットエッチ工程を経る。これにより、未反応の金
属は一掃除去され、第２次アニール工程後においてサイ
ドウォール表面に金属の珪化物を生成することはない。
この結果、ポリシリコン導電部材のシリサイド化でサイ
ドウォール上の残留金属を経路としたリーク電流を防
ぎ、信頼性ある低抵抗のシリサイド層を有する半導体装
置の製造方法を提供することができる。
イドウォール表面をはじめとする絶縁膜上の未反応の金
属を一掃除去するウェットエッチ工程を加える。すなわ
ち、ウェット終了直前からの超音波印加を含むウェット
エッチ工程、または終了直前に別槽に移すウェットエッ
チ工程、あるいは、その別槽において超音波が印加され
るウェットエッチ工程を経る。これにより、未反応の金
属は一掃除去され、第２次アニール工程後においてサイ
ドウォール表面に金属の珪化物を生成することはない。
この結果、ポリシリコン導電部材のシリサイド化でサイ
ドウォール上の残留金属を経路としたリーク電流を防
ぎ、信頼性ある低抵抗のシリサイド層を有する半導体装
置の製造方法を提供することができる。
【図１】 本発明の第１実施形態に係る半導体装置の製
造方法の要部を示す流れ図である。
造方法の要部を示す流れ図である。
【図２】 （ａ），（ｂ）は、本発明の第１実施形態に
係るウェットエッチ工程を説明する概略図である。
係るウェットエッチ工程を説明する概略図である。
【図３】 本発明の第２実施形態に係る半導体装置の製
造方法の要部を示す流れ図である。
造方法の要部を示す流れ図である。
【図４】 （ａ），（ｂ）は、本発明の第２実施形態に
係るウェットエッチ工程を説明する概略図である。
係るウェットエッチ工程を説明する概略図である。
【図５】 本発明の第３実施形態に係る半導体装置の製
造方法の要部を示す流れ図である。
造方法の要部を示す流れ図である。
【図６】 （ａ），（ｂ）は、本発明の第３実施形態に
係るウェットエッチ工程を説明する概略図である。
係るウェットエッチ工程を説明する概略図である。
【図７】 （ａ），（ｂ）は、それぞれ本発明の一実施
形態に係るＭＯＳ型半導体装置の製造方法の要部を工程
順に示す断面図である。
形態に係るＭＯＳ型半導体装置の製造方法の要部を工程
順に示す断面図である。
【図８】 （ａ），（ｂ）は、それぞれ従来のＭＯＳＦ
ＥＴの製造方法を工程順に示す断面図である。
ＥＴの製造方法を工程順に示す断面図である。
１〜５，４１，４２…処理ステップ
７１，８１…Ｓｉ基板
７２，８２…ゲート酸化膜
７３，８３…ゲート電極（ポリシリコンゲート電極）
７４，８４…サイドウォール
７５，８５…ソース・ドレイン領域
７６，８６…Ｔｉ膜
７７，８７…シリサイド層
８６１…残溜物
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 4M104 BB01 CC05 DD02 DD64 DD78
DD84 EE09 EE15 EE17 FF14
GG09 GG10 GG14
5F140 AA14 AA24 BA01 BF04 BF11
BF18 BG08 BG12 BG14 BG30
BG34 BG44 BG45 BG52 BG53
BH15 BJ01 BJ08 BK13 BK29
BK34 BK38 BK39 CF04
Claims (9)
- 【請求項１】 ウェハ上に形成された少なくともポリシ
リコン層で構成される導電部材上部をシリサイド化する
方法に関し、 前記導電部材側部に対し絶縁性のサイドウォールを形成
する工程と、 前記ウェハ主面上に少なくとも前記導電部材上を含んで
シリサイド化のための金属膜を堆積する工程と、 前記ウェハを熱処理し暫定的なシリサイド層を形成する
第１次熱処理工程と、 シリサイド化しない未反応の金属を除去するウェットエ
ッチ工程と、 前記ウェハを熱処理し所定のシリサイド層を形成する第
２次熱処理工程と、を具備し、 前記ウェットエッチ工程における終了直前からの所定時
間超音波が与えられ、除去すべき残留物を超音波除去す
る工程を有することを特徴とした半導体装置の製造方
法。 - 【請求項２】 シリコン半導体基板上の素子領域にゲー
ト絶縁膜を介してポリシリコン層で構成されるゲート電
極をパターニングする工程と、 前記ゲート電極を後酸化したのち行われる少なくとも前
記ゲート電極の領域をマスクとしたソース・ドレイン領
域のための不純物導入工程と、 前記ゲート電極上を覆う絶縁膜を堆積する工程と、 前記絶縁膜を異方性エッチングして前記ゲート電極のサ
イドウォールを形成する工程と、 前記ゲート電極からサイドウォールに亘る領域をマスク
にして前記ソース・ドレイン領域へ再度不純物を導入す
る工程と、 少なくとも前記ゲート電極上部及びサイドウォールに隔
てられた前記ソース・ドレイン領域上を覆うシリサイド
化のための金属膜を堆積する工程と、 前記金属膜を反応させて前記ゲート電極上部及び前記ソ
ース・ドレイン領域上に暫定的なシリサイド層を形成す
る第１次熱処理工程と、 シリサイド化しない未反応の金属を除去するウェットエ
ッチ工程と、 前記ウェハを熱処理し所定のシリサイド層を形成する第
２次熱処理工程と、を具備し、 前記ウェットエッチ工程における終了直前からの所定時
間超音波が与えられ、除去すべき残留物を超音波除去す
る工程を有することを特徴とした半導体装置の製造方
法。 - 【請求項３】 前記残留物を超音波除去する工程は前記
ウェットエッチ工程における全体時間の１０〜３０％を
占めることを特徴とする請求項１または２記載の半導体
装置の製造方法。 - 【請求項４】 前記金属膜はＴｉ膜が用いられ、前記ウ
ェットエッチ工程は、アンモニア１〜１０％、過酸化水
素１〜１０％の混合水溶液を含んでいることを特徴とす
る請求項１〜３いずれか一つに記載の半導体装置の製造
方法。 - 【請求項５】 ウェハ上に形成された少なくともポリシ
リコン層で構成される導電部材上部をシリサイド化する
方法に関し、 前記導電部材側部に対し絶縁性のサイドウォールを形成
する工程と、 前記ウェハ主面上に少なくとも前記導電部材上を含んで
シリサイド化のための金属膜を堆積する工程と、 前記ウェハを熱処理し暫定的なシリサイド層を形成する
第１次熱処理工程と、 シリサイド化しない未反応の金属を除去する第１次ウェ
ットエッチ工程と、 前記第１次ウェットエッチ工程に続いて別のウェット槽
による前記第１次ウェットエッチ工程よりも短時間の第
２次ウェットエッチ工程と、 前記ウェハを熱処理し所定のシリサイド層を形成する第
２次熱処理工程と、を具備したことを特徴とする半導体
装置の製造方法。 - 【請求項６】 シリコン半導体基板上の素子領域にゲー
ト絶縁膜を介してポリシリコン層で構成されるゲート電
極をパターニングする工程と、 前記ゲート電極を後酸化したのち行われる少なくとも前
記ゲート電極の領域をマスクとしたソース・ドレイン領
域のための不純物導入工程と、 前記ゲート電極上を覆う絶縁膜を堆積する工程と、 前記絶縁膜を異方性エッチングして前記ゲート電極のサ
イドウォールを形成する工程と、 前記ゲート電極からサイドウォールに亘る領域をマスク
にして前記ソース・ドレイン領域へ再度不純物を導入す
る工程と、 少なくとも前記ゲート電極上部及びサイドウォールに隔
てられた前記ソース・ドレイン領域上を覆うシリサイド
化のための金属膜を堆積する工程と、 前記金属膜を反応させて前記ゲート電極上部及び前記ソ
ース・ドレイン領域上に暫定的なシリサイド層を形成す
る第１次熱処理工程と、 シリサイド化しない未反応の金属を除去する第１次ウェ
ットエッチ工程と、 前記第１次ウェットエッチ工程に続いて別のウェット槽
による前記第１次ウェットエッチ工程よりも短時間の第
２次ウェットエッチ工程と、 前記ウェハを熱処理し所定のシリサイド層を形成する第
２次熱処理工程と、を具備したことを特徴とする半導体
装置の製造方法。 - 【請求項７】 前記第２次ウェットエッチ工程は、前記
第１次及び第２次ウェットエッチ工程の全体時間に対し
て１０〜３０％を占めることを特徴とする請求項５また
は６記載の半導体装置の製造方法。 - 【請求項８】 前記金属膜はＴｉ膜が用いられ、前記第
１次ウェットエッチ工程は、アンモニア１〜１０％、過
酸化水素１〜１０％の混合水溶液を含み、前記第２次ウ
ェットエッチ工程は、アンモニア１〜１０％、過酸化水
素１〜１０％の混合水溶液を含んでいることを特徴とす
る請求項５〜７いずれか一つに記載の半導体装置の製造
方法。 - 【請求項９】 前記第２次ウェットエッチ工程は、所定
時間超音波が与えられ、除去すべき残留物を超音波除去
することを特徴とする請求項５〜８いずれか一つに記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001395392A JP2003197635A (ja) | 2001-12-26 | 2001-12-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001395392A JP2003197635A (ja) | 2001-12-26 | 2001-12-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003197635A true JP2003197635A (ja) | 2003-07-11 |
Family
ID=27601820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001395392A Withdrawn JP2003197635A (ja) | 2001-12-26 | 2001-12-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003197635A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006041101A (ja) * | 2004-07-26 | 2006-02-09 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP2010092524A (ja) * | 2008-10-06 | 2010-04-22 | Hoya Corp | 磁気記録媒体の製造方法 |
-
2001
- 2001-12-26 JP JP2001395392A patent/JP2003197635A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006041101A (ja) * | 2004-07-26 | 2006-02-09 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP4584645B2 (ja) * | 2004-07-26 | 2010-11-24 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2010092524A (ja) * | 2008-10-06 | 2010-04-22 | Hoya Corp | 磁気記録媒体の製造方法 |
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