JP2003068672A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2003068672A JP2003068672A JP2001252025A JP2001252025A JP2003068672A JP 2003068672 A JP2003068672 A JP 2003068672A JP 2001252025 A JP2001252025 A JP 2001252025A JP 2001252025 A JP2001252025 A JP 2001252025A JP 2003068672 A JP2003068672 A JP 2003068672A
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Abstract
(57)【要約】
【課題】シリサイド化でサイドウォール上の残留金属が
経路のリーク電流をなくし信頼性ある低抵抗のシリサイ
ド層を有する半導体装置の製造方法を提供する。 【解決手段】半導体ウェハ上に形成されたポリシリコン
層でなる導電部材に絶縁膜サイドウォールを形成する
（ステップ１）。ウェハ主面上に導電部材上を含んでシ
リサイド化のための金属膜をスパッタ法で堆積する（ス
テップ２）。次に、第１次アニール工程で金属膜をシリ
サイド化する（ステップ３）。その後、ウェハは塩酸＋
過酸化水素水を含む溶液により未反応の金属を除去する
第１次ウェット工程を経る（ステップ４）。続いてアン
モニア＋過酸化水素水を含む溶液を用いて再度洗浄除去
し、水洗処理する第２次ウェット工程を経る（ステップ
５）。次に、第２次アニール工程でシリサイド層を安定
させる（ステップ６）。
経路のリーク電流をなくし信頼性ある低抵抗のシリサイ
ド層を有する半導体装置の製造方法を提供する。 【解決手段】半導体ウェハ上に形成されたポリシリコン
層でなる導電部材に絶縁膜サイドウォールを形成する
（ステップ１）。ウェハ主面上に導電部材上を含んでシ
リサイド化のための金属膜をスパッタ法で堆積する（ス
テップ２）。次に、第１次アニール工程で金属膜をシリ
サイド化する（ステップ３）。その後、ウェハは塩酸＋
過酸化水素水を含む溶液により未反応の金属を除去する
第１次ウェット工程を経る（ステップ４）。続いてアン
モニア＋過酸化水素水を含む溶液を用いて再度洗浄除去
し、水洗処理する第２次ウェット工程を経る（ステップ
５）。次に、第２次アニール工程でシリサイド層を安定
させる（ステップ６）。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、より微細化された
半導体素子、特にゲート、ソース・ドレイン表面を自己
整合的にシリサイド化するＭＯＳ（Metal Oxide Semico
nductor ）型半導体装置を含んだ半導体装置の製造方法
に関する。
半導体素子、特にゲート、ソース・ドレイン表面を自己
整合的にシリサイド化するＭＯＳ（Metal Oxide Semico
nductor ）型半導体装置を含んだ半導体装置の製造方法
に関する。
【０００２】
【従来の技術】半導体集積回路の大規模集積化、縮小化
が進み、ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジス
タ）の微細化が要求される。微細化に際し、ＭＯＳＦＥ
Ｔにおけるポリシリコンゲート電極の高抵抗が顕著にな
る。よって、高速動作が維持できなくなる。
が進み、ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジス
タ）の微細化が要求される。微細化に際し、ＭＯＳＦＥ
Ｔにおけるポリシリコンゲート電極の高抵抗が顕著にな
る。よって、高速動作が維持できなくなる。
【０００３】そこで、ポリシリコンゲート電極を低抵抗
化するために、ポリシリコンゲート電極上部をシリサイ
ド化することが知られている。すなわち、ポリシリコン
ゲート電極上に例えばＣｏ薄膜をスパッタ法にて形成
し、Ｃｏ薄膜に対してシリサイド化のための熱処理を行
う。その後、未反応のＣｏを除去して再度熱処理を行う
ことによって安定な低抵抗シリサイド層を形成する。
化するために、ポリシリコンゲート電極上部をシリサイ
ド化することが知られている。すなわち、ポリシリコン
ゲート電極上に例えばＣｏ薄膜をスパッタ法にて形成
し、Ｃｏ薄膜に対してシリサイド化のための熱処理を行
う。その後、未反応のＣｏを除去して再度熱処理を行う
ことによって安定な低抵抗シリサイド層を形成する。
【０００４】ポリシリコンゲート電極の両側はＬＤＤ
（Lightly Doped Drain ）構造、すなわちソース・ドレ
インのエクステンション領域を形成するためのスペーサ
（サイドウォール）が設けられる。そこでゲート電極上
部のシリサイド化に伴ない、スペーサが分離領域になり
ソース・ドレインのＳｉ基板上にも自己整合的にＣｏ薄
膜形成→シリサイド化→低抵抗シリサイド層形成が可能
である。いわゆるサリサイドプロセスであり、低抵抗
化、性能向上を図るＭＯＳＦＥＴとして周知技術であ
る。
（Lightly Doped Drain ）構造、すなわちソース・ドレ
インのエクステンション領域を形成するためのスペーサ
（サイドウォール）が設けられる。そこでゲート電極上
部のシリサイド化に伴ない、スペーサが分離領域になり
ソース・ドレインのＳｉ基板上にも自己整合的にＣｏ薄
膜形成→シリサイド化→低抵抗シリサイド層形成が可能
である。いわゆるサリサイドプロセスであり、低抵抗
化、性能向上を図るＭＯＳＦＥＴとして周知技術であ
る。
【０００５】Ｃｏの他、シリサイドを形成し得る金属は
Ｗ，Ｔｉ，Ｍｏ，Ｎｉなど様々あるが、浅い不純物拡散
層に低抵抗のシリサイドを、リークを防ぎつつ形成する
のはＣｏが好ましいとされている。
Ｗ，Ｔｉ，Ｍｏ，Ｎｉなど様々あるが、浅い不純物拡散
層に低抵抗のシリサイドを、リークを防ぎつつ形成する
のはＣｏが好ましいとされている。
【０００６】
【発明が解決しようとする課題】図７（ａ），（ｂ）
は、それぞれ従来のＭＯＳＦＥＴの製造方法を工程順に
示す断面図である。ソース・ドレイン領域上及びゲート
電極上部をシリサイド化する手順が示されている。
は、それぞれ従来のＭＯＳＦＥＴの製造方法を工程順に
示す断面図である。ソース・ドレイン領域上及びゲート
電極上部をシリサイド化する手順が示されている。
【０００７】図７（ａ）に示すように、Ｓｉ基板７１上
にゲート酸化膜７２を介してポリシリコンゲート電極７
３を形成する。ゲート側部にはシリコン酸化膜、シリコ
ン窒化膜等のサイドウォール７４を形成する。ソース・
ドレイン領域７５は、ＬＤＤ構造、いわゆるエクステン
ション領域を有する。すなわち、基板７１にはポリシリ
コンゲート電極７３をマスクに低濃度、さらに、サイド
ウォール７４をマスクに高濃度の不純物がイオン注入さ
れる。このような構成において、全面に例えばＣｏ膜７
６をスパッタ法にて形成する。
にゲート酸化膜７２を介してポリシリコンゲート電極７
３を形成する。ゲート側部にはシリコン酸化膜、シリコ
ン窒化膜等のサイドウォール７４を形成する。ソース・
ドレイン領域７５は、ＬＤＤ構造、いわゆるエクステン
ション領域を有する。すなわち、基板７１にはポリシリ
コンゲート電極７３をマスクに低濃度、さらに、サイド
ウォール７４をマスクに高濃度の不純物がイオン注入さ
れる。このような構成において、全面に例えばＣｏ膜７
６をスパッタ法にて形成する。
【０００８】次に、図７（ｂ）に示すように、Ｃｏ膜７
６に対してシリサイド化のための熱処理を行う（第１次
アニール）。その後、未反応のＣｏを除去して再度熱処
理を行うことによって安定な低抵抗のシリサイド層７７
を形成する（第２次アニール）。サイドウォール７４は
ポリシリコンゲート電極７３側部のシリサイド化を抑
え、ソース・ドレイン領域７５との短絡を防止する。
６に対してシリサイド化のための熱処理を行う（第１次
アニール）。その後、未反応のＣｏを除去して再度熱処
理を行うことによって安定な低抵抗のシリサイド層７７
を形成する（第２次アニール）。サイドウォール７４は
ポリシリコンゲート電極７３側部のシリサイド化を抑
え、ソース・ドレイン領域７５との短絡を防止する。
【０００９】上記構成によれば、シリサイド層７７は同
一工程でポリシリコンゲート電極７３上及びソース・ド
レイン領域７５上に形成される（自己整合的シリサイド
（サリサイドプロセス））。
一工程でポリシリコンゲート電極７３上及びソース・ド
レイン領域７５上に形成される（自己整合的シリサイド
（サリサイドプロセス））。
【００１０】上述したようにサイドウォール７４は、ポ
リシリコンゲート電極７３側部のシリサイド化を抑え
る。未反応のＣｏ膜７６を除去する際、ウェハ全体が、
塩酸＋過酸化水素水の含まれるエッチング溶液に漬浸さ
れる。このエッチングは下地表面に与える影響が少ない
ので好ましい。
リシリコンゲート電極７３側部のシリサイド化を抑え
る。未反応のＣｏ膜７６を除去する際、ウェハ全体が、
塩酸＋過酸化水素水の含まれるエッチング溶液に漬浸さ
れる。このエッチングは下地表面に与える影響が少ない
ので好ましい。
【００１１】ところで、上記第１次アニール後のゲート
電極７３及びソース・ドレイン領域７５上のコバルトシ
リサイドは、高抵抗のＣｏＳｉ膜（Ｃｏ2Ｓｉ膜も含
む）である。その後、第２次アニール後において低抵抗
のＣｏＳｉ2膜に変化させることができる。
電極７３及びソース・ドレイン領域７５上のコバルトシ
リサイドは、高抵抗のＣｏＳｉ膜（Ｃｏ2Ｓｉ膜も含
む）である。その後、第２次アニール後において低抵抗
のＣｏＳｉ2膜に変化させることができる。
【００１２】この第１次アニールと第２次アニールの間
における、未反応のＣｏ膜７６を除去する際、完全に除
去しきれないことがある。サイドウォール７４上に僅か
に反応したＣｏＳｉやこれに付随したＣｏ（７６）が残
留する可能性がある。このような残留物は、上記第２次
アニールにおけるＣｏＳｉ2膜形成の条件下においてコ
バルト珪化物（ＣｏＳｉX）を散在させてしまう。
における、未反応のＣｏ膜７６を除去する際、完全に除
去しきれないことがある。サイドウォール７４上に僅か
に反応したＣｏＳｉやこれに付随したＣｏ（７６）が残
留する可能性がある。このような残留物は、上記第２次
アニールにおけるＣｏＳｉ2膜形成の条件下においてコ
バルト珪化物（ＣｏＳｉX）を散在させてしまう。
【００１３】サイドウォール７４上、つまり絶縁膜上に
ＣｏＳｉX膜が形成されると除去し難い。放っておくと
リーク電流の原因になり、今後の低電圧動作する上では
無視できなくなる。
ＣｏＳｉX膜が形成されると除去し難い。放っておくと
リーク電流の原因になり、今後の低電圧動作する上では
無視できなくなる。
【００１４】対策として、上記未反応のＣｏ膜７６を除
去する際の、塩酸＋過酸化水素水を含むエッチング溶液
の代りに、所定の条件のもとで硫酸＋過酸化水素水を含
む溶液に漬浸する方法もある。これにより、未反応のＣ
ｏ膜７６をおおむね除去することができる。
去する際の、塩酸＋過酸化水素水を含むエッチング溶液
の代りに、所定の条件のもとで硫酸＋過酸化水素水を含
む溶液に漬浸する方法もある。これにより、未反応のＣ
ｏ膜７６をおおむね除去することができる。
【００１５】しかしながら、硫酸＋過酸化水素水を含む
溶液を用いたウェットエッチングによれば、第１次アニ
ールにおいてポリシリコンゲート電極７３上及びソース
・ドレイン領域７５上に形成されたＣｏＳｉ膜（Ｃｏ2
Ｓｉ膜）をも少なからずエッチングしてしまう。この結
果、第２次アニール後に仕上がるシリサイド７７の薄膜
化に伴なうシート抵抗増大や耐熱性の劣化に起因するシ
ート抵抗増大が問題になる。
溶液を用いたウェットエッチングによれば、第１次アニ
ールにおいてポリシリコンゲート電極７３上及びソース
・ドレイン領域７５上に形成されたＣｏＳｉ膜（Ｃｏ2
Ｓｉ膜）をも少なからずエッチングしてしまう。この結
果、第２次アニール後に仕上がるシリサイド７７の薄膜
化に伴なうシート抵抗増大や耐熱性の劣化に起因するシ
ート抵抗増大が問題になる。
【００１６】本発明は上記のような事情を考慮してなさ
れたもので、ポリシリコン導電部材のシリサイド化でサ
イドウォール上の残留金属を経路としたリーク電流を防
ぐと共に、信頼性ある低抵抗のシリサイド層を有する半
導体装置の製造方法を提供しようとするものである。
れたもので、ポリシリコン導電部材のシリサイド化でサ
イドウォール上の残留金属を経路としたリーク電流を防
ぐと共に、信頼性ある低抵抗のシリサイド層を有する半
導体装置の製造方法を提供しようとするものである。
【００１７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、ウェハ上に形成された少なくともポリシリコ
ン層で構成される導電部材上部をシリサイド化する方法
に関し、前記導電部材側部に対し絶縁性のサイドウォー
ルを形成する工程と、前記ウェハ主面上に少なくとも前
記導電部材上を含んでシリサイド化のための金属膜を堆
積する工程と、前記ウェハを熱処理し暫定的なシリサイ
ド層を形成する第１次熱処理工程と、シリサイド化しな
い未反応の金属を除去する第１次ウェット工程と、前記
第１次ウェット工程で除去すべき残留物を少なくともア
ンモニア及び過酸化水素水を含む溶液を用いて洗浄除去
する第２次ウェット工程と、前記ウェハを熱処理し所定
のシリサイド層を形成する第２次熱処理工程と、を具備
したことを特徴とする。
造方法は、ウェハ上に形成された少なくともポリシリコ
ン層で構成される導電部材上部をシリサイド化する方法
に関し、前記導電部材側部に対し絶縁性のサイドウォー
ルを形成する工程と、前記ウェハ主面上に少なくとも前
記導電部材上を含んでシリサイド化のための金属膜を堆
積する工程と、前記ウェハを熱処理し暫定的なシリサイ
ド層を形成する第１次熱処理工程と、シリサイド化しな
い未反応の金属を除去する第１次ウェット工程と、前記
第１次ウェット工程で除去すべき残留物を少なくともア
ンモニア及び過酸化水素水を含む溶液を用いて洗浄除去
する第２次ウェット工程と、前記ウェハを熱処理し所定
のシリサイド層を形成する第２次熱処理工程と、を具備
したことを特徴とする。
【００１８】上記本発明に係る半導体装置の製造方法に
よれば、サイドウォール表面をはじめとする絶縁膜上の
未反応の金属を第１次ウェット工程にてあらかたエッチ
ング処理する。これに加えて第２次ウェット工程にてパ
ーティクル除去も兼ねた洗浄除去処理が行われる。これ
により、未反応の金属、残留物は一掃除去され、第２次
熱処理工程後においてサイドウォール表面に金属の珪化
物を生成することはない。微細化された配線層のシリサ
イド化においても隣接間のショート防止に寄与する。
よれば、サイドウォール表面をはじめとする絶縁膜上の
未反応の金属を第１次ウェット工程にてあらかたエッチ
ング処理する。これに加えて第２次ウェット工程にてパ
ーティクル除去も兼ねた洗浄除去処理が行われる。これ
により、未反応の金属、残留物は一掃除去され、第２次
熱処理工程後においてサイドウォール表面に金属の珪化
物を生成することはない。微細化された配線層のシリサ
イド化においても隣接間のショート防止に寄与する。
【００１９】本発明のより好ましい実施態様としての半
導体装置の製造方法は、シリコン半導体基板上の素子領
域にゲート絶縁膜を介してポリシリコン層で構成される
ゲート電極をパターニングする工程と、前記ゲート電極
を後酸化したのち行われる少なくとも前記ゲート電極の
領域をマスクとしたソース・ドレイン領域のための不純
物導入工程と、前記ゲート電極上を覆う絶縁膜を堆積す
る工程と、前記絶縁膜を異方性エッチングして前記ゲー
ト電極のサイドウォールを形成する工程と、前記ゲート
電極からサイドウォールに亘る領域をマスクにして前記
ソース・ドレイン領域へ再度不純物を導入する工程と、
少なくとも前記ゲート電極上部及びサイドウォールに隔
てられた前記ソース・ドレイン領域上を覆うシリサイド
化のための金属膜を堆積する工程と、前記金属膜を反応
させて前記ゲート電極上部及び前記ソース・ドレイン領
域上に暫定的なシリサイド層を形成する第１次熱処理工
程と、シリサイド化しない未反応の金属を除去する第１
次ウェット工程と、前記第１次ウェット工程で除去すべ
き残留物を少なくともアンモニア及び過酸化水素水を含
む溶液を用いて洗浄除去する第２次ウェット工程と、前
記ウェハを熱処理し所定のシリサイド層を形成する第２
次熱処理工程と、を具備したことを特徴とする。
導体装置の製造方法は、シリコン半導体基板上の素子領
域にゲート絶縁膜を介してポリシリコン層で構成される
ゲート電極をパターニングする工程と、前記ゲート電極
を後酸化したのち行われる少なくとも前記ゲート電極の
領域をマスクとしたソース・ドレイン領域のための不純
物導入工程と、前記ゲート電極上を覆う絶縁膜を堆積す
る工程と、前記絶縁膜を異方性エッチングして前記ゲー
ト電極のサイドウォールを形成する工程と、前記ゲート
電極からサイドウォールに亘る領域をマスクにして前記
ソース・ドレイン領域へ再度不純物を導入する工程と、
少なくとも前記ゲート電極上部及びサイドウォールに隔
てられた前記ソース・ドレイン領域上を覆うシリサイド
化のための金属膜を堆積する工程と、前記金属膜を反応
させて前記ゲート電極上部及び前記ソース・ドレイン領
域上に暫定的なシリサイド層を形成する第１次熱処理工
程と、シリサイド化しない未反応の金属を除去する第１
次ウェット工程と、前記第１次ウェット工程で除去すべ
き残留物を少なくともアンモニア及び過酸化水素水を含
む溶液を用いて洗浄除去する第２次ウェット工程と、前
記ウェハを熱処理し所定のシリサイド層を形成する第２
次熱処理工程と、を具備したことを特徴とする。
【００２０】上記本発明に係る半導体装置の製造方法に
よれば、ゲート電極のサイドウォール表面をはじめとす
る絶縁膜上の未反応の金属を第１次ウェット工程にてあ
らかたエッチング処理する。これに加えて第２次ウェッ
ト工程にてパーティクル除去も兼ねた洗浄除去処理が行
われる。これにより、未反応の金属、残留物は一掃除去
され、第２次熱処理工程後においてサイドウォール表面
に金属の珪化物を生成することはなく、低抵抗の良好な
ゲート電極上及びソース・ドレイン領域上のサリサイド
が実現される。
よれば、ゲート電極のサイドウォール表面をはじめとす
る絶縁膜上の未反応の金属を第１次ウェット工程にてあ
らかたエッチング処理する。これに加えて第２次ウェッ
ト工程にてパーティクル除去も兼ねた洗浄除去処理が行
われる。これにより、未反応の金属、残留物は一掃除去
され、第２次熱処理工程後においてサイドウォール表面
に金属の珪化物を生成することはなく、低抵抗の良好な
ゲート電極上及びソース・ドレイン領域上のサリサイド
が実現される。
【００２１】なお、第２次ウェット工程は、アンモニア
０．５〜５％、過酸化水素０．５〜５％の混合水溶液を
含んだウェハ洗浄を備え、この洗浄後、水洗処理を経る
ことを特徴とする。これにより、パーティクル除去に寄
与する。
０．５〜５％、過酸化水素０．５〜５％の混合水溶液を
含んだウェハ洗浄を備え、この洗浄後、水洗処理を経る
ことを特徴とする。これにより、パーティクル除去に寄
与する。
【００２２】
【発明の実施の形態】図１は、本発明の基本的な実施形
態に係る半導体装置の製造方法の要部を示す流れ図であ
る。半導体ウェハ上に形成されたポリシリコン層でなる
導電部材に絶縁性のサイドウォール、例えば窒化膜また
は酸化膜などで形成される絶縁膜サイドウォールを形成
する（ステップ１）。
態に係る半導体装置の製造方法の要部を示す流れ図であ
る。半導体ウェハ上に形成されたポリシリコン層でなる
導電部材に絶縁性のサイドウォール、例えば窒化膜また
は酸化膜などで形成される絶縁膜サイドウォールを形成
する（ステップ１）。
【００２３】周知のサイドウォール形成は、ＣＶＤ（Ch
emical Vapor Deposition ）法による成膜、異方性のド
ライエッチングによる導電部材側壁への膜残留により達
成される。次に、ウェハ主面上に導電部材上を含んでシ
リサイド化のための金属膜をスパッタ法により堆積する
（ステップ２）。
emical Vapor Deposition ）法による成膜、異方性のド
ライエッチングによる導電部材側壁への膜残留により達
成される。次に、ウェハ主面上に導電部材上を含んでシ
リサイド化のための金属膜をスパッタ法により堆積する
（ステップ２）。
【００２４】次に、ウェハを熱処理（第１次アニール工
程）して金属膜をシリサイド化する（ステップ３）。こ
れにより、少なくともポリシリコンの導電部材上部には
暫定的なシリサイド層が形成される。その他ウェハのＳ
ｉ上に堆積した金属膜もシリサイド化する。
程）して金属膜をシリサイド化する（ステップ３）。こ
れにより、少なくともポリシリコンの導電部材上部には
暫定的なシリサイド層が形成される。その他ウェハのＳ
ｉ上に堆積した金属膜もシリサイド化する。
【００２５】次に、ウェハは塩酸＋過酸化水素水を含む
溶液に漬浸され、シリサイド化しない未反応の金属を除
去する第１次ウェット工程を経る（ステップ４）。この
ステップ４では、未反応の金属があらかたエッチング除
去される条件で実施される。しかし、完全に除去しきれ
ないことがあり、これがサイドウォール表面上である
と、後の熱処理で金属の珪化物を生成してしまう。
溶液に漬浸され、シリサイド化しない未反応の金属を除
去する第１次ウェット工程を経る（ステップ４）。この
ステップ４では、未反応の金属があらかたエッチング除
去される条件で実施される。しかし、完全に除去しきれ
ないことがあり、これがサイドウォール表面上である
と、後の熱処理で金属の珪化物を生成してしまう。
【００２６】そこで、ステップ４で除去すべき残留物を
少なくともアンモニア＋過酸化水素水を含む溶液を用い
て再度洗浄除去し、水洗処理する第２次ウェット工程を
経る（ステップ５）。
少なくともアンモニア＋過酸化水素水を含む溶液を用い
て再度洗浄除去し、水洗処理する第２次ウェット工程を
経る（ステップ５）。
【００２７】ウェハ乾燥後、再度アニール処理（第２次
アニール工程）することにより、シリサイド層を安定さ
せる（ステップ６）。これにより、所望の領域にのみ低
抵抗のシリサイド層が形成される。
アニール工程）することにより、シリサイド層を安定さ
せる（ステップ６）。これにより、所望の領域にのみ低
抵抗のシリサイド層が形成される。
【００２８】上記実施形態の方法によれば、サイドウォ
ール表面をはじめとする絶縁膜上の未反応の金属は、ス
テップ４の第１次ウェット工程にてあらかたエッチング
処理される。これに加えてステップ５の第２次ウェット
工程にてパーティクル除去も兼ねた洗浄除去処理が行わ
れ、未反応の金属、残留物は一掃除去される。この結
果、ステップ６の第２次アニール工程後においてサイド
ウォール表面に金属の珪化物を生成することはない。
ール表面をはじめとする絶縁膜上の未反応の金属は、ス
テップ４の第１次ウェット工程にてあらかたエッチング
処理される。これに加えてステップ５の第２次ウェット
工程にてパーティクル除去も兼ねた洗浄除去処理が行わ
れ、未反応の金属、残留物は一掃除去される。この結
果、ステップ６の第２次アニール工程後においてサイド
ウォール表面に金属の珪化物を生成することはない。
【００２９】なお、第２次ウェット工程は、金属が例え
ばＣｏの場合、アンモニア０．５〜５％＋過酸化水素
０．５〜５％の水溶液を含んだウェハ洗浄であり、この
洗浄後、水洗処理を経ることによって、パーティクル除
去も兼ねる。よって、微細化された配線層のシリサイド
化においても隣接間のショート防止に寄与する。これに
より、サイドウォール上の微量な金属の経路もほとんど
無くなり、シリサイド導電部材におけるリーク電流の懸
念が解消される。
ばＣｏの場合、アンモニア０．５〜５％＋過酸化水素
０．５〜５％の水溶液を含んだウェハ洗浄であり、この
洗浄後、水洗処理を経ることによって、パーティクル除
去も兼ねる。よって、微細化された配線層のシリサイド
化においても隣接間のショート防止に寄与する。これに
より、サイドウォール上の微量な金属の経路もほとんど
無くなり、シリサイド導電部材におけるリーク電流の懸
念が解消される。
【００３０】上記シリサイド化を促す金属はＣｏの他、
Ｗ，Ｔｉ，Ｍｏ，Ｎｉなどが考えられるが、いずれの金
属を用いても上記第２次ウェット工程は有効である。た
だし、アンモニアの含有量や過酸化水素の含有量には上
記限定によらず良好な範囲で行うべきである。
Ｗ，Ｔｉ，Ｍｏ，Ｎｉなどが考えられるが、いずれの金
属を用いても上記第２次ウェット工程は有効である。た
だし、アンモニアの含有量や過酸化水素の含有量には上
記限定によらず良好な範囲で行うべきである。
【００３１】図２〜図６は、それぞれ本発明の一実施形
態に係るＭＯＳ型半導体装置の製造方法の要部を工程順
に示す断面図である。まず、図２に示すように、所定の
不純物濃度で構成されるＳｉ基板１１上の素子領域に、
ゲート酸化膜１２、ポリシリコン層を順次形成してゲー
ト電極１３をパターニングする。その後、ゲート電極１
３を後酸化（熱酸化）し、後酸化膜１５を形成する。こ
のようなゲート電極１３の領域をマスクに、ＬＤＤ（Li
ghtlyDoped Drain ）構造いわゆるエクステンション領
域のためのソース・ドレインの低濃度領域１４を不純物
イオン注入により形成する。
態に係るＭＯＳ型半導体装置の製造方法の要部を工程順
に示す断面図である。まず、図２に示すように、所定の
不純物濃度で構成されるＳｉ基板１１上の素子領域に、
ゲート酸化膜１２、ポリシリコン層を順次形成してゲー
ト電極１３をパターニングする。その後、ゲート電極１
３を後酸化（熱酸化）し、後酸化膜１５を形成する。こ
のようなゲート電極１３の領域をマスクに、ＬＤＤ（Li
ghtlyDoped Drain ）構造いわゆるエクステンション領
域のためのソース・ドレインの低濃度領域１４を不純物
イオン注入により形成する。
【００３２】次に、ＣＶＤ法によりゲート電極１３上を
覆うように絶縁膜、例えばシリコン窒化膜を堆積し、異
方性のドライエッチングを実施することによりシリコン
窒化膜のサイドウォール１６を形成する。次に、後酸化
膜１５を含むゲート電極１３の領域及びサイドウォール
１６をマスクにしてソース・ドレインの高濃度領域１７
を不純物イオン注入により形成する。
覆うように絶縁膜、例えばシリコン窒化膜を堆積し、異
方性のドライエッチングを実施することによりシリコン
窒化膜のサイドウォール１６を形成する。次に、後酸化
膜１５を含むゲート電極１３の領域及びサイドウォール
１６をマスクにしてソース・ドレインの高濃度領域１７
を不純物イオン注入により形成する。
【００３３】次に、図３に示すように、ゲート電極１３
上部及びソース・ドレインの高濃度領域１７を覆うよう
に全面に金属膜１８を堆積する。金属膜１８は例えばＣ
ｏであり、スパッタ法を利用して堆積する。
上部及びソース・ドレインの高濃度領域１７を覆うよう
に全面に金属膜１８を堆積する。金属膜１８は例えばＣ
ｏであり、スパッタ法を利用して堆積する。
【００３４】金属膜（ここではＣｏ）１８の厚みは、後
にソース・ドレインの高濃度領域１７に形成されるシリ
サイド層の厚みに影響する。スパイキングなどジャンク
ションリークの原因を与えないよう厚みを制御すべきで
ある。
にソース・ドレインの高濃度領域１７に形成されるシリ
サイド層の厚みに影響する。スパイキングなどジャンク
ションリークの原因を与えないよう厚みを制御すべきで
ある。
【００３５】次に、金属膜（Ｃｏ）１８に対するシリサ
イド化を促す熱処理、いわゆる第１次アニール工程を経
る。これは、５００℃程度で３０秒くらいの熱処理であ
り、これにより、少なくともゲート電極１３上部及びソ
ース・ドレイン領域１７上部には暫定的なシリサイド層
２０が形成される。このシリサイド層２０は高抵抗のＣ
ｏＳｉ膜（Ｃｏ2Ｓｉ膜も含む）で構成される。
イド化を促す熱処理、いわゆる第１次アニール工程を経
る。これは、５００℃程度で３０秒くらいの熱処理であ
り、これにより、少なくともゲート電極１３上部及びソ
ース・ドレイン領域１７上部には暫定的なシリサイド層
２０が形成される。このシリサイド層２０は高抵抗のＣ
ｏＳｉ膜（Ｃｏ2Ｓｉ膜も含む）で構成される。
【００３６】次に、図４に示すように、ウェハは塩酸＋
過酸化水素水を含む溶液に漬浸され、シリサイド化しな
い未反応の金属（Ｃｏを含む）を除去する第１次ウェッ
ト工程を経る。この工程では、未反応の金属があらかた
エッチング除去される条件で実施される。しかし、完全
に除去しきれないことがあり（×印）、微量な反応によ
るＣｏＳｉ及びそれに付随するＣｏの僅かな残留物が散
在することになる。これがサイドウォール１６表面上で
あると、後の熱処理で珪化物を生成してしまう。
過酸化水素水を含む溶液に漬浸され、シリサイド化しな
い未反応の金属（Ｃｏを含む）を除去する第１次ウェッ
ト工程を経る。この工程では、未反応の金属があらかた
エッチング除去される条件で実施される。しかし、完全
に除去しきれないことがあり（×印）、微量な反応によ
るＣｏＳｉ及びそれに付随するＣｏの僅かな残留物が散
在することになる。これがサイドウォール１６表面上で
あると、後の熱処理で珪化物を生成してしまう。
【００３７】そこで、図５に示すように、少なくともア
ンモニア０．５〜５％＋過酸化水素０．５〜５％を含む
溶液を用いて再度洗浄除去し、水洗処理する第２次ウェ
ット工程を経る。これにより、第１次ウェット工程で除
去すべき金属（Ｃｏを含む）の残留物（×印）は一掃除
去される。
ンモニア０．５〜５％＋過酸化水素０．５〜５％を含む
溶液を用いて再度洗浄除去し、水洗処理する第２次ウェ
ット工程を経る。これにより、第１次ウェット工程で除
去すべき金属（Ｃｏを含む）の残留物（×印）は一掃除
去される。
【００３８】ウェハ乾燥後、図６に示すように、再度ア
ニール処理することにより、シリサイド層２０を安定さ
せる（第２次アニール工程の実施）。これは、８５０℃
程度で３０秒くらいの熱処理であり、これにより、所望
の領域にのみ低抵抗のシリサイド層（ＣｏＳｉ2膜）２
１を形成することができる。
ニール処理することにより、シリサイド層２０を安定さ
せる（第２次アニール工程の実施）。これは、８５０℃
程度で３０秒くらいの熱処理であり、これにより、所望
の領域にのみ低抵抗のシリサイド層（ＣｏＳｉ2膜）２
１を形成することができる。
【００３９】上記実施形態の方法によれば、ゲート電極
のサイドウォール１６表面をはじめとする絶縁膜上の未
反応の金属（Ｃｏ含む）は、図４の第１次ウェット工程
にてあらかたエッチング処理される。これに加えて図５
の第２次ウェット工程にてパーティクル除去も兼ねた洗
浄除去処理が行われ、未反応の金属（Ｃｏ含む）は一掃
除去される。この結果、図６の第２次アニール工程後に
おいてサイドウォール表面に金属の珪化物（ＣｏＳ
ｉX）を生成することはない。これにより、サイドウォ
ール１６上の微量な金属の経路も無くなり、リーク電流
の懸念が解消された低抵抗の良好なゲート電極上及びソ
ース・ドレイン領域上のサリサイドが実現される。
のサイドウォール１６表面をはじめとする絶縁膜上の未
反応の金属（Ｃｏ含む）は、図４の第１次ウェット工程
にてあらかたエッチング処理される。これに加えて図５
の第２次ウェット工程にてパーティクル除去も兼ねた洗
浄除去処理が行われ、未反応の金属（Ｃｏ含む）は一掃
除去される。この結果、図６の第２次アニール工程後に
おいてサイドウォール表面に金属の珪化物（ＣｏＳ
ｉX）を生成することはない。これにより、サイドウォ
ール１６上の微量な金属の経路も無くなり、リーク電流
の懸念が解消された低抵抗の良好なゲート電極上及びソ
ース・ドレイン領域上のサリサイドが実現される。
【００４０】なお、上記実施形態で示した方法は、ＭＯ
ＳＦＥＴに限らず、ＭＯＳキャパシタ、シリサイド化す
る導電線などに適用可能である。すなわち、サイドウォ
ールを形成して導電部材側部のシリサイド化を防ぐ構成
に対し本発明の方法は有効である。
ＳＦＥＴに限らず、ＭＯＳキャパシタ、シリサイド化す
る導電線などに適用可能である。すなわち、サイドウォ
ールを形成して導電部材側部のシリサイド化を防ぐ構成
に対し本発明の方法は有効である。
【００４１】
【発明の効果】以上説明したように本発明によれば、サ
イドウォール表面をはじめとする絶縁膜上の未反応の金
属を第１次ウェット工程にてあらかたエッチング処理す
る。これに加えて第２次ウェット工程にてパーティクル
除去も兼ねた洗浄除去処理が行われる。これにより、未
反応の金属は一掃除去され、第２次アニール工程後にお
いてサイドウォール表面に金属の珪化物を生成すること
はない。この結果、ポリシリコン導電部材のシリサイド
化でサイドウォール上の残留金属を経路としたリーク電
流を防ぐと共に、信頼性ある低抵抗のシリサイド層を有
する半導体装置の製造方法を提供することができる。
イドウォール表面をはじめとする絶縁膜上の未反応の金
属を第１次ウェット工程にてあらかたエッチング処理す
る。これに加えて第２次ウェット工程にてパーティクル
除去も兼ねた洗浄除去処理が行われる。これにより、未
反応の金属は一掃除去され、第２次アニール工程後にお
いてサイドウォール表面に金属の珪化物を生成すること
はない。この結果、ポリシリコン導電部材のシリサイド
化でサイドウォール上の残留金属を経路としたリーク電
流を防ぐと共に、信頼性ある低抵抗のシリサイド層を有
する半導体装置の製造方法を提供することができる。
【図１】本発明の基本的な実施形態に係る半導体装置の
製造方法の要部を示す流れ図である。
製造方法の要部を示す流れ図である。
【図２】本発明の一実施形態に係るＭＯＳ型半導体装置
の製造方法の要部を工程順に示す第１の断面図である。
の製造方法の要部を工程順に示す第１の断面図である。
【図３】本発明の一実施形態に係るＭＯＳ型半導体装置
の製造方法の要部を工程順に示す第２の断面図である。
の製造方法の要部を工程順に示す第２の断面図である。
【図４】本発明の一実施形態に係るＭＯＳ型半導体装置
の製造方法の要部を工程順に示す第３の断面図である。
の製造方法の要部を工程順に示す第３の断面図である。
【図５】本発明の一実施形態に係るＭＯＳ型半導体装置
の製造方法の要部を工程順に示す第４の断面図である。
の製造方法の要部を工程順に示す第４の断面図である。
【図６】本発明の一実施形態に係るＭＯＳ型半導体装置
の製造方法の要部を工程順に示す第５の断面図である。
の製造方法の要部を工程順に示す第５の断面図である。
【図７】（ａ），（ｂ）は、それぞれ従来のＭＯＳＦＥ
Ｔの製造方法を工程順に示す断面図である。
Ｔの製造方法を工程順に示す断面図である。
１〜６…処理ステップ
１１，７１…Ｓｉ基板
１２，７２…ゲート酸化膜
１３，７３…ゲート電極（ポリシリコンゲート電極）
１４…ソース・ドレイン領域（低濃度領域）
１５…後酸化膜
１６，７４…サイドウォール
１７…ソース・ドレイン領域（高濃度領域）
１８…金属膜（Ｃｏ）
２０，２１，７７…シリサイド層
７５…ソース・ドレイン領域
７６…Ｃｏ膜
フロントページの続き
Ｆターム(参考） 4M104 AA01 BB01 BB20 BB21 BB25
BB26 BB28 BB40 CC01 CC05
DD04 DD26 DD37 DD64 DD80
DD84 DD89 EE09 EE14 EE17
FF14 GG09 GG10 GG14 GG19
HH16 HH20
Claims (3)
- 【請求項１】 ウェハ上に形成された少なくともポリシ
リコン層で構成される導電部材上部をシリサイド化する
方法に関し、 前記導電部材側部に対し絶縁性のサイドウォールを形成
する工程と、 前記ウェハ主面上に少なくとも前記導電部材上を含んで
シリサイド化のための金属膜を堆積する工程と、 前記ウェハを熱処理し暫定的なシリサイド層を形成する
第１次熱処理工程と、 シリサイド化しない未反応の金属を除去する第１次ウェ
ット工程と、 前記第１次ウェット工程で除去すべき残留物を少なくと
もアンモニア及び過酸化水素水を含む溶液を用いて洗浄
除去する第２次ウェット工程と、 前記ウェハを熱処理し所定のシリサイド層を形成する第
２次熱処理工程と、を具備したことを特徴とする半導体
装置の製造方法。 - 【請求項２】 シリコン半導体基板上の素子領域にゲー
ト絶縁膜を介してポリシリコン層で構成されるゲート電
極をパターニングする工程と、 前記ゲート電極を後酸化したのち行われる少なくとも前
記ゲート電極の領域をマスクとしたソース・ドレイン領
域のための不純物導入工程と、 前記ゲート電極上を覆う絶縁膜を堆積する工程と、 前記絶縁膜を異方性エッチングして前記ゲート電極のサ
イドウォールを形成する工程と、 前記ゲート電極からサイドウォールに亘る領域をマスク
にして前記ソース・ドレイン領域へ再度不純物を導入す
る工程と、 少なくとも前記ゲート電極上部及びサイドウォールに隔
てられた前記ソース・ドレイン領域上を覆うシリサイド
化のための金属膜を堆積する工程と、 前記金属膜を反応させて前記ゲート電極上部及び前記ソ
ース・ドレイン領域上に暫定的なシリサイド層を形成す
る第１次熱処理工程と、 シリサイド化しない未反応の金属を除去する第１次ウェ
ット工程と、 前記第１次ウェット工程で除去すべき残留物を少なくと
もアンモニア及び過酸化水素水を含む溶液を用いて洗浄
除去する第２次ウェット工程と、 前記ウェハを熱処理し所定のシリサイド層を形成する第
２次熱処理工程と、を具備したことを特徴とする半導体
装置の製造方法。 - 【請求項３】 前記金属膜はＣｏ膜が用いられ、前記第
２次ウェット工程は、アンモニア０．５〜５％、過酸化
水素０．５〜５％の混合水溶液を含んだウェハ洗浄を備
え、この洗浄後、水洗処理を経ることを特徴とする請求
項１または２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001252025A JP2003068672A (ja) | 2001-08-22 | 2001-08-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001252025A JP2003068672A (ja) | 2001-08-22 | 2001-08-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003068672A true JP2003068672A (ja) | 2003-03-07 |
Family
ID=19080569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001252025A Pending JP2003068672A (ja) | 2001-08-22 | 2001-08-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003068672A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006041101A (ja) * | 2004-07-26 | 2006-02-09 | Renesas Technology Corp | 半導体装置及びその製造方法 |
-
2001
- 2001-08-22 JP JP2001252025A patent/JP2003068672A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006041101A (ja) * | 2004-07-26 | 2006-02-09 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP4584645B2 (ja) * | 2004-07-26 | 2010-11-24 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
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