JPH10303145A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH10303145A JP9108671A JP10867197A JPH10303145A JP H10303145 A JPH10303145 A JP H10303145A JP 9108671 A JP9108671 A JP 9108671A JP 10867197 A JP10867197 A JP 10867197A JP H10303145 A JPH10303145 A JP H10303145A
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titanium film
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Abstract

(57)【要約】 【課題】 高融点金属とシリコンを反応させ高融点金属
シリサイド膜を形成する工程において、その前処理とし
て、シリサイド膜を形成しようとするシリコン表面上の
不純物を除去することにより、電気抵抗の低い良好なシ
リサイド膜を得る。 【解決手段】 シリコン半導体上に、還元性を有するチ
タン膜を５００℃以下の基板温度においてスパッタリン
グ法によって堆積させ、チタン膜を除去することによっ
て清浄なシリコン表面を得た後、シリコン表面へ高融点
金属を堆積させ、熱処理を行うことにより、信頼性が高
く抵抗の低い良好な高融点金属シリサイド膜を得る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、シリコン半導体上
へ電極形成する工程を含む半導体装置の製造方法に関
し、具体的には、高融点金属シリサイド膜形成前のシリ
コン表面の汚染物を効果的に除去し、低抵抗、高耐熱
性、均一膜厚の高融点金属シリサイド電極の形成を目的
とする半導体上への電極の形成工程を有した半導体装置
の製造方法に関する。
【０００２】
【従来の技術】従来の高融点金属からなる電極形成方法
に関して、Ｎ型電界効果トランジスタでのゲート電極形
成でのサリサイド技術の方法に基づいて説明する。
【０００３】図３〜図５は、従来技術における製造工程
を示した断面図である。
【０００４】まず、図３（ａ）に示すように、シリコン
半導体基板３０１上にウェル領域（Ｐ型ウェル領域）３
０２、フィールド酸化膜３０３、ゲート酸化膜３０４等
を周知の方法で形成した後、厚さ１５０ｎｍ〜２００ｎ
ｍ程度の多結晶シリコン膜３０５を堆積し、ゲート加工
用エッチングマスク３０６にて異方性エッチングである
反応性イオンエッエング（ＲＩＥ）法でパターニングす
る。この多結晶シリコン膜３をエッチングするのに用い
られるエッチングガスとしてはＣＦ4、ＣＣｌ4、ＣＣｌ
2Ｆ2、Ｃｌ2、ＨＢｒ、ＣＢｒＦ3、ＳＦ6、ＮＦ3、ＣＣ
ｌＦ3などである。
【０００５】次に、図３（ｂ）に示すように、注入保護
膜３０７（通常シリコン酸化膜：膜厚１０〜４０ｎｍ程
度）を形成した後、Ｐウェル領域のシリコン基板へ低濃
度の不純物イオンを注入してＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）領域３０８を形成する。Ｎチ
ャネルトランジスターではヒ素イオンの注入を、例えば
加速電圧２０ｋｅＶ、ドーズ量を１×１０13〜３×１０
14ｃｍ-2程度で行う。
【０００６】次に、図３（ｃ）に示すように、ゲート側
壁絶縁膜となるシリコン酸化膜３０９を堆積する。膜厚
は例えば１００〜２００ｎｍとする。
【０００７】次に、図４（ｄ）に示すように、ゲート電
極側壁絶縁膜となる酸化膜３０９をＲＩＥによりエッチ
バックし、ゲート側壁絶縁膜３１０を形成する。ここで
のＲＩＥには、ＣＨＦ3、ＣＦ4、Ｃ2Ｆ6、Ｃ3Ｆ8、Ｃ4
Ｆ10、ＣＣｌ2Ｆ2等のエッチングガスを主ガスとして用
いている。
【０００８】次に、図４（ｅ）に示すように、シリコン
酸化膜（１０〜４０ｎｍ程度の膜厚）からなる注入保護
膜３１２を用いて、イオン注入を行う。Ｎチャネルトラ
ンジスターではヒ素イオンを、例えば加速電圧３０〜６
０ｋｅＶ、ドーズ量１〜５×１０15ｃｍ-2で注入を行
う。次に、熱処理を加え、注入イオンを活性化させて、
ソース・ドレイン領域３１３を形成する。
【０００９】相補型ＭＯＳトランジスタを形成する場合
には、一方を埋め込みチャネル型（ソース、ドレイン領
域とゲート電極が逆導電型の構造となっており、一般的
にＰＭＯＳ ＦＥＴ側）で形成し、他方を表面チャネル
型（ソース、ドレイン領域とゲート電極が同導電型の構
造となっており、一般的にＮＭＯＳ ＦＥＴ側）で形成
する場合には、ゲート電極パターニング前に多結晶シリ
コン膜３０５に燐を拡散し、ゲート電極（ＮＭＯＳ，Ｐ
ＭＯＳ両方のゲート）をあらかじめＮ型の導電タイプと
しておく（この燐の濃度は、ＰＭＯＳへのソース、ドレ
インのイオン注入量、つまりＢ，ＢＦ2 等の不純物イオ
ン注入量よりも十分高く、ゲート電極の導電タイプはソ
ース、ドレインへのイオン注入によって変化しない）
が、ＮＭＯＳ，ＰＭＯＳ両方とも表面チャネル型にする
場合は、ゲート電極へのドーピングを本工程のイオン注
入にて行うことが一般的である。つまり、ソース、ドレ
イン、ゲートへのドーピングを同時に行う。この時のイ
オン注入は、ＬＤＤのイオン注入の時と比較し、イオン
注入量が桁違いに多い。
【００１０】次に、図４（ｆ）に示すように、注入保護
膜３１２を除去した後、高融点金属膜３１４を堆積し、
窒素雰囲気下でＲａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅ
ａｌｉｎｇ（ＲＴＡ）法による熱処理を４００〜６７５
℃、１０〜３０秒程度施して高融点金属３１４とシリコ
ン３０１、３０５を反応させ、高融点金属シリサイド膜
３１５を形成する。
【００１１】具体的には、高融点金属としてチタンを用
いた場合には、通常２段階ＲＴＡ法を用いる。まず最初
のＲＴＡ（１ｓｔＲＴＡ）として、６００℃〜７００℃
の範囲で、１０〜３０秒程度行い、Ｃ４９相のＴｉＳｉ
2層を形成する。このとき、シリコンと高融点金属が接
触している領域ではシリサイド化反応が起こって高融点
金属シリサイド膜が形成され、一方シリコン酸化膜と高
融点金属が接触している領域では反応が抑制されシリサ
イド膜が形成されない。１ｓｔＲＴＡ温度が高い場合
（７００℃以上）には、チタンの還元作用が大きいた
め、酸化膜とも反応し、ソース、ドレイン、ゲート間が
チタンシリサイド膜によって短絡してしまうので、高温
で１ｓｔＲＴＡを行うことができない。また、この時、
一般的に窒素雰囲気下でＲＴＡを行っているため、高融
点金属表面は窒化され窒化高融点金属膜（高融点金属が
チタンの場合、窒化チタン膜）が表面側に形成される。
【００１２】次に、図５（ｇ）に示すように、硫酸と過
酸化水素水、塩酸と過酸化水素水、もしくはアンモニア
と過酸化水素水を基本とした溶液等により、未反応高融
点金属膜および、表面に形成された窒化高融点金属膜を
選択的に除去し、高融点金属シリサイド電極を自己整合
的にソース、ドレイン、ゲート上に形成する。高融点金
属としてチタンを用いた場合は、１ｓｔＲＴＡが低温
（７００℃以下）のため、化学量論的に不安定なＣ４９
相のチタンシリサイド層（高抵抗）であるので、選択エ
ッチング後に、ＲＴＡ法による８００〜１０００℃、１
０〜３０秒程度（通常８５０℃程度）の熱処理（２ｎｄ
ＲＴＡ）を施して、化学量論的に安定な低抵抗のＣ５４
相のチタンシリサイド層に変化させる必要がある。
【００１３】
【発明が解決しようとする課題】しかし、上述した従来
方法において、図３（ａ）に示す工程での多結晶シリコ
ン膜３０５（ゲート電極）の加工方法は、フォトレジス
トもしくは、シリコン酸化膜等の絶縁膜をマスクとして
反応性イオンエッチング（ＲＩＥ）により行うが、この
とき、イオン、ラジカル等のエネルギーにより、ゲート
酸化膜を通してシリコン基板表面内部がエッチングガス
により汚染される。汚染物質としては、例えばフッ素、
塩素等のハロゲンが挙げられる。
【００１４】また、図３（ｂ）に示す工程においては、
イオン注入時に注入保護膜３０７表面に付着している汚
染物質がイオン注入により半導体基板表面内部にノック
オンされ、シリコン表面近傍が汚染される。図４（ｅ）
に示す工程においても同様であるが、イオン注入量がＬ
ＤＤ注入に比較して多いのでシリコン基板表面内部への
汚染物のノックオン量も桁違いに多くなる。
【００１５】また、図４（ｄ）の工程において、このと
き、シリコン表面が露出するまでエッチバック（酸化膜
３０９の膜厚均一性、エッチングレートのバラツキ等に
より、通常、酸化膜３０９の膜厚分をエッチング除去で
きるエッチング量に対して、１０〜３０％のオーバーエ
ッチングを行う）するため、シリコン表面が直接ＣＨＦ
3、ＣＦ4等のエッチングガスにさらされることとなる。
このため、ＲＩＥによる物理的ダメージもさることなが
ら、エッチングガス中に含まれるフッ素等の汚染物質
が、多量にシリコン中に混入する。もちろん一般的に、
これらシリコン表面に付着した汚染物質は、灰化処理
（アッシング処理）により、また、硫酸過水（硫酸と過
酸化水素水の混合溶液）、塩酸過水（塩酸と過酸化水素
水の混合溶液）、アンモニア過水（アンモニアと過酸化
水素水の混合溶液）等によって半導体基板表面を洗浄す
る事により、ある程度除去しているが、シリコン表面内
部まで混入している汚染物質までは、除去できていない
のが現状である。また、サイドウォール形成時のＲＩＥ
の際にシリコン表面にハロゲン等の汚染物元素を含むエ
ッチングダメージ層３１１が生じる。この汚染物質は、
イオン注入時のノックオン物質や、ＲＩＥで用いるエッ
チングガスに由来するものである。従来技術では、この
エッチングダメージ層３１１（汚染層）の上へ高融点金
属膜を堆積させ、熱処理を行ってシリサイド化するため
に、得られるシリサイド膜にはこれらの汚染物元素が含
まれることになる。このことがシリサイド膜の信頼性や
特性の劣化をひき起こす。例えば、シリコン中にフッ素
等のハロゲンもしくはハロゲン化合物等が混入した状態
でのシリサイド化反応では、高融点金属と、シリコン
と、ドナーもしくはアクセプタとなる不純物と、ハロゲ
ン等の汚染物質との混在した何元系にもわたる反応とな
る。
【００１６】また、高融点金属として、チタンを用いた
場合を例にとると、Ｔｉ−Ｆ等の化合物は比較的安定
（例えば、ＴｉＦ4の標準生成エンタルピーは−３９
４．２ｋｃａｌ／ｍｏｌｅ）に形成され、チタンとシリ
コンの反応が阻害され、均一な膜が形成されない。ま
た、上記チタンと汚染物の化合物は、チタンシリサイド
膜中におけるグレインバンダリーに偏析しやすい。この
ような膜質では、抵抗が非常に高くなり、特に０．５μ
ｍ以下の配線（ゲート電極）において、顕著な抵抗上昇
が現れる。また、ＴｉＳｉ2／ＴｉＳｉ2間の界面自由エ
ネルギーと比較して、ＴｉＳｉ2とＴｉ−Ｆ等の化合物
との間の界面自由エネルギーは大きく、ＴｉＳｉ2とＴ
ｉ−Ｆ等の化合物との間が分離された方が安定なため、
外部からエネルギーを加えた場合たやすく分離する。つ
まり、チタンシリサイドの再結晶化温度（８１５℃）以
上の熱処理（２ｎｄＲＴＡ等）により、たやすく凝集す
る課題がある。
【００１７】更に、上述したように不均一な反応による
不均一な膜が形成され、一部の領域のみ非常に膜厚が厚
くなり、他の領域では非常に膜厚が薄くなる現象が生じ
る。言い換えると、チタン膜厚が薄い領域では非常に凝
集しやすくなり、電気抵抗が増大する。また、チタン膜
厚の厚い領域では、不均一な反応によってチタンシリサ
イドの膜厚が大きくなり、ソース、ドレイン領域とウェ
ルとの接合からチタンシリサイドまでの距離が近づき接
合リーク電流が増大すると言う欠点がある。
【００１８】従って、本発明では、シリコン基板上の不
純物を除去することによって、低抵抗で、かつ、均一な
高融点金属シリサイド膜を形成することを目的とする。
【００１９】
【課題を解決するための手段】本発明は、半導体上に電
極を形成する半導体装置の製造方法において、前記半導
体上に５００℃以下の基板温度でチタン膜を堆積する工
程と、該チタン膜を除去することで前記半導体上の汚染
物質を除去する工程とを含むことを特徴とする。
【００２０】また、シリコン基板上にゲート絶縁膜とゲ
ート電極とを有する半導体装置を製造する方法におい
て、ハロゲン系エッチングガスを用いてゲート側壁絶縁
膜を有するゲート電極を形成する工程と、 前記ゲート
電極を形成した基板上に、５００℃以下の基板温度でチ
タン膜を堆積する工程と、該チタン膜を除去する工程
と、高融点金属を堆積する工程と、シリコンと高融点金
属が直接接している領域で反応して高融点金属シリサイ
ド膜を形成する工程を含むことを特徴とする。
【００２１】特に、前記チタン膜はスパッタリング法に
よって堆積することを特徴とする。
【００２２】特に、前記チタン膜を堆積する工程と前記
チタン膜を除去する工程との間にイオンを注入する工程
とを有することを特徴とする。
【００２３】
【発明の実施の形態】以下、本発明の実施例について、
図１を参照しながら説明する。
【００２４】（実施の形態１）図１（ａ）〜（ｃ）は、
本発明の第１の実施例の工程順を示す断面図である。図
１（ａ）に示すように、シリコン半導体１０１表面が、
各種工程、例えば、ＲＩＥ等の際の汚染により、半導体
表面付近にフッ素系の汚染物質１０２が存在している状
態となっている場合に関して、その半導体表面の清浄化
する工程について、詳しく説明する。このような状態の
シリコン表面とは、例えば、サリサイド工程前のゲート
多結晶シリコン上や活性領域（ソース、ドレイン領域）
上、あるいは、コンタクト孔開口後のコンタクト底部等
がある。
【００２５】まず、図１（ｂ）に示すように、スパッタ
リング法により、汚染されたシリコン半導体表面上にチ
タン膜１０３を基板温度５００℃以下で被着する。本実
施の形態では、基板温度２００℃において、膜厚３０ｎ
ｍ程度のチタン膜１０３を被着した。この時、スパッタ
リングエネルギーにより、シリコン半導体表面のシリコ
ン原子、及び表面付近に存在している汚染物質がチタン
膜と反応し、チタン膜中に取り込まれることとなる。詳
しくは、通常の洗浄（硫酸過水、アンモニア過水、塩酸
過水等の溶液による洗浄）では除去しきれない、シリコ
ン表面より少しシリコン内部に存在している汚染物質
を、表面のシリコンとチタンを反応させることにより
（スパッタリングエネルギーにより、反応が起こる）チ
タン膜１０３中（反応により形成されたチタンシリサイ
ド膜中を含む）に取り込むことが可能となる。ここで、
基板温度を５００℃以下の比較的低温にすることによ
り、表面シリコンとチタンの反応は最小限に抑えられ、
シリコン表面を荒らさない。
【００２６】次に、図１（ｃ）に示すように、不純物を
取り込んだチタン膜を、例えば硫酸と過酸化水素水の混
合溶液による化学エッチングによって除去した後、シリ
コン表面に残存しているチタンとシリコンの反応物（チ
タンシリサイド膜）を、フッ酸を基本とする水溶液を用
いて化学エッチングを行って除去する。これにより、清
浄でダメージの少ないシリコン表面１０５が得られる。
実際に、サイドウォール形成時のＲＩＥによって汚染さ
れたシリコン表面に対して、上記の方法を適用し、フッ
素不純物除去の効果をＸ線光電子分光法（ＸＰＳ）によ
る表面の元素分析によって調べた結果を表１に示す。
【００２７】
【表１】
【００２８】表１に示すように、ＲＩＥ処理直後には、
エッチングガスに由来するフッ素不純物が多量に検出さ
れるが、ＲＩＥ処理後に通常の硫酸過水による洗浄のみ
しか行わない従来の方法では、確かにフッ素は減少はし
ているものの、完全には除去できていないことがわか
る。
【００２９】一方、従来の洗浄に加えて本発明を適用し
た基板温度２００℃でチタンスパッタを行った場合に
は、フッ素量は従来の方法と比べ、さらに減少させるこ
とが可能となった。さらに、基板温度４４０℃でチタン
スパッタを行った場合には、フッ素は完全に除去されて
おり、検出限界以下まで低減できた。
【００３０】本発明の製造方法によって、チタンとシリ
コンを反応させる熱処理を行わず、主に表面及び表面近
傍の汚染物質のみをチタンと反応させてチタン膜ごと汚
染物質を除去するので、処理中にシリコン表面にダメー
ジを与えることなく、シリコン清浄表面が得られる。そ
して、この清浄表面に従来のサリサイド技術をそのまま
適用することによって、良好なシリサイド膜が得られ
る。
【００３１】詳しくは、高融点金属とシリコンを反応さ
せ高融点金属シリサイド膜を形成する工程において、そ
の前処理として所望のシリコン表面に５００℃以下の温
度の下においてチタン膜を堆積する工程と該チタン膜を
除去する工程を含むことを特徴とするため、チタンと他
の物質との反応のしやすさ（還元力の高さ）を利用で
き、シリコン基板表面に付着した汚染物質をチタン膜中
に取り込むことができる。
【００３２】（実施の形態２）以下、本発明の第２の実
施例について、図２を参照しながら説明する。
【００３３】本実施例では、サリサイド技術（自己整合
ソース・ドレイン・ゲートシリサイド技術）に応用した
例に関して説明する。
【００３４】まず、図２（ａ）に示すように、従来技術
（図３（ａ），（ｂ），（ｃ），図４（ｄ），（ｅ））
に従ってサイドウォールを形成し、保護膜３１２を除去
した後、５００℃以下の温度において、シリコン基板に
対し、スパッタリング法によってチタン膜２０９を堆積
する。チタン膜厚は、例えば３０ｎｍとする。この時、
実施の形態１で示したように、シリコン表面の汚染物は
堆積したチタン膜と反応し、スパッタリング時のエネル
ギーにより形成されたチタンシリサイド膜２１０及びチ
タン膜２０９内に取り込まれる。汚染物混入の経路は、
課題で詳しく記載しているので、ここでは省略する。こ
こで、２０１はシリコン半導体基板、２０２はウェル領
域、２０３はフィールド酸化膜、２０４はゲート酸化
膜、２０５はゲート電極、２０６はゲート側壁絶縁膜、
２０７はＬＤＤ領域、２０８はソース・ドレイン領域で
ある。
【００３５】次に、図２（ｂ）に示すように、不純物を
取り込んだチタン膜２０９を、例えば硫酸と過酸化水素
水の混合溶液による化学エッチングによって除去した
後、シリコン表面に残存している、チタンと汚染物質の
反応物を含むチタンシリサイド膜２１０を、フッ酸を基
本とする水溶液を用いて化学エッチングを行って除去す
る。これにより、清浄なシリコン表面２１１が得られ
る。先に形成したサイドウォールを保護するため、本実
施の形態における化学エッチングは、例えば、０．５％
フッ酸水溶液を用いた場合、エッチング時間は９０秒以
内とする。この化学エッチングによって、表面に堆積し
たチタンも完全に除去できるので、ウェハ表面のチタン
汚染がない。また、この後の工程で用いる装置が残存チ
タンで汚染される心配も無い。
【００３６】後は、図２（ｃ）に示すように、従来と同
様の方法を経て高融点金属シリサイド電極をソース、ド
レイン、ゲート電極上に自己整合的に形成すれば良い。
例えば、高融点金属としてチタンを用いる場合、シリコ
ン基板表面へ、チタン膜２１２を堆積し、シリコンとチ
タンの均一反応を促進させるため、界面をミキシングさ
せる意味で、シリコンイオンを、例えば加速電圧４０ｋ
ｅＶ、ドーズ量５×１０15ｃｍ-2で注入する。次に、６
２５℃、１０秒程度の熱処理（１ｓｔ ＲＴＡ）を施し
てチタンとシリコンを反応させ、Ｃ４９相のチタンシリ
サイド層２１３を形成する。次に硫酸と過酸化水素水の
混合溶液によるウェットエッチングによって未反応チタ
ン膜を除去し、８７５℃、１０秒程度の熱処理（２ｎｄ
ＲＴＡ）を施して、Ｃ４９相のチタンシリサイド層２
１３をより低抵抗のＣ５４相のチタンシリサイド層とす
ることにより、所望のシリコン表面のみに自己整合的
に、従来技術で得られるものより低抵抗で信頼性の高い
高融点金属シリサイド膜を形成することができる。
【００３７】高融点金属はチタンに限る物ではない。例
えば、コバルト、白金、ニッケル等でも良い。これらの
シリサイド化方法に関しても高融点金属堆積後の工程
は、周知の方法に準じて形成すればよい。また、上記高
融点金属の堆積方法は、スパッタリング法、化学的気相
成長法（ＣＶＤ法）、もしくは鍍金法等がある。
【００３８】本発明では、チタン膜を形成する時の基板
温度を５００℃以下にすることによって、シリコン膜表
面上の汚染を除去することができた。基板温度を５００
℃以上とした場合には、シリコン基板とシリコンが界面
を越えて反応し、シリサイド結晶の形成が生じる。従っ
て、チタン膜除去の際、エッチングされて、シリコン表
面に凹凸が生じ、また、浅い接合が形成できなくなる。
また逆に言えば、基板温度５００℃以下において充分に
汚染物質はチタン膜と反応してチタン膜中に取り込ま
れ、清浄化作用があることが、我々の実験によって確認
されている。
【００３９】もし５００℃以上の高温下でチタンの堆積
を行うと、堆積したチタン膜とシリコンが大幅にシリサ
イド反応してしまう。図６に、基板温度５００℃以上で
チタン膜を形成した場合のＭＯＳＦＥＴの断面図を示
す。汚染物除去のために、この汚染物質を含んだチタン
膜を除去すると、図６（ａ）に示すように、結果的に半
導体基板自体がエッチングされてしまうことになる。同
一部材には同一符号を付す。ここに従来のサリサイド技
術によって高融点金属シリサイド膜を形成しようとする
と、図６（ｂ）に示すように、最終的に得られる金属シ
リサイドと半導体基板の界面は深くなり、ソース、ドレ
イン領域４０８とウェル領域４０２との接合から金属シ
リサイドまでの距離が近づくこととなり、電流の接合リ
ークが増大することになる。微細なＭＯＳＦＥＴを得る
ためには、浅い接合を形成する技術が不可欠であるの
で、チタン膜の堆積は５００℃以下の低温で行う必要が
ある。
【００４０】更に、５００℃以上の高温でチタン膜を堆
積した場合、上述した汚染物を含む反応系でチタンとシ
リコンとの反応が起きるため、上述したようにシリサイ
ド反応が一様に起こらず、このシリサイドを除去して得
られる表面には凹凸が生じ、平坦な面が得られない。凹
凸のある面にシリサイドを形成しようとすると、均一な
シリサイド膜が得られず、耐熱性が劣化してしまう。す
なわち、高温熱処理の際に凝集が起こり、シリサイド膜
の高抵抗化に結びつくことになる。特に、０．５μｍ以
下の配線（ゲート電極）において、凝集は顕著となる。
【００４１】更に、本発明の方法で形成された高融点シ
リサイドは高耐熱性の特性を有するものである。図７
（ａ）〜（ｅ）に、２ｎｄＲＴＡの処理温度を変えた場
合毎に、チタン膜形成条件に対するシート抵抗値を示
す。横軸は条件（１）〜（４）とし、縦軸はシート抵抗
を示す。条件（１）は、従来通りに、エッチング後、硫
酸過水による洗浄のみで、高融点金属シリサイドを形成
したものである。条件（２）は、エッチング・洗浄後、
基板温度２００℃でチタン膜を形成・除去し、高融点金
属シリサイドを形成したものである。条件（３）は、エ
ッチング・洗浄後、基板温度４００℃でチタン膜を形成
・除去し、高融点金属シリサイドを形成したものであ
る。条件（４）は、リファレンスとしてエッチングを行
わない清浄なシリコン基板に直接に高融点金属シリサイ
ドを形成したものである。
【００４２】図７（ａ）は２ｎｄＲＴＡが８００℃、１
０秒の条件で形成し、図７（ｂ）は２ｎｄＲＴＡが８２
５℃、１０秒の条件で形成し、図７（ｃ）は２ｎｄＲＴ
Ａが８５０℃、１０秒の条件で形成し、図７（ｄ）は２
ｎｄＲＴＡが８７５℃、１０秒の条件で形成し、図７
（ｅ）は２ｎｄＲＴＡが９００℃、１０秒の条件で形成
する。条件（２）、（３）の場合には２ｎｄＲＴＡの処
理温度が高い場合にも、条件（４）とほぼ同等な低いシ
ート抵抗値となっており、本発明によって清浄なシリコ
ン基板を得ることができるので、高耐熱性、低抵抗の高
融点金属シリサイドが得られることがわかる。また、チ
タン膜の形成の時の温度は高い方が効果の高いことが示
されており、基板温度２００℃〜５００℃で処理される
ことが好ましい。
【００４３】また、好ましい実施形態として、上述した
チタン膜はスパッタリング法によって堆積することでシ
リコン表面に付着している不純物と該チタン膜を反応さ
せることを特徴とするため、スパッタリングエネルギー
のみによって、上述したシリコン基板表面に付着した汚
染物質をチタン膜中に取り込むことができ、最表面付近
の不純物のみを効率的に取り込めることができる。特
に、シリサイド化反応に対して、反応阻害、高抵抗化、
耐熱性悪化（凝集促進）の原因となる最表面付近のハロ
ゲン系不純物を効率よく除去できる。
【００４４】（実施の形態３）また、汚染物質除去のた
めのチタンスパッタの後、チタンを剥離する前に、イオ
ン注入を行って、注入エネルギー及びチタンと汚染層の
ミキシング効果により、不純物除去効果を促進させても
よい。注入条件は、例えばシリコンイオンを加速電圧２
０〜５０ｋｅＶ、ドーズ量１×１０15〜１×１０16ｃｍ
-2程度で注入する。
【００４５】また、汚染物質除去のためのチタン膜の堆
積の方法は、スパッタリング法に限るものではなく、Ｃ
ＶＤ法、鍍金法でもよい。
【００４６】以上述べた方法は、シリコン表面にダメー
ジを与えることなく表面の不純物を除去できるので、サ
イドウォール形成後以外の、半導体装置製造の任意の工
程に適用できることは言うまでもない。
【００４７】サリサイド（自己整合ソース、ドレイン、
ゲートシリサイド技術）工程へ本発明を適用する場合に
関して、実施例２では、ソース・ドレイン注入工程の後
で本発明の工程を行っているが、サイドウォール形成
後、ソース・ドレイン注入前に本発明による清浄化を行
っても良い。
【００４８】また、好ましい実施形態として、チタン膜
堆積後、これを除去する前に、シリコン等のイオンを注
入する工程を含むことによって、イオンの注入エネルギ
ーが最表面付近の不純物のみを効率的にチタン膜中に取
り込めさせることができる。本実施の形態では、Ｓｉを
不純物として用いたが、Ｎ，Ａｓ，Ｐ，Ｓｂ，Ｂ，Ｇ
ａ，Ｉｎを用いても構わない。
【００４９】
【発明の効果】本発明によれば、チタンの他の物質との
反応のしやすさ（還元力の高さ）を利用することによっ
て、シリコン基板表面に付着した汚染物質をチタン膜中
に取り込むことができ、後の工程において問題となる汚
染物質を極力取り除けるという効果がある。本効果によ
り、シリコン上にメタルを堆積するような工程、例えば
コンタクト工程にて、メタル／シリコン界面を非常に清
浄化できオーミックコンタクトを取りやすくなるという
効果がある。また、メタルを堆積した後反応させるシリ
サイド化反応にて、極力汚染物を排除した反応を行うこ
とが可能となり、形成された膜の均一性が良く更に、低
抵抗、高耐熱性が実現できる効果がある。しかも、本発
明は、従来のＭＯＳ型半導体装置製造に通常用いられて
いる装置や技術をそのまま適用して簡単に実現できるも
のである。
【００５０】また、ＭＯＳ型半導体装置のソース、ドレ
イン、ゲート電極上に高融点金属シリサイド膜を自己整
合的に形成するサリサイド技術に適用した場合には、ソ
ース、ドレイン、ゲート電極上の汚染物質をチタン膜が
取り込むことができ、その後の高融点金属シリサイド化
反応を均一に、かつハロゲン（フッ素、塩素等）等の汚
染物の含有量の非常に少ない膜質に形成することができ
るという作用があり、低抵抗、高耐熱性シリサイド膜が
実現できると同時に、ソース、ドレイン領域の接合リー
ク電流を低く抑える効果がある。
【００５１】さらに、チタン膜はスパッタリング法によ
って堆積することにより、スパッタリングエネルギーの
みによって、シリコン基板表面に付着した汚染物質をチ
タン膜中に取り込むことができ、またチタンとシリコン
の反応が生じないので最表面付近の不純物のみを効率的
に取り込めると言う作用がある。特に、シリサイド化反
応にたいして、反応阻害、高抵抗化、耐熱性悪化（凝集
促進）の原因となる最表面付近のハロゲン系不純物（フ
ッ素、塩素等）を効率よく除去できる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１の工程断面図である。
【図２】本発明の実施の形態２の工程断面図である。
【図３】従来の工程断面図であり、（ａ）〜（ｃ）は各
工程を示す図である。
【図４】従来の工程断面図であり、（ｄ）〜（ｆ）は各
工程を示す図である。
【図５】従来の工程断面図であり、（ｇ）は各工程を示
す図である。
【図６】本発明におけるチタン膜形成を、５００℃以上
の温度で行った場合の工程断面図である。
【図７】本発明におけるチタン膜形成の条件とシート抵
抗値を示した図である。
【符号の説明】
１０１ シリコン半導体 １０２ 汚染物質 １０３、２０９ チタン膜 １０４、２１０ チタンシリサイド層 １０５、２１１ 清浄化されたシリコン表面 ２０１、３０１ シリコン半導体基板 ２０２、３０２ ウェル領域 ２０３、３０３ フィールド酸化膜 ２０４、３０４ ゲート酸化膜 ２０５、３０５ 多結晶シリコン膜 ２０６、３１０ ゲート側壁絶縁膜 ２０７、３０８ ＬＤＤ領域 ２０８、３１３ ソース・ドレイン領域 ２１２ チタン膜 ２１３ チタンシリサイド膜 ３０６ ゲート電極加工用エッチングマスク ３０７、３１２ 注入保護膜 ３０９ シリコン酸化膜 ３１１ 不純物を含むエッチングダメージ層 ３１４ 高融点金属膜 ３１５ 高融点金属シリサイド膜 ４００ 荒れたシリコン表面

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 シリコン半導体上に電極を形成する半導
    体装置の製造方法において、 前記シリコン半導体上に５００℃以下の基板温度でチタ
    ン膜を堆積する工程と、 該チタン膜を除去することで前記シリコン半導体上の汚
    染物質を除去する工程とを含むことを特徴とする半導体
    装置の製造方法。
  2. 【請求項２】 シリコン基板上にゲート絶縁膜とゲート
    電極とを有する半導体装置を製造する方法において、 ハロゲン系エッチングガスを用いてゲート側壁絶縁膜を
    有するゲート電極を形成する工程と、 前記ゲート電極を形成した基板上に、５００℃以下の基
    板温度でチタン膜を堆積する工程と、 該チタン膜を除去する工程と、 高融点金属を堆積する工程と、 熱処理を行うことでシリコンと高融点金属が直接接して
    いる領域で反応して高融点金属シリサイド膜を形成する
    工程を含むことを特徴とする半導体装置の製造方法。
  3. 【請求項３】 前記チタン膜はスパッタリング法によっ
    て堆積することを特徴とする請求項１または２に記載の
    半導体装置の製造方法。
  4. 【請求項４】 前記チタン膜を堆積する工程と前記チタ
    ン膜を除去する工程との間にイオンを注入する工程とを
    有することを特徴とする請求項１乃至３のいずれかに記
    載の半導体装置の製造方法。
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