KR20070106193A - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

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KR20070106193A
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Abstract

본 발명은 반도체 소자의 콘택 형성시 상·하부 콘택 간 낮은 콘택 저항을 유지하면서 후속 공정시 공정의 안정성을 확보할 수 있는 반도체 소자 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 복수의 게이트가 형성된 기판과, 상기 기판과 전기적으로 연결되도록 상기 게이트 사이에 형성되되, 상층부가 금속물질로 이루어진 제1 콘택과, 상기 제1 콘택과 전기적으로 연결되도록 상기 제1 콘택 상에 폴리 실리콘으로 형성된 제2 콘택과, 상기 제1 및 제2 콘택 간의 콘택 저항이 감소되도록 상기 제1 및 제2 콘택 사이에 개재된 금속 실리사이드층을 포함하는 반도체 소자를 제공한다.
콘택, 금속물질, 폴리 실리콘, 공정 안정성, 콘택 저항

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 현재 연구되고 있는 랜딩 플러그 콘택의 구조를 도시한 SEM(Scanning Electron Microscope) 사진.
도 2는 본 발명의 실시예에 따른 반도체 소자를 도시한 단면도.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자 제조방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판
11 : 필드 산화막
12 : 게이트 산화막
13 : 게이트 도전막
14 : 금속 실리사이드막
15 : 하드마스크 질화막
17 : 게이트
18 : 스페이서
21, 25, 27, 31 : 층간절연막
22a, 22b : 제1 콘택층, 제2 콘택층
22c : 금속 실리사이드층
23 : 랜딩 플러그 콘택
26 : 비트라인 콘택
28, 29 : 제1 폴리 실리콘층, 제2 폴리 실리콘층
30 : 스토리지노드 콘택
33 : 스토리지노드
본 발명은 반도체 소자 제조기술에 관한 것으로, 특히 디램 반도체 소자의 랜딩 플러그 콘택 및 스토리지노드 콘택 그리고 그 형성방법에 관한 것이다.
최근에는 반도체 소자가 점차 고집적화됨에 따라 반도체 소자의 크기 또한 감소, 즉 소형화되고 있다. 특히, 디램(DRAM)의 경우 이러한 소형화는 셀 트랜지스터 내의 콘택 영역에도 많은 악영향을 미치고 있다. 즉, 반도체 소자의 소형화로 인해 콘택 면적이 점점 감소하면서 콘택 저항(contact resistance)의 증가 및 동작 전류(drive current)의 감소 현상이 나타남에 따라 반도체 소자의 특성이 열 화(degradation)되고 있다.
예컨대, 현재 콘택 물질로 사용중인 폴리 실리콘은 실리콘 기판과의 계면에 미세한 산화막을 형성시켜 낮은 콘택 저항을 만족시키기 어려울 뿐만 아니라, 이를 극복하기 위해서는 불순물인 인(phosphorus)의 도핑 농도를 증가시켜야 하나 이는 다른 소자 특성 열화를 수반하고 있는 실정이다. 또한, 실리콘 기판 자체의 저항도 높은 실정이어서 향후 반도체 소자가 계속 고집적화되는 추세에서 기존에 사용되던 폴리 실리콘을 콘택 물질로 사용하게 되면 콘택 저항을 낮추거나 소자의 특성을 향상시키는데 어려움이 따른다.
따라서, 최근에는 상기와 같은 문제점들을 극복하기 위하여 콘택 물질로 에피택셜 실리콘(epitaxial-Si)을 사용하는 방안이 제안되었다. 특히, SEG(Selective Epitaxial Growing) 공정을 이용하여 에피택셜 실리콘을 성장시키는 방법이 각광받고 있다. 이러한 SEG 공정은 싱글 크리스탈(single crystal)인 실리콘이 드러난 표면 위에서 원하는 두께로 양질의 에피택셜 실리콘을 성장시킬 수 있고 매우 양호한 계면 특성을 보이고 있어 기존 폴리 실리콘에 비해 매우 낮은 콘택 저항을 얻을 수 있는 이점이 있다.
한편, 반도체 소자가 점점 더 고집적화됨에 따라 더욱 낮은 콘택 저항을 유지해야 하는데, 에피택셜 실리콘 또한 물질 자체의 비저항 측면에서 한계가 있어 에피택셜 실리콘에 불순물 이온을 약 1E20 atoms/㎤의 수준으로 도핑하더라도 그 비저항은 약 1.4E-3㏁ 정도가 되며 그 이하로 낮추기는 현재 어려운 실정이다. 따라서, 70㎚ 이하의 차세대 반도체 소자에서는 에피택셜 실리콘보다 콘택 저항이 낮 은 콘택 물질을 확보해야할 필요가 있다.
이러한 목적을 위해 현재에는 워드라인용 게이트(Gate) 사이의 랜딩 플러그 콘택 형성시 도 1에서와 같이 먼저 선택적 에피택셜(SEG)을 500Å 전후의 두께로 성장시키고 그 상부에 비저항이 실리콘에 비해 거의 100배 이상 낮은 티타늄 실리사이드(TiSix)/텅스텐(W)과 같은 금속물질을 채우는 공정을 연구개발 중에 있다.
그러나, 이와 같이 하부 콘택인 랜딩 플러그 콘택을 선택적 에피택셜과 금속물질의 적층구조로 형성한 후 후속으로 형성되는 상부 콘택, 예컨대 스토리지노드 콘택(storage node contact) 또한 금속물질로 형성하게 되면 이들 상·하부 콘택 간 콘택 저항은 낮게 유지할 수 있지만, 스토리지노드 콘택 물질로 폴리 실리콘을 적용했을 경우에 비해 후속 공정상 여러 가지 문제를 유발하게 된다. 예컨대, 습식 세정시 금속물질을 손실시키는 SPM(H2SO4+H2O2+H2O) 또는 SC1(NH4OH+H2O2+H2O)와 같은 습식 케미컬(chemical)을 사용할 수 없는 제약이 있어서 파티클(particle)이나 유기 오염물(organic contaminant) 제거에 상당한 어려움을 갖게 되는 등의 문제가 있을 뿐만 아니라, 스토리지노드 콘택을 서로 전기적으로 분리시키기 위한 평탄화 공정시 평탄화가 잘 이루어지지 않는 문제가 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 반도체 소자의 콘택 형성시 상·하부 콘택 간 낮은 콘택 저항을 유지하면서 후속 공정시 공정의 안정성을 확보할 수 있는 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 복수의 게이트가 형성된 기판과, 상기 기판과 전기적으로 연결되도록 상기 게이트 사이에 형성되되, 상층부가 금속물질로 이루어진 제1 콘택과, 상기 제1 콘택과 전기적으로 연결되도록 상기 제1 콘택 상에 폴리 실리콘으로 형성된 제2 콘택과, 상기 제1 및 제2 콘택 간의 콘택 저항이 감소되도록 상기 제1 및 제2 콘택 사이에 개재된 금속 실리사이드층을 포함하는 반도체 소자를 제공한다.
또한, 상기 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 복수의 게이트가 형성된 기판을 제공하는 단계와, 상기 기판과 전기적으로 연결되도록 상기 게이트 사이의 상기 기판 상부에 상층부가 금속물질로 이루어진 제1 콘택을 형성하는 단계와, 상기 제1 콘택과 전기적으로 연결되도록 상기 제1 콘택 상에 폴리 실리콘으로 이루어진 제2 콘택을 형성하는 단계와, 열공정을 실시하여 상기 제1 및 제2 콘택 사이에 상기 제1 및 제2 콘택 간의 콘택 저항을 감소시키기 위한 금속 실리사이드층을 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.
기존에는, 반도체 기판과 직접 접촉하는 제1 콘택 형성시 콘택 저항을 낮게 유지하기 위해서 선택적 에피택셜 상부에 금속물질이 적층된 구조로 제1 콘택을 형성하고 있는데, 이때 그 상부에 전기적으로 접촉되도록 형성되는 다른 제2 콘택이 금속물질로 이루어지게 되면 후속 세정공정 및 평탄화 공정시 여러 가지 문제점을 유발하게 된다.
따라서, 본 발명에서는 제2 콘택을 폴리 실리콘으로 형성시켜 후속 열공정시 제1 및 제2 콘택 간에 금속 실리사이드층이 형성되도록 함으로써, 제1 및 제2 콘택 간 콘택 저항을 감소시킴과 동시에 후속 세정공정 및 평탄화 공정시 공정의 안정성 또한 확보할 수 있게 된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호는 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 2는 본 발명의 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 소자는 워드라인용 게이트(17) 사이에 형성된 랜딩 플러그 콘택(23)과, 일부 랜딩 플러그 콘택(23) 상에 형성된 스토리지노드 콘택(30)용 제1 및 제2 폴리 실리콘층(28, 29)을 구비한 다. 이때, 제1 폴리 실리콘층(28)은 제2 폴리 실리콘층(29)에 비하여 고농도의 인(phosphorus)이 도핑되고 그 두께는 더 얇은 것을 특징으로 한다.
특히, 본 발명의 실시예에 따른 반도체 소자는 랜딩 플러그 콘택(23)은 기판(10)과 바로 접촉하도록 1차로 형성되는 하부 콘택으로 상층부가 금속 물질로 이루어지고, 스토리지노드 콘택(30)은 랜딩 플러그 콘택(23)과 접촉하도록 2차로 형성되는 상부 콘택으로 폴리 실리콘 물질로 이루어진 것을 구성상 특징으로 한다.
바람직하게, 제1 및 제2 폴리 실리콘층(28, 29)은 인시튜(in-situ)로 증착되어 형성되는데, 제1 폴리 실리콘층(28)은 1.0E21 atoms/㎤ 이상의 도핑 농도를 갖도록 인을 주입하여 형성하고 그 형성 두께는 100~500Å으로 하며, 제2 폴리 실리콘층(29)은 3.0E20~8.0E20 atoms/㎤의 도핑 농도를 갖도록 인을 주입하여 형성하고 그 형성 두께는 1500~2000Å으로 한다.
여기서, 제1 폴리 실리콘층(28)의 도핑 농도가 제2 폴리 실리콘층(29)의 도핑 농도에 비하여 높도록 하는 것은, 후속 세정공정 및 평탄화공정시 공정의 안정성을 확보하기 위하여 스토리지노드 콘택(30)을 폴리 실리콘 물질로 형성하되 금속 물질에 비하여 상대적으로 높은 비저항을 갖는 폴리 실리콘 물질의 저항을 최소화하기 위함이다. 이를 통해, 스토리지노드 콘택(30) 형성 후 후속 공정의 공정 안정성을 확보함과 동시에 스토리지노드 콘택(30) 내 비저항을 최소화 할 수 있다.
또한, 스토리지노드 콘택(30)이 폴리 실리콘 물질로 이루어져 있어 후속으로 열공정을 실시하게 되면 스토리지노드 콘택(30)과 랜딩 플러그 콘택(23) 사이에 비저항이 현저히 낮은 금속 실리사이드층(22c)이 형성되므로 스토리지노드 콘택(30) 과 랜딩 플러그 콘택(23) 간의 콘택 저항을 감소시킬 수 있다.
여기서, 랜딩 플러그 콘택(23)은 제1 콘택층(22a)과 제2 콘택층(22b) 사이에 금속 실리사이드층(22c)이 개재된 형태를 갖는 것이 바람직하다. 이때, 제1 콘택층(22a)은 실리콘(Si), 게르마늄(Ge) 및 실리콘 게르마늄(SiGe) 중 어느 하나의 물질로 이루어지고 제2 콘택층(22b)은 상술한 바와 같이 랜딩 플러그 콘택(23)의 상층부를 구성하는 금속 물질로 이루어지는데, 제2 콘택층(22b)은 단일 금속물질로 형성하거나 서로 다른 이종(異種)의 금속물질을 적층시켜 형성할 수 있다. 일례로, 이종의 금속물질로 제2 콘택층(22b)을 형성하는 경우에는 첫번째 금속물질로 티타늄(Ti), 코발트(Co), 니켈(Ni) 및 몰리브덴(Mo) 중 어느 하나를 사용하고, 두번째 금속물질로 텅스텐(W)을 사용하며, 이들 사이에는 확산방지용 금속(barrier metal)으로 TiN/WN의 적층막이 개재된다.
이렇듯, 랜딩 플러그 콘택(23)을 구성하는 금속 물질과 바로 접촉하는 스토리지노드 콘택(30)을 폴리 실리콘으로 형성하는 이유는, 스토리지노드 콘택(30)과 랜딩 플러그 콘택(23) 간의 콘택 저항을 현저히 감소시키면서 스토리지노드 콘택(30) 형성 후 진행되는 후속 공정의 안정성을 확보하기 위함이다. 이러한 스토리지노드 콘택(30)과 랜딩 플러그 콘택(23) 간의 콘택 저항 감소는 스토리지노드 콘택(30)을 형성한 후 후속으로 진행되는 열공정시 금속물질로 이루어진 랜딩 플러그 콘택(23)과 폴리 실리콘으로 이루어진 스토리지노드 콘택(30) 사이에 금속 실리사이드층(미도시)이 형성되기 때문에 달성 가능하다.
이를 통해, 본 발명에 따르면 스토리지노드 콘택(30) 형성 후 진행되는 후속 세정공정 및 평탄화 공정의 공정 안정성을 확보할 수 있을 뿐만 아니라, 상·하부 콘택 간 콘택 저항을 현저히 감소시킴으로써 반도체 소자 특성 및 수율 향상 효과를 얻을 수 있다.
한편, 스토리지노드 콘택(30)의 하부층이 고농도의 제1 폴리 실리콘층(28)으로 이루어짐에 따라 염려될 수 있는 제1 폴리 실리콘층(28) 내 인 이온의 확산(out-diffustion) 및 침투(penetration)는 큰 문제가 되지 않는다. 이는, 후속으로 진행되는 열공정시 공정 온도가 낮을 뿐만 아니라 스토리지노드 콘택(30)과 바로 접촉하는 부분의 랜딩 플러그 콘택(23)이 금속물질로 이루어져 있기 때문이다.
여기서, 워드라인용 게이트(17)는 일반적인 게이트 전극과 같이 게이트 산화막(12), 게이트 도전막(13), 금속 실리사이드막(14) 및 하드마스크 질화막(15)이 차례로 적층된 구조를 갖고, 그 양측벽에는 스페이서(18)가 구비되며, 이들은 서로 층간절연막(21)을 통해 절연된다.
스토리지노드 콘택(30)과 전기적으로 접속되지 않은 랜딩 플러그 콘택(23) 상에는 비트라인 콘택(26)이 형성되고, 비트라인 콘택(26) 및 랜딩 플러그 콘택(23)은 서로 층간절연막(25, 27)을 통해 절연된다.
스토리지노드 콘택(30) 상에는 캐패시터의 하부전극인 스토리지노드(33)가 형성되어 스토리지노드 콘택(30)과 전기적으로 접속된다. 이때, 스토리지노드 콘택(30)은 실린더 형태를 갖는 것이 바람직하다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자 제조방법을 도시한 공정 단면도이다.
먼저, 도 3a에 도시된 바와 같이, 통상의 STI(Shallow Trench Isolation) 공정을 통해 소자분리용 필드 산화막(11)이 형성된 기판(10) 상에 복수의 워드라인용 게이트(17, 이하 게이트)를 형성한다. 예컨대, 기판(10) 상에 게이트 산화막(12), 게이트 도전막(13), 금속 실리사이드막(14) 및 하드마스크 질화막(15)을 차례로 증착한 후, 이를 패터닝하여 게이트(17)를 형성한다.
이어서, 게이트(17)의 양측벽에 절연막으로 이루어진 스페이서(18)를 형성한 후, 스페이서(18)를 이온주입 마스크(mask)로 이용한 소스/드레인 이온주입공정을 실시하여 스페이서(18) 사이로 노출된 기판(10) 내에 소스/드레인 영역(20)을 형성한다.
이어서, 도 3b에 도시된 바와 같이, 게이트(17)를 덮도록 기판(10) 상에 산화막 계열의 층간절연막(21)을 증착한 후, 자기정렬콘택(self-align contact, SAC) 식각공정을 실시하여 소스/드레인 영역(20)이 노출되도록 층간절연막(21)을 선택적으로 식각한다.
이어서, 전처리(pretreatment) 공정을 실시한 후, 스페이서(18) 사이로 오픈된 영역에 일정 두께의 랜딩 플러그용 제1 콘택층(22a)을 형성한다. 이때, 전처리 공정은 습식세정 또는 건식세정 방식으로 실시할 수 있는데, 습식세정 시에는 HF-last 세정방식을 적용하고 건식세정 시에는 수소 또는 수소+질소의 혼합가스를 이용한 플라즈마 공정을 적용한다. 바람직하게, 전처리 공정은 상온에서부터 400℃의 온도 범위 내에서 진행한다.
특히, 제1 콘택층(22a)은 실리콘(Si), 게르마늄(Ge) 및 실리콘 게르마 늄(SiGe) 중 어느 하나의 형태로 형성하되, 그 형성방법은 선택적 에피택셜 성장법을 이용하거나 일반적인 증착법을 이용할 수 있다. 즉, 제1 콘택층(22a)은 LPCVD(Low Pressure Chemical Vapor Deposition), VLPCVD(Very LPCVD), PE-CVD(Plasma Enhanced CVD), UHVCVD(UltraHigh Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD) 및 MBE(Molecular Beam Epitaxy) 중 어느 하나의 방식을 이용하여 형성할 수 있다.
바람직하게는, 제1 콘택층(22a)은 400~700℃의 온도 범위 내에서 상기한 형성 방법을 통해 1000Å 이하의 두께로 형성한다.
이어서, 제1 콘택층(22a)과 인시튜(in-situ)로 동일 챔버 내에서 제1 콘택층(22a) 내에 인(P) 또는 비소(As) 이온을 주입하는 이온주입공정을 실시한다. 이때, 주입되는 인 또는 비소 이온의 도핑 농도는 1.0E18~1.0E21 atoms/㎤의 범위 내에서 조절하는 것이 바람직하다.
이어서, 전처리 공정을 실시하여 제1 콘택층(22a)의 표면을 세정한다. 예컨대, 습식 또는 건식세정 공정을 실시한다.
이어서, 게이트(17)를 덮도록 제1 콘택층(22a) 상에 랜딩 플러그용 제2 콘택층(22b)을 증착한다. 예컨대, 제2 콘택층(22b)은 금속물질을 CVD 또는 PVD(Physical Vapor Deposition) 방식으로 증착하여 형성한다.
한편, 제2 콘택층(22b)은 단일 금속물질로 형성하거나 서로 다른 이종의 금속물질을 적층시켜 형성할 수 있다. 일례로, 이종의 금속물질로 제2 콘택층(22b)을 형성하는 경우에는 첫번째 금속물질로 티타늄(Ti), 코발트(Co), 니켈(Ni) 및 몰리 브덴(Mo) 중 어느 하나를 사용하고, 두번째 금속물질로 텅스텐(W)을 사용하며, 이들 사이에는 확산방지용 금속(barrier metal)으로 TiN/WN의 적층막을 형성시킨다.
이어서, 도 3c에 도시된 바와 같이, 열공정을 실시한다. 이로써, 제1 및 제2 콘택층(22a, 22b) 사이에는 금속 실리사이드층(22c)이 형성된다. 예컨대, 제1 및 제2 콘택층(22a, 22b) 사이에는 TiSix, CoSix, NiSix, MoSix(여기서, x는 자연수)와 같은 금속 실리사이드층(22c)이 형성된다.
이어서, 평탄화 공정, 예컨대 에치백(etchback) 또는 CMP 공정을 실시하여 전기적으로 서로 분리되는 랜딩 플러그 콘택(23)을 형성한다.
이어서, 랜딩 플러그 콘택(23)을 포함한 전체 구조 상부에 층간절연막(25)을 증착한 후, 일부 랜딩 플러그 콘택(23)이 노출되도록 층간절연막(25)을 선택적으로 식각한다. 그런 다음, 노출된 랜딩 플러그 콘택(23)과 전기적으로 연결되는 비트라인 콘택(26)을 형성한다.
이어서, 비트라인 콘택(26)을 포함한 층간절연막(25) 상에 층간절연막(27)을 다시 증착한 후, 비트라인 콘택(26)과 연결되지 않은 랜딩 플러그 콘택(23)의 상부 표면이 노출되도록 층간절연막(25, 27)을 선택적으로 식각한다.
이어서, 층간절연막(25, 27) 사이로 노출된 랜딩 플러그 콘택(23)과 전기적으로 연결되고 층간절연막(25, 27) 사이의 빈 공간을 매립시키는 스토리지노드 콘택(30)을 형성한다. 스토리지노드 콘택(30)은 폴리 실리콘으로 형성하되, 서로 다른 도핑 농도를 갖는 제1 및 제2 폴리 실리콘층(28, 29)이 적층된 이중 적층구조로 형성한다.
여기서, 제1 폴리 실리콘층(28)이 제2 폴리 실리콘층(29)보다 높은 도핑 농도를 갖도록 형성하는 것이 바람직하다. 예컨대, 제1 폴리 실리콘층(28)은 1.0E21 atoms/㎤ 이상의 도핑 농도를 갖고 제2 폴리 실리콘층(29)은 3.0E20~8.0E20 atoms/㎤의 도핑 농도를 갖도록, 제1 및 제2 폴리 실리콘층(28, 29)에 인을 도핑한다. 또한, 제1 폴리 실리콘층(28)은 100~500Å의 두께로 형성하고 제2 폴리 실리콘층(29)은 1500~2000Å의 두께로 형성하는 것이 바람직하다.
특히, 본 발명에 있어 랜딩 플러그 콘택(23)을 구성하는 금속 물질과 바로 접촉하는 스토리지노드 콘택(30)을 폴리 실리콘으로 형성하는 이유는, 스토리지노드 콘택(30)과 랜딩 플러그 콘택(23) 간의 콘택 저항을 현저히 감소시키면서 후속 공정의 안정성을 확보하기 위함이다. 이러한 스토리지노드 콘택(30)과 랜딩 플러그 콘택(23) 간의 콘택 저항 감소는 스토리지노드 콘택(30)을 형성한 후 후속으로 진행되는 열공정시 금속물질로 이루어진 랜딩 플러그 콘택(23)과 폴리 실리콘으로 이루어진 스토리지노드 콘택(30) 사이에 금속 실리사이드층(미도시)이 형성되기 때문에 달성 가능하다.
한편, 스토리지노드 콘택(30)의 하부층이 고농도의 제1 폴리 실리콘층(28)으로 이루어짐에 따라 염려될 수 있는 제1 폴리 실리콘층(28) 내 인 이온의 확산(out-diffustion) 및 침투(penetration) 문제는 큰 문제가 되지 않는다. 이는, 후속으로 진행되는 열공정시 공정 온도가 낮을 뿐만 아니라 스토리지노드 콘택(30)과 바로 접촉하는 부분의 랜딩 플러그 콘택(23)이 금속물질로 이루어져 있기 때문이다.
이어서, 에치백 또는 CMP 공정을 실시하여 전기적으로 서로 분리된 스토리지노드 콘택(30)을 형성한다.
이어서, 도 3d에 도시된 바와 같이, 스토리지노드 콘택(30)을 포함한 층간절연막(27) 상부에 또다른 층간절연막(31)을 증착 및 식각하여 스토리지노드 콘택(30)의 상부 표면을 노출시키는 트렌치(미도시)를 형성한다.
이어서, 트렌치의 내부 표면을 따라 캐패시터의 하부전극인 스토리지노드(33)를 형성한다.
이어서, 도면에 도시하진 않았지만, 스토리지노드(33) 사이의 층간절연막(27)을 식각하여 제거한 후 일반적인 캐패시터 형성공정에 따라 유전막 및 캐패시터의 상부전극 형성공정을 실시하여 반도체 소자의 캐패시터 형성을 완료한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 반도체 기판과 직접 접촉하되 상층부가 금속물질로 이루어진 제1 콘택 형성 후 제1 콘택과 전기적으로 연결되는 제2 콘택을 폴리 실리콘으로 형성킴으로써, 후속 열공정시 제1 및 제2 콘택 간에 금속 실리사이드층이 형성되도록 하여 제1 및 제2 콘택 간 콘택 저항을 감소시 킬 수 있게 될 뿐만 아니라 후속 세정공정 및 평탄화 공정시 공정의 안정성 또한 확보할 수 있게 된다.
이를 통해, 반도체 소자 특성 및 수율 향상 효과를 얻을 수 있다.

Claims (18)

  1. 복수의 게이트가 형성된 기판;
    상기 기판과 전기적으로 연결되도록 상기 게이트 사이에 형성되되, 상층부가 금속물질로 이루어진 제1 콘택;
    상기 제1 콘택과 전기적으로 연결되도록 상기 제1 콘택 상에 폴리 실리콘으로 형성된 제2 콘택; 및
    상기 제1 및 제2 콘택 간의 콘택 저항이 감소되도록 상기 제1 및 제2 콘택 사이에 개재된 금속 실리사이드층
    을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제2 콘택은 제1 도핑 농도를 갖는 제1 폴리 실리콘층 상에 상기 제1 도핑 농도보다 낮은 제2 도핑 농도를 갖는 제2 폴리 실리콘층이 적층된 구조를 갖는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제1 폴리 실리콘층에는 적어도 1.0E21 atoms/㎤ 이상의 도핑 농도로 인 이온이 도핑된 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제2 폴리 실리콘층에는 3.0E20~8.0E20 atoms/㎤의 도핑 농도로 인 이온이 도핑된 반도체 소자.
  5. 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서,
    상기 제1 콘택은 실리콘, 게르마늄 및 실리콘 게르마늄 중 어느 하나로 이루어진 콘택물질 상부에 상기 금속물질이 적층된 구조를 갖는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 제1 콘택은 상기 콘택물질과 상기 금속물질 간에 개재된 금속 실리사이드층을 더 구비하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 금속물질은 단일 금속 또는 이종의 금속물질이 적층된 적층 금속으로 이루어지는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 적층 금속은 첫번째 금속물질로 티타늄, 코발트, 니켈 및 몰리브덴 중 어느 하나를 사용하고 두번째 금속물질로 텅스텐을 사용하며, 상기 첫번째 및 두번째 금속물질 간에 개재된 확산방지 금속을 더 구비하는 것을 특징으로 하는 반도체 소자.
  9. 복수의 게이트가 형성된 기판을 제공하는 단계;
    상기 기판과 전기적으로 연결되도록 상기 게이트 사이의 상기 기판 상부에 상층부가 금속물질로 이루어진 제1 콘택을 형성하는 단계;
    상기 제1 콘택과 전기적으로 연결되도록 상기 제1 콘택 상에 폴리 실리콘으로 이루어진 제2 콘택을 형성하는 단계; 및
    열공정을 실시하여 상기 제1 및 제2 콘택 사이에 상기 제1 및 제2 콘택 간의 콘택 저항을 감소시키기 위한 금속 실리사이드층을 형성하는 단계
    를 포함하는 반도체 소자 제조방법.
  10. 제 9 항에 있어서,
    상기 제2 콘택은 제1 도핑 농도를 갖는 제1 폴리 실리콘층 상에 상기 제1 도핑 농도보다 낮은 제2 도핑 농도를 갖는 제2 폴리 실리콘층을 적층시켜 형성하는 반도체 소자 제조방법.
  11. 제 10 항에 있어서,
    상기 제1 폴리 실리콘층은 적어도 1.0E21 atoms/㎤ 이상의 도핑 농도로 인 이온을 도핑시켜 형성하는 반도체 소자 제조방법.
  12. 제 11 항에 있어서,
    상기 제2 폴리 실리콘층은 3.0E20~8.0E20 atoms/㎤의 도핑 농도로 인 이온을 도핑시켜 형성하는 반도체 소자 제조방법.
  13. 제 12 항에 있어서,
    상기 제1 폴리 실리콘층 및 상기 제2 폴리 실리콘층은 동일 챔버 내에서 인시튜로 형성하는 반도체 소자 제조방법.
  14. 제 9 항 내지 제 13 항 중 어느 하나의 항에 있어서,
    상기 제1 콘택은 실리콘, 게르마늄 및 실리콘 게르마늄 중 어느 하나로 이루어진 콘택물질 상부에 상기 금속물질을 적층시켜 형성하는 반도체 소자 제조방법.
  15. 제 14 항에 있어서,
    상기 콘택물질은 선택적 에피택셜 성장법 또는 증착법을 이용하여 형성하는 반도체 소자 제조방법.
  16. 제 15 항에 있어서,
    상기 콘택물질을 형성한 후,
    상기 콘택물질의 형성과 인시튜로 인 또는 비소 이온을 도핑시키는 이온주입공정을 실시하는 단계
    를 더 포함하는 반도체 소자 제조방법.
  17. 제 15 항에 있어서,
    상기 금속물질은 단일 금속 또는 이종의 금속물질이 적층된 적층 금속 형태 로 형성하는 반도체 소자 제조방법.
  18. 제 17 항에 있어서,
    상기 적층 금속은 첫번째 금속물질로 티타늄, 코발트, 니켈 및 몰리브덴 중 어느 하나를 사용하고 두번째 금속물질로 텅스텐을 사용하며 상기 첫번째 및 두번째 금속물질 사이에 형성된 확산방지 금속을 더 포함하는 반도체 소자 제조방법.
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