CN104979358B - 单一多晶硅层非易失性存储器的阵列结构 - Google Patents

单一多晶硅层非易失性存储器的阵列结构 Download PDF

Info

Publication number
CN104979358B
CN104979358B CN201410606080.5A CN201410606080A CN104979358B CN 104979358 B CN104979358 B CN 104979358B CN 201410606080 A CN201410606080 A CN 201410606080A CN 104979358 B CN104979358 B CN 104979358B
Authority
CN
China
Prior art keywords
type transistor
memory cell
source electrode
grid
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410606080.5A
Other languages
English (en)
Other versions
CN104979358A (zh
Inventor
陈纬仁
李文豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
eMemory Technology Inc
Original Assignee
eMemory Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by eMemory Technology Inc filed Critical eMemory Technology Inc
Publication of CN104979358A publication Critical patent/CN104979358A/zh
Application granted granted Critical
Publication of CN104979358B publication Critical patent/CN104979358B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/512—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being parallel to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7817—Lateral DMOS transistors, i.e. LDMOS transistors structurally associated with at least one other device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/93—Variable capacitance diodes, e.g. varactors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory

Landscapes

  • Microelectronics & Electronic Packaging (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

一种单一多晶硅层非易失性记忆的阵列结构，包括：一第一多次编程区块、一第二多次编程区块与一第一一次编程区块。第一多次编程区块连接至一第一字线、一第一源极线、一第一抹除线与多条位线；一第二多次编程区块连接至一第二字线、一第二源极线，其中该第二多次编程区块与该第一多次编程区块分享该第一抹除线与这些位线；以及一第一一次编程区块连接至一第三字线，其中该第一一次编程区块与该第一多次编程区块分享该第一源极线与这些位线。

Description

单一多晶硅层非易失性存储器的阵列结构
技术领域
本发明涉及一种非易失性存储器(nonvolatile memory)，且特别涉及一种单一多晶硅层非易失性存储器的阵列结构。
背景技术
请参照图1，其所绘示为已知具可编程的双多晶硅层非易失性存储器(programmable dual-poly nonvolatile memory)的记忆胞示意图。此记忆胞中包括浮动栅极晶体管(floating-gate transistor)。此浮动栅极晶体管包括堆迭且不相接触的二个栅极，上方为控制栅极(control gate)12连接至控制线(C)、下方为浮动栅极(floatinggate)14。而在P型基板(P-substrate)中包括一n型源极掺杂区域(n type source dopedregion)连接至源极线(S)以及一n型漏极掺杂区域(n type drain doped region)连接至漏极线(D)。
举例来说，在编程状态(programmed state)时，漏极线(D)提供一高电压(例如+16V)、源极线(S)提供一接地电压(Ground)、控制线(C)提供一控制电压(例如+25V)。因此，当电子由源极线(S)经过n通道(n-channel)至漏极线(D)的过程，热载子(hot carrier)，例如热电子(hot electron)，会被控制栅极12上的控制电压所吸引并且注入(inject)浮动栅极14中。此时，浮动栅极14累积许多载子(carrier)，因此可视为第一存储状态(例如“0”)。
在未编程状态(not-programmed state)时，浮动栅极14中没有任何载子(carrier)，因此可视为第二存储状态(例如“1”)。
换句话说，在第一存储状态以及第二存储状态将造成浮动栅极晶体管的漏极电流(id)与栅极源电压(Vgs)的特性(id-Vgs characteristic)变化。因此，根据漏极电流(id)与栅极源电压(Vgs)的特性(id-Vgs characteristic)变化即可得知浮动栅极晶体管的存储状态。
然而，双多晶硅层的非易失性存储器由于需要分开制作浮动栅极14以及控制栅极12，因此需要较多的制作步骤才可完成，并且不相容于传统标准CMOS晶体管的工艺。
美国专利US6678190公开一种具可编程的单一多晶硅层非易失性存储器。请参照图2A，其所绘示为已知具可编程的单一多晶硅层非易失性存储器的记忆胞示意图；图2B所绘示为已知具可编程的单一多晶硅层非易失性存储器的记忆胞的俯视图；图2C所绘示为已知具可编程的单一多晶硅层非易失性存储器的记忆胞的电路图。
如图2A至图2C所示，已知具可编程的单一多晶硅层非易失性存储器的记忆胞包括二个串接(serially connected)的p型晶体管。第一p型晶体管(第一PMOS)作为选择晶体管(select transistor)，其选择栅极(select gate)24连接至一选择栅极电压(select gatevoltage，VSG)，p型源极掺杂区域(p type source doped region)21连接至源极线电压(source line voltage，VSL)。再者，p型漏极掺杂区域22可视为第一p型晶体管的p型漏极掺杂区域(p type drain doped region)与第二p型晶体管的p型第一掺杂区域相互连接。第二p型晶体管(第二PMOS)上方包括一浮动栅极26，其p型第二掺杂区域23连接至位线电压(bit line voltage，VBL)。再者，该二p型晶体管制作于一N型井区(N-well，NW)其连接至一N型井区电压(N-well voltage，VNW)。
再者，经由适当地控制选择栅极电压(VSG)、源极线电压(VSL)、位线电压(VBL)、以及N型井区电压(VNW)即可以使已知具可编程的单一多晶硅层非易失性存储器进入编程状态、或者读取状态。
由于已知具可编程的单一多晶硅层非易失性存储器的记忆胞中，2个p型晶体管各仅有一个栅极24、26，因此可完全相容于传统标准CMOS晶体管的工艺。
然而，图1与图2的非易失性存储器的记忆胞仅具备可编程的功能，其仅可利用电气特性将热载子注入于浮动栅极中，并无法利用电气的特性来将浮动栅极中的存储载子移除，仅可利用紫外光(ultravilote light)照射方式来清除于浮动栅极中的存储载子，进而达成数据抹除的功能。因此，这类非易失性存储器的记忆胞被称为具一次编程的记忆胞(one time programming cell，简称OTP cell)。
因此，如何改进上述具可编程的单一多晶硅层非易失性存储器的记忆胞，并且达成具多次编程的记忆胞(multi-times programming cell，简称MTP cell)、一次编程的记忆胞(OTP cell)或者是光罩式只读记忆胞(Mask read only memory cell，简称ROM cell)即是本发明所欲达成的目的。
发明内容
本发明的目的提出一种单一多晶硅层非易失性存储器的阵列结构。针对已知非易失性存储器的记忆胞进行改进，并设计出混合模式(mixed mode)阵列结构。在阵列结构中，可以选择性地配置多次编程记忆胞(MTP cell)、一次编程记忆胞(OTP cell)、或者光罩式只读记忆胞(ROM cell)。且阵列结构中的所有记忆胞皆为单一多晶硅层非易失性存储器的记忆胞。
本发明涉及一种单一多晶硅层非易失性记忆的阵列结构，包括：一第一字线；一第一源极线；一第一抹除线；一第一位线；一第二位线；一第一记忆胞，该第一记忆胞中具有一第一p型晶体管、一第二p型晶体管、与一第一n型晶体管，其中该第一p型晶体管的源极连接至该第一源极线，该第一p型晶体管的栅极连接至该第一字线，该第一p型晶体管的漏极连接至该第二p型晶体管的源极，该第二p型晶体管的漏极连接至该第一位线，该第二p型晶体管的栅极连接至该第一n型晶体管的栅极，该第一n型晶体管的漏极与源极连接至该第一抹除线；以及，一第二记忆胞，该第二记忆胞中具有一第三p型晶体管、一第四p型晶体管、与一第二n型晶体管，其中该第三p型晶体管的源极连接至该第一源极线，该第三p型晶体管的栅极连接至该第一字线，该第三p型晶体管的漏极连接至该第四p型晶体管的源极，该第四p型晶体管的漏极连接至该第二位线，该第四p型晶体管的栅极连接至该第二n型晶体管的栅极，该第二n型晶体管的漏极与源极连接至该第一抹除线；其中，该第二p型晶体管与该第一n型晶体管的栅极为相连的一第一浮动栅极；且该第四p型晶体管与该第二n型晶体管的栅极为相连的一第二浮动栅极。
本发明涉及一种单一多晶硅层非易失性记忆的阵列结构，包括：一第一多次编程区块包括一第一列的多个多次编程记忆胞连接至一第一字线、一第一源极线、一第一抹除线与多条位线；一第二多次编程区块包括一第二列的多个多次编程记忆胞连接至一第二字线、一第二源极线，其中该第二多次编程区块与该第一多次编程区块分享该第一抹除线与这些位线；以及一第一一次编程区块包括一第三列的多个一次编程记忆胞连接至一第三字线，其中该第一一次编程区块与该第一多次编程区块分享该第一源极线与这些位线。
本发明涉及一种单一多晶硅层非易失性记忆的阵列结构，包括：一第一多次编程区块包括一第一列的多个多次编程记忆胞连接至一第一字线、一第一源极线、一第一抹除线与多条位线；一第二多次编程区块包括一第二列的多个多次编程记忆胞连接至一第二字线、一第二源极线，其中该第二多次编程区块与该第一多次编程区块分享该第一抹除线与这些位线；一第一只读式区块包括一第三列的多个只读式记忆胞连接至一第三字线，其中该第一只读式区块与该第一多次编程区块分享该第一源极线与这些位线；以及一第二只读式区块包括一第四列的多个只读式记忆胞连接至一第四字线与一第三源极线，其中该第二只读式区块与该第一多次编程区块分享这些位线。
为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合附图，作详细说明如下：
附图说明
图1所绘示为已知具可编程的双多晶硅层非易失性存储器示意图。
图2A～图2C所绘示为已知具可编程的单一多晶硅层非易失性存储器的记忆胞示意图。
图3A～图3D所绘示为本发明具可编程可抹除的单一多晶硅层非易失性存储器的记忆胞的第一实施例。
图4A～图4C所绘示为本发明第一实施例于编程状态、抹除状态、读取状态的偏压示意图。
图5A～图5C所绘示为本发明的单一多晶硅层非易失性存储器的记忆胞的第二实施例。
图6所绘示为利用第一实施例的记忆胞所建构的阵列结构示意图。
图7A所绘示为利用第一实施例的记忆胞所建构的混合模式阵列结构示意图。
图7B所绘示为利用第一实施例的记忆胞所建构的另一混合模式阵列结构示意图。
图8所绘示为利用第一实施例与第二实施例的记忆胞所建构的混合模式阵列结构示意图。
图9所绘示为利用第一实施例与第二实施例的记忆胞所建构的另一混合模式阵列结构示意图。
【符号说明】
12：控制栅极
14：浮动栅极
21：p型源极掺杂区域
22：p型漏极掺杂区域
23：p型第二掺杂区域
24：选择栅极
26：浮动栅极
31、51：p型源极掺杂区域
32、52：p型漏极掺杂区域
33：p型第二掺杂区域
34、54：选择栅极
35、55：抹除闸区域
36：浮动栅极
38、58：n型掺杂区域
39：隔离结构
600、700、710、800、900：阵列结构
具体实施方式
请参照图3A～图3D，其所绘示为本发明的单一多晶硅层非易失性存储器的记忆胞的第一实施例。其中，图3A为第一实施例的俯视图；图3B为第一实施例的第一方向(a1a2方向)剖面图；图3C为第一实施例的第二方向(b1b2方向)剖面图；以及，图3D为第一实施例的等效电路图。
由图3A与图3B可知，本发明第一实施例的记忆胞中包括二个串接的p型晶体管制作于一N型井区(NW)。在N型井区NW中包括三个p型掺杂区域31、32、33，在三个p型掺杂区域31、32、33之间的表面上方包括二个由多晶硅(polysilicon)所组成的栅极34、36。
第一p型晶体管作为选择晶体管，其选择栅极34连接至一选择栅极电压(VSG)，p型源极掺杂区域31连接至源极线电压(VSL)。再者，p型漏极掺杂区域32可视为第一p型晶体管的p型漏极掺杂区域与第二p型晶体管的p型第一掺杂区域相互连接。第二p型晶体管上方包括一浮动栅极36，其p型第二掺杂区域33连接至位线电压(VBL)。而N型井区(NW)连接至一N型井区电压(VNW)。基本上，第一p型晶体管的选择栅极34连接至字线(word line)，而选择栅极电压(VSG)即为字线控制电压；p型源极掺杂区域31连接至源极线(source line)，而源极线电压(VSL)即为源极线控制电压。
一般来说，在形成三个p型掺杂区域31、32、33的离子布植工艺时，浮动栅极36以及选择栅极34可作为遮罩层(mask)，因此在N型井区(NW)上方的浮动栅极36以及选择栅极34属于p型栅极。
由图3A与图3C可知，本发明第一实施例的记忆胞中还包括一个n型晶体管，或者可说包括一浮动栅极36以及一个抹除闸区域(erase gate region，又称之为“抹除门区域”)35所组合而成的元件。n型晶体管制作于一P型井区(PW)。在P型井区(PW)中包括一个n型掺杂区域38。换句话说，抹除闸区域35包括P型井区(PW)以及n型掺杂区域38，而上述第一p型晶体管、第二p型晶体管与n型晶体管即形成为一个多次编程的记忆胞(MTP cell)。
如图3A所示，浮动栅极36向外延伸并相邻于抹除闸区域35。因此，浮动栅极36可视为n型晶体管的栅极，而n型掺杂区域38可视为n型源极掺杂区域与n型漏极掺杂区域相互连接。再者，n型掺杂区域38连接至抹除线电压(erase line voltage，VEL)。而P型井区(PW)连接至一P型井区电压(VPW)。再者，由图3C可知，抹除闸区域35与N型井区(NW)之间可以被隔离结构(isolating structure)39所区隔，此隔离结构39例如为浅沟槽隔离(shallow trenchisolation，STI)。
在形成n型掺杂区域38的离子布植工艺时，浮动栅极36可作为遮罩层，因此在抹除闸区域35上方的浮动栅极36属于n型栅极。
图4A至图4C分别绘示第一实施例的记忆胞在编程状态(programmed state)、抹除状态(erased state)、读取状态(read state)的偏压电压示意图。
如图4A所示，在编程状态时，位线电压(VBL)、抹除线电压(VEL)、与P型井区电压(VPW)皆为一接地电压(0V)；N型井区电压(VNW)与源极线电压(VSL)皆为一第一正电压(Vpp)，第一正电压(Vpp)范围可在+3.0V至+9.5V之间。因此，当热载子(例如电子)经过浮动栅极36对应的通道区(channel area)时，即可注入浮动栅极36中。很明显地，本发明的非易失性存储器并不需要使用传统的控制闸(或控制门、或控制栅极)来将热载子陷入浮动闸(或浮动门、或浮动栅极)中，再者此编程状态的动作原理与美国专利US6678190相同，因此不再赘述。
如图4B所示，在抹除状态时，位线电压(VBL)、源极线电压(VSL)、N型井区电压(VNW)、以及P型井区电压(VPW)皆为一接地电压(0V)；而抹除线电压(VEL)为一第二正电压(VEE)，其范围可在+6.5V至+18V之间。如图4B所示，当抹除线电压(VEL)为第二正电压(VEE)时，存储在浮动栅极36的存储载子将由浮动栅极36被拉出，并经由n型掺杂区域38离开非易失性存储器。因此，在抹除状态后，浮动栅极36内将不会有存储载子。
如图4C所示，在读取状态时，位线电压(VBL)为接地电压(0V)、源极线电压(VSL)为1.8V、N型井区电压(VNW)为1.8V、抹除线电压(VEL)与P型井区电压(VPW)皆为一接地电压(0V)。而根据浮动栅极36上是否有存储载子，将会获得不同的读取电流(read current，IR)。换句话说，在读取状态时根据读取电流(IR)即可得知非易失性存储器的存储状态。一般来说，在第一存储状态时(例如“0”状态)，读取电流(IR)大于5μA；在第二存储状态时(例如“1”状态)，读取电流(IR)小于0.1μA。再者，上述的各个偏压并未被限定于固定的电压。举例来说，位线电压(VBL)实际上可以被偏压于0V至0.5V之间；源极线电压(VSL)以及N型井区电压(VNW)可在VDD以及VDD2之间；抹除线电压(VEL)可在0V以及VDD2之间；其中VDD的电压为非易失性存储器中的内核电路(core device)的电压，而VDD2则为非易失性存储器中的输出入电路(IO device)的电压。
再者，由图3A～图3D所绘示的第一实施例的记忆胞可知，此记忆胞将抹除闸区域(erase gate region)连接至抹除线(erase line)，并且适当地提供抹除线电压VEL用来抹除存储于浮动栅极36中的电荷。换句话说，当第一实施例的记忆胞并未连接至抹除线(erase line)或者抹除线与抹除闸区域之间的接触洞(contact hole)被移除时，即无法进行抹除动作。此时，第一实施例的记忆胞即成为一次编程的记忆胞(OTP cell)。
再者，请参照图5A～图5C，其所绘示为本发明的单一多晶硅层非易失性存储器的记忆胞的第二实施例。其中，图5A为第二实施例的俯视图；图5B为第二实施例的第一方向(a1a2方向)剖面图；以及，图5C为第二实施例的等效电路图。
相较于第一实施例的记忆胞，其差异在于缺少了浮动栅极的工艺。换句话说，在制造第一实施例记忆胞的过程，省略特定记忆胞的浮动栅极的工艺，这些特定的记忆胞即形成第二实施例的记忆胞。由图5A与图5B可知，由于少了浮动栅极，本发明第二实施例的记忆胞中包括一个p型晶体管制作于一N型井区(NW)。在N型井区NW中包括二个p型掺杂区域51、52，在二个p型掺杂区域51、52之间的表面上方包括一个由多晶硅(polysilicon)所组成的栅极54。
基本上，此p型晶体管作为选择晶体管，其选择栅极54连接至一选择栅极电压(VSG)，p型源极掺杂区域51连接至源极线电压(VSL)。再者，p型漏极掺杂区域52连接至位线电压(VBL)。而N型井区(NW)连接至一N型井区电压(VNW)。基本上，p型晶体管的选择栅极54连接至字线(word line)，而选择栅极电压(VSG)即为字线控制电压；p型源极掺杂区域51连接至源极线(source line)，而源极线电压(VSL)即为源极线控制电压。
再者，由于第二实施例的记忆胞缺少了浮动栅极的工艺。因此，抹除闸区域55中的n型掺杂区域58并无法形成n型晶体管。并且，抹除闸区域55与p型晶体管之间并未达成连接关系。
一般来说，光罩式只读存储器是在制造过程中，直接定义每个记忆胞的存储状态。因此，当光罩式只读存储器出厂后，所有的在每个光罩式只读记忆胞(ROM cell)已经记录了对应的存储状态。并且，使用者仅能够读取光罩式只读记忆胞中的存储状态，而无法编程存储状态。换句话说，使用者可先利用多次编程的记忆胞(MTP cells)来测试使用者的编程代码，然后决定最后的存储状态，并提供给光罩式只读记忆胞的制造商。当存储器的制造商制造完成的光罩式只读存储器并送到使用者的手中时，所有的存储状态已经记录在其中并且无法再进行编程与抹除动作。
根据本发明的实施例，第一实施例与第二实施例的记忆胞可作为存储状态“0”与“1”的二个不同存储状态的光罩式只读记忆胞(Mask read only memory cell，简称ROMcell)。
举例来说：在读取状态时，提供位线电压(VBL)为接地电压(0V)、源极线电压(VSL)为1.8V、N型井区电压(VNW)为1.8V与P型井区电压(VPW)为接地电压(0V)至二个实施例的记忆胞。在提供选择栅极电压电压(VSG)时，第二实施例的记忆胞会产生较大的读取电流，并可视为第一存储状态(例如“0”)；而第一实施例的记忆胞会产生较小的读取电流，并可视为第二存储状态(例如“1”)。
请参照图6，其所绘示为利用第一实施例的记忆胞所建构的阵列结构示意图。如图6所示，阵列结构600中的记忆胞皆为多次编程的记忆胞(MTP cell)。而每一个多次编程的记忆胞皆包括一第一p型晶体管p1、一第二p型晶体管p2与一第一n型晶体管n1。
第一p型晶体管p1的栅极连接至字线(word line)，源极连接至源极线(sourceline)；第二p型晶体管p2的漏极连接至位线(bit line)，源极连接至第一p型晶体管p1的漏极；第一n型晶体管n1的栅极连接至第二p型晶体管p2的栅极，漏极与源极连接至抹除线(erase line)。再者，第二p型晶体管p2与第一n型晶体管n1的栅极为相同的一浮动栅极(floating gate)，第一n型晶体管n1的漏极与源极为抹除闸区域(erase gate region)。
再者，相同于第一实施例的记忆胞，图6中的第一p型晶体管p1与第二p型晶体管p2也是建构于N型井区(NW)中，并且连接至N型井区电压(VNW)，而N型井区电压(VNW)可相同于源极线电压(VSL)，图6中不再绘示N型井区(NW)与N型井区电压(VNW)的连接关系。
以下以MTP0区块(MTP0section)的一列(row)记忆胞C00～C03为例来作说明。MTP0区块的一列记忆胞C00～C03，皆连接至字线WL0、源极线SL0、抹除线EL0。再者，记忆胞C00连接至位线BL0；记忆胞C01连接至位线BL1；记忆胞C02连接至位线BL2；记忆胞C03连接至位线BL3。其他MTP1区块～MTP3区块的其他列记忆胞C10～C13、C20～C23、C30～C33连接关系类似，不再赘述。
根据图6的阵列结构600可知，控制电路(未绘示)可利用字线WL0、源极线SL0、抹除线EL0以及位线BL0～BL3来编程(program)、读取(read)或者抹除(erase)MTP0区块的记忆胞C00～C03。同理，控制电路(未绘示)也可以利用对应的信号线来操控阵列结构600中的其他记忆胞，此处不再赘述。
另外，由于第一实施例的记忆胞未连接至抹除线时，该记忆胞即成为一次编程的记忆胞(OTP cell)。因此，本发明还可以设计具有一次编程的记忆胞(OTP cell)以及多次编程的记忆胞(MTP cell)的混合模式(mixed mode)阵列结构。
请参照图7A，其所绘示为利用第一实施例的记忆胞所建构的混合模式阵列结构示意图。其中，阵列结构700中每一个多次编程的记忆胞皆包括一第一p型晶体管p1、一第二p型晶体管p2与一第一n型晶体管n1；每一个一次编程的记忆胞皆包括一第三p型晶体管p3、一第四p型晶体管p4与一第二n型晶体管n2。
第一p型晶体管p1的栅极连接至字线(word line)，源极连接至源极线(sourceline)；第二p型晶体管p2的漏极连接至位线(bit line)，源极连接至第一p型晶体管p1的漏极；第一n型晶体管n1的栅极连接至第二p型晶体管p2的栅极，漏极与源极连接至抹除线(erase line)。再者，第二p型晶体管p2与第一n型晶体管n1的栅极为相同的一浮动栅极(floating gate)，第一n型晶体管n1的漏极与源极为抹除闸区域(erase gate region)。
同理，图7A中的第一p型晶体管p1、第二p型晶体管p2、第三p型晶体管p3与第四p型晶体管p4也是建构于N型井区(NW)中，并且连接至N型井区电压(VNW)，而N型井区电压(VNW)可相同于源极线电压(VSL)，图7A中不再绘示N型井区(NW)与N型井区电压(VNW)的连接关系。
以MTP0区块的一列记忆胞C20～C23为例来作说明。MTP0区块的一列记忆胞C20～C23，皆连接至字线WL2、源极线SL1、抹除线EL0。再者，记忆胞C20连接至位线BL0；记忆胞C21连接至位线BL1；记忆胞C22连接至位线BL3；记忆胞C23连接至位线BL3。其他MTP1区块的其他列记忆胞C30～C33连接关系类似，不再赘述。
第三p型晶体管p3的栅极连接至字线(word line)，源极连接至源极线(sourceline)；第四p型晶体管p4的漏极连接至位线(bit line)，源极连接至第三p型晶体管p3的漏极；第二n型晶体管n1的栅极连接至第四p型晶体管p4的栅极，漏极与源极为浮接(floating)。再者，第四p型晶体管p4与第二n型晶体管n2的栅极为相同的一浮动栅极(floating gate)，第二n型晶体管n2的漏极与源极为抹除闸区域(erase gate region，又称之为“抹除门区域”)。
以OTP0区块的一列记忆胞C00～C03为例来作说明。MTP0区块的一列记忆胞C00～C03，皆连接至字线WL0、源极线SL0。再者，记忆胞C00连接至位线BL0；记忆胞C01连接至位线BL1；记忆胞C02连接至位线BL2；记忆胞C03连接至位线BL3。其他OTP1区块的其他列记忆胞C10～C13连接关系类似，不再赘述。
根据图7A的阵列结构700可知，控制电路(未绘示)可利用字线WL2、源极线SL1、抹除线EL0以及位线BL0～BL3来编程(program)、读取(read)或者抹除(erase)MTP0区块中的记忆胞C20～C23。同理，控制电路(未绘示)也可以利用对应的信号线来操控阵列结构700中的其他MTP1区块中的记忆胞C30～C33，此处不再赘述。
再者，由于OTP0区块与OTP1区块中的记忆胞C00～C03、C10～C13皆未连接至抹除线。因此，控制电路(未绘示)可利用字线WL0、源极线SL0、以及位线BL0～BL3来进行一次的编程(program)与读取(read)OTP0区块中的记忆胞C00～C03。而控制电路(未绘示)也可以利用对应的信号线来操控阵列结构700中的其他OTP1区块中的记忆胞C10～C13，此处不再赘述。
由以上的说明可知，在制作单一多晶硅层非易失性存储器的阵列结构时，控制部分的记忆胞未连接至抹除线。即可完成具有一次编程的记忆胞(OTP cell)以及多次编程的记忆胞(MTP cell)的混合模式(mixed mode)阵列结构。
另外，由于第一实施例中的一次编程的记忆胞(OTP cell)中不需要抹除闸区域，因此可以进一步地于制造混合模式(mixed mode)阵列结构时，直接省略OTP0与OTP1区块中形成抹除闸区域的工艺并使得n型晶体管无法形成。运用上述省略形成抹除闸区域的工艺，可进一步缩小阵列结构的尺寸(size)。
请参照图7B，其所绘示为利用第一实施例记忆胞所建构的另一阵列结构示意图。其中，阵列结构710中的每一个多次编程的记忆胞皆包括一第一p型晶体管p1、一第二p型晶体管p2与一第一n型晶体管n1；每一个一次编程的记忆胞皆包括一第三p型晶体管p3与一第四p型晶体管p4。其中，MTP0区块与MTP1区块的记忆胞C20～C23、C30～C33的连接关系不再赘述。再者，相较于图7A，一次编程的记忆胞中已无一第二n型晶体管，使得其尺寸可有效地缩减。
同理，图7B中的第一p型晶体管p1、第二p型晶体管p2、第三p型晶体管p3与第四p型晶体管p4也是建构于N型井区(NW)中，并且连接至N型井区电压(VNW)，而N型井区电压(VNW)可相同于源极线电压(VSL)，图7B中不再绘示N型井区(NW)与N型井区电压(VNW)的连接关系。
第三p型晶体管p3的栅极连接至字线(word line)，源极连接至源极线(sourceline)；第四p型晶体管p4的漏极连接至位线(bit line)，源极连接至第三p型晶体管p3的漏极，栅极为浮接(floating)。亦即，第四p型晶体管p4的栅极为浮动栅极(floating gate)。
以OTP0’区块的一列记忆胞C00～C03为例来作说明。MTP0区块的记忆胞C00～C03，皆连接至字线WL0、源极线SL0。再者，记忆胞C00连接至位线BL0；记忆胞C01连接至位线BL1；记忆胞C02连接至位线BL2；记忆胞C03连接至位线BL3。其他OTP1’区块的其他列记忆胞C10～C13连接关系类似，不再赘述。
根据图7B的阵列结构710可知，控制电路(未绘示)可编程(program)、读取(read)或者抹除(erase)MTP0区块以及MTP1区块中的记忆胞C20～C23、C30～C33。而控制电路(未绘示)可编程(program)或读取(read)OTP0’区块以及OTP1’区块中的记忆胞C00～C03、C10～C13。
同理，相较于MP0区块与MP1区块，OTP0’区块与OTP1’区块中的记忆胞C00～C03、C10～C13中的抹除闸区域接线或接触点(contact hole)被移除。因此，控制电路(未绘示)可利用字线WL0、源极线SL0、以及位线BL0～BL3来进行一次的编程(program)与读取(read)OTP0’区块中的记忆胞C00～C03。而控制电路(未绘示)也可以利用对应的信号线来操控阵列结构710中的其他OTP1’区块中的记忆胞C10～C13，此处不再赘述。
另外，由于制造第一实施例的记忆胞时，可以选择性地省略浮动栅极的工艺并形成第二实施例的记忆胞。因此，本发明更可以设计具有光罩式只读记忆胞(ROM cell)以及多次编程的记忆胞(MTP cell)的混合模式(mixed mode)阵列结构。
请参照图8，其所绘示为利用第一实施例与第二实施例的记忆胞所建构的混合模式阵列结构示意图。其中，在阵列结构800中的MTP0与MTP1区块中，每一个多次编程的记忆胞皆包括一第一p型晶体管p1、一第二p型晶体管p2与一第一n型晶体管n1；在ROM0与ROM1区块中，每个第一存储状态的记忆胞中皆包括一第一p型晶体管p1、与一抹除闸区域e1；每个第二存储状态的记忆胞中皆包括一第一p型晶体管p1、一第二p型晶体管p2与一第一n型晶体管n1。其中，在MTP0与MTP1区块中的记忆胞连接关系相同于图7A，此处不再赘述。
同理，图8中的第一p型晶体管p1与第二p型晶体管p4也是建构于N型井区(NW)中，并且连接至N型井区电压(VNW)，而N型井区电压(VNW)可相同于源极线电压(VSL)，图8中不再绘示N型井区(NW)与N型井区电压(VNW)的连接关系。
在ROM0区块中，定义记忆胞C00为第一存储状态(例如“0”)、记忆胞C01为第二存储状态(例如“1”)、记忆胞C02为第二存储状态(例如“1”)、记忆胞C03为第一存储状态(例如“0”)。因此，在阵列结构800的制造过程中，记忆胞C00与记忆胞C03需要省略浮动栅极的工艺，并成为第二实施例的记忆胞；而记忆胞C01与记忆胞C02则成为第一实施例的记忆胞。同理，在ROM1区块中的记忆胞状态不再赘述。
以ROM0区块的一列记忆胞C00～C03为例来作说明。ROM0区块的一列记忆胞C00～C03，皆连接至字线WL0、源极线SL0。再者，记忆胞C00与记忆胞C03的第一p型晶体管p1的漏极分别连接至位线BL0及BL3；记忆胞C01与记忆胞C02的第二p型晶体管p2的漏极分别连接至位线BL1及BL2。再者，记忆胞C01与记忆胞C02的第一n型晶体管n1的漏极与源极为浮接(floating)，且记忆胞C00与记忆胞C03的抹除闸区域e1为浮接。根据本发明的另一实施例，在制作ROM0与ROM1区块的工艺中，也可直接省略抹除闸区域e1以及第一n型晶体管n1的工艺以减少记忆胞的尺寸。
根据图8的阵列结构800可知，控制电路(未绘示)可利用字线WL2、源极线SL1、抹除线EL0以及位线BL0～BL3来编程(program)、读取(read)或者抹除(erase)MTP0区块中的记忆胞C20～C23。同理，控制电路(未绘示)也可以利用对应的信号线来操控阵列结构800中的其他MTP1区块中的其他列记忆胞C30～C33，此处不再赘述。
再者，控制电路(未绘示)可利用字线WL0、源极线SL0、以及位线BL0～BL3来读取ROM0区块中的记忆胞C00～C03，并且获得记忆胞C00为第一存储状态、记忆胞C01为第二存储状态、记忆胞C02为第二存储状态、记忆胞C03为第一存储状态的结果。同理，控制电路(未绘示)也可以利用对应的信号线来操控阵列结构800中的其他ROM1区块中的记忆胞C10～C13，此处不再赘述。
由以上的说明可知，在制作单一多晶硅层非易失性存储器的阵列结构时，控制特定的记忆胞未制作浮动栅极。即可完成具有光罩式只读记忆胞(ROMcell)以及多次编程的记忆胞(MTP cell)的混合模式(mixed mode)阵列结构。
综合以上图7A与图8的说明，本发明还可以设计具有光罩式只读记忆胞(ROMcell)、一次编程的记忆胞(OTP cell)以及多次编程的记忆胞(MTP cell)的混合模式(mixed mode)阵列结构。
请参照图9，其所绘示为利用第一实施例与第二实施例的记忆胞所建构的另一混合模式阵列结构示意图。在图9的阵列结构900其中，共包括MTP0与MTP1区块，OTP0区块，与ROM0区块。换句话说，控制电路(未绘示)可以编程(program)、读取(read)或者抹除(erase)MTP0与MTP1区块中的记忆胞；控制电路(未绘示)可以编程(program)以及读取(read)OTP0区块中的记忆胞；控制电路(未绘示)可以读取(read)ROM0区块中的记忆胞。其详细连接关系不再赘述。
同理，图9中的第一p型晶体管p1、第二p型晶体管p2、第三p型晶体管p3与第四p型晶体管p4也是建构于N型井区(NW)中，并且连接至N型井区电压(VNW)，而N型井区电压(VNW)可相同于源极线电压(VSL)，图9中不再绘示N型井区(NW)与N型井区电压(VNW)的连接关系。
再者，下表列出阵列结构中MTP区块、OTP区块、ROM区块中个别信号线的操作电压：
SL/NW WL BL EL
MTP/OTP/ROM 读取(read) VDD 0V 0V 0V/X/X
MTP/OTP 编程(program) VPP 0V 0V 0V/X
MTP 抹除(erase) 0V 0V 0V VEE
其中，VDD可为1.8V，VPP介于+3.0V～+9.5V之间，VEE介于+6.5V～+18之间。当然，上述的各种电压只是本发明的一个实施例，并非用来限制本发明。
由以上的说明可知，本发明的优点提出一种单一多晶硅层非易失性存储器的阵列结构。由于记忆胞的工艺完全相容，因此可因应使用者的需要，设计出混合模式(mixedmode)阵列结构，或者全部为多次编程记忆胞的阵列结构。
综上所述，虽然本发明已以优选实施例公开如上，然其并非用以限定本发明。本发明所属领域技术人员在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附权利要求书界定范围为准。

Claims (7)

1.一种单一多晶硅层非易失性记忆的阵列结构，包括：
第一字线；
第二字线；
第一源极线；
第二源极线；
第一抹除线；
第一位线；
第二位线；
第三位线；
第一记忆胞，该第一记忆胞中具有第一p型晶体管、第二p型晶体管与第一n型晶体管，其中该第一p型晶体管的源极连接至该第一源极线，该第一p型晶体管的栅极连接至该第一字线，该第一p型晶体管的漏极连接至该第二p型晶体管的源极，该第二p型晶体管的漏极连接至该第一位线，该第二p型晶体管的栅极连接至该第一n型晶体管的栅极，该第一n型晶体管的漏极与源极连接至该第一抹除线；
第二记忆胞，该第二记忆胞中具有第三p型晶体管、第四p型晶体管与第二n型晶体管，其中该第三p型晶体管的源极连接至该第一源极线，该第三p型晶体管的栅极连接至该第一字线，该第三p型晶体管的漏极连接至该第四p型晶体管的源极，该第四p型晶体管的漏极连接至该第二位线，该第四p型晶体管的栅极连接至该第二n型晶体管的栅极，该第二n型晶体管的漏极与源极连接至该第一抹除线；以及
第三记忆胞，该第三记忆胞中具有第五p型晶体管、第六p型晶体管与第三n型晶体管，其中该第五p型晶体管的源极连接至该第二源极线，该第五p型晶体管的栅极连接至该第二字线，该第五p型晶体管的漏极连接至该第六p型晶体管的源极，该第六p型晶体管的漏极连接至该第三位线，该第六p型晶体管的栅极连接至该第三n型晶体管的栅极，该第三n型晶体管的漏极与源极为浮接；
其中，该第二p型晶体管与该第一n型晶体管的栅极为相连的第一浮动栅极；该第四p型晶体管与该第二n型晶体管的栅极为相连的第二浮动栅极；且该第六p型晶体管与该第三n型晶体管的栅极为相连的第三浮动栅极。
2.如权利要求1所述的单一多晶硅层非易失性记忆的阵列结构，还包括：
第三字线；
第三源极线；
第四记忆胞，该第四记忆胞中具有第七p型晶体管、第八p型晶体管与第四n型晶体管，其中该第七p型晶体管的源极连接至该第三源极线，该第七p型晶体管的栅极连接至该第三字线，该第七p型晶体管的漏极连接至该第八p型晶体管的源极，该第八p型晶体管的漏极连接至该第一位线，该第八p型晶体管的栅极连接至该第四n型晶体管的栅极，该第四n型晶体管的漏极与源极连接至该第一抹除线；以及
第五记忆胞，该第五记忆胞中具有第九p型晶体管、第十p型晶体管与第五n型晶体管，其中该第九p型晶体管的源极连接至该第三源极线，该第九p型晶体管的栅极连接至该第三字线，该第九p型晶体管的漏极连接至该第十p型晶体管的源极，该第十p型晶体管的漏极连接至该第二位线，该第十p型晶体管的栅极连接至该第五n型晶体管的栅极，该第五n型晶体管的漏极与源极连接至该第一抹除线；
其中，该第八p型晶体管与该第四n型晶体管的栅极为相连的第四浮动栅极；且该第十p型晶体管与该第五n型晶体管的栅极为相连的第五浮动栅极。
3.如权利要求1所述的单一多晶硅层非易失性记忆的阵列结构，还包括：
第四位线；以及
第四记忆胞，该第四记忆胞中具有第七p型晶体管、第八p型晶体管与第四n型晶体管，其中该第七p型晶体管的源极连接至该第二源极线，该第七p型晶体管的栅极连接至该第二字线，该第七p型晶体管的漏极连接至该第八p型晶体管的源极，该第八p型晶体管的漏极连接至该第四位线，该第八p型晶体管的栅极连接至该第四n型晶体管的栅极，该第四n型晶体管的漏极与源极为浮接；
其中，该第八p型晶体管与该第四n型晶体管的栅极为相连的第四浮动栅极。
4.一种单一多晶硅层非易失性记忆的阵列结构，包括：
第一字线；
第二字线；
第一源极线；
第二源极线；
第一抹除线；
第一位线；
第二位线；
第三位线；
第一记忆胞，该第一记忆胞中具有第一p型晶体管、第二p型晶体管与第一n型晶体管，其中该第一p型晶体管的源极连接至该第一源极线，该第一p型晶体管的栅极连接至该第一字线，该第一p型晶体管的漏极连接至该第二p型晶体管的源极，该第二p型晶体管的漏极连接至该第一位线，该第二p型晶体管的栅极连接至该第一n型晶体管的栅极，该第一n型晶体管的漏极与源极连接至该第一抹除线；
第二记忆胞，该第二记忆胞中具有第三p型晶体管、第四p型晶体管与第二n型晶体管，其中该第三p型晶体管的源极连接至该第一源极线，该第三p型晶体管的栅极连接至该第一字线，该第三p型晶体管的漏极连接至该第四p型晶体管的源极，该第四p型晶体管的漏极连接至该第二位线，该第四p型晶体管的栅极连接至该第二n型晶体管的栅极，该第二n型晶体管的漏极与源极连接至该第一抹除线；以及
第三记忆胞，该第三记忆胞中具有第五p型晶体管与第六p型晶体管，其中该第五p型晶体管的源极连接至该第二源极线，该第五p型晶体管的栅极连接至该第二字线，该第五p型晶体管的漏极连接至该第六p型晶体管的源极，该第六p型晶体管的漏极连接至该第三位线，该第六p型晶体管的栅极为浮接；
其中，该第二p型晶体管与该第一n型晶体管的栅极为相连的第一浮动栅极；且该第四p型晶体管与该第二n型晶体管的栅极为相连的第二浮动栅极。
5.如权利要求4所述的单一多晶硅层非易失性记忆的阵列结构，还包括：
第四位线；以及
第四记忆胞，该第四记忆胞中具有第七p型晶体管与第八p型晶体管，其中该第七p型晶体管的源极连接至该第二源极线，该第七p型晶体管的栅极连接至该第二字线，该第七p型晶体管的漏极连接至该第八p型晶体管的源极，该第八p型晶体管的漏极连接至该第四位线，该第八p型晶体管的栅极为浮接。
6.一种单一多晶硅层非易失性记忆的阵列结构，包括：第一字线；
第二字线；
第一源极线；
第二源极线；
第一抹除线；
第一位线；
第二位线；
第三位线；
第一记忆胞，该第一记忆胞中具有第一p型晶体管、第二p型晶体管与第一n型晶体管，其中该第一p型晶体管的源极连接至该第一源极线，该第一p型晶体管的栅极连接至该第一字线，该第一p型晶体管的漏极连接至该第二p型晶体管的源极，该第二p型晶体管的漏极连接至该第一位线，该第二p型晶体管的栅极连接至该第一n型晶体管的栅极，该第一n型晶体管的漏极与源极连接至该第一抹除线；
第二记忆胞，该第二记忆胞中具有第三p型晶体管、第四p型晶体管与第二n型晶体管，其中该第三p型晶体管的源极连接至该第一源极线，该第三p型晶体管的栅极连接至该第一字线，该第三p型晶体管的漏极连接至该第四p型晶体管的源极，该第四p型晶体管的漏极连接至该第二位线，该第四p型晶体管的栅极连接至该第二n型晶体管的栅极，该第二n型晶体管的漏极与源极连接至该第一抹除线；以及
第三记忆胞，该第三记忆胞中具有第五p型晶体管与第六p型晶体管，其中该第五p型晶体管的源极连接至该第二源极线，该第五p型晶体管的栅极连接至该第二字线，该第五p型晶体管的漏极连接至该第六p型晶体管的源极，该第六p型晶体管的漏极连接至该第三位线；
其中，该第二p型晶体管与该第一n型晶体管的栅极为相连的第一浮动栅极；且该第四p型晶体管与该第二n型晶体管的栅极为相连的第二浮动栅极。
7.如权利要求6所述的单一多晶硅层非易失性记忆的阵列结构，还包括：
第四位线；以及
第四记忆胞，该第四记忆胞中具有第七p型晶体管，其中该第七p型晶体管的源极连接至该第二源极线，该第七p型晶体管的栅极连接至该第二字线，该第七p型晶体管的漏极连接至该第四位线；
其中，该第四记忆胞记录第一存储状态且该第三记忆胞记录第二存储状态。
CN201410606080.5A 2014-04-02 2014-10-31 单一多晶硅层非易失性存储器的阵列结构 Active CN104979358B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201461973867P 2014-04-02 2014-04-02
US61/973,867 2014-04-02

Publications (2)

Publication Number Publication Date
CN104979358A CN104979358A (zh) 2015-10-14
CN104979358B true CN104979358B (zh) 2018-04-06

Family

ID=52697245

Family Applications (5)

Application Number Title Priority Date Filing Date
CN201410606080.5A Active CN104979358B (zh) 2014-04-02 2014-10-31 单一多晶硅层非易失性存储器的阵列结构
CN201410776215.2A Active CN104979360B (zh) 2014-04-02 2014-12-15 半导体元件及其制造方法
CN201510150703.7A Active CN104979353B (zh) 2014-04-02 2015-04-01 反熔丝单次可编程存储单元以及存储器的操作方法
CN201510255970.0A Active CN106206591B (zh) 2014-04-02 2015-05-19 具有辅助栅极的非易失性存储器单元结构
CN201611041736.9A Pending CN107393924A (zh) 2014-04-02 2016-11-24 具有辅助栅极的非易失性存储单元结构及其存储器数组

Family Applications After (4)

Application Number Title Priority Date Filing Date
CN201410776215.2A Active CN104979360B (zh) 2014-04-02 2014-12-15 半导体元件及其制造方法
CN201510150703.7A Active CN104979353B (zh) 2014-04-02 2015-04-01 反熔丝单次可编程存储单元以及存储器的操作方法
CN201510255970.0A Active CN106206591B (zh) 2014-04-02 2015-05-19 具有辅助栅极的非易失性存储器单元结构
CN201611041736.9A Pending CN107393924A (zh) 2014-04-02 2016-11-24 具有辅助栅极的非易失性存储单元结构及其存储器数组

Country Status (5)

Country Link
US (8) US9508396B2 (zh)
EP (2) EP2930750B1 (zh)
JP (3) JP6050393B2 (zh)
CN (5) CN104979358B (zh)
TW (5) TWI570894B (zh)

Families Citing this family (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
TWI555213B (zh) * 2014-09-04 2016-10-21 力晶科技股份有限公司 快閃記憶體閘極結構及其製作方法
FR3025649B1 (fr) * 2014-09-09 2016-12-09 Stmicroelectronics Rousset Procede de polarisation d’un plan de source enterre d’une memoire non volatile a grilles de selection verticales
US9412667B2 (en) * 2014-11-25 2016-08-09 International Business Machines Corporation Asymmetric high-k dielectric for reducing gate induced drain leakage
TWI546903B (zh) * 2015-01-15 2016-08-21 聯笙電子股份有限公司 非揮發性記憶體單元
US9620176B2 (en) * 2015-09-10 2017-04-11 Ememory Technology Inc. One-time programmable memory array having small chip area
US9870167B2 (en) 2015-10-12 2018-01-16 Sandisk Technologies Llc Systems and methods of storing data
US10032783B2 (en) * 2015-10-30 2018-07-24 Globalfoundries Singapore Pte. Ltd. Integrated circuits having an anti-fuse device and methods of forming the same
US9847133B2 (en) * 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation
JP6200983B2 (ja) * 2016-01-25 2017-09-20 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． ワンタイムプログラマブルメモリセル、該メモリセルを含むメモリアレイのプログラム方法及び読み込み方法
KR102463920B1 (ko) * 2016-02-12 2022-11-07 에스케이하이닉스 주식회사 싱글 폴리 불휘발성 메모리 셀 및 메모리 셀 어레이, 동작 방법
KR102359372B1 (ko) * 2016-02-17 2022-02-09 에스케이하이닉스 주식회사 싱글-폴리 불휘발성 메모리 셀
US9673210B1 (en) * 2016-02-25 2017-06-06 Globalfoundries Inc. Semiconductor structure including a nonvolatile memory cell having a charge trapping layer and method for the formation thereof
JP6608312B2 (ja) * 2016-03-08 2019-11-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102567072B1 (ko) * 2016-03-21 2023-08-17 에스케이하이닉스 주식회사 수평형 바이폴라 접합 트랜지스터를 갖는 안티퓨즈 불휘발성 메모리 소자
US10115682B2 (en) 2016-04-13 2018-10-30 Ememory Technology Inc. Erasable programmable non-volatile memory
US20180137927A1 (en) * 2016-04-16 2018-05-17 Chengdu Haicun Ip Technology Llc Three-Dimensional Vertical One-Time-Programmable Memory Comprising No Separate Diode Layer
US10074438B2 (en) * 2016-06-10 2018-09-11 Cypress Semiconductor Corporation Methods and devices for reducing program disturb in non-volatile memory cell arrays
TWI570892B (zh) * 2016-06-30 2017-02-11 世界先進積體電路股份有限公司 記憶體裝置及其製造方法
US9633734B1 (en) * 2016-07-14 2017-04-25 Ememory Technology Inc. Driving circuit for non-volatile memory
KR102178025B1 (ko) * 2016-08-09 2020-11-13 매그나칩 반도체 유한회사 감소된 레이아웃 면적을 갖는 otp 셀
US9589971B1 (en) * 2016-09-12 2017-03-07 Vanguard International Semiconductor Corporation Anti-fuse one-time programmable memory cell and anti-fuse one-time programmable memory array
CN107887389B (zh) * 2016-09-30 2020-08-04 财团法人交大思源基金会 集成电路记忆体及其操作方法
US10395745B2 (en) 2016-10-21 2019-08-27 Synposys, Inc. One-time programmable bitcell with native anti-fuse
US9997253B1 (en) 2016-12-08 2018-06-12 Cypress Semiconductor Corporation Non-volatile memory array with memory gate line and source line scrambling
US10446562B1 (en) * 2017-01-10 2019-10-15 Synopsys, Inc. One-time programmable bitcell with partially native select device
US9882566B1 (en) * 2017-01-10 2018-01-30 Ememory Technology Inc. Driving circuit for non-volatile memory
KR20180085120A (ko) * 2017-01-17 2018-07-26 삼성전자주식회사 반도체 메모리 장치
US10096602B1 (en) * 2017-03-15 2018-10-09 Globalfoundries Singapore Pte. Ltd. MTP memory for SOI process
TWI630623B (zh) * 2017-04-07 2018-07-21 力旺電子股份有限公司 可編程可抹除的非揮發性記憶體
CN108735266B (zh) * 2017-04-24 2021-06-22 物联记忆体科技股份有限公司 具有字元抹除与减少写入干扰的非易失性存储器装置
US10090309B1 (en) * 2017-04-27 2018-10-02 Ememory Technology Inc. Nonvolatile memory cell capable of improving program performance
US10163520B1 (en) * 2017-10-16 2018-12-25 Synopsys, Inc. OTP cell with improved programmability
US10879256B2 (en) 2017-11-22 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded memory using SOI structures and methods
US11063772B2 (en) 2017-11-24 2021-07-13 Ememory Technology Inc. Multi-cell per bit nonvolatile memory unit
US11367731B2 (en) 2017-11-24 2022-06-21 Taiwan Semiconductor Manufacturing Company Ltd. Memory device and method of manufacturing the same
US10615166B2 (en) 2017-12-19 2020-04-07 International Business Machines Corporation Programmable device compatible with vertical transistor flow
CN109979943B (zh) * 2017-12-28 2022-06-21 联华电子股份有限公司 半导体元件及其制造方法
US10505521B2 (en) * 2018-01-10 2019-12-10 Ememory Technology Inc. High voltage driver capable of preventing high voltage stress on transistors
US10797063B2 (en) * 2018-01-10 2020-10-06 Ememory Technology Inc. Single-poly nonvolatile memory unit
US11011533B2 (en) 2018-01-10 2021-05-18 Ememory Technology Inc. Memory structure and programing and reading methods thereof
CN113097177B (zh) 2018-01-15 2023-07-18 联华电子股份有限公司 半导体元件
KR102422839B1 (ko) * 2018-02-23 2022-07-19 에스케이하이닉스 시스템아이씨 주식회사 수평 커플링 구조 및 단일층 게이트를 갖는 불휘발성 메모리 소자
KR102385951B1 (ko) * 2018-02-23 2022-04-14 에스케이하이닉스 시스템아이씨 주식회사 프로그램 효율이 증대되는 원 타임 프로그래머블 메모리 및 그 제조방법
CN110416213B (zh) * 2018-04-28 2021-07-20 无锡华润上华科技有限公司 Otp存储器件及其制作方法、电子装置
TWI698003B (zh) * 2018-06-15 2020-07-01 卡比科技有限公司 非揮發性記憶體裝置
US11282844B2 (en) * 2018-06-27 2022-03-22 Ememory Technology Inc. Erasable programmable non-volatile memory including two floating gate transistors with the same floating gate
CN108831885B (zh) * 2018-06-29 2022-08-16 上海华虹宏力半导体制造有限公司 改善pmos otp性能的方法
US10685727B2 (en) * 2018-08-10 2020-06-16 Ememory Technology Inc. Level shifter
US10818592B1 (en) * 2019-04-29 2020-10-27 Nanya Technology Corporation Semiconductor memory device including decoupling capacitor array arranged overlying one-time programmable device
US11508719B2 (en) * 2019-05-13 2022-11-22 Ememory Technology Inc. Electrostatic discharge circuit
CN112086115B (zh) * 2019-06-14 2023-03-28 力旺电子股份有限公司 存储器系统
US11031779B2 (en) 2019-06-14 2021-06-08 Ememory Technology Inc. Memory system with a random bit block
CN112397516A (zh) * 2019-08-13 2021-02-23 长鑫存储技术有限公司 反熔丝存储单元及其制作方法
CN112786602B (zh) * 2019-11-06 2022-08-26 成都锐成芯微科技股份有限公司 单层多晶硅非易失性存储单元及其存储器
US11296096B2 (en) * 2019-11-08 2022-04-05 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structure with hybrid junctions
CN112802523A (zh) * 2019-11-14 2021-05-14 力旺电子股份有限公司 只读式存储单元及其相关的存储单元阵列
CN111129017B (zh) * 2019-12-26 2022-06-07 华虹半导体(无锡)有限公司 Otp存储器及其制造方法
US11217595B2 (en) * 2020-01-15 2022-01-04 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structure with hybrid device and hybrid junction for select transistor
US11158641B2 (en) * 2020-02-12 2021-10-26 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structures with hybrid devices and hybrid junctions
US11189356B2 (en) * 2020-02-27 2021-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. One-time-programmable memory
US11018143B1 (en) * 2020-03-12 2021-05-25 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structures with hybrid low-voltage devices
US11139006B1 (en) * 2020-03-12 2021-10-05 Ememory Technology Inc. Self-biased sense amplification circuit
CN113496986B (zh) * 2020-04-07 2023-12-12 长鑫存储技术有限公司 反熔丝单元结构及反熔丝阵列
CN113496987B (zh) 2020-04-08 2024-03-29 长鑫存储技术有限公司 反熔丝器件及反熔丝单元
CN113496988B (zh) * 2020-04-08 2023-12-12 长鑫存储技术有限公司 反熔丝单元及反熔丝阵列
US11742024B2 (en) * 2020-05-27 2023-08-29 Taiwan Semiconductor Manufacturing Company Limited Memory device comprising source line coupled to multiple memory cells and method of operation
US11877456B2 (en) * 2020-09-15 2024-01-16 Ememory Technology Inc. Memory cell of non-volatile memory
TWI739598B (zh) 2020-09-15 2021-09-11 力旺電子股份有限公司 運用於多階型記憶胞陣列之編程與驗證方法
TWI747528B (zh) * 2020-09-28 2021-11-21 億而得微電子股份有限公司 小面積低電壓反熔絲元件與陣列
TWI819457B (zh) * 2021-02-18 2023-10-21 力旺電子股份有限公司 多次編程非揮發性記憶體的記憶胞陣列
US11980029B2 (en) 2021-11-15 2024-05-07 Ememory Technology Inc. Erasable programmable single-ploy non-volatile memory cell and associated array structure
WO2023206152A1 (zh) * 2022-04-27 2023-11-02 华为技术有限公司 一种反熔丝存储器及电子设备

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200618260A (en) * 2004-04-21 2006-06-01 Impinj Inc Counteracting overtunneling in nonvolatile memory cells

Family Cites Families (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5163180A (en) * 1991-01-18 1992-11-10 Actel Corporation Low voltage programming antifuse and transistor breakdown method for making same
US5241496A (en) * 1991-08-19 1993-08-31 Micron Technology, Inc. Array of read-only memory cells, eacch of which has a one-time, voltage-programmable antifuse element constructed within a trench shared by a pair of cells
US5912842A (en) * 1995-11-14 1999-06-15 Programmable Microelectronics Corp. Nonvolatile PMOS two transistor memory cell and array
US5966329A (en) * 1997-10-09 1999-10-12 Programmable Microelectronics Corporation Apparatus and method for programming PMOS memory cells
US6326663B1 (en) * 1999-03-26 2001-12-04 Vantis Corporation Avalanche injection EEPROM memory cell with P-type control gate
US6191980B1 (en) * 2000-03-07 2001-02-20 Lucent Technologies, Inc. Single-poly non-volatile memory cell having low-capacitance erase gate
TW546840B (en) * 2001-07-27 2003-08-11 Hitachi Ltd Non-volatile semiconductor memory device
US6798693B2 (en) 2001-09-18 2004-09-28 Kilopass Technologies, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
WO2003025944A1 (en) 2001-09-18 2003-03-27 Kilopass Technologies, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
JP3954368B2 (ja) * 2001-11-26 2007-08-08 力旺電子股▲フン▼有限公司 消去型プログラマブルリードオンリーメモリ
US6693819B2 (en) * 2002-01-08 2004-02-17 Broadcom Corporation High voltage switch circuitry
US6678190B2 (en) 2002-01-25 2004-01-13 Ememory Technology Inc. Single poly embedded eprom
US6882574B2 (en) * 2002-01-25 2005-04-19 Ememory Technology Inc. Single poly UV-erasable programmable read only memory
US6667510B2 (en) * 2002-02-19 2003-12-23 Silicon Based Technology Corp. Self-aligned split-gate flash memory cell and its contactless memory array
TW536818B (en) * 2002-05-03 2003-06-11 Ememory Technology Inc Single-poly EEPROM
US20050030827A1 (en) * 2002-09-16 2005-02-10 Impinj, Inc., A Delaware Corporation PMOS memory cell
JP3941943B2 (ja) * 2003-03-12 2007-07-11 力旺電子股▲ふん▼有限公司 Ｒｏｍ
JP4093359B2 (ja) * 2003-03-19 2008-06-04 力旺電子股▲ふん▼有限公司 電気的に消去可能なプログラマブルロジックデバイス
US6914825B2 (en) * 2003-04-03 2005-07-05 Ememory Technology Inc. Semiconductor memory device having improved data retention
JP4314085B2 (ja) * 2003-09-08 2009-08-12 パナソニック株式会社 不揮発性半導体記憶装置
KR100546391B1 (ko) 2003-10-30 2006-01-26 삼성전자주식회사 소노스 소자 및 그 제조 방법
US7164177B2 (en) * 2004-01-02 2007-01-16 Powerchip Semiconductor Corp. Multi-level memory cell
JP2005235836A (ja) * 2004-02-17 2005-09-02 Nippon Precision Circuits Inc 半導体記憶装置
US7078761B2 (en) 2004-03-05 2006-07-18 Chingis Technology Corporation Nonvolatile memory solution using single-poly pFlash technology
US7015537B2 (en) * 2004-04-12 2006-03-21 Silicon Storage Technology, Inc. Isolation-less, contact-less array of nonvolatile memory cells each having a floating gate for storage of charges, and methods of manufacturing, and operating therefor
TWI227501B (en) * 2004-04-14 2005-02-01 Novatek Microelectronics Corp Apparatus and method for reprogramming by using one-time programming element
US7307534B2 (en) * 2004-04-21 2007-12-11 Impinj, Inc. RFID tag using hybrid non-volatile memory
US7283390B2 (en) 2004-04-21 2007-10-16 Impinj, Inc. Hybrid non-volatile memory
JP4753413B2 (ja) * 2005-03-02 2011-08-24 三洋電機株式会社 不揮発性半導体記憶装置及びその製造方法
US20060203591A1 (en) 2005-03-11 2006-09-14 Lee Dong K One time programmable read-only memory comprised of fuse and two selection transistors
US7277347B2 (en) 2005-06-28 2007-10-02 Cypress Semiconductor Corporation Antifuse capacitor for configuring integrated circuits
US7253496B2 (en) * 2005-06-28 2007-08-07 Cypress Semiconductor Corporation Antifuse circuit with current regulator for controlling programming current
US20070030026A1 (en) * 2005-08-02 2007-02-08 Shih-Pin Hsu Multiple-time programming apparatus and method using one-time programming element
JP4940144B2 (ja) * 2005-10-17 2012-05-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5181423B2 (ja) * 2006-03-20 2013-04-10 ソニー株式会社 半導体メモリデバイスとその動作方法
US20070247915A1 (en) * 2006-04-21 2007-10-25 Intersil Americas Inc. Multiple time programmable (MTP) PMOS floating gate-based non-volatile memory device for a general-purpose CMOS technology with thick gate oxide
US8122307B1 (en) * 2006-08-15 2012-02-21 Synopsys, Inc. One time programmable memory test structures and methods
US7474568B2 (en) * 2006-08-24 2009-01-06 Virage Logic Corporation Non-volatile memory with programming through band-to-band tunneling and impact ionization gate current
JP4427534B2 (ja) * 2006-09-29 2010-03-10 株式会社東芝 Ｍｏｓキャパシタ、チャージポンプ回路、及び半導体記憶回路
US7436710B2 (en) * 2007-03-12 2008-10-14 Maxim Integrated Products, Inc. EEPROM memory device with cell having NMOS in a P pocket as a control gate, PMOS program/erase transistor, and PMOS access transistor in a common well
US7869279B1 (en) * 2007-04-03 2011-01-11 Maxim Integrated Products, Inc. EEPROM memory device and method of programming memory cell having N erase pocket and program and access transistors
US7903465B2 (en) * 2007-04-24 2011-03-08 Intersil Americas Inc. Memory array of floating gate-based non-volatile memory cells
US7688627B2 (en) * 2007-04-24 2010-03-30 Intersil Americas Inc. Flash memory array of floating gate-based non-volatile memory cells
US8933492B2 (en) 2008-04-04 2015-01-13 Sidense Corp. Low VT antifuse device
US8344443B2 (en) * 2008-04-25 2013-01-01 Freescale Semiconductor, Inc. Single poly NVM devices and arrays
US7795091B2 (en) * 2008-04-30 2010-09-14 Winstead Brian A Method of forming a split gate memory device and apparatus
JP5239548B2 (ja) * 2008-06-25 2013-07-17 富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
US7983081B2 (en) * 2008-12-14 2011-07-19 Chip.Memory Technology, Inc. Non-volatile memory apparatus and method with deep N-well
US8395923B2 (en) * 2008-12-30 2013-03-12 Intel Corporation Antifuse programmable memory array
JP5328020B2 (ja) 2009-01-15 2013-10-30 セイコーインスツル株式会社 メモリ装置及びメモリアクセス方法
EP2267724A1 (fr) * 2009-06-26 2010-12-29 STMicroelectronics Rousset SAS Architecture de mémoire EEPROM optimisée pour les mémoires embarquées
US8174063B2 (en) * 2009-07-30 2012-05-08 Ememory Technology Inc. Non-volatile semiconductor memory device with intrinsic charge trapping layer
US8344445B2 (en) * 2009-07-30 2013-01-01 Ememory Technology Inc. Non-volatile semiconductor memory cell with dual functions
JP2011119640A (ja) 2009-11-06 2011-06-16 Renesas Electronics Corp 半導体装置およびその製造方法
US20110108926A1 (en) * 2009-11-12 2011-05-12 National Semiconductor Corporation Gated anti-fuse in CMOS process
US8937357B2 (en) 2010-03-01 2015-01-20 Broadcom Corporation One-time programmable semiconductor device
US8797820B2 (en) * 2010-06-08 2014-08-05 Chengdu Kiloway Electronics Inc. Soft breakdown mode, low voltage, low power antifuse-based non-volatile memory cell
US8259518B2 (en) * 2010-06-08 2012-09-04 Sichuan Kiloway Electronics Inc. Low voltage and low power memory cell based on nano current voltage divider controlled low voltage sense MOSFET
US8355282B2 (en) * 2010-06-17 2013-01-15 Ememory Technology Inc. Logic-based multiple time programming memory cell
US8908412B2 (en) * 2010-07-20 2014-12-09 Texas Instruments Incorporated Array architecture for reduced voltage, low power, single poly EEPROM
JP2012039044A (ja) * 2010-08-11 2012-02-23 Toshiba Corp 半導体装置及びその製造方法
US9818478B2 (en) * 2012-12-07 2017-11-14 Attopsemi Technology Co., Ltd Programmable resistive device and memory using diode as selector
EP2541600B1 (en) 2011-06-29 2018-02-14 eMemory Technology Inc. Non-volatile semiconductor memory cell with dual functions and method of operating thereof
TWI490982B (zh) 2011-08-16 2015-07-01 Maxchip Electronics Corp 半導體結構及其製造方法
JP2013187534A (ja) * 2012-03-08 2013-09-19 Ememory Technology Inc 消去可能プログラマブル単一ポリ不揮発性メモリ
US8941167B2 (en) * 2012-03-08 2015-01-27 Ememory Technology Inc. Erasable programmable single-ploy nonvolatile memory
US8592886B2 (en) * 2012-03-08 2013-11-26 Ememory Technology Inc. Erasable programmable single-ploy nonvolatile memory
JP5842717B2 (ja) * 2012-04-05 2016-01-13 株式会社ソシオネクスト 半導体記憶装置
TWI467745B (zh) 2012-05-07 2015-01-01 Ememory Technology Inc 非揮發性記憶體及其製作方法
US8921175B2 (en) * 2012-07-20 2014-12-30 Semiconductor Components Industries, Llc Process of forming an electronic device including a nonvolatile memory cell
US9356158B2 (en) * 2012-07-20 2016-05-31 Semiconductor Components Industries, Llc Electronic device including a tunnel structure
KR101883010B1 (ko) 2012-08-06 2018-07-30 매그나칩 반도체 유한회사 반도체 소자 및 그 소자의 제조 방법
US8681528B2 (en) * 2012-08-21 2014-03-25 Ememory Technology Inc. One-bit memory cell for nonvolatile memory and associated controlling method
US9018691B2 (en) * 2012-12-27 2015-04-28 Ememory Technology Inc. Nonvolatile memory structure and fabrication method thereof
US9281074B2 (en) 2013-05-16 2016-03-08 Ememory Technology Inc. One time programmable memory cell capable of reducing leakage current and preventing slow bit response
US9041089B2 (en) * 2013-06-07 2015-05-26 Ememory Technology Inc. Nonvolatile memory structure
US9236453B2 (en) * 2013-09-27 2016-01-12 Ememory Technology Inc. Nonvolatile memory structure and fabrication method thereof
US9171856B2 (en) * 2013-10-01 2015-10-27 Ememory Technology Inc. Bias generator for flash memory and control method thereof
US9384815B2 (en) * 2013-10-08 2016-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for preventing leakage currents in memory cells
EP2924595A1 (en) * 2014-03-28 2015-09-30 Acast AB Method for associating media files with additional content
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
US9431111B2 (en) * 2014-07-08 2016-08-30 Ememory Technology Inc. One time programming memory cell, array structure and operating method thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200618260A (en) * 2004-04-21 2006-06-01 Impinj Inc Counteracting overtunneling in nonvolatile memory cells

Also Published As

Publication number Publication date
TWI582961B (zh) 2017-05-11
TW201539720A (zh) 2015-10-16
JP2015198253A (ja) 2015-11-09
US9324381B2 (en) 2016-04-26
JP6050393B2 (ja) 2016-12-21
US20150287438A1 (en) 2015-10-08
US9601164B2 (en) 2017-03-21
TWI570894B (zh) 2017-02-11
JP2017098551A (ja) 2017-06-01
US9368161B2 (en) 2016-06-14
CN106206591A (zh) 2016-12-07
US20160379688A1 (en) 2016-12-29
EP3139408B1 (en) 2020-06-24
TW201637177A (zh) 2016-10-16
TW201539670A (zh) 2015-10-16
CN104979353A (zh) 2015-10-14
CN104979360A (zh) 2015-10-14
TWI594375B (zh) 2017-08-01
JP6373943B2 (ja) 2018-08-15
US9601501B2 (en) 2017-03-21
EP2930750A2 (en) 2015-10-14
EP2930750A3 (en) 2016-02-17
CN104979353B (zh) 2018-04-06
US9530460B2 (en) 2016-12-27
CN107393924A (zh) 2017-11-24
JP2015198249A (ja) 2015-11-09
CN104979360B (zh) 2018-04-06
US20160379687A1 (en) 2016-12-29
US9953685B2 (en) 2018-04-24
US20150287730A1 (en) 2015-10-08
TWI569418B (zh) 2017-02-01
JP6096237B2 (ja) 2017-03-15
CN106206591B (zh) 2019-05-14
US20160260727A1 (en) 2016-09-08
US20160254032A1 (en) 2016-09-01
US20150287738A1 (en) 2015-10-08
EP3139408A1 (en) 2017-03-08
US9613663B2 (en) 2017-04-04
US20150287732A1 (en) 2015-10-08
EP2930750B1 (en) 2020-02-26
TWI582959B (zh) 2017-05-11
US9508396B2 (en) 2016-11-29
TW201539722A (zh) 2015-10-16
CN104979358A (zh) 2015-10-14
TW201810618A (zh) 2018-03-16

Similar Documents

Publication Publication Date Title
CN104979358B (zh) 单一多晶硅层非易失性存储器的阵列结构
US9792993B2 (en) Memory cell with high endurance for multiple program operations
CN106663464B (zh) 具有eeprom功能的闪存系统
CN103311252B (zh) 具有可编程可擦除的单一多晶硅层非易失性存储器
CN104517970B (zh) 非易失性内存单元
US8325522B2 (en) Memory array of floating gate-based non-volatile memory cells
TWI588829B (zh) 一次編程非揮發性記憶胞
CN106158018A (zh) 非易失性记忆胞结构及其装置
US8917551B2 (en) Flexible 2T-based fuzzy and certain matching arrays
TWI706412B (zh) 非揮發性記憶胞及其相關非揮發性記憶胞陣列
CN103311188A (zh) 可编程可抹除的单一多晶硅层非挥发性存储器的制造方法
JP4557950B2 (ja) 不揮発性半導体記憶置
CN108695337A (zh) 可编程可抹除的非挥发性存储器
US8363469B1 (en) All-NMOS 4-transistor non-volatile memory cell
US20070091682A1 (en) Byte-Erasable Nonvolatile Memory Devices
EP3667670B1 (en) Multi-time programming memory cell and memory cell array with erase inhibit capability
JP2010157728A (ja) 不揮発性メモリ素子及びその駆動方法
CN104112476B (zh) 兼容标准cmos工艺的超低功耗伪差分结构非易失性存储器
CN106205715A (zh) 闪存的操作方法
KR100482714B1 (ko) 트랜지스터,트랜지스터어레이,반도체메모리및트랜지스터어레이의제조방법
JP2006005371A (ja) 不揮発性半導体記憶装置
CN112802523A (zh) 只读式存储单元及其相关的存储单元阵列
JP3577290B2 (ja) 不揮発性半導体記憶装置
JP2006005372A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant