CN106205715A - 闪存的操作方法 - Google Patents

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Abstract

本发明涉及半导体器件，公开了一种闪存的操作方法。本申请中，在对闪存单元执行读取操作时，同一行的选择栅PMOS晶体管的栅极所连接形成的第一控制线的电位从正电源电压切换到0V，由于不需要从正电压切换到负电压，大大降低了泵浦电路的功耗，同时对选择栅PMOS晶体管的栅极氧化层厚度和阈值电压进行适当的设置，使得被选中读取的闪存单元的读取电流能够准确代表被读取单元的状态。此外，在读取路径上去掉高压器件、仅使用低压器件，可以在执行读取操作时显著提高读速度。

Description

闪存的操作方法
技术领域
本发明涉及半导体器件，特别涉及闪存的操作方法。
背景技术
嵌入式2T_pFlash闪存(Embedded 2T_pFlash Memory)通常以IP(IntellectualProperty，知识产权)的形式被整合进系统级芯片，比如手机的SIM卡(SubscriberIdentity Module card，简称“SIM card”)芯片、智能银行卡芯片等等。由于这一特性，故称为“嵌入式”，以区别于单独闪存(Stand-alone Flash Memory)形成的产品。
单个器件单元由两个P型金属氧化物半导体(Metal Oxide SemiconductorField，简称“MOS”)晶体管(选择栅晶体管和控制栅晶体管)串联而成，故称为2T_pFlash。PMOS晶体管是现代超大规模集成电路的基本组成器件。PMOS有四个控制端，分别是栅极端(Gate)、漏端(Drain)、源端(Source)和衬底端(Bulk)。通过这四端的电位控制，可以实现晶体管的开启和关闭(对应电流的导通和截止)。选择栅晶体管(Select Gate Transistor)通常与控制栅晶体管串联，共同形成“2T闪存单元”。通过选择栅晶体管，可以选定或者取消选定固定地址的闪存单元进行操作。控制栅晶体管(Control Gate Transistor)即通常意义上存储“0/1”的单元。通过具体操作使得该晶体管呈现不同的电学特性(比如不同的阈值电压)，从而代表“0”或“1”。浮栅(Floating Gate)通常嵌入在控制栅晶体管的控制栅和硅衬底之间形成类似三明治结构。浮栅与控制栅之间通常采用氧化物－氮化物－氧化物(Oxide-Nitride-Oxide)绝缘薄膜隔离、浮栅与硅衬底之间通常采用氧化物(Oxide)绝缘薄膜隔离，浮栅本身通常是N型或者P型掺杂的多晶硅，可用来存储电荷从而改变控制栅晶体管的电学特性。
嵌入式2T pMOS闪存阵列采用或非(NOR)型架构(如图1所示)，从而保证能够进行随机读取(Random Access)。图1中的BL是Bit Line的简称，通常称为“位线”，用来控制晶体管漏端的电位。WL是Word Line的简称，通常称为“字线”，用来控制晶体管栅极端的电位。SL是Source Line的简称，通常称为“源线”，用来控制晶体管源端的电位。在NOR型电路架构下，可以通过BL/WL/SL的不同偏压设置，实现对任意一个闪存单元的读取。以图1中圆圈标记的内存单元为例，我们通过SG-1来打开选择栅pMOS，通过WL-1给控制栅pMOS一个合适的栅极电压，通过读取操作时BL-1和SL-1之间是否存在电流来判断“0”/“1”。
目前的2T_pFlash器件结构和阵列结构可以实现的最低功率为150uA/Mhz、最小读取时间为30ns，其中的至少一个性能仍有很大的改进空间。
发明内容
本发明的目的在于提供一种闪存的操作方法，在大大降低功耗的同时，不影响闪存单元的操作。
为解决上述技术问题，本发明的实施方式公开了一种闪存的操作方法，该闪存的阵列包括至少一个扇区，每个扇区包含N型阱和位于该N型阱中连接成矩形阵列的多个闪存单元，其中，
每个闪存单元包含一个选择栅PMOS晶体管和一个控制栅PMOS晶体管，该控制栅PMOS晶体管是带有浮栅的PMOS晶体管，选择栅PMOS晶体管的第一电极与控制栅PMOS晶体管的第二电极连接；
在闪存单元所接成的矩形阵列中，位于同一行的选择栅PMOS晶体管的栅极连接在一起形成第一控制线；
选择栅PMOS晶体管的阈值电压为－0.55V，栅极氧化层厚度为
在执行读取操作时，将被选中进行读取的闪存单元的第一控制线的电位从正电压切换到0V；
第一电极为源极且第二电极为漏极，或者第一电极为漏极且第二电极为源极。
本发明实施方式与现有技术相比，主要区别及其效果在于：
本申请中，在对闪存单元执行读取操作时，同一行的选择栅PMOS晶体管的栅极所连接形成的第一控制线的电位从正电源电压切换到0V，由于不需要从正电压切换到负电压，大大降低了泵浦电路的功耗，同时对选择栅PMOS晶体管的栅极氧化层厚度和阈值电压进行适当的设置，使得被选中读取的闪存单元的读取电流能够准确代表被读取单元的状态。
进一步地，在读取路径上去掉高压器件、仅使用低压器件，可以在执行读取操作时显著提高读速度。
进一步地，设置屏蔽器件以在执行写和擦除操作时关断，可以保护读取路径上的低压器件不受到高压的影响。
附图说明
图1是本发明第一实施方式中一种闪存的阵列的示意图；
图2是本发明第一实施方式中读取电流的模拟结果。
图3是本发明第一实施方式中执行读操作时的电位设置示意图。
图4是本发明第二实施方式中读取时间的模拟结果。
图5是本发明第二实施方式中用于读取的列选择器的示意图。
图6是本发明第二实施方式中执行写操作时的电位设置示意图。
图7A－7D是本发明第二实施方式中闪存单元的工艺步骤示意图。
具体实施方式
在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方案。
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施方式作进一步地详细描述。
本申请的发明人发现，原有技术功耗大和速度慢的主要原因是在读操作时X(WL)方向上SG偏压从Vcc(正电源电压)切换到“-1V”，这将使得泵浦电路的功耗非常大；并且X(WL)方向上读操作SG路径上用到了高压器件，从而使得读速度较慢，在读操作时由于Y(BL)方向上也用到高压器件，从而导致功耗大及读速度较慢。
针对上述原有技术功耗大和速度慢的主要原因，本申请的发明人提出了以下改进方案。在本发明的各实施方式中，为了与本领域常用语保持一致，并方便理解本发明，将第一控制线称为选择栅线(SG)，第二控制线称为字线(WL)，第三控制线称为位线(BL)，第四控制线称为源线(SL)。
本发明第一实施方式涉及一种闪存的操作方法。图1是一种闪存的阵列的示意图。如图1所示，该闪存的阵列包括至少一个扇区(例如图1中的扇区1和扇区2)，每个扇区包含N型阱和位于该N型阱中连接成矩形阵列的多个闪存单元，其中，每个闪存单元包含一个选择栅PMOS晶体管和一个控制栅PMOS晶体管，该控制栅PMOS晶体管是带有浮栅的PMOS晶体管，选择栅PMOS晶体管的第一电极与控制栅PMOS晶体管的第二电极连接。
在闪存单元所连接成的矩形阵列中，位于同一行的选择栅PMOS晶体管的栅极连接在一起形成第一控制线(例如SG1-4)。在执行读取操作时，将被选中进行读取的闪存单元的第一控制线的电位从正电压切换到0V。线路模拟显示这样可以显著降低功耗，将原先的最低功耗150uA/Mhz减少到<100uA/Mhz。
然而，本申请的发明人发现，将被选中进行读取的闪存单元的第一控制线的电位从正电压切换到0V后，由于压差下降，无法形成完整的沟道，从而导致读取电流下降而可能无法进行正常读取，因此需要对选择栅PMOS晶体管的工艺参数进行适当的调整。在本实施方式中，优选地，选择栅PMOS晶体管的阈值电压为－0.55V，栅极氧化层厚度为图2示出了上述改进的读操作电压偏置配合优化的工艺参数的器件模拟结果，由图2可以看出，通过优化的工艺参数的改进，被选中读取的闪存单元的读取电流从2.9μA增加到6.3μA，确实能达到5μA，即能够准确代表被读取单元的状态。此外，可以理解，只要能够使得被选中读取的闪存单元能够正常读取，也可以将选择栅PMOS晶体管的阈值电压设置为－0.5V～－0.6V，将栅极氧化层厚度设置为不限于上述参数。
第一电极为源极且第二电极为漏极，或者第一电极为漏极且第二电极为源极。
本申请中，在对闪存单元执行读取操作时，同一行的选择栅PMOS晶体管的栅极所连接形成的第一控制线的电位从正电源电压切换到0V，由于不需要从正电压切换到负电压，大大降低了泵浦电路的功耗，同时对选择栅PMOS晶体管的栅极氧化层厚度和阈值电压进行适当的设置，使得被选中读取的闪存单元的读取电流能够准确代表被读取单元的状态。
作为可选实施方式，选择栅PMOS晶体管的沟道长度为100nm-300nm；控制栅PMOS晶体管的栅极氧化层的厚度为8nm-11nm、氧化物－氮化物－氧化物薄膜绝缘层的厚度为10nm-20nm、浮栅的厚度为20nm-100nm，浮栅的掺杂浓度大于1*1020/cm－3、沟道长度为100nm-300nm。优选地，选择栅PMOS晶体管的沟道长度为195nm-300nm；控制栅PMOS晶体管的栅极氧化层的厚度为10nm-11nm、沟道长度为165nm-260nm、氧化物－氮化物－氧化物薄膜绝缘层的厚度为10nm-20nm、浮栅的掺杂浓度大于3*1020/cm－3、浮栅的厚度为20nm-100nm。
在闪存单元所连接成的矩形阵列中，位于同一行的控制栅PMOS晶体管的栅极连接在一起形成第二控制线(例如WL1-4)，位于同一列的选择栅PMOS晶体管的第二电极连接在一起形成第三控制线(例如BL1-4)，每个扇区中的控制栅PMOS晶体管的第一电极连接在一起形成一条第四控制线(例如SL1-2)。可选地，在执行读取操作时，设置每个扇区的N型阱(N-Well)的电位为电源电压(Vcc)、被选中进行读取的闪存单元的第二控制线的电位为－1V、第三控制线的电位为电源电压、第四控制线的电位为0V；或者在执行读取操作时，设置每个扇区的N型阱的电位为电源电压、被选中进行读取的闪存单元的第二控制线的电位为0V、第三控制线的电位为电源电压(Vcc)、第四控制线的电位为0V(如图3所示)。在本实施方式中，电源电压Vcc为1.5～1.8V。
需注意的是，在执行读取操作时，选中读取的闪存单元的栅极的电位设置范围和优化的选择栅晶体管工艺参数是保证上述闪存在大大降低功耗的同时能够准确执行读取功能所必须的，但同时也需要与其他的优选的电位数据配合使用，比如选中读取的闪存单元的WL、BL和SL的电位以及每个扇区的深N阱(Deep N-Well，简称“DWN”)电位设置，才能保证闪存单元的读取性能最优。
本发明第二实施方式涉及一种闪存的操作方法。第二实施方式在第一实施方式的基础上进行了改进，主要改进之处在于：在读取路径上去掉高压器件、仅使用低压器件，可以在执行读取操作时显著提高读速度。进一步设置屏蔽器件以在执行写和擦除操作时关断，可以保护读取路径上的低压器件不受到高压的影响。具体地说：
在执行读取操作时，读取路径上的所有器件采用核心器件(core device)。例如，在读操作时X(WL)方向上的SG路径去掉高压器件，只用低压器件，和/或在读操作时Y(BL)方向也去掉高压器件，只用低压器件。图4的线路模拟结果显示，改进后的读取时间可以达到小于20ns。可以理解，读取路径为在执行读操作时读取电流流过的路径，核心器件为操作电压最低的逻辑器件。
可选地，闪存的阵列还包括屏蔽器件。上述屏蔽器件设置成在执行写操作和擦除操作时被关断，以使得读取路径上的核心器件没有电流流过。例如，如图5所示，在Y(BL)方向上增加RDSG器件(即屏蔽器件)，在写和擦除操作时关断，以将RDSG器件上方的低压器件与RDSG器件下方的高压器件隔离，从而达到保护读操作Y(BL)方向上的低压器件线路的目的。
作为可选实施方式，采用衬底反偏辅助镜带到导带的隧穿效应(backbiasassisted band to band tunneling)的写操作方法，如图6所示。具体的说，在闪存单元所连接成的矩形阵列中，位于同一行的选择栅PMOS晶体管的栅极连接在一起形成第一控制线，位于同一行的控制栅PMOS晶体管的栅极连接在一起形成第二控制线，位于同一列的选择栅PMOS晶体管的第二电极连接在一起形成第三控制线，每个扇区中的控制栅PMOS晶体管的第一电极连接在一起形成一条第四控制线。在执行写操作时，设置每个扇区的所述N型阱的电位为4.5V、被选中进行编写的闪存单元的第一控制线的电位为－2V、第二控制线的电位为11V、第三控制线的电位为0V、第四控制线为悬置状态。可以理解，在本发明的其他实施方式中，也可以采用其他写操作方法，例如在执行写操作时，设置每个扇区的所述N型阱的电位为1.8V、被选中进行编写的闪存单元的第一控制线的电位为－5.5V、第二控制线的电位为10.6V、第三控制线的电位为－3.5V、第四控制线为0.9V等等，不限于上述设置。
为了形成有规则重复排列的闪存单元阵列，嵌入式2T pMOS闪存工艺相关流程步骤大致如下：
1.有源区(Active Area)的形成。这一部分工艺主要是在单晶硅圆片上形成需要制作闪存单元器件的区域，并通过浅沟槽隔离工艺(STI，Shallow Trench Isolation)对各个区域进行有效隔离。可以理解，在本发明的其他实施方式中，也可以采用等平面工艺、局部氧化等其他介质隔离工艺对各个区域进行隔离。
2.深N阱(Deep N-Well)的形成。嵌入式2T pMOS闪存的闪存单元是pMOS器件，而通常单晶硅圆片都是p型掺杂的，因此必须利用这一部分工艺形成深N阱，并将所有闪存单元器件置于深N阱的包围之中。可以理解，在本发明的其他实施方式中，也可以选择n型掺杂的单晶硅圆片来制备器件。
3.选择栅pMOS晶体管的阈值注入。由于在读取状态下需要得到尽可能大的读取电流，因此与控制栅晶体管串联的选择栅晶体管的阈值通常远小于控制栅晶体管。如图7A所示，这部分工艺的目的就是在选择栅晶体管的沟道区域注入n型杂质并激活，从而控制阈值的大小。通常，选择栅晶体管的阈值范围会控制在-0.5V～-1.5V。注意，选择栅pMOS晶体管的阈值注入会同时进入选择栅晶体管和控制栅晶体管的沟道区。
4.控制栅pMOS晶体管的阈值注入。为了防止编程状态下控制栅晶体管出现穿通现象(此时，IN接高电位，SL-1接低电位)，控制栅晶体管的阈值通常高过选择栅晶体管，并需要做精确控制。如图7B所示，这部分工艺的目的就是在控制栅晶体管的沟道区域注入n型杂质并激活，从而控制阈值的大小。通常，控制栅晶体管的阈值范围会控制在-1.8V～-2.8V。如步骤3所述，正是由于控制栅晶体管的沟道区域同时进行了“选择栅pMOS晶体管阈值注入”和“控制栅pMOS晶体管阈值注入”这两道工艺，所以控制栅晶体管的阈值较高。
5.隧穿氧化层的形成。隧穿氧化层(Tunnel Oxide)同时也充当选择栅晶体管和控制栅晶体管的栅氧化层，通常采用“干氧热生长”工艺来保证氧化层质量。
6.n型多晶硅浮栅(Floating Gate)的形成。这部分工艺主要是在闪存阵列有源区淀积形成多晶硅并通过n型离子注入激活形成n型重掺杂的浮栅。
7.ONO绝缘层的形成与局部刻蚀。ONO薄膜自下而上由二氧化硅、氮化硅、二氧化硅这三层薄膜构成。通过这部分工艺，在控制栅晶体管区域，ONO绝缘层会和隧穿氧化层一起将浮栅与外界隔绝，从而保证编程时进入浮栅的电子能够长时间存储。在选择栅晶体管区域，ONO绝缘层会被光刻工艺清除，从而保证后续的栅极多晶硅能和浮栅多晶硅完全接触(即浮栅的功能性与选择栅晶体管栅极相同)，最终的选择栅晶体管可以视为正常的单栅极pMOS晶体管。
8.栅极多晶硅的形成。这部分工艺首先是淀积多晶硅薄膜。由于选择栅晶体管和控制栅晶体管都是pMOS，因此多晶硅薄膜随后会进行p型离子注入激活形成p型重掺杂。最后通过曝光和刻蚀工艺形成选择栅晶体管和控制栅晶体管的栅极。此时，选择栅晶体管的栅极与浮栅是一个整体，而控制栅晶体管的栅极与浮栅被ONO绝缘层隔离。
9.Internal-Node Junction(内部结点)离子注入。这部分工艺是通过p型离子注入激活形成IN结。由于2T pMOS闪存采用了BBHE(带-带隧穿热电子注入)效应将电子从IN这一端注入浮栅进行编程，因此IN的掺杂浓度和深度都有要求，无法利用正常工艺中的P+源漏注入来代替。
10.P+源漏注入。这部分工艺主要形成pMOS的源漏掺杂，如图7D所示，针对2T pMOS闪存器件，就是图7C中标示的BL-1和SL-1这两个结。
11.其他后道工艺流程，比如接触通孔(Contact)、金属连线、钝化层(Passivation)等等。
本发明的各方法实施方式均可以以软件、硬件、固件等方式实现。不管本发明是以软件、硬件、还是固件方式实现，指令代码都可以存储在任何类型的计算机可访问的存储器中(例如永久的或者可修改的，易失性的或者非易失性的，固态的或者非固态的，固定的或者可更换的介质等等)。同样，存储器可以例如是可编程阵列逻辑(Programmable ArrayLogic，简称“PAL”)、随机存取存储器(Random Access Memory，简称“RAM”)、可编程只读存储器(Programmable Read Only Memory，简称“PROM”)、只读存储器(Read-Only Memory，简称“ROM”)、电可擦除可编程只读存储器(Electrically Erasable Programmable ROM，简称“EEPROM”)、磁盘、光盘、数字通用光盘(Digital Versatile Disc，简称“DVD”)等等。
综上，本申请通过对嵌入式2T_pFlash闪存器件的操作电压、器件性能及设计进行优化，使得功耗可以从150uA/Mhz减少到<100uA/Mhz，并使得读取时间可以从30ns减少到<20ns。
需要说明的是，在本专利的权利要求和说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
虽然通过参照本发明的某些优选实施方式，已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims (9)

1.一种闪存的操作方法，其特征在于，该闪存的阵列包括至少一个扇区，每个扇区包含N型阱和位于该N型阱中连接成矩形阵列的多个闪存单元，其中，
每个闪存单元包含一个选择栅PMOS晶体管和一个控制栅PMOS晶体管，该控制栅PMOS晶体管是带有浮栅的PMOS晶体管，所述选择栅PMOS晶体管的第一电极与所述控制栅PMOS晶体管的第二电极连接；
在所述闪存单元所连接成的矩形阵列中，位于同一行的选择栅PMOS晶体管的栅极连接在一起形成第一控制线；
所述选择栅PMOS晶体管的阈值电压为－0.55V、栅极氧化层的厚度为
在执行读取操作时，将被选中进行读取的闪存单元的第一控制线的电位从正电压切换到0V；
所述第一电极为源极且所述第二电极为漏极，或者所述第一电极为漏极且所述第二电极为源极。
2.根据权利要求1所述的闪存的操作方法，其特征在于，所述选择栅PMOS晶体管的沟道长度为100nm-300nm。
3.根据权利要求1所述的闪存的操作方法，其特征在于，所述控制栅PMOS晶体管的栅极氧化层的厚度为8nm-11nm、氧化物－氮化物－氧化物薄膜绝缘层的厚度为10nm-20nm、浮栅的厚度为20nm-100nm、浮栅的掺杂浓度大于1*1020/cm－3、沟道长度为100nm-300nm。
4.根据权利要求1所述的闪存的操作方法，其特征在于，在所述闪存单元所连接成的矩形阵列中，位于同一行的控制栅PMOS晶体管的栅极连接在一起形成第二控制线，位于同一列的选择栅PMOS晶体管的第二电极连接在一起形成第三控制线，每个扇区中的控制栅PMOS晶体管的第一电极连接在一起形成一条第四控制线；
在执行读取操作时，设置每个扇区的所述N型阱的电位为电源电压、所述被选中进行读取的闪存单元的第二控制线的电位为－1V、第三控制线的电位为所述电源电压、所述第四控制线的电位为0V。
5.根据权利要求1所述的闪存的操作方法，其特征在于，在所述闪存单元所连接成的矩形阵列中，位于同一行的控制栅PMOS晶体管的栅极连接在一起形成第二控制线，位于同一列的选择栅PMOS晶体管的第二电极连接在一起形成第三控制线，每个扇区中的控制栅PMOS晶体管的第一电极连接在一起形成一条第四控制线；
在执行读取操作时，设置每个扇区的所述N型阱的电位为电源电压、所述被选中进行读取的闪存单元的第二控制线的电位为0V、第三控制线的电位为所述电源电压、所述第四控制线的电位为0V。
6.根据权利要求1所述的闪存的操作方法，其特征在于，在执行读取操作时，读取路径上的所有器件采用核心器件。
7.根据权利要求6所述的闪存的操作方法，其特征在于，所述闪存的阵列还包括屏蔽器件；
所述屏蔽器件设置成在执行写操作和擦除操作时被关断，以使得所述读取路径上的核心器件没有电流流过。
8.根据权利要求1至7中任一项所述的闪存的操作方法，其特征在于，在所述闪存单元所连接成的矩形阵列中，位于同一行的选择栅PMOS晶体管的栅极连接在一起形成第一控制线，位于同一行的控制栅PMOS晶体管的栅极连接在一起形成第二控制线，位于同一列的选择栅PMOS晶体管的第二电极连接在一起形成第三控制线，每个扇区中的控制栅PMOS晶体管的第一电极连接在一起形成一条第四控制线；
在执行写操作时，设置每个扇区的所述N型阱的电位为4.5V、被选中进行编写的闪存单元的第一控制线的电位为－2V、第二控制线的电位为11V、第三控制线的电位为0V、第四控制线为悬置状态。
9.根据权利要求1至7中任一项所述的闪存的操作方法，其特征在于，所述选择栅PMOS晶体管的沟道长度为195nm-300nm；
所述控制栅PMOS晶体管的栅极氧化层的厚度为10nm-11nm、沟道长度为165nm-260nm、氧化物－氮化物－氧化物薄膜绝缘层的厚度为10nm-20nm、浮栅的掺杂浓度大于3*1020/cm－3、浮栅的厚度为20nm-100nm。
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