CN103514954A - 闪存的擦除方法、读取方法及编程方法 - Google Patents

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Abstract

本发明涉及半导体器件领域，公开了一种闪存的擦除方法、读取方法及编程方法。本发明中，该闪存在执行擦除操作时，设置被选中进行擦除的扇区的N型阱的电位为8V～12V，位线电位为4V～6V，字线电位为-7V～-10V；在执行读取操作时，设置每个扇区的所述N型阱的电位为VCC，所述被选中进行读取的闪存单元的位线电位为VCC，源线电位为0V；在执行编程操作时，设置被选中编程的闪存单元的位线电位为VCC-6.5V～VCC-4.5V，字线电位为VCC+6V～VCC+9V。通过充分考虑芯片的生产工艺、芯片的电路设计、闪存器件特性、芯片质量以及芯片成本等诸多因素后，制定出了优化的适用于NOR型嵌入式2T PMOS闪存的擦除、读取和编程条件。

Description

闪存的擦除方法、读取方法及编程方法
技术领域
本发明涉及半导体器件领域，特别涉及一种闪存的擦除、读取和编程技术。
背景技术
嵌入式闪存（Embedded Flash Memory）通常以IP核（IntellectualProperty Core，知识产权核）的形式被整合进系统级芯片，比如手机的SIM-card（SIM为Subscriber Identity Module的缩写，指客户识别模块）芯片、智能银行卡芯片等。由于这一特性，故称为“嵌入式”，以区别于单独闪存（Stand-alone Flash Memory）形成的产品。
嵌入式闪存阵列通常采用或非型（简称NOR型）架构（如图1所示），从而保证能够进行随机读取（Random Access）。图1中的BL是Bit Line的简称，通常称为“位线”，用来控制晶体管漏端的电位。WL是Word Line的简称，通常称为“字线”，用来控制晶体管栅极端的电位。SL是Source Line的简称，通常称为“源线”，用来控制晶体管源端的电位。在图1所示的电路架构下，可以通过控制位线、字线和源线的配合，实现对任意一个闪存单元的读取。以NMOS（Negative channel-Metal-Oxide-Semiconductor，N型金属氧化物半导体）闪存为例，如果要读取图1中圆圈标记的闪存单元的数据，可以将其对应的字线电位拉高（其余字线接地），同时把这一闪存单元对应的位线拉高（其余位线接地），所有源线接地。这样，只有圆圈标记的闪存单元的数据可以输出（其余单元要么栅极电位接地无法开启，要么位线与源线同时接地没有压差）。
专利号为US5912842的美国专利公开了一种2T PMOS闪存，该闪存存储数据的闪存单元包括相互串联的选择栅PMOS（Positive Channel MetalOxide Semiconductorc，P型金属氧化物半导体）晶体管和具有浮栅的控制栅PMOS晶体管。
其中，PMOS晶体管是现代超大规模集成电路的基本组成器件。PMOS有四个控制端，分别是栅极端（Gate）、漏端（Drain）、源端（Source）和衬底端（Bulk），通过这四端的电位控制，可以实现晶体管的开启和关闭（对应电流的导通和截止）；选择栅晶体管（Select Gate Transistor）通常与控制栅晶体管串联，共同形成“2T闪存单元”，通过选择栅晶体管，可以选定或者取消对选定固定地址的闪存单元的操作；控制栅晶体管（ControlGate Transistor）指通常意义上存储“0/1”的单元，通过具体操作使得该晶体管呈现不同的电学特性（比如不同的阈值电压），从而代表“0”或“1”；浮栅（Floating Gate）通常嵌入在控制栅晶体管的控制栅和硅衬底之间形成类似三明治结构，在上述嵌入式2T PMOS闪存中，浮栅与控制栅之间采用氧化物-氮化物-氧化物绝缘薄膜隔离、浮栅与硅衬底之间采用氧化物绝缘薄膜隔离，浮栅本身是N型或者P型掺杂的多晶硅，可用来存储电荷，从而改变控制栅PMOS晶体管的电学特性。
擦除操作通常指在闪存产品中代表“擦除数据”的操作。针对本发明涉及的嵌入式PMOS闪存，编程操作主要是利用沟道FN（Fowler-Nordheim，富雷一诺特海姆，即Fowler和Nordheim两个人的名字的简称)隧穿效应将存储在浮栅中的电子抽出，从而使得控制栅晶体管的阈值电压升高，外部电路在读取时反映为数据“1”。
编程操作通常指在闪存产品中代表“写入数据”的操作。针对本发明涉及的嵌入式PMOS闪存，编程操作主要是利用BBHE（带-带隧穿热电子注入）效应将电子注入浮栅，从而使得控制栅晶体管的阈值电压降低，外部电路在读取时反映为数据“0”。
擦除扰动（Erase Disturb）指在擦除某些地址的数据时，导致其它地址的数据被篡改的现象。
读取扰动（Read Disturb）指在读取某个地址的数据时，导致其它地址的数据被篡改的现象。
编程扰动（Program Disturb）指在编程某个地址的数据时，导致其它地址的数据被篡改的现象。
要实现闪存的擦除、读取及编程等操作，需要其操作条件能够匹配器件的特征参数、满足器件的性能要求并同时避免对闪存产品可靠性产生的负面影响。一组优化的操作条件的产生，需要耗费巨大的时间和资金成本，充分考虑芯片生产工艺、芯片电路设计、闪存器件特性、芯片质量和芯片成本等诸多因素的影响。
发明内容
本发明的目的在于提供一种闪存的擦除方法、读取方法及编程方法，在充分考虑了芯片的生成工艺、芯片的电路设计、闪存器件特性、芯片质量以及芯片成本等诸多因素的影响后，制定出了优化的适用于NOR型嵌入式2TPMOS闪存的擦除、读取和编程条件。
为解决上述技术问题，本发明的实施方式公开了一种闪存的擦除方法，该闪存的阵列包括至少一个扇区，每个扇区包含N型阱和位于该N型阱中连接成矩形阵列的多个闪存单元，其中，
每个闪存单元包含一个选择栅PMOS晶体管和一个控制栅PMOS晶体管，该控制栅PMOS晶体管是带有浮栅的PMOS晶体管，选择栅PMOS晶体管的第一电极与控制栅PMOS晶体管的第二电极连接；
在闪存单元所连接成的矩形阵列中，位于同一列的选择栅PMOS晶体管的第二电极连接在一起形成第一控制线，位于同一行的控制栅PMOS晶体管的栅极连接在一起形成第二控制线；
选择栅PMOS晶体管的栅极氧化层厚度为8nm～11nm，沟道长度为100nm～300nm；控制栅PMOS晶体管的栅极氧化层的厚度为8nm～11nm，氧化物-氮化物-氧化物薄膜绝缘层的厚度为10nm～20nm，沟道长度为100nm～300nm；
该擦除方法包括以下步骤：
在执行擦除操作时，设置被选中进行擦除的扇区的N型阱的电位为8V～12V，第一控制线的电位为4V～6V，第二控制线的电位为-10V～-7V；
上述第一电极为源极且第二电极为漏极，或者，第一电极为漏极且第二电极为源极。
本发明的实施方式还公开了一种闪存的读取方法，该闪存的阵列包括至少一个扇区，每个扇区包含N型阱和位于该N型阱中连接成矩形阵列的多个闪存单元，其中，
每个闪存单元包含一个选择栅PMOS晶体管和一个控制栅PMOS晶体管，该控制栅PMOS晶体管是带有浮栅的PMOS晶体管，选择栅PMOS晶体管的第一电极与控制栅PMOS晶体管的第二电极连接；
在闪存单元所连接成的矩形阵列中，位于同一列的选择栅PMOS晶体管的第二电极连接在一起形成第一控制线，每个扇区中的控制栅PMOS晶体管的第一电极连接在一起形成一条第四控制线；
该读取方法包括以下步骤：
在执行读取操作时，设置被选中进行读取的闪存单元的第一控制线电位为电源电压，第四控制线电位为0V；
上述第一电极为源极且第二电极为漏极，或者，第一电极为漏极且第二电极为源极。
本发明的实施方式还公开了一种闪存的编程方法，该闪存的阵列包括至少一个扇区，每个扇区包含N型阱和位于该N型阱中连接成矩形阵列的多个闪存单元，其中，
每个闪存单元包含一个选择栅PMOS晶体管和一个控制栅PMOS晶体管，该控制栅PMOS晶体管是带有浮栅的PMOS晶体管，选择栅PMOS晶体管的第一电极与控制栅PMOS晶体管的第二电极连接；
在闪存单元所连接成的矩形阵列中，位于同一列的选择栅PMOS晶体管的第二电极连接在一起形成第一控制线，位于同一行的控制栅PMOS晶体管的栅极连接在一起形成第二控制线；
选择栅PMOS晶体管的栅极氧化层厚度为8nm～11nm，沟道长度为100nm～300nm；控制栅PMOS晶体管的栅极氧化层的厚度为8nm～11nm，氧化物-氮化物-氧化物薄膜绝缘层的厚度为10nm～20nm，沟道长度为100nm～300nm；
该编程方法包括以下步骤：
该闪存在执行编程操作时，设置被选中编程的闪存单元的第一控制线电位为电源电压-6.5V～电源电压-4.5V，第二控制线电位为电源电压+6V～电源电压+9V；
上述第一电极为源极且第二电极为漏极，或者，第一电极为漏极且第二电极为源极。
本发明实施方式与现有技术相比，主要区别及其效果在于：
本发明提供了适用于NOR型嵌入式2T PMOS闪存的优化操作方法。这些操作方法的最终制定经历了近20年的持续投入，时间成本和资金成本巨大，充分考虑了芯片生产工艺、芯片电路设计、闪存器件特性、芯片质量和芯片成本等众多因素的影响，主要因素包括：
1.闪存操作方法中操作条件的优化必须以闪存芯片的生产工艺节点为基础才能展开。以0.18微米的嵌入式PMOS闪存为例，从建立技术节点工艺伊始到工艺条件固化就至少需要耗费3～5套光罩（每套6万美元）、300～500片8英寸晶圆片（每片1000美元），仅这两项投入成本就超出48万美元。工艺开发时间通常为2-3年，人力成本约30-45万美元/年（10-15人），因此人力资源投入至少60万美元。综上所述，0.18微米微米嵌入式PMOS闪存工艺节点上的操作条件优化耗费的成本超过100万美元。0.13微米、90纳米和55纳米生产工艺节点的开发成本更是0.18微米的数倍乃至数十倍。
2.NOR型嵌入式闪存通常以IP的形式被整合进微控制器芯片、智能卡芯片等系统级芯片产品之中（占据的面积至少占总面积的20%以上），因此闪存电路的面积非常重要。为了保持产品的竞争力，闪存操作条件的优化必须以“尽量不增加电路面积”为前提。经过近20年的技术开发和经验累积，
利用优化后闪存操作条件设计的嵌入式2T PMOS闪存具备了充分的竞争力，位列嵌入式闪存IP市场的前两名。
3.NOR型嵌入式2T PMOS闪存阵列的闪存单元由选择栅PMOS晶体管和控制栅PMOS晶体管规则排列形成，在闪存阵列的周围主要是各种功能电路（比如电荷泵浦电路、解码电路、运放电路等等）。无论是闪存阵列中的选择栅PMOS晶体管和控制栅PMOS晶体管，还是功能电路中的PMOS晶体管和NMOS晶体管，其器件特性都对闪存操作条件的优化提出了限制（比如电荷泵浦电路产生的高压不能高于传输电路中N型或者P型MOS晶体管的漏端击穿电压）。
4.闪存质量，尤其是可靠性，与闪存的操作条件密切相关。闪存操作条件的优化往往针对的就是闪存产品在使用过程中出现的种种问题。这些问题中相当的部分需要特定的应用条件（比如某个特定的高温或者低温）、较长的使用时间（比如1万次以上的擦除编程操作）或者很大的统计样本（比如上千万颗芯片）才能被察觉、归类、分析和解决。因此，相应操作条件的优化具备特殊性，无法通过简单多次试验或者单纯的理论推导来进行。
通过综合上述因素，投入了巨大的科研成本后，本发明公开的闪存的擦除、读取及编程操作条件具有如下效果：
在擦除操作时，将被选中进行读取的扇区进行适当的偏压设置，能够保证擦除条件与闪存单元器件以及高压器件的特征参数匹配，实现既定的擦除功能，满足对产品性能（主要是擦除时间）的要求。同时，保证被选中扇区的控制栅PMOS晶体管中存储的电荷被有效擦除的同时不产生其他负面效应。此外，本方法对未被选中擦除的扇区的各偏置电压进行的限定，能够有效避免未选中扇区在闪存进行擦除操作时产生的漏电等负面影响。
在进行读取操作时，将被选中进行读取的闪存单元中各偏置电压进行适当的设置，能够保证读取条件与闪存单元器件的结构特征参数匹配，使被选中读取的闪存单元的读取电流能够准确代表被读取单元的状态。同时，可以使读取电路足够精简以保持其较高的读取速度和较低的读取功耗。对于未被选中进行读取的闪存单元的偏压设置，可以保证在读取某个闪存单元的过程中，其余未选中闪存单元的状态不对被选中单元的读取电流产生较大的影响。整个读取操作条件的设置，能够有效避免对闪存产品的可靠性产生的负面影响。
在执行编程操作时，将选中编程的闪存单元的编程操作条件进行适当的设置，能够使编程条件与闪存单元器件的特征参数匹配，实现既定的编程功能。对处于未编程状态下的闪存单元的偏置电压的设置，能够有效避免未编程闪存单元对选中编程的闪存单元的干扰及自身产生的“误编程”，同时，也能有效避免未编程闪存单元对闪存产品的可靠性产生的负面影响。
进一步地，在执行擦除操作时，选择擦除偏压中的第二控制线的电位为-10V～-7V，N型阱的电位为8V～12V，第四控制线的电位为7V～11V，能够保证控制栅PMOS晶体管中的浮栅多晶硅和N型阱之间产生FN隧穿效应，从而实现浮栅电荷的擦除功能，同时避免控制栅PMOS晶体管中控制栅极多晶硅和浮栅多晶硅之间的FN隧穿效应，降低第三控制线与第二控制线之间的漏电。
进一步地，在执行擦除操作时，在N型阱的电位确定的条件下，未选中扇区与选中扇区共享第一控制线的电位，未选中扇区中的第三控制线、第四控制线和第一控制线的电位相同，能够有效避免未选中扇区在闪存进行擦除操作时产生的漏电等负面影响。
进一步地，在执行读取操作时，对于第三控制线被打开的未选中的闪存单元，设置其第一控制线和第四控制线的电位为电源电压，即第一控制线和第四控制线之间无压差，能够使这些未被选中的闪存单元不对被选中进行读取的闪存单元的读取电流产生较大影响。
进一步地，在执行读取操作时，通过设置第一控制线和第三控制线的电位为电源电压，能够使第四控制线的电位被拉低到0V的未被选中进行读取的闪存单元的选择栅PMOS晶体管充分关闭，从而在读取某个闪存单元的过程中，避免其余未被选中的闪存单元对该被选中的闪存单元的读取产生较大的影响。
进一步地，在执行编程操作时，通过将这些未选中的闪存单元的第一控制线的电位置低到电源电压，第一控制线与N型阱等电位，可以使他们之间无法产生电子/空穴对，避免可能发生的“误编程”。
进一步地，在执行编程操作时，通过将这些未选中的闪存单元的第三控制线的电位拉高到电源电压，可以将选择栅PMOS晶体管充分关闭，此时，选中编程的闪存单元的第一控制线的负电位无法传送到控制栅PMOS晶体管的漏极，避免可能发生的“误编程”。
附图说明
图1是现有技术中一种NOR型嵌入式闪存阵列的示意图；
图2是本发明各实施方式中的一种NOR型嵌入式2T PMOS闪存阵列的示意图；
图3A示出了本发明第二实施方式中固定源线电位下失效闪存单元数量与擦除时间之间的关系曲线；
图3B示出了本发明第二实施方式中固定擦除时间下失效闪存单元数量与源线电位之间的关系曲线；
图4示出了本发明第二实施方式中不同WL/SL压差下失效单元数和编程窗口电压之间的关系曲线；
图5A示出了本发明第二实施方式中一定偏压下擦除时间为2小时的失效单元数和编程窗口电压之间的关系曲线；
图5B示出了本发明第二实施方式中一定偏压下擦除时间为24小时的失效单元数和编程窗口电压之间的关系曲线；
图6A是本发明第四实施方式中BL电位为0V而SL电位为VCC的不同时间的LTDR测试结果；
图6B是本发明第四实施方式中BL电位为VCC而SL电位为0的不同时间的LTDR测试结果。
具体实施方式
在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方案。
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施方式作进一步地详细描述。
在本发明的各实施方式中，为了与本领域常用语保持一致，并方便理解本发明，将第一控制线称为位线（BL），第二控制线称为字线（WL），第三控制线称为选择栅线（SG），第四控制线称为源线（SL）。
本发明第一实施方式涉及一种闪存的擦除方法。图2是该NOR型嵌入式2T PMOS闪存阵列的示意图。
具体地说，如图2所示，使用该擦除方法的闪存阵列包括至少一个扇区（为了简洁表示，图2中只示出了两个扇区的阵列），每个扇区包含N型阱和位于该N型阱中连接成矩形阵列的多个闪存单元，其中，每个闪存单元包含一个选择栅PMOS晶体管和一个控制栅PMOS晶体管，该控制栅PMOS晶体管是带有浮栅的PMOS晶体管，选择栅PMOS晶体管的第一电极与控制栅PMOS晶体管的第二电极连接。
在上述闪存单元所连接成的矩形阵列中，位于同一列的选择栅PMOS晶体管的第二电极连接在一起形成位线，位于同一行的选择栅PMOS晶体管的栅极连接在一起形成选择栅线，位于同一行的控制栅PMOS晶体管的栅极连接在一起形成字线，而每个扇区中的控制栅PMOS晶体管的第一电极连接在一起形成一条源线。
在每个闪存单元中，选择栅PMOS晶体管的栅极氧化层厚度为8nm～11nm，沟道长度为100nm～300nm，漏极击穿电压为8V～15V。控制栅PMOS晶体管的栅极氧化层的厚度为8nm～11nm，氧化物-氮化物-氧化物薄膜绝缘层的厚度为10nm～20nm，沟道长度为100nm～300nm，浮栅的掺杂浓度大于1×1020/cm-3，浮栅的厚度为20nm～100nm，漏极击穿电压为8V～15V。
该闪存的擦除方法包括以下步骤：
该闪存在执行擦除操作时，设置被选中进行擦除的扇区的N型阱（DeepN-Well，DNW）的电位为8V～12V，位线电位为4V～6V，字线电位为-10V～-7V，选择栅线电位和源线电位为7V～11V。
上述第一电极为源极且第二电极为漏极，或者，第一电极为漏极且第二电极为源极。
优选地，在本实施方式中，闪存单元所连接成的矩形阵列包含至少两个扇区，在执行擦除操作时，设置每个未被选中进行擦除的扇区的DNW的电位为8V～12V，位线电位、选择栅线电位和源线电位为4V～6V，字线电位为VCC（Volt Current Condenser的缩写，指电源电压）。
选择擦除偏压中的WL=-10V～-7V，DNW=8～12V，SL=7V～11V，能够保证控制栅PMOS晶体管中的浮栅多晶硅和DNW衬底之间产生FN隧穿效应，从而实现浮栅电荷的擦除功能，同时避免控制栅PMOS晶体管中控制栅极多晶硅和浮栅多晶硅之间的FN隧穿效应和降低SG与WL之间的漏电。
优选地，在本实施方式中，选择栅PMOS晶体管的栅极氧化层厚度为10nm～11nm，沟道长度为195nm～300nm，漏极击穿电压为8V～10V，所述控制栅PMOS晶体管的栅极氧化层的厚度为10nm～11nm，沟道长度为165nm～260nm，氧化物-氮化物-氧化物薄膜绝缘层的厚度为10nm～20nm，浮栅的掺杂浓度大于3×1020/cm-3，浮栅的厚度为20nm～100nm，漏极击穿电压为8V～10V；在执行擦除操作时，设置每个扇区的N型阱的电位为9.8V～10.8V，被选中擦除的扇区的位线的电位为5V，字线的电位为-8.8V，选择栅线和源线的电位为9V，为被选中进行擦除的扇区的位线、选择栅线和源线的电位为5V，字线的电位为VCC。
在DWN的电位确定的条件下，未选中扇区与选中扇区共享BL的电位，未选中扇区中的SG、SL和BL的电位相同，能够有效避免未选中扇区在闪存进行擦除操作时产生的漏电等负面影响。
在本实施方式中，电源电压VCC为1.0V～2.5V。
值得注意的是，在本实施方式中，在执行擦除操作时，选中擦除的扇区的BL、DWN和WL的电位设置范围是保证上述闪存能够准确执行擦除功能的所必须的，但同时也需要与其他的优选的电位数据配合使用，比如选中擦除的扇区的SG和SL的电位设置，还有未选中擦除的扇区的DWN、WL、BL、SG和SL的电位设置，才能保证闪存的擦除性能最优。
在进行擦除操作时，将被选中进行读取的扇区进行适当的偏压设置，能够保证擦除条件与闪存单元器件以及高压器件的特征参数匹配，实现既定的擦除功能，满足对产品性能（主要是擦除时间）的要求。同时，保证被选中扇区的控制栅PMOS晶体管中存储的电荷被有效擦除的同时不产生其他负面效应。此外，本方法对未被选中擦除的扇区的各偏置电压进行的限定，能够有效避免未选中扇区在闪存进行擦除操作时产生的漏电等负面影响。
本发明的第二实施方式涉及一种闪存的擦除方法。图2是该NOR型嵌入式2T PMOS闪存阵列的示意图。
如图2所示，该2T PMOS闪存由选择栅PMOS晶体管（SG控制其栅极电位）和控制栅PMOS晶体管（WL控制其栅极电位）串联，形成存储数据的闪存单元。如果要读取图1中圆圈标记的闪存单元的数据，可以通过选择栅线SG1来打开选择栅PMOS晶体管，通过字线WL1给控制栅PMOS晶体管一个合适的栅极电压，通过读取位线BL1和源线SL1在存在电压差时是否存在电流来判断“0”/“1”。为了保证数据的擦除速度，闪存阵列通常以多条字线WL为基本单位进行擦除操作，并把这多条字线归为一个扇区（Sector，一个扇区的源线SL通常是接在一起的）。为了简化对于“优化擦除操作条件”的阐述，图1仅用2条字线来代表一个扇区（扇区1和扇区2）。通常，系统功能要求闪存阵列必须在擦除某些扇区内数据的同时，保证其他扇区的数据不受影响。
表1提供了上述NOR型嵌入式2T PMOS闪存优化的擦除操作条件。现有大规模集成电路制造工艺主要采用P型硅衬底，由于本实施方式涉及的嵌入式闪存采用的是PMOS，因此闪存阵列必须被N型阱（Deep N-Well,DNW）包围，DNW在此可以理解为PMOS闪存器件的衬底（具有确定的电位）。
表1.NOR型嵌入式2T PMOS闪存优化的擦除偏压设置表。
Figure BDA0000394337590000131
擦除操作条件的设定与优化主要的考量有：
1.被选中擦除的扇区的操作条件必须与闪存单元器件以及高压器件的特征参数匹配，否则无法实现既定的擦除功能。对于0.18μm到55nm工艺节点的嵌入式2T PMOS闪存产品，单元器件采用的是选择栅PMOS晶体管（无浮栅）和控制栅PMOS晶体管（有浮栅），其中选择栅PMOS晶体管的主要特征参数如下：“栅氧化层（二氧化硅薄膜）电学厚度为8nm～11nm、沟道长度为100nm～300nm、漏端击穿电压为8V～15V”；控制栅晶体管的主要特征参数如下：“栅氧化层电学厚度为8nm～11nm、ONO（Oxide-Nitride-Oxide，氧化物-氮化物-氧化物）绝缘层（即二氧化硅-氮化硅-氧化硅薄膜）的电学厚度为10nm～20nm、浮栅的厚度为20nm～100nm，浮栅掺杂浓度为1×1020/cm-3以上、沟道长度为100nm～300nm、漏端击穿电压为8V～15V”。原则上，栅氧化层的厚度和ONO绝缘层的厚度不会随着工艺节点的微缩而微缩（否则闪存产品的数据存储性能会大受影响）。选择栅和控制栅PMOS晶体管的上述特征参数限制了擦除操作时偏压设置的范围。举例来讲，在擦除操作时，选择栅PMOS晶体管源漏两端的压差（一端是BL电位，另一端是SL1电位）要适中，不能引起穿通现象，否则会引起漏电，进而导致擦除功能无法实现。另一方面，0.18μm到55nm工艺节点的嵌入式2T PMOS闪存产品，采用的高压MOS器件（HVMOS）主要参数如下：“栅氧化层厚度在10nm～20nm，漏端击穿电压在10V～20V”。高压MOS器件的栅氧厚度和漏端击穿电压参数直接限制了电路所能传输的电压上限。
2.擦除操作条件必须能有效擦除被选中扇区控制栅PMOS晶体管的浮栅中存储的电荷，同时不产生其它负面效应。在保证选择栅晶体管被很好的关闭的前提下，擦除操作主要考虑的是控制栅PMOS晶体管各端的偏压。控制栅晶体管浮栅电荷的擦除主要利用的是浮栅多晶硅与DNW衬底之间的FN隧穿效应（两者之间由栅氧化层隔离）。针对本发明的嵌入式2T PMOS闪存，编程操作主要是利用沟道FN隧穿效应将存储在浮栅中的电子抽出，从而使得控制栅PMOS晶体管的阈值电压升高，外部电路在读取时反映为数据“1”。通常，对于热氧化生长的栅氧薄膜，需要9～10MV/cm的电场强度才能引发FN隧穿效应。因此，结合控制栅PMOS晶体管的特征参数（主要是栅氧化层的厚度和ONO绝缘层的厚度），WL/SL以及WL/DNW之间的压差必须大于18V。但是，WL/SL之间的压差过大，则有可能引发控制栅多晶硅（WL）到浮栅多晶硅之间的FN隧穿效应，同时SG和WL之间的漏电也会增加。因此，经过大量实际产品开发的优化折中，最终决定的擦除偏压条件为WL=-10V～-7V，DNW=8～12V，SL=7V～11V左右。此偏压条件下，被选中扇区控制栅晶体管浮栅中存储的电荷能够被有效擦除，同时不产生其它负面效应。
3.擦除操作条件必须能满足产品性能（主要是擦除时间）的要求。对于嵌入式2T PMOS闪存而言，单个扇区擦除所需的时间的业界标准是1～2ms。一般来说，扇区擦除时控制栅PMOS晶体管的栅端和源端（WL/SL）之间的压差越大，FN隧穿效应越明显，擦除的速度也越快。图3A显示了固定SL电位下，一个闪存芯片样品上失效闪存单元数量与擦除时间之间的关系曲线，图3B显示了固定擦除时间下，一个闪存芯片样品上失效闪存单元数量与SL电位之间的关系曲线。图3A中显示SL=10.2V，WL=-8.8V时初始状态下的闪存芯片0.3ms之内就可以擦除干净（如图3A中a、b和c三条线所示），但是，经过10万次的擦除/编程循环操作之后芯片的性能下降，需要0.5～1ms才能擦除干净（如图3A中d、e和f三条线所示）。由于嵌入式闪存必须满足10万次擦除/编程操作的要求，因此对于擦除时SL电位显然有个最低要求。图3B显示在擦除时间固定2ms，字线电位为-8.8V的情况下，失效单元数量与SL电位之间的关系。同样可以看到，初始状态下SL=8.3V左右即可擦除干净（如图3B中h、i和j三条线所示），但是10万次的擦除/编程循环操作之后芯片的性能下降，SL电位要大于9.0V或者9.6V才能擦除干净（如图3B中k、l和m三条线所示）。参照实际产品开发的统计数据，我们最终确定擦除时的SL电位不低于7V。但是，过高的SL电位会带来别的问题（比如“擦除扰动”），因此如何在满足产品应用时间要求和质量要求的前提下做到最快的擦除速度，需要优化和折中（参见下面第4点）。
4.未选中擦除的扇区的操作条件必须避免产生负面效应，主要是“漏电”和“可靠性”的考量。对于选择栅PMOS晶体管，由于DNW衬底的电位已经确定（所有闪存阵列的DNW衬底同一电位），因此BL和SG的电位决定了选择栅PMOS晶体管所受的电应力。为了保证选择栅晶体管被很好的关闭，同时抑制可能发生的栅致漏端漏电（GIDL效应），最优的选择就是将未选中擦除的扇区的选择栅PMOS晶体管对应的BL和SG的电位设为相同，假设为X。首先，X与SL电位之间的压差越小越好，否则容易发生SL到BL的漏电，最优的选择就是将SL电位同样设为X。同时，由于WL的电位已经确定为VCC，因此X与VCC之间的压差越小越好，否则WL和SL之间容易产生类似FN隧穿擦除的效应（即所谓的“擦除扰动”）。图4示出了25摄氏度时，不同SL/WL电位差下失效单元数随编程窗口电压的变化。图4的数据表明，当WL/SL之间的压差为1V时，擦除扰动对于编程窗口的影响很小（如图4中4.1和4.2线所示），但是当WL/SL之间的压差大于3V时，擦除扰动可以引起编程窗口的明显退化（5V压差比3V压差更明显，如图4中4.3-4.6线所示）。
另一方面，X越大，BL与DNW之间的压差越小，选择栅PMOS晶体管和控制栅PMOS晶体管受到的电应力越小，产品的可靠性也越好（可以承受更多次的擦除/编程循环）。图5A和图5B的数据表明，同样的WL/SL压差（3V）下，DNW/SL之间的压差为4.4V时24小时的连续擦除扰动也未对编程窗口产生明显影响（如图5B所示），而当DNW/SL之间的压差为6.4V时，仅仅2小时的连续擦除扰动就使得编程窗口明显减小（如图5A所示）。
综合上述种种考量，参考实际产品开发的统计数据，最终决定的未被选中擦除的扇区的偏压设置为BL=SG=SL，为4V～6V。
本发明第三实施方式涉及一种闪存的读取方法。图2是该NOR型嵌入式2T PMOS闪存阵列的示意图。
具体地说，如图2所示，使用该读取方法的闪存阵列包括至少一个扇区，每个扇区包含N型阱和位于该N型阱中连接成矩形阵列的多个闪存单元，其中，每个闪存单元包含一个选择栅PMOS晶体管和一个控制栅PMOS晶体管，该控制栅PMOS晶体管是带有浮栅的PMOS晶体管，选择栅PMOS晶体管的第一电极与控制栅PMOS晶体管的第二电极连接。
在上述闪存单元所连接成的矩形阵列中，位于同一列的选择栅PMOS晶体管的第二电极连接在一起形成位线，位于同一行的选择栅PMOS晶体管的栅极连接在一起形成选择栅线，位于同一行的控制栅PMOS晶体管的栅极连接在一起形成字线，每个扇区中的控制栅PMOS晶体管的第一电极连接在一起形成一条源线。
在每个闪存单元中，选择栅PMOS晶体管的栅极氧化层厚度为8nm～11nm，沟道长度为100nm～300nm，漏极击穿电压为8V～15V。控制栅PMOS晶体管的栅极氧化层的厚度为8nm～11nm，氧化物-氮化物-氧化物薄膜绝缘层的厚度为10nm～20nm，浮栅的厚度为20nm～100nm，沟道长度为100nm～300nm，浮栅掺杂浓度大于1×1020/cm-3，漏极击穿电压为8V～15V。
该闪存的读取方法包括以下步骤：
在执行读取操作时，设置每个扇区的N型阱的电位为VCC，被选中进行读取的闪存单元的位线电位为VCC，源线和字线电位为0V，选择栅线电位为-2.0V～-0.5V。
在本实施方式中，该闪存的读取方法还包括以下步骤：
在执行读取操作时，设置未被选中进行读取的闪存单元的位线电位、源线电位以及字线电位为0V，选择栅线电位为-2.0V～-0.5V，其中，该未被选中进行读取的闪存单元与被选中进行读取的闪存单元具有同一条选择栅线和不同的位线。
未选中的闪存单元的SG被打开，并设置其SL=BL=0V，即BL和SL之间无压差，能够使这些未被选中的闪存单元不对被选中进行读取的闪存单元的读取电流产生影响。
在本实施方式中，该闪存的读取方法还包括以下步骤：
在执行读取操作时，设置未被选中进行读取的闪存单元的位线电位和选择栅线电位为VCC，字线电位和源线电位为0V，其中，未被选中进行读取的闪存单元与被选中进行读取的闪存单元具有同一条位线和不同的选择栅线。
通过设置SG=BL=VCC，能够使SL的电位被拉低到0V的未被选中进行读取的闪存单元中的选择栅PMOS晶体管充分关闭，从而在读取某个闪存单元的过程中，避免其余未被选中的闪存单元对该被选中的闪存单元的读取产生较大的影响。
在本实施方式中，该闪存的读取方法还包括以下步骤：
在执行读取操作时，设置未被选中进行读取的闪存单元的选择栅线电位为VCC，位线电位、源线电位以及字线电位为0V，其中，未被选中进行读取的闪存单元与被选中进行读取的闪存单元具有不同的位线和不同的选择栅线。
上述第一电极为源极且第二电极为漏极，或者，第一电极为漏极且第二电极为源极。
优选地，在本实施方式中，上述选择栅PMOS晶体管的栅极氧化层厚度为10nm～11nm，沟道长度为195nm～300nm，漏极击穿电压为8V～10V，所述控制栅PMOS晶体管的栅极氧化层的厚度为10nm～11nm，沟道长度为165nm～260nm，氧化物-氮化物-氧化物薄膜绝缘层的厚度为10nm～20nm，浮栅的掺杂浓度大于3×1020/cm-3，浮栅的厚度为20nm～100nm，漏极击穿电压为8V～10V；在执行读取操作时，设置每个扇区的所述N型阱的电位为VCC，被选中进行读取的闪存单元的位线的电位为VCC，字线的电位为0V，选择栅线的电位为-1.5V～-1V，源线的电位为0V；设置未被选中进行读取的闪存单元的位线、字线和源线的电位为0V，选择栅线的电位为-1.5V～-1V，其中，该未被选中进行读取的闪存单元与被选中进行读取的闪存单元具有同一条选择栅线和不同的位线。
在本实施方式中，电源电压为1.0V～2.5V。
值得注意的是，在本实施方式中，在执行读取操作时，选中读取的闪存单元的BL和SL的电位设置范围是保证上述闪存能够准确执行读取功能的所必须的，但同时也需要与其他的优选的电位数据配合使用，比如选中读取的闪存单元的SG和WL的电位设置、每个扇区的DWN电位设置以及未选中读取的闪存单元的WL、BL、SG和SL的电位设置，才能保证闪存的读取性能最优。
在进行读取操作时，将被选中进行读取的闪存单元中各偏置电压进行适当的设置，能够保证读取条件与闪存单元器件的结构特征参数，如沟道长度、栅极氧化层厚度等匹配，使各个被选中的读取单元的读取电流能够准确代表被读取单元的状态。同时，可以保证读取电路较高的读取速度和较低的读取功耗，并且，在多次擦除/编程循环操作后，可以减轻对控制栅PMOS晶体管的浮栅与衬底之间的隧穿氧化层的破坏，从而避免了读取操作对闪存产品的可靠性产生的负面影响。对于未被选中进行读取的闪存单元偏压设置，可以保证在读取某个闪存单元的过程中，其余未选中闪存单元的状态不对被选中单元的读取电流产生较大的影响。
本发明的第四实施方式涉及一种闪存的读取方法。图2是该NOR型嵌入式2T PMOS闪存阵列的示意图。
本实施例涉及的NOR型嵌入式2T PMOS闪存在读取某个闪存单元时，主要通过读取电流与参考电流（Reference Current）的比较来判断闪存单元的状态。通常，如果被选中读取的闪存单元的读取电流大于参考电流，便判定该闪存单元为“0”；相反，则判定该闪存单元为“1”。表2提供了NOR型嵌入式2T PMOS闪存优化的读取操作条件
表2.NOR型嵌入式2T PMOS闪存优化的读取偏压设置表。
Figure BDA0000394337590000191
读取操作条件的设定与优化主要的考量有：
1.读取条件必须与闪存单元器件的特征参数匹配，使得被选中读取单元的读取电流可以准确代表被读取单元的状态。这其中主要需要考虑的特征参数是DNW=VCC偏压下的“选择栅PMOS晶体管的阈值电压”和“控制栅PMOS晶体管的阈值电压”，目的是“编程状态下的闪存单元读取电流足够大，擦除状态下的闪存单元读取电流足够小”。从这个角度出发，被选中单元（如图2中的被圆圈标记的闪存单元）的SG电位越低越好，但是，必须注意负电位是需要特别的电路产生的，过低的SG电位对于电路面积、读取速度和读取功耗不利，这两个方面必须折中。被选中单元的WL电位也要大小合适，在保证擦除状态下的控制栅晶体管无法开启、编程状态下的控制栅晶体管充分开启的前提下，还要保证编程状态和擦除状态的读取电流差异尽可能大且以参考电流为分隔线对称分布（此处假设擦除操作引起的性能退化和编程操作引起的性能退化相同）。最终确定的优化读取条件下被选中读取单元的SG=-2.0～-0.5V，WL=SL=0V，DNW=BL。但是其大小同时受到读取速度和可靠性的限制。
2.读取条件所要求的读取电路必须足够精简，读取速度越快越好，读取功耗越低越好。由于读取操作时，被选中读取单元的电流在SG/WL电位确定的情况下，主要取决于BL/SL之间的压差，因此从读取电流的角度来看BL/SL之间压差越大越好。但是考虑到读取电路的充放电速度，结合闪存单元器件的特征参数，最终确定的BL=VCC。比VCC再高的电位需要泵浦/升压电路（pump/boost）电路，影响电路的精简度和读取速度；比VCC低的电位则不能提供足够的读取电流以区分“0”和“1”（尤其是在10-20万次擦除/编程操作引起性能退化之后）。BL/SL之间压差确定为VCC的情况下，从读取电路的面积上看，BL=0V，SL=VCC要比BL=VCC，SL=0V更优，因为前者BL需要用到HVNMOS（High-Voltage NMOS transistor，高压N型场效应管）传送低电平，后者则用HVPMOS（High-Voltage PMOStransistor，高压P型场效应管）传送高电平，NMOS比PMOS同等面积下的电流要强。但是，最终选定BL=VCC，SL=0V，主要受到的是“可靠性”的限制（参考本实施方式第4点）。
3.未选中的单元不能对被选中读取单元的读取电流产生显著影响。最主要的考虑就是：（1）SG被打开的未选中闪存单元的BL和SL之间无压差，
因此无电流（这一点通过将其SL=BL=0V来实现）；（2）SL被拉低到0的未选中闪存单元的选择栅PMOS晶体管充分关闭，因此无电流（这一点通过设置其SG=BL=VCC来实现）。通过上述偏压设置，在读取某个闪存单元的过程中其余未选中闪存单元的状态无法对被选中读取的闪存单元的读取电流产生影响。
4.整个读取操作条件应尽量避免对闪存产品的可靠性产生负面影响。对于嵌入式闪存产品，参考JEDEC（Joint Electron Device Engineering Council，即联合电子设备工程委员会，是固态及半导体工业界的标准化组织）的规定与读取操作相关的一项重要可靠性测试就是LTDR（JESD22-A108，Non-Volatile Memory Low-Temperature Retention and Read Disturb，非挥发性存储器低温数据保存与读取扰动测试）。此项测试的具体条件如下：“77颗闪存芯片样品常温25oC下擦除/编程循环操作1000次，之后将通常所有闪存单元都预置为“Check Board Pattern（棋盘格图形）”（即数据“0”周围都是数据“1”且数据“1”周围都是数据“0”）并进行连续读取，读取温度在85oC或以上（通常是嵌入式闪存产品技术规格书上的最高工作温度），操作电压大于等于1.1倍的VCC，读取时间通常为1000小时，要求样品零失效。根据如图6A和图6B所示的实际测试的数据，仅仅12小时之后，BL=0，SL=VCC引起的性能退化要远比BL=VCC，SL=0明显。编程窗口的数值代表编程状态下的闪存单元的WL要多少电位才能将“0”变成“1”（正常读取时WL=0V），通常用来表征编程的强弱。图6A和图6B中的横轴为编程窗口，纵轴为闪存单元个数，整个曲线代表了一个闪存芯片样品上闪存单元编程强度的分布（类似正态分布）。图6A中仅12小时的连续读取就造成整个分布向左平移，且出现多个离群的异常闪存单元（只要有1个单元左移到等于小于0，则整个样品的读取就判定为失效）；而图6B中12小时的连续读取对于分布则没有影响。从物理学的角度分析，在经过1000次擦除/编程的循环操作之后，控制栅晶体管的浮栅与衬底之间的隧穿氧化层已经受到了不可避免的破坏（因为擦除/编程的本质就是电子通过隧穿氧化层进出浮栅的过程），隧穿氧化层中出现了不同极性、不同位置的各类陷阱（可以理解为某种缺陷，因为性质的差异通常只对于电子或者空穴其中之一有相互作用）。这些陷阱的存在比较随机，通常在数量较少的情况下不容易对浮栅内存储的电子产生影响。但是在LTDR的过程中，如果读取条件的设置是BL=0，SL=VCC，此时由于WL=0，浮栅与SL之间存在一个明确指向的电场。这个电场的指向加上1000次擦除/编程循环操作产生的陷阱的存在，使得浮栅内存储的电子向外逸出变得更加容易。因此在有大数量闪存单元的情况下，可以看到，统计意义上的编程窗口分布发生了整体的向左平移（弱化），与此同时，某些闪存单元由于隧穿氧化层的厚度、质量或者其他特性的差异成为了离群的“异常单元”。正是以上这些数据和考量，最后设定读取条件为BL=VCC，SL=WL=0V。
本发明第五实施方式涉及一种闪存的编程方法。图2是该NOR型嵌入式2T PMOS闪存阵列的示意图。
具体地说，如图2所示，使用该编程方法的闪存阵列包括至少一个扇区，每个扇区包含N型阱和位于该N型阱中连接成矩形阵列的多个闪存单元，其中，
每个闪存单元包含一个选择栅PMOS晶体管和一个控制栅PMOS晶体管，该控制栅PMOS晶体管是带有浮栅的PMOS晶体管，选择栅PMOS晶体管的第一电极与控制栅PMOS晶体管的第二电极连接。
在上述闪存单元所连接成的矩形阵列中，位于同一列的选择栅PMOS晶体管的第二电极连接在一起形成位线，位于同一行的选择栅PMOS晶体管的栅极连接在一起形成选择栅线，位于同一行的控制栅PMOS晶体管的栅极连接在一起形成字线，而每个扇区中的控制栅PMOS晶体管的第一电极连接在一起形成一条源线。
选择栅PMOS晶体管的栅极氧化层厚度为8nm～11nm，沟道长度为100nm～300nm，漏极击穿电压为8V～15V。控制栅PMOS晶体管的栅极氧化层的厚度为8nm～11nm，氧化物-氮化物-氧化物薄膜绝缘层的厚度为10nm～20nm，沟道长度为100nm～300nm，浮栅厚度为20nm～100nm，浮栅掺杂浓度大于1×1020/cm-3，漏极击穿电压为8V～15V。
该闪存的编程方法包括以下步骤：
该闪存在执行编程操作时，设置每个扇区的N型阱的电位为VCC，被选中编程的闪存单元的位线电位为VCC-6.5V～VCC-4.5V，字线电位为VCC+6V～VCC+9V，选择栅线的电位为VCC-8.5V～VCC-6.5，源线电位为VCC-1V～VCC-0.5V。
在本实施方式中，该闪存的编程方法还包括以下步骤：
在执行编程操作时，设置未被选中编程的闪存单元的位线电位为VCC，选择栅线电位为VCC-8.5V～VCC-6.5，字线电位为VCC+6V～VCC+9V，源线电位为VCC-1V～VCC-0.5V，其中，该未被选中编程的闪存单元与被选中编程的闪存单元位于同一扇区，并具有同一条选择栅线和不同的位线。
通过将这些未选中的闪存单元的BL电位置低到VCC，BL与DNW等电位，他们之间无法产生电子/空穴对，可以避免可能发生的“误编程”。
在本实施方式中，该闪存的编程方法还包括以下步骤：
在执行编程操作时，设置未被选中编程的闪存单元的位线电位为VCC-6.5V～VCC-4.5V，选择栅线电位为VCC，字线电位为VCC+6V～VCC+9V，源线电位为VCC-1V～VCC-0.5V，其中，该未被选中编程的闪存单元与被选中编程的闪存单元位于同一扇区，且具有同一条位线和不同的选择栅线。
通过将这些未选中的闪存单元的SG电位拉高到VCC，可以将选择栅PMOS晶体管充分关闭，此时，选中编程的闪存单元的BL的负电位无法传送到控制栅PMOS晶体管的漏极，避免可能发生的“误编程”。
在本实施方式中，该闪存的编程方法还包括以下步骤：
在执行编程操作时，设置未被选中编程的闪存单元的位线电位和选择栅线电位为VCC，字线电位为VCC+6V～VCC+9V，源线电位为VCC-1V～VCC-0.5V，，其中，该未被选中编程的闪存单元与被选中编程的闪存单元位于同一扇区，具有不同的选择栅线和不同的位线。
通过将这些闪存单元的BL电位置低到与DNW的电位相同，可以使两者之间无法产生电子/空穴对，同时，将其SG电位拉高到VCC，可以使得选中编程的闪存单元的BL的负电位无法传送到控制栅PMOS晶体管的漏极，从而避免可能发生的“误编程”。
优选地，在本实施方式中，闪存单元所连接成的矩形阵列包含至少两个扇区，上述编程方法还包括以下步骤：
在执行编程操作时，设置未被选中编程的闪存单元位线电位为VCC-6.5V～VCC-4.5V，选择栅线电位为VCC，字线电位和源线电位为VCC-1V～VCC-0.5V，其中，该未被选中编程的闪存单元与被选中编程的闪存单元不在同一扇区，且具有同一条位线和不同的选择栅线。
在执行编程操作时，设置未被选中编程的闪存单元的位线和选择栅线的电位为VCC，字线和源线的电位为VCC-1V～VCC-0.5V，其中，该未被选中编程的闪存单元与被选中编程的闪存单元不在同一扇区，且具有不同的位线和不同的选择栅线。
在本实施方式中，电源电压VCC为1.0V～2.5V。
上述第一电极为源极且第二电极为漏极，或者，第一电极为漏极且第二电极为源极。
优选地，在本实施方式中，闪存单元所连接成的矩形阵列包含至少两个扇区，所述选择栅PMOS晶体管的栅极氧化层厚度为10nm～11nm，沟道长度为195nm～300nm，漏极击穿电压为8V～10V，所述控制栅PMOS晶体管的栅极氧化层的厚度为10nm～11nm，沟道长度为165nm～260nm，氧化物-氮化物-氧化物薄膜绝缘层的厚度为10nm～20nm，浮栅的掺杂浓度大于3×1020/cm-3，浮栅的厚度为20nm～100nm，漏极击穿电压为8V～10V；在执行编程操作时，设置所述被选中编程的闪存单元的位线电位比VCC低6.1V，字线电位比VCC高8.8V，选择栅线的电位比VCC低8.1V，源线的电位比VCC低0.8V；设置未被选中编程的闪存单元的位线电位为VCC，字线电位比VCC高8.8V，选择栅线电位比VCC低8.1V，源线电位比VCC低0.8V，其中，该未被选中编程的闪存单元与所述被选中编程的闪存单元位于同一扇区，并具有同一条选择栅线和不同的位线；设置未被选中编程的闪存单元的位线电位比VCC低6.1V，字线电位比VCC高8.8V，选择栅线电位为VCC，源线电位比VCC低0.8V，其中，该未被选中编程的闪存单元与所述被选中编程的闪存单元位于同一扇区，且具有同一条位线和不同的选择栅线；设置未被选中编程的闪存单元的位线和选择栅线电位为VCC，字线电位比VCC高8.8V，源线电位为比VCC低0.8V，其中，该未被选中编程的闪存单元与所述被选中编程的闪存单元位于同一扇区，具有不同的位线和不同的选择栅线；设置未被选中编程的闪存单元位线电位比VCC低6.1V，选择栅线电位为VCC，字线和源线电位比VCC低0.8V，其中，该未被选中编程的闪存单元与所述被选中编程的闪存单元不在同一扇区，且具有同一条位线和不同的选择栅线；设置未被选中编程的闪存单元的位线和选择栅线电位为VCC，字线和源线的电位比VCC低0.8V，其中，该未被选中编程的闪存单元与所述被选中编程的闪存单元不在同一扇区，且具有不同的第一控制线和不同的第三控制线。
值得注意的是，在本实施方式中，在执行编程操作时，选中编程的闪存单元的BL和WL的电位设置范围是保证上述闪存能够准确执行编程功能的所必须的，但同时也需要与其他的优选的电位数据配合使用，比如选中编程的闪存单元的SG和SL的电位设置、每个扇区DNW的电位设置以及未选中编程的闪存单元的WL、BL、SG和SL的电位设置，才能保证闪存的编程性能最优。
在进行编程操作时，将选中编程的闪存单元的编程操作条件进行适当的设置，能够保证编程条件与闪存单元器件的结构特征参数匹配，实现既定的编程功能。对处于未编程状态下的闪存单元的偏置电压的设置，能够有效避免未编程闪存单元对选中编程的闪存单元的干扰及自身产生的“误编程”，同时，也能有效避免未编程闪存单元对闪存产品的可靠性产生的负面影响。
本发明的第六实施方式涉及一种闪存的编程方法。图2是该NOR型嵌入式2T PMOS闪存阵列的示意图
本实施方式涉及的NOR型嵌入式2T PMOS闪存主要利用BBHE（带-带隧穿热电子注入）效应将电子注入浮栅，从而使得控制栅PMOS晶体管的阈值电压降低。这样在读取该闪存单元时，读取电流大于参考电流，外部电路定义该闪存单元为数据“0”。表3提供了NOR型嵌入式2T PMOS闪存优化的编程条件。
表3.NOR型嵌入式2T PMOS闪存优化的编程偏压设置表。
Figure BDA0000394337590000271
编程操作条件的设定与优化主要的考量有：
1.被选中闪存单元的编程条件必须与闪存单元器件的特征参数匹配，否则无法实现既定的编程功能。根据0.18um到55nm工艺节点的嵌入式2TPMOS闪存产品中选择栅PMOS晶体管和控制栅PMOS晶体管的特征参数（参见第二实施方式中“擦除操作条件的设定与优化主要的考虑”部分第1点的描述）。具体来说：（1）BL1/SG1之间的压差要充分开启选择栅PMOS晶体管，从而将BL1（如图2所示）的电位传送到选择栅PMOS晶体管的另一端（源端，同时也是控制栅PMOS晶体管的漏端）；（2）BL1和DNW之间的压差要适中，保证选择控制栅PMOS晶体管的漏端在编程时工作在软击穿区域（Soft Breakdown Area），这样既能产生足够多的电子/空穴对，同时又避免了大的漏电流；（3）BL1/WL1之间的压差要适中，既要保持足够强的纵向电场将BL1/DNW软击穿产生的电子拉进浮栅，也不能过强以至于电子被拉进浮栅后被继续拉向WL，于此同时还要保证控制栅晶体管被充分关闭；（4）BL1/SL1之间的压差要在保证编程效率的前提下，尽量减小，从而避免控制栅晶体管源漏两端的漏电。上述种种考量，结合高压MOS器件的主要参数，最终确定的编程操作条件如下：“BL1为VCC-6.5V～VCC-4.5V，SG1为VCC-8.5V～VCC-6.5V，WL1为VCC+6V～VCC+9V，SL1为VCC-1.0V～VCC-0.5V，DNW为VCC”。
2.对于未被选中编程的闪存单元，编程操作条件的设定主要就是避免对选中编程单元的干扰以及自身的“误编程”。表3根据实际闪存阵列的架构，将编程状态下未被选中的闪存单元分为5种状态：（1）同一扇区同一SG但是不同BL的闪存单元主要通过将BL电位置低到VCC来避免可能发生的“误编程”，此时BL2和BL3与DNW等电位，无法产生电子/空穴对；（2）同一扇区同一BL但是不同SG的闪存单元主要通过将SG2电位拉高到VCC来将选择栅PMOS晶体管充分关闭，从而避免可能发生的“误编程”，此时BL1的负电位无法传送到控制栅晶体管的漏端；（3）同一扇区不同BL不同SG的闪存单元的偏置条件由（1）、（2）共同决定；（4）不同扇区的闪存单元参照（1）、（2）的方法进行了类似偏置设定。
3.未选中编程单元的操作条件应尽量避免对闪存产品的可靠性产生负面影响。这里主要的考量就是BL1上未被选中编程的闪存单元所受到的电应力。对于这种情况，选择栅PMOS晶体管的漏端BL1对于DNW的压差是4.5～6.5V，同时对于SG的压差是6.5V～8.5V，刚好对应GIDL（Gated-InduceDrain Leakage，指栅致漏端漏电）的偏置条件。因此，从降低电应力、提升产品可靠性的角度来说，BL1的电位越接近VCC越好。这一点会与被选中编程单元所要求的编程效率冲突，必须进行优化折中。
本发明的各方法实施方式均可以以软件、硬件、固件等方式实现。不管本发明是以软件、硬件、还是固件方式实现，指令代码都可以存储在任何类型的计算机可访问的存储器中（例如永久的或者可修改的，易失性的或者非易失性的，固态的或者非固态的，固定的或者可更换的介质等等）。同样，存储器可以例如是可编程阵列逻辑（Programmable Array Logic，简称“PAL”）、随机存取存储器（Random Access Memory，简称“RAM”）、可编程只读存储器（Programmable Read Only Memory，简称“PROM”）、只读存储器（Read-Only Memory，简称“ROM”）、电可擦除可编程只读存储器（Electrically Erasable Programmable ROM，简称“EEPROM”）、磁盘、光盘、数字通用光盘（Digital Versatile Disc，简称“DVD”）等等。
需要说明的是，在本专利的权利要求和说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
虽然通过参照本发明的某些优选实施方式，已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims (22)

1.一种闪存的擦除方法，其特征在于，该闪存的阵列包括至少一个扇区，每个扇区包含N型阱和位于该N型阱中连接成矩形阵列的多个闪存单元，其中，
每个闪存单元包含一个选择栅PMOS晶体管和一个控制栅PMOS晶体管，该控制栅PMOS晶体管是带有浮栅的PMOS晶体管，所述选择栅PMOS晶体管的第一电极与控制栅PMOS晶体管的第二电极连接；
在闪存单元所连接成的矩形阵列中，位于同一列的选择栅PMOS晶体管的第二电极连接在一起形成第一控制线，位于同一行的控制栅PMOS晶体管的栅极连接在一起形成第二控制线；
所述选择栅PMOS晶体管的栅极氧化层厚度为8nm～11nm，沟道长度为100nm～300nm；所述控制栅PMOS晶体管的栅极氧化层的厚度为8nm～11nm，氧化物-氮化物-氧化物薄膜绝缘层的厚度为10nm～20nm，沟道长度为100nm～300nm；
所述擦除方法包括以下步骤：
在执行擦除操作时，设置被选中进行擦除的扇区的N型阱的电位为8V～12V，第一控制线的电位为4V～6V，第二控制线的电位为-10V～-7V；
所述第一电极为源极且第二电极为漏极，或者，所述第一电极为漏极且第二电极为源极。
2.根据权利要求1所述的闪存的擦除方法，其特征在于，在所述闪存单元所连接成的矩形阵列中，位于同一行的选择栅PMOS晶体管的栅极连接在一起形成第三控制线，而每个扇区中的控制栅PMOS晶体管的第一电极连接在一起形成一条第四控制线；在执行擦除操作时，设置所述被选中进行擦除的扇区的第三控制线和第四控制线的电位为7V～11V。
3.根据权利要求2所述的闪存的擦除方法，其特征在于，所述闪存单元所连接成的矩形阵列包含至少两个扇区，在执行擦除操作时，设置每个未被选中进行擦除的扇区的N型阱的电位为8V～12V，第一控制线、第三控制线和第四控制线的电位为4V～6V，第二控制线的电位为电源电压。
4.根据权利要求1至3中任一项所述的闪存的擦除方法，其特征在于，所述选择栅PMOS晶体管的漏极击穿电压为8V～15V；所述控制栅PMOS晶体管的浮栅的掺杂浓度大于1×1020/cm-3，浮栅的厚度为20nm～100nm，漏极击穿电压为8V～15V。
5.根据权利要求2所述的闪存的擦除方法，其特征在于，所述闪存单元所连接成的矩形阵列包含至少两个扇区，所述选择栅PMOS晶体管的栅极氧化层厚度为10nm～11nm，沟道长度为195nm～300nm，漏极击穿电压为8V～10V，所述控制栅PMOS晶体管的栅极氧化层的厚度为10nm～11nm，沟道长度为165nm～260nm，氧化物-氮化物-氧化物薄膜绝缘层的厚度为10nm～20nm，浮栅的掺杂浓度大于3×1020/cm-3，浮栅的厚度为20nm～100nm，漏极击穿电压为8V～10V；
在执行擦除操作时，设置每个扇区的N型阱的电位为9.8V～10.8V，所述被选中擦除的扇区的第一控制线的电位为5V，第二控制线的电位为-8.8V，第三控制线和第四控制线的电位为9V，所述未被选中进行擦除的扇区的第一控制线、第三控制线和第四控制线的电位为5V，第二控制线的电位为电源电压。
6.一种闪存的读取方法，其特征在于，该闪存的阵列包括至少一个扇区，每个扇区包含N型阱和位于该N型阱中连接成矩形阵列的多个闪存单元，其中，
每个闪存单元包含一个选择栅PMOS晶体管和一个控制栅PMOS晶体管，该控制栅PMOS晶体管是带有浮栅的PMOS晶体管，所述选择栅PMOS晶体管的第一电极与控制栅PMOS晶体管的第二电极连接；
在闪存单元所连接成的矩形阵列中，位于同一列的选择栅PMOS晶体管的第二电极连接在一起形成第一控制线，每个扇区中的控制栅PMOS晶体管的第一电极连接在一起形成一条第四控制线；
所述读取方法包括以下步骤：
在执行读取操作时，设置被选中进行读取的闪存单元的第一控制线的电位为电源电压，第四控制线的电位为0V；
所述第一电极为源极且第二电极为漏极，或者，所述第一电极为漏极且第二电极为源极。
7.根据权利要求6所述的闪存的读取方法，其特征在于，在所述闪存单元所连接成的矩形阵列中，位于同一行的控制栅PMOS晶体管的栅极连接在一起形成第二控制线，位于同一行的选择栅PMOS晶体管的栅极连接在一起形成第三控制线；
在执行读取操作时，设置每个扇区的所述N型阱的电位为电源电压，所述被选中进行读取的闪存单元的第二控制线的电位为0V，第三控制线的电位为-2V～-0.5V。
8.根据权利要求7所述的闪存的读取方法，其特征在于，在执行读取操作时，设置未被选中进行读取的闪存单元的第一控制线、第二控制线和第四控制线的电位为0V，第三控制线的电位为-2V～-0.5V，其中，所述未被选中进行读取的闪存单元与被选中进行读取的闪存单元具有同一条第三控制线和不同的第一控制线。
9.根据权利要求7所述的闪存的读取方法，其特征在于，在执行读取操作时，设置未被选中进行读取的闪存单元的第一控制线和第三控制线的电位为电源电压，第二控制线和第四控制线的电位为0V，其中，所述未被选中进行读取的闪存单元与被选中进行读取的闪存单元具有同一条第一控制线和不同的第三控制线。
10.根据权利要求7所述的闪存的读取方法，其特征在于，在执行读取操作时，设置未被选中进行读取的闪存单元的第一控制线、第二控制线和第四控制线的电位为0V，第三控制线的电位为电源电压，其中，所述未被选中进行读取的闪存单元与被选中进行读取的闪存单元具有不同的第一控制线和不同的第三控制线。
11.根据权利要求6至10中任一项所述的闪存的读取方法，其特征在于，所述选择栅PMOS晶体管的栅极氧化层厚度为8nm～11nm，沟道长度为100nm～300nm，漏极击穿电压为8V～15V；
所述控制栅PMOS晶体管的栅极氧化层的厚度为8nm～11nm，氧化物-氮化物-氧化物薄膜绝缘层的厚度为10nm～20nm，沟道长度为100nm～300nm，浮栅厚度为20nm～100nm，浮栅掺杂浓度大于1×1020/cm-3，漏极击穿电压为8V～15V。
12.根据权利要求7所述的闪存的读取方法，其特征在于，所述选择栅PMOS晶体管的栅极氧化层厚度为10nm～11nm，沟道长度为195nm～300nm，漏极击穿电压为8V～10V，所述控制栅PMOS晶体管的栅极氧化层的厚度为10nm～11nm，沟道长度为165nm～260nm，氧化物-氮化物-氧化物薄膜绝缘层的厚度为10nm～20nm，浮栅的掺杂浓度大于3×1020/cm-3，浮栅的厚度为20nm～100nm，漏极击穿电压为8V～10V；
在执行读取操作时，设置每个扇区的所述N型阱的电位为电源电压，所述被选中进行读取的闪存单元的第一控制线的电位为电源电压，第二控制线的电位为0V，第三控制线的电位为-1.5V～-1V，第四控制线的电位为0V；设置未被选中进行读取的闪存单元的第一控制线、第二控制线和第四控制线的电位为0V，第三控制线为-1.5V～-1V，其中，所述未被选中进行读取的闪存单元与被选中进行读取的闪存单元具有同一条第三控制线和不同的第一控制线。
13.一种闪存的编程方法，其特征在于，该闪存的阵列包括至少一个扇区，每个扇区包含N型阱和位于该N型阱中连接成矩形阵列的多个闪存单元，其中，
每个闪存单元包含一个选择栅PMOS晶体管和一个控制栅PMOS晶体管，该控制栅PMOS晶体管是带有浮栅的PMOS晶体管，所述选择栅PMOS晶体管的第一电极与控制栅PMOS晶体管的第二电极连接；
在闪存单元所连接成的矩形阵列中，位于同一列的选择栅PMOS晶体管的第二电极连接在一起形成第一控制线，位于同一行的控制栅PMOS晶体管的栅极连接在一起形成第二控制线；
所述选择栅PMOS晶体管的栅极氧化层厚度为8nm～11nm，沟道长度为100nm～300nm；所述控制栅PMOS晶体管的栅极氧化层的厚度为8nm～11nm，氧化物-氮化物-氧化物薄膜绝缘层的厚度为10nm～20nm，沟道长度为100nm～300nm；
所述编程方法包括以下步骤：
该闪存在执行编程操作时，设置被选中编程的闪存单元的第一控制线电位为电源电压-6.5V～电源电压-4.5V，第二控制线电位为电源电压+6V～电源电压+9V；
所述第一电极为源极且第二电极为漏极，或者，所述第一电极为漏极且第二电极为源极。
14.根据权利要求13所述的闪存的编程方法，其特征在于，在所述闪存单元所连接成的矩形阵列中，位于同一行的选择栅PMOS晶体管的栅极连接在一起形成第三控制线，而每个扇区中的控制栅PMOS晶体管的第一电极连接在一起形成一条第四控制线；
在执行编程操作时，设置每个扇区的所述N型阱的电位为电源电压，设置所述被选中编程的闪存单元的第三控制线的电位为电源电压-8.5V～电源电压-6.5，第四控制线的电位为电源电压-1V～电源电压-0.5V。
15.根据权利要求14所述的闪存的编程方法，其特征在于，在执行编程操作时，设置未被选中编程的闪存单元的第一控制线的电位为电源电压，第二控制线的电位为电源电压+6V～电源电压+9V，第三控制线的电位为电源电压-8.5V～电源电压-6.5，第四控制线的电位为电源电压-1V～电源电压-0.5V，其中，该未被选中编程的闪存单元与所述被选中编程的闪存单元位于同一扇区，并具有同一条第三控制线和不同的第一控制线。
16.根据权利要求14所述的闪存的编程方法，其特征在于，在执行编程操作时，设置未被选中编程的闪存单元的第一控制线的电位为电源电压-6.5V～电源电压-4.5V，第二控制线的电位为电源电压+6V～电源电压+9V，第三控制线的电位为电源电压，第四控制线电位为电源电压-1V～电源电压-0.5V，其中，该未被选中编程的闪存单元与所述被选中编程的闪存单元位于同一扇区，且具有同一条第一控制线和不同的第三控制线。
17.根据权利要求14所述的闪存的编程方法，其特征在于，在执行编程操作时，设置未被选中编程的闪存单元的第一控制线和第三控制线的电位为电源电压，第二控制线的电位为电源电压+6V～电源电压+9V，第四控制线电位为电源电压-1V～电源电压-0.5V，其中，该未被选中编程的闪存单元与所述被选中编程的闪存单元位于同一扇区，具有不同的第一控制线和不同的第三控制线。
18.根据权利要求14所述的闪存的编程方法，其特征在于，所述闪存单元所连接成的矩形阵列包含至少两个扇区，在执行编程操作时，设置未被选中编程的闪存单元第一控制线的电位为电源电压-6.5V～电源电压-4.5V，第三控制线的电位为电源电压，第二控制线和第四控制线的电位为电源电压-1V～电源电压-0.5V，其中，该未被选中编程的闪存单元与所述被选中编程的闪存单元不在同一扇区，且具有同一条第一控制线和不同的第三控制线。
19.根据权利要求14所述的闪存的编程方法，其特征在于，所述闪存单元所连接成的矩形阵列包含至少两个扇区，在执行编程操作时，设置未被选中编程的闪存单元的第一控制线和第三控制线的电位为电源电压，第二控制线和第四控制线的电位为电源电压-1V～电源电压-0.5V，其中，该未被选中编程的闪存单元与所述被选中编程的闪存单元不在同一扇区，且具有不同的第一控制线和不同的第三控制线。
20.根据权利要求14所述的闪存的编程方法，其特征在于，所述电源电压为1.0V～2.5V。
21.根据权利要求13至20中任一项所述的闪存的编程方法，其特征在于，所述选择栅PMOS晶体管的漏极击穿电压为8V～15V；所述控制栅PMOS晶体管的浮栅的掺杂浓度大于1×1020/cm-3，浮栅的厚度为20nm～100nm，漏极击穿电压为8V～15V。
22.根据权利要求14所述的闪存的编程方法，其特征在于，所述闪存单元所连接成的矩形阵列包含至少两个扇区，所述选择栅PMOS晶体管的栅极氧化层厚度为10nm～11nm，沟道长度为195nm～300nm，漏极击穿电压为8V～10V，所述控制栅PMOS晶体管的栅极氧化层的厚度为10nm～11nm，沟道长度为165nm～260nm，氧化物-氮化物-氧化物薄膜绝缘层的厚度为10nm～20nm，浮栅的掺杂浓度大于3×1020/cm-3，浮栅的厚度为20nm～100nm，漏极击穿电压为8V～10V；
在执行编程操作时，设置每个扇区的所述N型阱的电位为电源电压，所述被选中编程的闪存单元的第一控制线电位比电源电压低6.1V，第二控制线电位比电源电压高8.8V，第三控制线的电位比电源电压低8.1V，第四控制线的电位比电源电压低0.8V；
设置未被选中编程的闪存单元的第一控制线的电位为电源电压，第二控制线的电位比电源电压高8.8V，第三控制线的电位比电源电压低8.1V，第四控制线的电位比电源电压低0.8V，其中，该未被选中编程的闪存单元与所述被选中编程的闪存单元位于同一扇区，并具有同一条第三控制线和不同的第一控制线；
设置未被选中编程的闪存单元的第一控制线的电位比电源电压低6.1V，第二控制线的电位比电源电压高8.8V，第三控制线的电位为电源电压，第四控制线电位比电源电压低0.8V，其中，该未被选中编程的闪存单元与所述被选中编程的闪存单元位于同一扇区，且具有同一条第一控制线和不同的第三控制线；
设置未被选中编程的闪存单元的第一控制线和第三控制线的电位为电源电压，第二控制线的电位比电源电压高8.8V，第四控制线电位为比电源电压低0.8V，其中，该未被选中编程的闪存单元与所述被选中编程的闪存单元位于同一扇区，具有不同的第一控制线和不同的第三控制线；
设置未被选中编程的闪存单元第一控制线的电位比电源电压低6.1V，第三控制线的电位为电源电压，第二控制线和第四控制线的电位比电源电压低0.8V，其中，该未被选中编程的闪存单元与所述被选中编程的闪存单元不在同一扇区，且具有同一条第一控制线和不同的第三控制线；
设置未被选中编程的闪存单元的第一控制线和第三控制线的电位为电源电压，第二控制线和第四控制线的电位比电源电压低0.8V，其中，该未被选中编程的闪存单元与所述被选中编程的闪存单元不在同一扇区，且具有不同的第一控制线和不同的第三控制线。
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