JP6096237B2 - 性能改善を有するアンチヒューズｏｔｐメモリセル、およびメモリの製造方法と操作方法 - Google Patents

性能改善を有するアンチヒューズｏｔｐメモリセル、およびメモリの製造方法と操作方法 Download PDF

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Description

本発明は、メモリ、およびその製造方法と操作方法に関するものであり、特に、性能改善を有するアンチヒューズ（ａｎｔｉｆｕｓｅ）ワンタイムプログラマブル（ｏｎｅ−ｔｉｍｅ ｐｒｏｇｒａｍｍａｂｌｅ，ＯＴＰ）メモリセル、およびメモリの製造方法と操作方法に関するものである。
不揮発性メモリは、電源供給が切れても記憶した情報を維持するメモリである。不揮発性メモリは、読み取り専用メモリ（ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ，ＲＯＭ）、ワンタイムプログラマブルメモリ（ｏｎｅ−ｔｉｍｅ ｐｒｏｇｒａｍｍａｂｌｅ ｍｅｍｏｒｙ，ＯＴＰ ｍｅｍｏｒｙ）、および書き換え可能メモリ（ｒｅｗｒｉｔａｂｌｅ ｍｅｍｏｒｙ）に分類される。さらに、半導体メモリ技術の進歩により、相補型金属酸化膜半導体（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ，ＣＭＯＳ）装置と同じプロセスで不揮発性メモリを実装できるようになった。
上述したＯＴＰメモリは、ヒューズ型（ｆｕｓｅ ｔｙｐｅ）とアンチヒューズ型（ａｎｔｉ−ｆｕｓｅ ｔｙｐｅ）に分けられる。ヒューズ型ＯＴＰメモリは、プログラムされる前は短絡であり、プログラムされた後は開回路である。逆に、アンチヒューズ型ＯＴＰメモリは、プログラムされる前は開回路であり、プログラムされた後は短絡である。さらに、ＣＭＯＳ製造プロセスにおける金属酸化膜半導体（ｍｅｔａｌ−ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ，ＭＯＳ）装置の特性に基づき、アンチヒューズ型ＯＴＰメモリは、ＣＭＯＳ製造プロセスで統合することができる。
また、ＯＴＰメモリユニットは、破裂した（ｒｕｐｔｕｒｅｄ）ゲート酸化物層に永久的な導電経路を形成する。さらに、永久的な導電経路の形成位置は、製造プロセスの変化によって変わる。そのため、ＯＴＰメモリユニットの操作方法は、通常、導電経路の異なる形成位置により、誤った判断をすることになる。
本発明は、性能改善を有するアンチヒューズワンタイムプログラマブル（ＯＴＰ）メモリセルを提供する。性能改善を有するアンチヒューズＯＴＰメモリセルは、アンチヒューズゲートと基板が直接接触する位置にあるアンチヒューズ層の破裂位置によって生じる歩留り損失を防ぐことができる。
本発明は、メモリの操作方法を提供する。メモリの操作方法は、より少ない電圧を使用して読み取りを行い、プログラム抑制電流（ｐｒｏｇｒａｍ ｉｎｈｉｂｉｔ ｃｕｒｒｅｎｔ）を下げ、且つプログラム漏れ電流を改善することができる。
本発明は、アンチヒューズユニットと、選択トランジスタとを含むアンチヒューズＯＴＰメモリセルを提供する。アンチヒューズユニットは、基板の上に配置され、基板は、第１導電型を有する。アンチヒューズユニットは、アンチヒューズゲートと、アンチヒューズ層と、修正された拡張ドーピング領域と、第１ドーピング領域と、第２ドーピング領域とを含む。アンチヒューズゲートは、基板の上に配置される。アンチヒューズ層は、アンチヒューズゲートと基板の間に配置される。修正された拡張ドーピング領域は、第２導電型を有し、アンチヒューズ層の下方の基板内に配置される。アンチヒューズ層、アンチヒューズゲートおよび修正された拡張ドーピング領域は、バラクター（ｖａｒａｃｔｏｒ）を形成する。第１ドーピング領域および第２ドーピング領域は、第２導電型を有し、それぞれ、基板内でアンチヒューズゲートの２つの対向する側に配置される。選択トランジスタは、基板の上に配置され、選択ゲートと、ゲート誘電体層と、第２ドーピング領域と、第３ドーピング領域とを含む。選択ゲートは、基板の上に配置される。ゲート誘電体層は、選択ゲートと基板の間に配置される。第２ドーピング領域および第３ドーピング領域は、第２導電型を有し、それぞれ、基板内で選択ゲートの２つの対向する側に配置される。
本発明の１つの実施形態において、アンチヒューズ層の厚さは、ゲート誘電体層の厚さと等しい。
本発明の１つの実施形態において、選択トランジスタは、コア金属酸化膜半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ，ＭＯＳ）トランジスタを含み、選択トランジスタは、軽ドーピング領域およびソース／ドレイン拡張を有する。軽ドーピング領域は、第２導電型を有し、選択ゲートと第２ドーピング領域の間に配置される。軽ドーピング領域の接合深さは、修正された拡張ドーピング領域の接合深さと同じであり、軽ドーピング領域のドーピング濃度は、修正された拡張ドーピング領域のドーピング濃度と同じである。ソース／ドレイン拡張は、第２導電型を有し、選択ゲートと第３ドーピング領域の間に配置される。ソース／ドレイン拡張の接合深さは、修正された拡張ドーピング領域の接合深さよりも浅く、ソース／ドレイン拡張のドーピング濃度は、修正された拡張ドーピング領域のドーピング濃度よりも高い。
本発明の１つの実施形態において、選択トランジスタは、入力／出力（Ｉ／Ｏ）ＭＯＳトランジスタを含む。選択トランジスタは、軽ドーピング領域およびソース／ドレイン拡張を有する。軽ドーピング領域は、第２導電型を有し、選択ゲートと第２ドーピング領域の間に配置される。ソース／ドレイン拡張は、第２導電型を有し、選択ゲートと第３ドーピング領域の間に配置される。軽ドーピング領域、ソース／ドレイン拡張および修正された拡張ドーピング領域の接合深さは同じであり、軽ドーピング領域、ソース／ドレイン拡張および修正された拡張ドーピング領域のドーピング濃度は同じである。
本発明の１つの実施形態において、選択トランジスタは、デュアルゲート誘電体層ＭＯＳトランジスタを含み、第２ドーピング領域に近いゲート誘電体層の厚さは、第３ドーピング領域に近いゲート誘電体層の厚さよりも厚い。軽ドーピング領域は、第２導電型を有し、選択ゲートと第２ドーピング領域の間に配置される。軽ドーピング領域の接合深さは、修正された拡張ドーピング領域の接合深さと同じであり、軽ドーピング領域のドーピング濃度は、修正された拡張ドーピング領域のドーピング濃度と同じである。ソース／ドレイン拡張は、第２導電型を有し、選択ゲートと第３ドーピング領域の間に配置される。ソース／ドレイン拡張の接合深さは、修正された拡張ドーピング領域の接合深さよりも浅く、ソース／ドレイン拡張のドーピング濃度は、修正された拡張ドーピング領域のドーピング濃度よりも高い。
本発明の１つの実施形態において、第１導電型は、Ｐ型およびＮ型のうちの１つであり、第２導電型は、Ｐ型およびＮ型のうちの別の１つである。
本発明の１つの実施形態において、修正された拡張ドーピング領域は、ウェル（ｗｅｌｌ）である。ウェルの一部は、選択ゲートの下部に延伸する。選択トランジスタは、コア（ｃｏｒｅ）ＭＯＳトランジスタであり、または、選択トランジスタは、入力／出力（Ｉ／Ｏ）ＭＯＳトランジスタを含む。選択トランジスタは、軽ドーピング領域を有する。軽ドーピング領域は、第２導電型を有し、選択ゲートと第３ドーピング領域の間に配置される。
本発明の１つの実施形態において、ウェルの一部は、第２ドーピング領域の下部に延伸する。選択トランジスタは、デュアルゲート誘電体層ＭＯＳトランジスタを含み、第２ドーピング領域に近いゲート誘電体層の厚さは、第３ドーピング領域に近いゲート誘電体層の厚さよりも厚い。選択トランジスタは、軽ドーピング領域とソース／ドレイン拡張を有する。軽ドーピング領域は、第２導電型を有し、選択ゲートと第２ドーピング領域の間に配置される。ソース／ドレイン拡張は、第２導電型を有し、選択ゲートと第３ドーピング領域の間に配置される。ソース／ドレイン拡張の接合深さは、軽ドーピング領域の接合深さよりも浅く、ソース／ドレイン拡張のドーピング濃度は、軽ドーピング領域のドーピング濃度よりも高い。
本発明は、メモリセルの操作方法を提供する。メモリセルは、基板の上に配置された選択トランジスタと、選択トランジスタに直列に接続されたアンチヒューズユニットとを含む。アンチヒューズユニットは、基板の上に順番に配置されたアンチヒューズ層およびアンチヒューズゲートと、アンチヒューズ層の下方の基板内に配置された修正された拡張ドーピング領域と、基板内でアンチヒューズゲートの２つの対向する側に配置された第１ドーピング領域および第２ドーピング領域とを含み、アンチヒューズ層、アンチヒューズゲートおよび修正された拡張ドーピング領域は、バラクターを形成する；選択トランジスタは、選択ゲートと、基板内で選択ゲートの２つの対向する側にそれぞれ配置された第２ドーピング領域および第３ドーピング領域を含む。メモリセルの操作方法は、以下のステップを含む。読み取り操作において、選択ゲートに第１電圧を印加し、第３ドーピング領域に第２電圧を印加し、アンチヒューズゲートに第３電圧を印加する。第１電圧は、選択トランジスタのチャネルをオンにするのに十分であり、メモリセルに記憶されたデータは、アンチヒューズゲートを介してメモリセルのチャネル電流を検出することにより決定される。
本発明の１つの実施形態において、第１電圧は、第３電圧と等しく、第２電圧は、０Ｖである。
本発明は、メモリの操作方法を提供する。メモリは、一列に配列された複数のメモリセルを含み、各メモリセルは、基板の上に配置された選択トランジスタと、選択トランジスタに並列に接続されたアンチヒューズユニットとを含む。アンチヒューズユニットは、基板の上に順番に配置されたアンチヒューズ層およびアンチヒューズゲートと、アンチヒューズ層の下方の基板内に配置された修正された拡張ドーピング領域と、基板内でアンチヒューズゲートの２つの対向する側に配置された第１ドーピング領域および第２ドーピング領域とを含み、アンチヒューズ層、アンチヒューズゲートおよび修正された拡張ドーピング領域は、バラクターを形成する；選択トランジスタは、選択ゲートと、基板内で選択ゲートの２つの対向する側にそれぞれ配置された第２ドーピング領域および第３ドーピング領域を含む；複数のワード線は、それぞれ、同じ行のメモリセルの選択ゲートに接続される；複数のアンチヒューズゲート線は、それぞれ、同じ行のメモリセルのアンチヒューズゲートに接続される；複数のビット線は、それぞれ、同じ行のメモリセルの第３ドーピング領域に接続される。メモリセルの操作方法は、以下のステップを含む。読み取り操作において、選択されたメモリセルに結合されたワード線に第１電圧を印加し、選択されたメモリセルに結合されたビット線に第２電圧を印加し、選択されたメモリセルに結合されたアンチヒューズゲート線に第３電圧を印加する。第１電圧は、選択されたメモリセルの選択トランジスタのチャネルをオンにするのに十分であり、選択されたメモリセルに記憶されたデータは、選択されたメモリセルに結合されたアンチヒューズゲートを介して選択されたメモリセルのチャネル電流を検出することにより決定される。
本発明の１つの実施形態において、第１電圧は、第３電圧に等しく、第２電圧は、０Ｖである。
本発明は、性能改善を有するアンチヒューズＯＴＰメモリセルの製造方法を提供する。この方法は、以下のステップを含む。アンチヒューズ構造および選択ゲート構造を形成する。アンチヒューズ構造は、基板の上に順番に形成されたアンチヒューズ層およびアンチヒューズゲートを含み、選択ゲート構造は、基板の上に順番に形成されたゲート誘電体層および選択ゲートを含む。アンチヒューズ層の下方の基板内に、修正された拡張ドーピング領域を形成する。アンチヒューズ層、アンチヒューズゲートおよび修正された拡張ドーピング領域は、バラクターを形成する。基板内でアンチヒューズゲートの２つの対向する側に、第１ドーピング領域および第２ドーピング領域を形成し、基板内で選択ゲートの２つの対向する側に、第２ドーピング領域および第３ドーピング領域を形成する。
本発明の１つの実施形態において、修正された拡張ドーピング領域を形成するステップは、傾斜角イオン注入を行うことを含む。
本発明の１つの実施形態において、性能改善を有するアンチヒューズＯＴＰメモリセルの製造方法は、さらに、以下のステップを含む。選択ゲートと第２ドーピング領域の間に軽ドーピング領域を形成し、選択ゲートと第３ドーピング領域の間にソース／ドレイン拡張を形成する。
本発明の１つの実施形態において、軽ドーピング領域および修正された拡張ドーピング領域は、同じステップで形成される。
本発明の１つの実施形態において、修正された拡張ドーピング領域は、ウェルであり、修正された拡張ドーピング領域は、アンチヒューズ構造および選択ゲート構造を形成する前に形成される。
本発明の１つの実施形態において、ウェルの一部は、選択ゲートの下部に延伸する。性能改善を有するアンチヒューズＯＴＰメモリセルの製造方法は、さらに、選択ゲートと第３ドーピング領域の間に軽ドーピング領域を形成することを含む。
本発明の１つの実施形態において、ウェルの一部は、第２ドーピング領域の下部に延伸する。
本発明の１つの実施形態において、ゲート誘電体層を形成するステップは、第２ドーピング領域に近いゲート誘電体層の厚さを第３ドーピング領域に近いゲート誘電体層の厚さよりも厚くすることと；選択ゲートと第２ドーピング領域の間に軽ドーピング領域を形成することと；選択ゲートと第３ドーピング領域の間にソース／ドレイン拡張を形成することとを含む。ソース／ドレイン拡張の接合深さは、第１ドーピング領域の接合深さよりも浅く、ソース／ドレイン拡張のドーピング濃度は、第１ドーピング領域のドーピング濃度よりも高い。
以上のように、性能改善を有するアンチヒューズＯＴＰメモリセル、その製造方法、その操作方法、およびメモリの操作方法において、アンチヒューズゲート、アンチヒューズ層および修正された拡張ドーピング領域（ウェル）は、バラクターを形成する。修正された拡張ドーピング領域（ウェル）は、第２ドーピング領域を接続するために使用され、修正された拡張ドーピング領域（ウェル）と第２ドーピング領域の導電型は同じである。すなわち、アンチヒューズ層の破裂位置を第２ドーピング領域から離れた位置に形成し、且つ修正された拡張ドーピング領域（ウェル）を介して電流を第２ドーピング領域に伝導することにより、読み取り特性を改善することができる。アンチヒューズメモリセルを読み取る時、比較的低い電圧で読み取り操作を行うことができる。アンチヒューズメモリセルをプログラミングする時、抑制プログラミングの間のプログラム抑制電流を減らすことができる。
さらに、修正された拡張ドーピング領域（ウェル）は、アンチヒューズユニットの下方の基板内に配置されるため、アンチヒューズ層が破裂した後にアンチヒューズゲートと基板が直接接触するのを防ぐことができ、アンチヒューズメモリセルをプログラミングする時、プログラム抑制電流を減らすことができる。
さらに、選択トランジスタが入力／出力ＭＯＳトランジスタである時、ゲート誘電体層の厚さは、アンチヒューズ層の厚さよりも厚いため、抑制プログラミングの間の漏れ電流を減らすことができる。
選択トランジスタがデュアルゲート誘電体層ＭＯＳトランジスタである時、アンチヒューズ層に近いゲート誘電体層の厚さは、アンチヒューズ層の厚さよりも厚いため、抑制プログラミングの間の漏れ電流を減らすことができる。
本発明のアンチヒューズメモリセルにおいて、軽ドーピング領域の接合深さは、コアＭＯＳトランジスタのソース／ドレイン拡張領域の接合深さよりも深く、軽ドーピング領域のドーピング濃度は、コアＭＯＳトランジスタのソース／ドレイン拡張領域のドーピング濃度よりも低いため、接合ＢＶＤ（すなわち、ドレインから基板接合点への降伏電圧（ｔｈｅ ｂｒｅａｋｄｏｗｎ ｖｏｌｔａｇｅ ｏｆ ｔｈｅ ｄｒａｉｎ ｔｏ ｓｕｂｓｔｒａｔｅ ｊｕｎｃｔｉｏｎ））を改善することができる。さらに、軽ドーピング領域により、漏れ電流を改善することができる。また、入力／出力ＭＯＳトランジスタの軽ドーピングドレインは、直接軽ドーピング領域として使用することができる。
さらに、選択トランジスタが入力／出力ＭＯＳトランジスタである時、修正された拡張ドーピング領域（ウェル）は、さらに、アンチヒューズユニットの下部から選択ゲートの下部へ延伸するため、抑制プログラミングの間の漏れ電流を減らすことができる。
本発明の上記および他の目的、特徴、および利点をより分かり易くするため、図面と併せた幾つかの実施形態を以下に説明する。
本発明の１つの実施形態に係るメモリセルの上面図である。 本発明の１つの実施形態に係る断面線Ａ−Ａ’に沿った図１（ａ）のメモリセルの断面図である。 本発明の１つの実施形態に係る断面線Ａ−Ａ’に沿った図１（ａ）のメモリセルの断面図である。 本発明の１つの実施形態に係る断面線Ａ−Ａ’に沿った図１（ａ）のメモリセルの断面図である。 本発明の１つの実施形態に係る断面線Ａ−Ａ’に沿った図１（ａ）のメモリセルの断面図である。 本発明の１つの実施形態に係る断面線Ａ−Ａ’に沿った図１（ａ）のメモリセルの断面図である。 本発明の１つの実施形態に係る断面線Ａ−Ａ’に沿った図１（ａ）のメモリセルの断面図である。 本発明の１つの実施形態に係るアンチヒューズメモリセルの回路概略図である。 プログラミング操作を行った時のメモリセルアレイの概略図である。 プログラミング操作を行った時の選択されたメモリセルアレイＭ１の断面図である。 読み取り操作を行った時のメモリセルアレイの概略図である。 読み取り操作を行った時の選択されたメモリセルアレイＭ１の断面図である。 読み取り操作を行った時のメモリセルアレイの概略図である。 読み取り操作を行った時の選択されたメモリセルアレイＭ１の断面図である。
図１（ａ）は、本発明の１つの実施形態に係るメモリセルの上面図である。図１（ｂ）は、本発明の１つの実施形態に係る断面線Ａ−Ａ’に沿った図１（ａ）のメモリセルの断面図である。
図１（ａ）および図１（ｂ）を参照すると、本実施形態のアンチヒューズメモリセル２００は、例えば、基板２０２の上に配置される。基板２０２は、例えば、第１導電型を有する。
本実施形態のアンチヒューズメモリセル２００は、アンチヒューズユニット２０６と、選択トランジスタ２０８とを含む。
アンチヒューズユニット２０６は、基板２０２の上に配置される。アンチヒューズユニット２０６は、アンチヒューズ層２１０と、アンチヒューズゲート２１２と、修正された拡張ドーピング領域２１４と、ドーピング領域２１６（ソース／ドレイン）と、ドーピング領域２１８（ソース／ドレイン）とを含む。
アンチヒューズゲート２１２は、基板２０２の上に配置される。アンチヒューズ層２１０は、アンチヒューズゲート２１２と基板２０２の間に配置される。アンチヒューズ層２１０の材料は、例えば、シリコン酸化物、またはゲート酸化物層（例えば、ＨｆＯ２、Ａｌ２Ｏ３等の高誘電率の酸化物層）を形成することのできる他の絶縁体層である。プログラミング操作は、アンチヒューズゲート２１２の下方のアンチヒューズ層２１０の破裂により実施される。
修正された拡張ドーピング領域２１４は、第２導電型を有し、アンチヒューズ層２１０の下方の基板２０２内に配置される。修正された拡張ドーピング領域２１４は、ドーピング領域２１４ａおよびドーピング領域２１４ｂで構成される。ドーピング領域２１４ａおよびドーピング領域２１４ｂは、修正されたソース／ドレイン拡張領域である。アンチヒューズ層２１０、アンチヒューズゲート２１２および修正された拡張ドーピング領域２１４は、バラクターを形成する。
ドーピング領域２１６（ソース／ドレイン）およびドーピング領域２１８（ソース／ドレイン）は、第２導電型を有し、それぞれ、基板２０２内でアンチヒューズゲート２１２の２つの対向する側に配置される。
選択トランジスタ２０８は、基板２０２の上に配置され、選択ゲート２２０と、ゲート誘電体層２２２と、ドーピング領域２１８と、ドーピング領域２２４とを含む。選択ゲート２２０は、例えば、基板２０２の上に配置される。
ゲート誘電体層２２２は、例えば、選択ゲート２２０と基板２０２の間に配置される。ゲート誘電体層２２２の材料は、例えば、シリコン酸化物、またはゲート酸化物層（例えば、ＨｆＯ２、Ａｌ２Ｏ３等の高誘電率の酸化物層）を形成することのできる他の絶縁体層である。アンチヒューズ層２１０の厚さとゲート誘電体層２２２の厚さは、同じ、または異なる。
ドーピング領域２１８およびドーピング領域２２４は、第２導電型を有し、ある基板２０２内で選択ゲート２２０の２つの対向する側に配置される。アンチヒューズユニット２０６および選択トランジスタ２０８は、ドーピング領域２１８を共有する。
本実施形態において、選択トランジスタ２０８は、例えば、コアＭＯＳトランジスタである。選択トランジスタ２０８は、軽ドーピング領域２２６およびソース／ドレイン拡張（ＳＤＥ）２２８を有する。軽ドーピング領域２２６は、選択ゲート２２０とドーピング領域２１８の間に配置され、軽ドーピング領域２２６の接合深さは、修正された拡張ドーピング領域２１４の接合深さと同じ、または異なり、軽ドーピング領域２２６のドーピング濃度は、修正された拡張ドーピング領域２１４のドーピング濃度と同じ、または異なる。ソース／ドレイン拡張２２８は、選択ゲート２２０とドーピング領域２２４の間に配置され、ソース／ドレイン拡張２２８の接合深さは、修正された拡張ドーピング領域２１４の接合深さよりも浅く、ソース／ドレイン拡張２２８のドーピング濃度は、修正された拡張ドーピング領域２１４のドーピング濃度よりも高い。
１つの実施形態において、ソース／ドレイン拡張２２８は、コアＭＯＳトランジスタのソース／ドレイン拡張領域である。軽ドーピング領域２２６は、修正されたソース／ドレイン拡張領域であり、軽ドーピング領域２２６の接合深さは、ソース／ドレイン拡張２２８の接合深さよりも深く、軽ドーピング領域２２６のドーピング濃度は、通常、ソース／ドレイン拡張２２８のドーピング濃度よりも低い。軽ドーピング領域２２６の接合深さおよびドーピング濃度は、例えば、入力／出力ＭＯＳトランジスタの軽ドーピングドレイン（ＩＯＬＤＤ）の接合深さおよびドーピング濃度と同じである。
４０ｎｍプロセスを例に挙げると、選択トランジスタがコアＭＯＳトランジスタである時、ゲート誘電体層２２２の厚さは、例えば、２０Å〜３０Åであり、ソース／ドレイン拡張２２８のドーピング濃度は、例えば、５＊１０１３−２＊１０１５（１／ｃｍ２）である。選択トランジスタが入力／出力ＭＯＳトランジスタである時、ゲート誘電体層２２２の厚さは、例えば、５０Å〜７０Åであり、軽ドーピング領域２２６のドーピング濃度は、例えば、５＊１０１２−１＊１０１４（１／ｃｍ２）である。
軽ドーピング領域２２６の接合深さは、ソース／ドレイン拡張２２８の接合深さよりも深いため、接合ＢＶＤ（基板接合点に対するドレインの降伏電圧）を改善し、且つプログラム漏れ電流を改善することができる。
本発明のアンチヒューズメモリセルは、実際の要求に応じて、第１導電型を有するウェル２０４を設置してもよい。
本発明のアンチヒューズメモリセルは、実際の要求に応じて、スペーサー２３０を設置してもよい。スペーサー２３０は、選択ゲート２２０とアンチヒューズゲート２１２の側壁に配置される。
上記実施形態において、第１導電型がＰ型の場合、第２導電型はＮ型であり；第１導電型がＮ型の場合、第２導電型はＰ型である。
以下、図１（ｂ）を参照して、本発明の１つの実施形態のメモリセルの製造方法について説明する。まず、基板２０２内に、ウェル２０４を形成する。基板２０２の上に、アンチヒューズ層２１０とアンチヒューズゲート２１２で構成されたアンチヒューズ構造２３２、およびゲート誘電体層２２２と選択ゲート２２０で構成された選択ゲート構造２３４を形成する。
選択ゲート２２０の一側に、ソース／ドレイン拡張２２８を形成する。ソース／ドレイン拡張２２８の形成方法は、例えば、イオン注入である。マスク層（図示せず）を使用して、ソース／ドレイン拡張２２８を覆う。
そして、アンチヒューズ層２１０の下方の基板２０２内に、修正された拡張ドーピング領域２１４を形成し、選択ゲート２２０の他側に、軽ドーピング領域２２６を形成する。アンチヒューズゲート２１２、アンチヒューズ層２１０および修正された拡張ドーピング領域２１４は、バラクターを形成する。軽ドーピング領域２２６および修正された拡張ドーピング領域２１４の形成方法は、傾斜角イオン注入である。傾斜角イオン注入により、アンチヒューズゲート２１２の下方の基板２０２内にドーピング領域２１４ａおよびドーピング領域２１４ｂを形成し、注入角度を調整することにより、ドーピング領域２１４ａとドーピング領域２１４ｂを接続して、修正された拡張ドーピング領域２１４を形成する。本実施形態において、軽ドーピング領域２２６および修正された拡張ドーピング領域２１４は、同じステップで形成されるが、別の実施形態において、軽ドーピング領域２２６および修正された拡張ドーピング領域２１４は、異なるステップで形成されてもよい。
ソース／ドレイン拡張２２８を覆っているマスク層（図示せず）を除去する。そして、基板２０２内でアンチヒューズゲート２１２の２つの対向する側に、ドーピング領域２１６およびドーピング領域２１８を形成し、基板２０２内で選択ゲート２２０の２つの対向する側に、ドーピング領域２１８およびドーピング領域２２４を形成する。本発明のアンチヒューズＯＴＰメモリは、ＣＭＯＳプロセス技術で統合することができる。
図１（ｃ）は、本発明の１つの実施形態に係る断面線Ａ−Ａ’に沿った図１（ａ）のメモリセルの断面図である。
本実施形態において、図１（ｂ）と図１（ｃ）中の同じ参照番号は、同じまたは類似する構成要素を示すため、同じ技術内容については、説明を省略する。
図１（ｃ）を参照すると、図１（ｂ）のアンチヒューズメモリセルと比較して、本実施形態のアンチヒューズメモリセルの選択トランジスタ２０８は、例えば、入力／出力ＭＯＳトランジスタである。選択トランジスタ２０８は、軽ドーピング領域２２６およびソース／ドレイン拡張２２８を有する。軽ドーピング領域２２６は、選択ゲート２２０とドーピング領域２１８の間に配置される。ソース／ドレイン拡張２２８は、選択ゲート２２０とドーピング領域２２４の間に配置される。軽ドーピング領域２２６およびソース／ドレイン拡張２２８の接合深さは、修正された拡張ドーピング領域２１４の接合深さよりも浅いか、それに等しく、軽ドーピング領域２２６およびソース／ドレイン拡張２２８のドーピング濃度は、修正された拡張ドーピング領域２１４のドーピング濃度よりも高いか、それに等しい。軽ドーピング領域２２６およびソース／ドレイン拡張２２８は、入力／出力ＭＯＳトランジスタの軽ドーピングドレイン（ＩＯＬＤＤ）と同じである。修正された拡張ドーピング領域２１４の接合深さおよびドーピング濃度は、例えば、入力／出力ＭＯＳトランジスタの軽ドーピングドレイン（ＩＯＬＤＤ）の接合深さおよびドーピング濃度と同じである。
４０ｎｍプロセスを例に挙げると、選択トランジスタが入力／出力ＭＯＳトランジスタである時、ゲート誘電体層２２２の厚さは、例えば、５０Å〜７０Åであり、軽ドーピング領域２２６のドーピング濃度は、例えば、５＊１０１２−１＊１０１４（１／ｃｍ２）である。
入力／出力ＭＯＳトランジスタの軽ドーピングドレイン（ＩＯＬＤＤ）の接合深さは、コアＭＯＳトランジスタのソース／ドレイン拡張領域の接合深さよりも深いため、入力／出力ＭＯＳトランジスタの軽ドーピングドレイン（ＩＯＬＤＤ）は、直接アンチヒューズユニット２０６の修正された拡張ドーピング領域２１４（修正されたソース／ドレイン拡張領域）として使用することができ、それにより、接合ＢＶＤ（基板接合点に対するドレインの降伏電圧）を改善し、且つプログラム漏れ電流を改善することができる。
もちろん、入力／出力ＭＯＳトランジスタの軽ドーピングドレイン（ＩＯＬＤＤ）と比較して、アンチヒューズユニット２０６の修正された拡張ドーピング領域２１４（修正されたソース／ドレイン拡張領域）は、より深い接合深さおよびより低いドーピング濃度を有してもよい。
図１（ｃ）を参照して、本発明の１つの実施形態に係るメモリセルの製造方法について説明する。本実施形態において、メモリセルの製造方法のステップは、図１（ｂ）に示した方法のステップと同じであるため、詳細については繰り返し説明せず、相違点についてのみ以下に説明する。
基板２０２の上に、アンチヒューズ層２１０とアンチヒューズゲート２１２で構成されたアンチヒューズ構造２３２、およびゲート誘電体層２２２と選択ゲート２２０で構成された選択ゲート構造２３４を形成する。
選択ゲート２２０の２つの対向する側に、軽ドーピング領域２２６およびソース／ドレイン拡張２２８を形成する。ソース／ドレイン拡張２２８の形成方法は、例えば、イオン注入である。
軽ドーピング領域２２６およびソース／ドレイン拡張２２８の形成方法のステップにおいて、アンチヒューズ層２１０の下方の基板２０２内に、修正された拡張ドーピング領域２１４を同時に形成する。アンチヒューズゲート２１２、アンチヒューズ層２１０および修正された拡張ドーピング領域２１４は、バラクターを形成する。軽ドーピング領域２２６、ソース／ドレイン拡張２２８および修正された拡張ドーピング領域２１４の形成方法は、傾斜角イオン注入である。傾斜角イオン注入により、アンチヒューズゲート２１２の下方の基板２０２内にドーピング領域２１４ａおよびドーピング領域２１４ｂを形成し、注入角度を調整することにより、ドーピング領域２１４ａとドーピング領域２１４ｂを接続して、修正された拡張ドーピング領域２１４を形成する。その後、ドーピング領域２１６、ドーピング領域２１８およびドーピング領域２２４を形成する。
本実施形態において、軽ドーピング領域２２６および修正された拡張ドーピング領域２１４は、同じステップで形成されるが、別の実施形態において、軽ドーピング領域２２６、ソース／ドレイン拡張２２８および修正された拡張ドーピング領域２１４は、異なるステップで形成されてもよい。つまり、軽ドーピング領域２２６およびソース／ドレイン拡張２２８を形成した後、マスク層（図示せず）を使用して、軽ドーピング領域２２６およびソース／ドレイン拡張２２８を覆う。アンチヒューズ層２１０の下方の基板２０２内に修正された拡張ドーピング領域２１４を形成した後、ソース／ドレイン拡張２２８を覆っているマスク層（図示せず）を除去する。
図１（ｄ）は、本発明の１つの実施形態に係る断面線Ａ−Ａ’に沿った図１（ａ）のメモリセルの断面図である。
本実施形態において、図２（ｂ）と図１（ｄ）中の同じ参照番号は、同じまたは類似する構成要素を示すため、同じ技術内容については、説明を省略する。
図１（ｄ）を参照すると、図１（ｂ）のアンチヒューズメモリセルと比較して、本実施形態のアンチヒューズメモリセルの選択トランジスタ２０８は、例えば、デュアルゲート誘電体層ＭＯＳトランジスタである。アンチヒューズユニット２０６に近い選択トランジスタ２０８の一部は、入力／出力ＭＯＳトランジスタであり、アンチヒューズユニット２０６から離れた選択トランジスタ２０８の一部は、コアＭＯＳトランジスタである。そのため、拡張ドーピング領域２１８に近いゲート誘電体層２２２の厚さＤ１は、ドーピング領域２２４に近いゲート誘電体層２２２の厚さＤ２よりも厚い。軽ドーピング領域２２６の接合深さは、修正された拡張ドーピング領域２１４の接合深さと同じであり、軽ドーピング領域２２６のドーピング濃度は、修正された拡張ドーピング領域２１４のドーピング濃度と同じである。ソース／ドレイン拡張２２８の接合深さは、修正された拡張ドーピング領域２１４の接合深さよりも浅く、ソース／ドレイン拡張２２８のドーピング濃度は、修正された拡張ドーピング領域２１４のドーピング濃度よりも高い。
本実施形態において、デュアルゲート誘電体層ＭＯＳトランジスタは、例えば、コアＭＯＳトランジスタ半分と入力／出力ＭＯＳトランジスタ半分で構成される。修正された拡張ドーピング領域２１４の接合深さおよびドーピング濃度は、例えば、入力／出力ＭＯＳトランジスタの軽ドーピングドレイン（ＩＯＬＤＤ）の接合深さおよびドーピング濃度と同じである。ソース／ドレイン拡張２２８は、コアＭＯＳトランジスタのソース／ドレイン拡張領域である。
図１（ｄ）を参照して、本発明の１つの実施形態のメモリセルの製造方法について説明する。本実施形態において、メモリセルの製造方法のステップは、図１（ｂ）に示した方法のステップと同じであるため、詳細については繰り返し説明せず、相違点についてのみ以下に説明する。
アンチヒューズ層２１０とアンチヒューズゲート２１２で構成されたアンチヒューズ構造２３２、およびゲート誘電体層２２２と選択ゲート２２０で構成された選択ゲート構造２３４を基板２０２の上に形成する。ゲート誘電体層２２２を形成するステップにおいて、アンチヒューズ層２１０に近いゲート誘電体層２２２の厚さＤ１は、アンチヒューズ層２１０から離れたゲート誘電体層２２２の厚さＤ２よりも厚い。
選択ゲート２２０の一側に、ソース／ドレイン拡張２２８を形成する。そして、アンチヒューズ層２１０の下方の基板２０２内に、修正された拡張ドーピング領域２１４を形成し、選択ゲート２２０の他側に、軽ドーピング領域２２６を形成する。
そして、基板２０２内でアンチヒューズゲート２１２の２つの対向する側に、ドーピング領域２１６およびドーピング領域２１８を形成し、基板２０２内で選択ゲート２２０の２つの対向する側に、ドーピング領域２１８およびドーピング領域２２４を形成する。
本実施形態において、軽ドーピング領域２２６および修正された拡張ドーピング領域２１４は、同じステップで形成されるが、別の実施形態において、軽ドーピング領域２２６および修正された拡張ドーピング領域２１４は、異なるステップで形成されてもよい。本発明のアンチヒューズＯＴＰメモリは、ＣＭＯＳプロセス技術で統合することができる。
図２（ａ）〜（ｃ）は、本発明の別の実施形態に係るアンチヒューズメモリセルの断面図であり、図２（ａ）〜（ｃ）は、本発明の１つの実施形態に係る断面線Ａ−Ａ’に沿った図１（ａ）のメモリセルの断面図である。
本実施形態において、図２（ａ）〜（ｃ）と図１（ａ）〜（ｄ）中の同じ参照番号は、同じまたは類似する構成要素を示すため、同じ技術内容については、説明を省略する。
図２（ａ）を参照すると、図１（ｂ）のアンチヒューズメモリセルと比較して、本実施形態のアンチヒューズメモリセルの修正された拡張ドーピング領域は、ウェル２３６である。ウェル２３６がアンチヒューズユニット２０６の下方の基板２０２内に配置される他に、ウェル２３６の一部は、選択ゲート２２０の下部に延伸する。そのため、図１（ｂ）に示した軽ドーピング領域２２６は、選択トランジスタ２０８に設置されない。
図２（ａ）を参照して、本発明の１つの実施形態のメモリセルの製造方法について説明する。まず、基板２０２内に、ウェル２０４およびウェル２３６をそれぞれ形成する。ウェル２０４およびウェル２３６の導電型は異なる。基板２０２の上に、アンチヒューズ層２１０とアンチヒューズゲート２１２で構成されたアンチヒューズ構造２３２、およびゲート誘電体層２２２と選択ゲート２２０で構成された選択ゲート構造２３４を形成する。ウェル２３６の一部は、選択ゲート２２０の下部に延伸する。そして、選択ゲート２２０の一側に、ソース／ドレイン拡張２２８を形成する。そして、基板２０２内でアンチヒューズゲート２１２の２つの対向する側に、ドーピング領域２１６およびドーピング領域２１８を形成し、基板２０２内で選択ゲート２２０の２つの対向する側に、ドーピング領域２１８およびドーピング領域２２４を形成する。本発明のアンチヒューズＯＴＰメモリは、ＣＭＯＳプロセス技術で統合することができる。
図２（ｂ）を参照すると、図１（ｃ）のアンチヒューズメモリセルと比較して、本実施形態のアンチヒューズメモリセルの修正された拡張ドーピング領域は、ウェル２３６であり、ウェル２３６がアンチヒューズユニット２０６の下方の基板２０２内に配置される他に、ウェル２３６の一部は、選択ゲート２２０の下部に延伸する。そのため、図２（ｂ）に示した軽ドーピング領域２２６は、選択トランジスタ２０８に設置されない。
図２（ｂ）を参照して、本発明の１つの実施形態のメモリセルの製造方法について説明する。本実施形態において、メモリセルの製造方法のステップは、図２（ａ）に示した方法のステップと同じであるため、詳細については繰り返し説明せず、相違点についてのみ以下に説明する。
実施形態のメモリセルの製造方法と図２（ａ）のメモリセルの製造方法の相違点は、ゲート誘電体層の厚さが異なり、ソース／ドレイン拡張２２８の接合深さおよび注入濃度がことなることのみである。
図２（ｃ）を参照すると、図１（ｄ）のアンチヒューズメモリセルと比較して、本実施形態のアンチヒューズメモリセルの修正された拡張ドーピング領域は、ウェル２３６であり、ウェル２３６がアンチヒューズユニット２０６の下方の基板２０２内に配置される他に、ウェル２３６の一部は、ドーピング領域２１８の下部に延伸する。
ウェル２３６は、アンチヒューズユニットの下方の基板内に配置され、ウェル２３６は、ドーピング領域２１８に接続される。ウェル２３６とドーピング領域２１８を同じ導電型にすることによって、読み取り特性を改善することができる。したがって、アンチヒューズメモリセルに対して読み取り操作を行う時、比較的低い電圧で読み取り操作を実施することができる。アンチヒューズメモリセルに対してプログラミング操作を行う時、プログラム抑制電流を減らすことができ、且つ抑制プログラミングの間の漏れ電流を改善することができる。
図２（ｃ）を参照して、本発明の１つの実施形態のメモリセルの製造方法について説明する。本実施形態において、メモリセルの製造方法のステップは、図１（ｄ）に示した方法のステップと同じであるため、詳細については繰り返し説明せず、相違点についてのみ以下に説明する。
まず、基板２０２内に、ウェル２０４およびウェル２３６をそれぞれ形成する。ウェル２０４とウェル２３６は、導電型が異なる。基板２０２の上に、アンチヒューズ層２１０とアンチヒューズゲート２１２で構成されたアンチヒューズ構造２３２、およびゲート誘電体層２２２と選択ゲート２２０で構成された選択ゲート構造２３４を形成する。ゲート誘電体層２２２を形成するステップにおいて、アンチヒューズ層２１０に近いゲート誘電体層２２２の厚さＤ１は、アンチヒューズ層２１０から離れたゲート誘電体層２２２の厚さＤ２よりも厚い。
選択ゲート２２０の一側に、ソース／ドレイン拡張２２８を形成する。そして、選択ゲート２２０の他側に、軽ドーピング領域２２６を形成する。
そして、基板２０２内でアンチヒューズゲート２１２の２つの対向する側に、ドーピング領域２１６およびドーピング領域２１８を形成し、基板２０２内で選択ゲート２２０の２つの対向する側に、ドーピング領域２１８およびドーピング領域２２４を形成する。ウェル２３６の一部は、選択ゲート２２０の下部に延伸する。
しかしながら、本発明のアンチヒューズメモリセルにおいて、図１（ｂ）〜図１（ｄ）および図２（ａ）〜図２（ｃ）に示すように、アンチヒューズゲート２１２、アンチヒューズ層２１０および修正された拡張ドーピング領域２１４（ウェル２３６）は、バラクターを形成する。修正された拡張ドーピング領域２１４（ウェル２３６）を用いてドーピング領域２１８を接続することによって、修正された拡張ドーピング領域２１４（ウェル２３６）とドーピング領域２１８が同じ導電型になるため、ドーピング領域２１８から離れた位置にアンチヒューズ層の破裂位置が形成されても、修正された拡張ドーピング領域２１４（ウェル２３６）を介してドーピング領域２１８に電流を伝導することができ、それによって、アンチヒューズメモリセルの性能を改善することができる。アンチヒューズメモリセルに対して読み取り操作を行う時、比較的低い電圧で読み取り操作を実施することができる。
さらに、修正された拡張ドーピング領域２１４（ウェル２３６）は、アンチヒューズユニット２０６の下方の基板２０２内に配置されるため、アンチヒューズ層の破裂後にアンチヒューズゲートと基板が直接接触するのを防ぐことができ、アンチヒューズメモリセルに対してプログラミング操作を行う時、プログラム抑制電流を減らすことができる。
さらに、選択トランジスタが入力／出力ＭＯＳトランジスタである時、ゲート誘電体層２２２の厚さは、例えば、５０Å〜７０Åであり、アンチヒューズ層２１０の厚さよりも厚いため、抑制プログラミングの間の漏れ電流を減らすことができる。選択トランジスタがデュアルゲート誘電体層ＭＯＳトランジスタである時、アンチヒューズ層２１０に近いゲート誘電体層２２２の厚さは、例えば、５０Å〜７０Åであり、アンチヒューズ層２１０の厚さよりも厚いため、抑制プログラミングの間の漏れ電流を減らすことができる。
本発明のアンチヒューズメモリセルにおいて、図１（ｂ）〜図１（ｄ）に示すように、軽ドーピング領域２２６の接合深さは、コアＭＯＳトランジスタのソース／ドレイン拡張領域の接合深さよりも深く、軽ドーピング領域２２６のドーピング濃度は、コアＭＯＳトランジスタのソース／ドレイン拡張領域のドーピング濃度よりも低いため、接合ＢＶＤ（すなわち、ドレインから基板接合点への降伏電圧）を改善することができ、且つプログラム漏れ電流を改善することができる。さらに、入力／出力ＭＯＳトランジスタの軽ドーピングドレイン（ＩＯＬＤＤ）は、直接軽ドーピング領域２２６として使用することができる。
さらに、選択トランジスタが入力／出力ＭＯＳトランジスタであって、ウェル２３６がアンチヒューズユニット２０６の下方の基板２０２から選択ゲートの下部にさらに延伸する時（図２（ａ）〜図２（ｂ）に示す）、抑制プログラミングの間の漏れ電流を減らすこともできる。
図３は、本発明の１つの実施形態に係るアンチヒューズメモリセルの回路概略図である。
図３を参照すると、本発明のアンチヒューズメモリは、複数のメモリセルアレイで構成される、以下、メモリセルアレイについて説明する。本実施形態において、２＊２メモリセルで構成されたメモリセルアレイを例に挙げて説明すると、メモリセルアレイのメモリセルの数は、実際の要求に応じて変更可能であるが、例えば、メモリセルアレイは、６４メモリセル、２５６メモリセルまたは５１２メモリセルで構成される。図３において、Ｘ方向は行方向として定義され、Ｙ方向は、列方向として定義される。
メモリセルアレイは、複数のメモリセルＭ１〜Ｍ４と、複数のワード線ＷＬ０〜ＷＬ１と、複数のアンチヒューズゲート線ＡＦ０〜ＡＦ１と、複数のビット線ＢＬ０〜ＢＬ１とを含む。
各メモリセルＭ１〜Ｍ４は、図１（ｂ）〜図１（ｄ）（または図２（ａ）〜図２（ｃ））で示した構造を有するため、ここでは繰り返し説明しない。
ワード線ＷＬ０〜ＷＬ１は、基板の上に並列に配置され、行方向（Ｘ方向）に沿って延伸する。ワード線ＷＬ０〜ＷＬ１は、それぞれ、同じ行のメモリセルの選択ゲートに接続される。例えば、ワード線ＷＬ０は、メモリセルＭ１およびＭ３の選択ゲートに接続され、ワード線ＷＬ１は、メモリセルＭ２およびＭ４の選択ゲートに接続される。
アンチヒューズゲート線ＡＦ０〜ＡＦ１は、基板の上に並列に配置され、行方向（Ｘ方向）に沿って延伸する。アンチヒューズゲート線ＡＦ０〜ＡＦ１は、それぞれ、同じ行のメモリセルのアンチヒューズゲートに接続される。例えば、アンチヒューズゲート線ＡＦ０は、メモリセルＭ１およびＭ３のアンチヒューズゲート（例えば、図１（ｂ）のアンチヒューズゲート２１２）に接続され、アンチヒューズゲート線ＡＦ１は、メモリセルＭ２およびＭ４のアンチヒューズゲートに接続される。
複数のビット線ＢＬ０〜ＢＬ１は、基板の上に並列に配置され、列方向（Ｙ方向）に沿って延伸する。ビット線ＢＬ０〜ＢＬ１は、それぞれ、同じ列のメモリセルのドーピング領域に接続される。例えば、ビット線ＢＬ０は、メモリセルＭ１およびＭ２のドーピング領域Ｄ（例えば、図１（ｂ）〜図１（ｄ）および図２（ａ）〜図２（ｃ）のドーピング領域２２４）に接続され、ビット線ＢＬ１は、メモリセルＭ３およびＭ４のドーピング領域Ｄに接続される。
以下、プログラミングモードと、データ読み取りモードとを含む本発明のアンチヒューズメモリの操作方法について説明する。以下、１つの実施形態を提供し、本発明のアンチヒューズメモリの操作方法について説明する。しかしながら、本発明のアンチヒューズメモリの操作方法は、上述した実施形態に限定されるものではない。以下の説明において、図中のメモリセルＭ１を例に挙げて説明する。
図４（ａ）は、プログラミング操作を行った時のメモリセルアレイの概略図である。図４（ｂ）は、プログラミング操作を行った時の選択されたメモリセルアレイＭ１の断面図である。
図４（ａ）および図４（ｂ）を参照すると、選択されたメモリセルＭ１に対してプログラミング操作を行った時、選択されたメモリセルＭ１に結合されたワード線ＷＬ０に電圧Ｖｐ１を印加し、選択されたメモリセルＭ１に結合されたビット線ＢＬ０に電圧Ｖｐ２を印加し、選択されたメモリセルＭ１に結合されたアンチヒューズゲート線ＡＦ０に電圧Ｖｐ３を印加する。ビット線ＢＬ１に電圧Ｖｐ４を印加する。電圧Ｖｐ１は、選択トランジスタのチャネルをオンにするのに十分である。電圧Ｖｐ２と電圧Ｖｐ３の電圧差は、選択されたメモリセルＭ１のアンチヒューズゲートの下方のアンチヒューズ層を破裂させ、導電経路を形成するのに十分である。さらに、選択されていないメモリセル（Ｍ２〜Ｍ４）は、選択されていないメモリセルの対応する選択トランジスタがオフになっているため、破裂しない。
図４（ａ）に示すように、選択されたメモリセルＭ１をプログラミングする時、ワード線ＷＬ０に印加された電圧Ｖｐ１は、選択トランジスタのチャネルをオンにする。そのため、ビット線ＢＬ０に印加された電圧Ｖｐ２は、選択トランジスタのチャネルを介してアンチヒューズゲートの下部に達する。そして、アンチヒューズゲート線ＡＦ０に印加された電圧Ｖｐ３とビット線ＢＬ０に印加された電圧Ｖｐ２の電圧差によりアンチヒューズ層が破裂し、選択されたメモリセルＭ１をプログラミングする。
本実施形態において、電圧Ｖｐ１は、例えば、約０．７〜３．５Ｖであり；電圧Ｖｐ２は、例えば、約０Ｖであり；電圧Ｖｐ３は、例えば、約４．５〜１２Ｖであり；電圧Ｖｐ４は、例えば、約０．７〜３．５Ｖである。
上述したプログラミング操作の間、ワード線ＷＬ０およびアンチヒューズゲート線ＡＦ０をメモリセルＭ１と共有する選択されていないメモリセルＭ３については、選択されていないメモリセルＭ３に結合されたビット線ＢＬ１に印加された電圧Ｖｐ４とワード線ＷＬ０に印加された電圧Ｖｐ１の電圧差が、選択されていないメモリセルＭ３の対応する選択トランジスタをオンにするのに十分ではないため、選択されていないメモリセルＭ３のプログラミングが抑制される。
上述したプログラミング操作の間、ビット線ＢＬ０をメモリセルＭ１と共有する選択されていないメモリセルＭ２については、選択されていないメモリセルＭ２に結合されたビット線ＢＬ０に電圧Ｖｐ２が印加され、選択されていないワード線ＷＬ１およびアンチヒューズゲート線ＡＦ１に接地電圧（０Ｖ）が印加されるため、選択されていないメモリセルＭ２の選択ゲートのチャネル領域がオフになる。選択されていないメモリセルＭ２のアンチヒューズゲートと基板の間には電圧差がないため、選択されていないメモリセルＭ２のアンチヒューズ層の破裂を防ぐことができる。つまり、選択されていないメモリセルＭ２は、プログラミングされない。
上述したプログラミング操作の間、選択されていないメモリセルＭ４については、選択されていないメモリセルＭ４に結合された選択されていないビット線ＢＬ１に電圧Ｖｐ４が印加され、ワード線ＷＬ１およびアンチヒューズゲート線ＡＦ１に接地電圧（０Ｖ）が印加されるため、選択されていないメモリセルＭ４の選択ゲートのチャネル領域がオフになる。選択されていないメモリセルＭ４のアンチヒューズゲートＡＦと基板の間には電圧差がないため、選択されていないメモリセルＭ４のアンチヒューズ層の破裂を防ぐことができる。つまり、選択されていないメモリセルＭ４は、プログラミングされない。
アンチヒューズメモリのプログラミング操作のプロセスの間、プログラミング操作を実施する単位としてメモリセルアレイの中の単一メモリセルを例に挙げたが、本発明のアンチヒューズメモリのプログラミング操作は、各ワード線、各ビット線および各アンチヒューズゲート線を制御することにより、バイト、セクター、ブロックをプログラミング単位として使用してもよい。
図５（ａ）は、読み取り操作を行った時のメモリセルアレイの概略図である。図５（ｂ）は、読み取り操作を行った時の選択されたメモリセルアレイＭ１の断面図である。
図５（ａ）および図５（ｂ）を参照すると、選択されたメモリセルＭ１に対して読み取り操作を行った時、選択されたメモリセルＭ１に結合されたワード線ＷＬ０に電圧Ｖｒ１を印加し、選択されたメモリセルＭ１に結合されたアンチヒューズゲート線ＡＦ０に電圧Ｖｒ２を印加し、選択されたメモリセルＭ１に結合されたビット線ＢＬ０に０Ｖの電圧を印加する。ビット線ＢＬ１に電圧Ｖｒ３を印加する。電圧Ｖｒ１は、選択トランジスタのチャネルをオンにするのに十分であり、選択されたメモリセルＭ１に記憶されたデータは、ビット線ＢＬ０（ドーピング領域）を介してメモリのチャネル電流Ｉｒを検出することによって決定することができる。
本実施形態において、電圧Ｖｒ１は、例えば、約０．７〜３．５Ｖであり；電圧Ｖｒ２は、例えば、約０．７〜３．５Ｖであり；電圧Ｖｒ３は、約０．７〜３．５Ｖである。
図６（ａ）は、読み取り操作を行った時のメモリセルアレイの概略図である。図６（ｂ）は、読み取り操作を行った時の選択されたメモリセルアレイＭ１の断面図である。
図６（ａ）および図６（ｂ）を参照すると、選択されたメモリセルＭ１に対して読み取り操作を行った時、選択されたメモリセルＭ１に結合されたワード線ＷＬ０に電圧Ｖｒ４が印加され、選択されたメモリセルＭ１に結合されたアンチヒューズゲート線ＡＦ０に接地電圧（０Ｖ）が印加され、選択されたメモリセルＭ１に結合されたビット線ＢＬ０に電圧Ｖｒ５が印加される。電圧Ｖｒ４は、選択トランジスタのチャネルをオンにするのに十分であり、選択されたメモリセルＭ１に記憶されたデータは、アンチヒューズゲート線ＡＦ０を介してメモリのチャネル電流Ｉｒを検出することによって決定することができる
本実施形態において、電圧Ｖｒ４は、例えば、約０．７〜３．５Ｖであり、電圧Ｖｒ５は、例えば、約０．７〜３．５Ｖである。
図５（ｂ）および図６（ｂ）に示すように、修正された拡張ドーピング領域Ｗ（ウェル）とドーピング領域Ｄを接続することによって、修正された拡張ドーピング領域Ｗ（ウェル）とドーピング領域Ｓが同じ導電型になるため、アンチヒューズ層の破裂位置がドーピング領域Ｓの外側の位置に形成されても、修正された拡張ドーピング領域Ｗ（ウェル）を介してドーピング領域Ｓに電流を伝導することができ、それにより、アンチヒューズメモリセルの性能を改善することができる。アンチヒューズメモリセルに対して読み取り操作を行う時、比較的低い電圧で読み取り操作を実施することができる。さらに、本発明のアンチヒューズメモリセルは、順方向読み取り（図５（ａ）および図５（ｂ））と逆方向読み取り（図６（ａ）および図６（ｂ））を実施することができる。
以上のように、性能改善を有するアンチヒューズＯＴＰ読み取り専用メモリセルおよびメモリセルの操作方法は、アンチヒューズユニットの下方の基板内に、修正された拡張ドーピング領域Ｗ（ウェル）を配置し、ドーピング領域Ｓに、修正された拡張ドーピング領域Ｗ（ウェル）を接続する。修正された拡張ドーピング領域Ｗ（ウェル）とドーピング領域Ｓは導電型が同じであるため、アンチヒューズ層の破裂位置がドーピング領域Ｓの外側の位置に形成されても、修正された拡張ドーピング領域Ｗ（ウェル）を介してドーピング領域Ｓに電流を伝導することができ、それにより、アンチヒューズメモリセルの性能を改善することができる。アンチヒューズメモリセルに対して読み取り操作を行う時、比較的低い電圧で読み取り操作を実施することができる。ウェルを使用することによって、アンチヒューズ層が破裂した後にアンチヒューズゲートが基板に直接接触するのを防ぐことができ、且つアンチヒューズメモリをプログラミングする時、抑制プログラミングの間のプログラム抑制電流を減らすことができる。さらに、選択トランジスタの軽ドーピング領域により、プログラム漏れ電流を改善することができる。
性能改善を有するアンチヒューズＯＴＰメモリセルおよびメモリセルの操作方法を提供する。性能改善を有するアンチヒューズＯＴＰメモリセルは、アンチヒューズゲートと基板が直接接触する位置にあるアンチヒューズ層の破裂位置によって生じる歩留り損失を防ぐことができる。
以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な範囲を基準として定めなければならない。
２００ アンチヒューズメモリセル
２０２ 基板
２０４、２３６ ウェル
２０６ アンチヒューズユニット
２０８ 選択レジスタ
２１０ アンチヒューズ層
２１２、ＡＦ アンチヒューズゲート
２１４ 修正された拡張ドーピング領域
２１４ａ、２１４ｂ、２１６、２１８、２２４、Ｄ、Ｓ、Ｗ ドーピング領域
２２０ ゲート誘電体層
２２６ 軽ドーピング領域
２２８ ソース／ドレイン拡張
２３０ スペーサー
２３２ アンチヒューズ構造
２３４ 選択ゲート構造
Ｄ１、Ｄ２ 厚さ
Ｍ１〜Ｍ４ メモリセル
ＷＬ０〜ＷＬ１ ワード線
ＡＦ０〜ＡＦ１ アンチヒューズゲート線
ＢＬ０〜ＢＬ１ ビット線

Claims (12)

  1. 基板の上に配置され、前記基板は第１導電型を有し、
    前記基板の上に配置されたアンチヒューズゲートと、
    前記アンチヒューズゲートと前記基板の間に配置されたアンチヒューズ層と、
    第２導電型を有し、前記アンチヒューズ層の下方の前記基板内に配置された修正された拡張ドーピング領域と、
    前記第２導電型を有し、それぞれ前記基板内で前記アンチヒューズゲートの２つの対向する側に配置された第１ドーピング領域および第２ドーピング領域と
    を含み、前記アンチヒューズ層、前記アンチヒューズゲートおよび前記修正された拡張ドーピング領域がバラクターを形成するアンチヒューズユニットと、
    前記基板の上に配置され、
    前記基板の上に配置された選択ゲートと、
    前記選択ゲートと前記基板の間に配置されたゲート誘電体層と、
    前記第２導電型を有し、それぞれ前記基板内で前記選択ゲートの２つの対向する側に配置された前記第２ドーピング領域および第３ドーピング領域と
    を含む選択トランジスタと
    を含む性能改善を有するアンチヒューズワンタイムプログラマブルメモリセルであって、
    前記選択トランジスタが、さらに、
    前記第２導電型を有し、前記選択ゲートと前記第２ドーピング領域の間に配置され、接合深さが、前記修正された拡張ドーピング領域の接合深さと同じであり、ドーピング濃度が、前記修正された拡張ドーピング領域のドーピング濃度と同じである軽ドーピング領域と、
    前記第２導電型を有し、前記選択ゲートと前記第３ドーピング領域の間に配置され、接合深さが、前記修正された拡張ドーピング領域の前記接合深さよりも浅く、ドーピング濃度が、前記修正された拡張ドーピング領域の前記ドーピング濃度よりも高いソース／ドレイン拡張と
    を含む、性能改善を有するアンチヒューズワンタイムプログラマブルメモリセル。
  2. 前記アンチヒューズ層の厚さが、前記ゲート誘電体層の厚さと等しい請求項１に記載の性能改善を有するアンチヒューズワンタイムプログラマブルメモリセル。
  3. 前記選択トランジスタが、コア金属酸化膜半導体トランジスタである請求項１または２に記載の性能改善を有するアンチヒューズワンタイムプログラマブルメモリセル。
  4. 基板の上に配置され、前記基板は第１導電型を有し、
    前記基板の上に配置されたアンチヒューズゲートと、
    前記アンチヒューズゲートと前記基板の間に配置されたアンチヒューズ層と、
    第２導電型を有し、前記アンチヒューズ層の下方の前記基板内に配置された修正された拡張ドーピング領域と、
    前記第２導電型を有し、それぞれ前記基板内で前記アンチヒューズゲートの２つの対向する側に配置された第１ドーピング領域および第２ドーピング領域と
    を含み、前記アンチヒューズ層、前記アンチヒューズゲートおよび前記修正された拡張ドーピング領域がバラクターを形成するアンチヒューズユニットと、
    前記基板の上に配置され、
    前記基板の上に配置された選択ゲートと、
    前記選択ゲートと前記基板の間に配置されたゲート誘電体層と、
    前記第２導電型を有し、それぞれ前記基板内で前記選択ゲートの２つの対向する側に配置された前記第２ドーピング領域および第３ドーピング領域と
    を含む選択トランジスタと
    を含む性能改善を有するアンチヒューズワンタイムプログラマブルメモリセルであって、
    前記選択トランジスタが、デュアルゲート誘電体層金属酸化膜半導体トランジスタであり、前記第２ドーピング領域に近い前記ゲート誘電体層の厚さが、前記第３ドーピング領域に近い前記ゲート誘電体層の厚さよりも厚い、性能改善を有するアンチヒューズワンタイムプログラマブルメモリセル。
  5. 前記選択トランジスタが、さらに、
    前記第２導電型を有し、前記選択ゲートと前記第２ドーピング領域の間に配置され、接合深さが、前記修正された拡張ドーピング領域の接合深さと同じであり、ドーピング濃度が、前記修正された拡張ドーピング領域のドーピング濃度と同じである軽ドーピング領域と、
    前記第２導電型を有し、前記選択ゲートと前記第３ドーピング領域の間に配置され、接合深さが、前記修正された拡張ドーピング領域の前記接合深さよりも浅く、ドーピング濃度が、前記修正された拡張ドーピング領域の前記ドーピング濃度よりも高いソース／ドレイン拡張と
    を含む請求項４に記載の性能改善を有するアンチヒューズワンタイムプログラマブルメモリセル。
  6. 前記選択トランジスタが、さらに、
    前記第２導電型を有し、前記選択ゲートと前記第２ドーピング領域の間に配置された軽ドーピング領域と、
    前記第２導電型を有し、前記選択ゲートと前記第３ドーピング領域の間に配置され、接合深さが、前記軽ドーピング領域の前記接合深さよりも浅く、ドーピング濃度が、前記軽ドーピング領域の前記ドーピング濃度よりも高いソース／ドレイン拡張と
    を含む請求項４に記載の性能改善を有するアンチヒューズワンタイムプログラマブルメモリセル。
  7. 前記第１導電型が、Ｐ型およびＮ型のうちの１つであり、前記第２導電型が、前記Ｐ型および前記Ｎ型のうちの別の１つである請求項１〜６のいずれか１項に記載の性能改善を有するアンチヒューズワンタイムプログラマブルメモリセル。
  8. 前記修正された拡張ドーピング領域が、ウェルである請求項１〜７のいずれか１項に記載の性能改善を有するアンチヒューズワンタイムプログラマブルメモリセル。
  9. 前記ウェルの一部が、前記選択ゲートの下部に延伸する請求項８に記載の性能改善を有するアンチヒューズワンタイムプログラマブルメモリセル。
  10. 前記ウェルの一部が、前記第２ドーピング領域の下部に延伸する請求項８に記載の性能改善を有するアンチヒューズワンタイムプログラマブルメモリセル。
  11. 一列に配列された複数のメモリセルを含むメモリの操作方法であって、各前記メモリセルが、基板の上に配置された選択トランジスタと、前記選択トランジスタに直列に接続されたアンチヒューズユニットとを含み、前記アンチヒューズユニットが、前記基板の上に順番に配置されたアンチヒューズ層およびアンチヒューズゲートと、前記アンチヒューズ層の下方の前記基板内に配置された修正された拡張ドーピング領域と、前記基板内で前記アンチヒューズゲートの２つの対向する側に配置された第１ドーピング領域および第２ドーピング領域とを含み、前記アンチヒューズ層、前記アンチヒューズゲートおよび前記修正された拡張ドーピング領域が、バラクターを形成し、前記選択トランジスタが、選択ゲートと、前記基板内で前記選択ゲートの２つの対向する側にそれぞれ配置された前記第２ドーピング領域および第３ドーピング領域を含み、複数のワード線が、それぞれ同じ行の前記メモリセルの前記選択ゲートに接続され、複数のアンチヒューズゲート線が、それぞれ同じ行の前記メモリセルの前記アンチヒューズゲートに接続され、複数のビット線が、それぞれ同じ列の前記メモリセルの前記第３ドーピング領域に接続され、前記メモリセルの前記操作方法が、
    読み取り操作において、選択されたメモリセルに結合された前記ワード線に第１電圧を印加し、前記選択されたメモリセルに結合された前記ビット線に第２電圧を印加し、前記選択されたメモリセルに結合された前記アンチヒューズゲート線に第３電圧を印加し、前記第１電圧が、前記選択されたメモリセルの前記選択トランジスタのチャネルをオンにするのに十分であり、前記選択されたメモリセルに記憶されたデータが、前記選択されたメモリセルに結合された前記アンチヒューズゲートを介して前記選択されたメモリセルのチャネル電流を検出することにより決定されるメモリの操作方法。
  12. 前記第１電圧が、前記第３電圧に等しく、前記第２電圧が、０Ｖである請求項１１に記載のメモリの操作方法。
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Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
TWI555213B (zh) * 2014-09-04 2016-10-21 力晶科技股份有限公司 快閃記憶體閘極結構及其製作方法
FR3025649B1 (fr) * 2014-09-09 2016-12-09 Stmicroelectronics Rousset Procede de polarisation d’un plan de source enterre d’une memoire non volatile a grilles de selection verticales
US9412667B2 (en) * 2014-11-25 2016-08-09 International Business Machines Corporation Asymmetric high-k dielectric for reducing gate induced drain leakage
TWI546903B (zh) * 2015-01-15 2016-08-21 聯笙電子股份有限公司 非揮發性記憶體單元
US9620176B2 (en) * 2015-09-10 2017-04-11 Ememory Technology Inc. One-time programmable memory array having small chip area
US9870167B2 (en) 2015-10-12 2018-01-16 Sandisk Technologies Llc Systems and methods of storing data
US10032783B2 (en) * 2015-10-30 2018-07-24 Globalfoundries Singapore Pte. Ltd. Integrated circuits having an anti-fuse device and methods of forming the same
US9847133B2 (en) * 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation
JP6200983B2 (ja) * 2016-01-25 2017-09-20 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． ワンタイムプログラマブルメモリセル、該メモリセルを含むメモリアレイのプログラム方法及び読み込み方法
KR102463920B1 (ko) * 2016-02-12 2022-11-07 에스케이하이닉스 주식회사 싱글 폴리 불휘발성 메모리 셀 및 메모리 셀 어레이, 동작 방법
KR102359372B1 (ko) * 2016-02-17 2022-02-09 에스케이하이닉스 주식회사 싱글-폴리 불휘발성 메모리 셀
US9673210B1 (en) * 2016-02-25 2017-06-06 Globalfoundries Inc. Semiconductor structure including a nonvolatile memory cell having a charge trapping layer and method for the formation thereof
JP6608312B2 (ja) * 2016-03-08 2019-11-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102567072B1 (ko) * 2016-03-21 2023-08-17 에스케이하이닉스 주식회사 수평형 바이폴라 접합 트랜지스터를 갖는 안티퓨즈 불휘발성 메모리 소자
US10115682B2 (en) 2016-04-13 2018-10-30 Ememory Technology Inc. Erasable programmable non-volatile memory
US20180137927A1 (en) * 2016-04-16 2018-05-17 Chengdu Haicun Ip Technology Llc Three-Dimensional Vertical One-Time-Programmable Memory Comprising No Separate Diode Layer
US10074438B2 (en) * 2016-06-10 2018-09-11 Cypress Semiconductor Corporation Methods and devices for reducing program disturb in non-volatile memory cell arrays
TWI570892B (zh) * 2016-06-30 2017-02-11 世界先進積體電路股份有限公司 記憶體裝置及其製造方法
US9633734B1 (en) * 2016-07-14 2017-04-25 Ememory Technology Inc. Driving circuit for non-volatile memory
KR102178025B1 (ko) * 2016-08-09 2020-11-13 매그나칩 반도체 유한회사 감소된 레이아웃 면적을 갖는 otp 셀
US9589971B1 (en) * 2016-09-12 2017-03-07 Vanguard International Semiconductor Corporation Anti-fuse one-time programmable memory cell and anti-fuse one-time programmable memory array
CN107887389B (zh) * 2016-09-30 2020-08-04 财团法人交大思源基金会 集成电路记忆体及其操作方法
US10395745B2 (en) 2016-10-21 2019-08-27 Synposys, Inc. One-time programmable bitcell with native anti-fuse
US9997253B1 (en) 2016-12-08 2018-06-12 Cypress Semiconductor Corporation Non-volatile memory array with memory gate line and source line scrambling
US9882566B1 (en) * 2017-01-10 2018-01-30 Ememory Technology Inc. Driving circuit for non-volatile memory
US10446562B1 (en) * 2017-01-10 2019-10-15 Synopsys, Inc. One-time programmable bitcell with partially native select device
KR102682003B1 (ko) * 2017-01-17 2024-07-08 삼성전자주식회사 반도체 메모리 장치
US10096602B1 (en) * 2017-03-15 2018-10-09 Globalfoundries Singapore Pte. Ltd. MTP memory for SOI process
TWI630623B (zh) * 2017-04-07 2018-07-21 力旺電子股份有限公司 可編程可抹除的非揮發性記憶體
CN108735266B (zh) * 2017-04-24 2021-06-22 物联记忆体科技股份有限公司 具有字元抹除与减少写入干扰的非易失性存储器装置
US10090309B1 (en) * 2017-04-27 2018-10-02 Ememory Technology Inc. Nonvolatile memory cell capable of improving program performance
US10163520B1 (en) * 2017-10-16 2018-12-25 Synopsys, Inc. OTP cell with improved programmability
US10879256B2 (en) * 2017-11-22 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded memory using SOI structures and methods
US11367731B2 (en) 2017-11-24 2022-06-21 Taiwan Semiconductor Manufacturing Company Ltd. Memory device and method of manufacturing the same
US11063772B2 (en) * 2017-11-24 2021-07-13 Ememory Technology Inc. Multi-cell per bit nonvolatile memory unit
US10615166B2 (en) 2017-12-19 2020-04-07 International Business Machines Corporation Programmable device compatible with vertical transistor flow
CN109979943B (zh) * 2017-12-28 2022-06-21 联华电子股份有限公司 半导体元件及其制造方法
US10505521B2 (en) * 2018-01-10 2019-12-10 Ememory Technology Inc. High voltage driver capable of preventing high voltage stress on transistors
US10797063B2 (en) * 2018-01-10 2020-10-06 Ememory Technology Inc. Single-poly nonvolatile memory unit
US11011533B2 (en) 2018-01-10 2021-05-18 Ememory Technology Inc. Memory structure and programing and reading methods thereof
CN110047813B (zh) * 2018-01-15 2021-04-06 联华电子股份有限公司 半导体元件
KR102385951B1 (ko) * 2018-02-23 2022-04-14 에스케이하이닉스 시스템아이씨 주식회사 프로그램 효율이 증대되는 원 타임 프로그래머블 메모리 및 그 제조방법
KR102422839B1 (ko) * 2018-02-23 2022-07-19 에스케이하이닉스 시스템아이씨 주식회사 수평 커플링 구조 및 단일층 게이트를 갖는 불휘발성 메모리 소자
CN110416213B (zh) * 2018-04-28 2021-07-20 无锡华润上华科技有限公司 Otp存储器件及其制作方法、电子装置
TWI698003B (zh) * 2018-06-15 2020-07-01 卡比科技有限公司 非揮發性記憶體裝置
US11282844B2 (en) * 2018-06-27 2022-03-22 Ememory Technology Inc. Erasable programmable non-volatile memory including two floating gate transistors with the same floating gate
CN108831885B (zh) * 2018-06-29 2022-08-16 上海华虹宏力半导体制造有限公司 改善pmos otp性能的方法
US10685727B2 (en) * 2018-08-10 2020-06-16 Ememory Technology Inc. Level shifter
US10818592B1 (en) * 2019-04-29 2020-10-27 Nanya Technology Corporation Semiconductor memory device including decoupling capacitor array arranged overlying one-time programmable device
US11508719B2 (en) * 2019-05-13 2022-11-22 Ememory Technology Inc. Electrostatic discharge circuit
CN112086115B (zh) * 2019-06-14 2023-03-28 力旺电子股份有限公司 存储器系统
US11031779B2 (en) 2019-06-14 2021-06-08 Ememory Technology Inc. Memory system with a random bit block
CN112397516B (zh) * 2019-08-13 2024-07-23 长鑫存储技术有限公司 反熔丝存储单元及其制作方法
CN112786602B (zh) * 2019-11-06 2022-08-26 成都锐成芯微科技股份有限公司 单层多晶硅非易失性存储单元及其存储器
US11296096B2 (en) * 2019-11-08 2022-04-05 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structure with hybrid junctions
CN112802523B (zh) * 2019-11-14 2024-07-19 力旺电子股份有限公司 只读式存储单元及其相关的存储单元阵列
CN111129017B (zh) * 2019-12-26 2022-06-07 华虹半导体(无锡)有限公司 Otp存储器及其制造方法
US11217595B2 (en) * 2020-01-15 2022-01-04 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structure with hybrid device and hybrid junction for select transistor
US11158641B2 (en) * 2020-02-12 2021-10-26 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structures with hybrid devices and hybrid junctions
US11189356B2 (en) * 2020-02-27 2021-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. One-time-programmable memory
US11018143B1 (en) * 2020-03-12 2021-05-25 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structures with hybrid low-voltage devices
US11139006B1 (en) * 2020-03-12 2021-10-05 Ememory Technology Inc. Self-biased sense amplification circuit
CN113496986B (zh) * 2020-04-07 2023-12-12 长鑫存储技术有限公司 反熔丝单元结构及反熔丝阵列
CN113496987B (zh) * 2020-04-08 2024-03-29 长鑫存储技术有限公司 反熔丝器件及反熔丝单元
CN113496988B (zh) * 2020-04-08 2023-12-12 长鑫存储技术有限公司 反熔丝单元及反熔丝阵列
US11742024B2 (en) * 2020-05-27 2023-08-29 Taiwan Semiconductor Manufacturing Company Limited Memory device comprising source line coupled to multiple memory cells and method of operation
US11877456B2 (en) * 2020-09-15 2024-01-16 Ememory Technology Inc. Memory cell of non-volatile memory
TWI739598B (zh) 2020-09-15 2021-09-11 力旺電子股份有限公司 運用於多階型記憶胞陣列之編程與驗證方法
TWI747528B (zh) * 2020-09-28 2021-11-21 億而得微電子股份有限公司 小面積低電壓反熔絲元件與陣列
TWI819457B (zh) * 2021-02-18 2023-10-21 力旺電子股份有限公司 多次編程非揮發性記憶體的記憶胞陣列
US11980029B2 (en) 2021-11-15 2024-05-07 Ememory Technology Inc. Erasable programmable single-ploy non-volatile memory cell and associated array structure
WO2023206152A1 (zh) * 2022-04-27 2023-11-02 华为技术有限公司 一种反熔丝存储器及电子设备
CN117355137A (zh) * 2022-06-23 2024-01-05 成都锐成芯微科技股份有限公司 一次性编程存储单元及其存储器

Family Cites Families (83)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5163180A (en) * 1991-01-18 1992-11-10 Actel Corporation Low voltage programming antifuse and transistor breakdown method for making same
US5241496A (en) * 1991-08-19 1993-08-31 Micron Technology, Inc. Array of read-only memory cells, eacch of which has a one-time, voltage-programmable antifuse element constructed within a trench shared by a pair of cells
US5912842A (en) * 1995-11-14 1999-06-15 Programmable Microelectronics Corp. Nonvolatile PMOS two transistor memory cell and array
US5966329A (en) * 1997-10-09 1999-10-12 Programmable Microelectronics Corporation Apparatus and method for programming PMOS memory cells
US6326663B1 (en) * 1999-03-26 2001-12-04 Vantis Corporation Avalanche injection EEPROM memory cell with P-type control gate
US6191980B1 (en) * 2000-03-07 2001-02-20 Lucent Technologies, Inc. Single-poly non-volatile memory cell having low-capacitance erase gate
TW546840B (en) * 2001-07-27 2003-08-11 Hitachi Ltd Non-volatile semiconductor memory device
US6798693B2 (en) 2001-09-18 2004-09-28 Kilopass Technologies, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
WO2003025944A1 (en) 2001-09-18 2003-03-27 Kilopass Technologies, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
JP3954368B2 (ja) * 2001-11-26 2007-08-08 力旺電子股▲フン▼有限公司 消去型プログラマブルリードオンリーメモリ
US6693819B2 (en) * 2002-01-08 2004-02-17 Broadcom Corporation High voltage switch circuitry
US6882574B2 (en) * 2002-01-25 2005-04-19 Ememory Technology Inc. Single poly UV-erasable programmable read only memory
US6678190B2 (en) 2002-01-25 2004-01-13 Ememory Technology Inc. Single poly embedded eprom
US6667510B2 (en) * 2002-02-19 2003-12-23 Silicon Based Technology Corp. Self-aligned split-gate flash memory cell and its contactless memory array
TW536818B (en) * 2002-05-03 2003-06-11 Ememory Technology Inc Single-poly EEPROM
US20050030827A1 (en) * 2002-09-16 2005-02-10 Impinj, Inc., A Delaware Corporation PMOS memory cell
US7212446B2 (en) * 2002-09-16 2007-05-01 Impinj, Inc. Counteracting overtunneling in nonvolatile memory cells using charge extraction control
JP3941943B2 (ja) * 2003-03-12 2007-07-11 力旺電子股▲ふん▼有限公司 Ｒｏｍ
JP4093359B2 (ja) * 2003-03-19 2008-06-04 力旺電子股▲ふん▼有限公司 電気的に消去可能なプログラマブルロジックデバイス
US6914825B2 (en) * 2003-04-03 2005-07-05 Ememory Technology Inc. Semiconductor memory device having improved data retention
JP4314085B2 (ja) * 2003-09-08 2009-08-12 パナソニック株式会社 不揮発性半導体記憶装置
KR100546391B1 (ko) 2003-10-30 2006-01-26 삼성전자주식회사 소노스 소자 및 그 제조 방법
US7164177B2 (en) * 2004-01-02 2007-01-16 Powerchip Semiconductor Corp. Multi-level memory cell
JP2005235836A (ja) * 2004-02-17 2005-09-02 Nippon Precision Circuits Inc 半導体記憶装置
US7078761B2 (en) 2004-03-05 2006-07-18 Chingis Technology Corporation Nonvolatile memory solution using single-poly pFlash technology
US7015537B2 (en) * 2004-04-12 2006-03-21 Silicon Storage Technology, Inc. Isolation-less, contact-less array of nonvolatile memory cells each having a floating gate for storage of charges, and methods of manufacturing, and operating therefor
TWI227501B (en) * 2004-04-14 2005-02-01 Novatek Microelectronics Corp Apparatus and method for reprogramming by using one-time programming element
US7307534B2 (en) * 2004-04-21 2007-12-11 Impinj, Inc. RFID tag using hybrid non-volatile memory
US7283390B2 (en) 2004-04-21 2007-10-16 Impinj, Inc. Hybrid non-volatile memory
JP4753413B2 (ja) * 2005-03-02 2011-08-24 三洋電機株式会社 不揮発性半導体記憶装置及びその製造方法
US20060203591A1 (en) 2005-03-11 2006-09-14 Lee Dong K One time programmable read-only memory comprised of fuse and two selection transistors
US7253496B2 (en) * 2005-06-28 2007-08-07 Cypress Semiconductor Corporation Antifuse circuit with current regulator for controlling programming current
US7277347B2 (en) 2005-06-28 2007-10-02 Cypress Semiconductor Corporation Antifuse capacitor for configuring integrated circuits
US20070030026A1 (en) * 2005-08-02 2007-02-08 Shih-Pin Hsu Multiple-time programming apparatus and method using one-time programming element
JP4940144B2 (ja) * 2005-10-17 2012-05-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5181423B2 (ja) * 2006-03-20 2013-04-10 ソニー株式会社 半導体メモリデバイスとその動作方法
US20070247915A1 (en) * 2006-04-21 2007-10-25 Intersil Americas Inc. Multiple time programmable (MTP) PMOS floating gate-based non-volatile memory device for a general-purpose CMOS technology with thick gate oxide
US8122307B1 (en) * 2006-08-15 2012-02-21 Synopsys, Inc. One time programmable memory test structures and methods
US7474568B2 (en) * 2006-08-24 2009-01-06 Virage Logic Corporation Non-volatile memory with programming through band-to-band tunneling and impact ionization gate current
JP4427534B2 (ja) * 2006-09-29 2010-03-10 株式会社東芝 Ｍｏｓキャパシタ、チャージポンプ回路、及び半導体記憶回路
US7436710B2 (en) * 2007-03-12 2008-10-14 Maxim Integrated Products, Inc. EEPROM memory device with cell having NMOS in a P pocket as a control gate, PMOS program/erase transistor, and PMOS access transistor in a common well
US7869279B1 (en) * 2007-04-03 2011-01-11 Maxim Integrated Products, Inc. EEPROM memory device and method of programming memory cell having N erase pocket and program and access transistors
US7688627B2 (en) * 2007-04-24 2010-03-30 Intersil Americas Inc. Flash memory array of floating gate-based non-volatile memory cells
US7903465B2 (en) * 2007-04-24 2011-03-08 Intersil Americas Inc. Memory array of floating gate-based non-volatile memory cells
US8933492B2 (en) 2008-04-04 2015-01-13 Sidense Corp. Low VT antifuse device
US8344443B2 (en) * 2008-04-25 2013-01-01 Freescale Semiconductor, Inc. Single poly NVM devices and arrays
US7795091B2 (en) * 2008-04-30 2010-09-14 Winstead Brian A Method of forming a split gate memory device and apparatus
JP5239548B2 (ja) * 2008-06-25 2013-07-17 富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
US7983081B2 (en) * 2008-12-14 2011-07-19 Chip.Memory Technology, Inc. Non-volatile memory apparatus and method with deep N-well
US8395923B2 (en) * 2008-12-30 2013-03-12 Intel Corporation Antifuse programmable memory array
JP5328020B2 (ja) 2009-01-15 2013-10-30 セイコーインスツル株式会社 メモリ装置及びメモリアクセス方法
EP2267724A1 (fr) * 2009-06-26 2010-12-29 STMicroelectronics Rousset SAS Architecture de mémoire EEPROM optimisée pour les mémoires embarquées
US8344445B2 (en) * 2009-07-30 2013-01-01 Ememory Technology Inc. Non-volatile semiconductor memory cell with dual functions
US8174063B2 (en) * 2009-07-30 2012-05-08 Ememory Technology Inc. Non-volatile semiconductor memory device with intrinsic charge trapping layer
JP2011119640A (ja) 2009-11-06 2011-06-16 Renesas Electronics Corp 半導体装置およびその製造方法
US20110108926A1 (en) * 2009-11-12 2011-05-12 National Semiconductor Corporation Gated anti-fuse in CMOS process
US8937357B2 (en) 2010-03-01 2015-01-20 Broadcom Corporation One-time programmable semiconductor device
US8259518B2 (en) * 2010-06-08 2012-09-04 Sichuan Kiloway Electronics Inc. Low voltage and low power memory cell based on nano current voltage divider controlled low voltage sense MOSFET
US8797820B2 (en) * 2010-06-08 2014-08-05 Chengdu Kiloway Electronics Inc. Soft breakdown mode, low voltage, low power antifuse-based non-volatile memory cell
US8355282B2 (en) * 2010-06-17 2013-01-15 Ememory Technology Inc. Logic-based multiple time programming memory cell
US8908412B2 (en) * 2010-07-20 2014-12-09 Texas Instruments Incorporated Array architecture for reduced voltage, low power, single poly EEPROM
JP2012039044A (ja) * 2010-08-11 2012-02-23 Toshiba Corp 半導体装置及びその製造方法
US9818478B2 (en) * 2012-12-07 2017-11-14 Attopsemi Technology Co., Ltd Programmable resistive device and memory using diode as selector
JP5619807B2 (ja) * 2011-06-29 2014-11-05 力旺電子股▲ふん▼有限公司 デュアル機能を有する不揮発性半導体メモリセル
TWI490982B (zh) 2011-08-16 2015-07-01 Maxchip Electronics Corp 半導體結構及其製造方法
JP2013187534A (ja) * 2012-03-08 2013-09-19 Ememory Technology Inc 消去可能プログラマブル単一ポリ不揮発性メモリ
US8592886B2 (en) * 2012-03-08 2013-11-26 Ememory Technology Inc. Erasable programmable single-ploy nonvolatile memory
US8941167B2 (en) * 2012-03-08 2015-01-27 Ememory Technology Inc. Erasable programmable single-ploy nonvolatile memory
JP5842717B2 (ja) * 2012-04-05 2016-01-13 株式会社ソシオネクスト 半導体記憶装置
TWI467745B (zh) 2012-05-07 2015-01-01 Ememory Technology Inc 非揮發性記憶體及其製作方法
US8921175B2 (en) * 2012-07-20 2014-12-30 Semiconductor Components Industries, Llc Process of forming an electronic device including a nonvolatile memory cell
US9356158B2 (en) * 2012-07-20 2016-05-31 Semiconductor Components Industries, Llc Electronic device including a tunnel structure
KR101883010B1 (ko) 2012-08-06 2018-07-30 매그나칩 반도체 유한회사 반도체 소자 및 그 소자의 제조 방법
US8681528B2 (en) * 2012-08-21 2014-03-25 Ememory Technology Inc. One-bit memory cell for nonvolatile memory and associated controlling method
US9018691B2 (en) * 2012-12-27 2015-04-28 Ememory Technology Inc. Nonvolatile memory structure and fabrication method thereof
US9281074B2 (en) 2013-05-16 2016-03-08 Ememory Technology Inc. One time programmable memory cell capable of reducing leakage current and preventing slow bit response
US9041089B2 (en) * 2013-06-07 2015-05-26 Ememory Technology Inc. Nonvolatile memory structure
US9236453B2 (en) * 2013-09-27 2016-01-12 Ememory Technology Inc. Nonvolatile memory structure and fabrication method thereof
US9171856B2 (en) * 2013-10-01 2015-10-27 Ememory Technology Inc. Bias generator for flash memory and control method thereof
US9384815B2 (en) * 2013-10-08 2016-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for preventing leakage currents in memory cells
US9342229B2 (en) * 2014-03-28 2016-05-17 Acast AB Method for associating media files with additional content
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
US9431111B2 (en) * 2014-07-08 2016-08-30 Ememory Technology Inc. One time programming memory cell, array structure and operating method thereof

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