TWI671746B - 反熔絲記憶體單元及其陣列 - Google Patents

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Abstract

一種反熔絲記憶體單元包括反熔絲元件和閘極PN二極體。所述反熔絲元件包括：耦接至字元線的閘極端子、耦接至位元線的汲極端子以及基體端子。所述閘極PN二極體耦接在所述字元線與所述閘極端子之間。

Description

反熔絲記憶體單元及其陣列
本公開的各種實施例涉及非易失性記憶體裝置，更具體地，涉及反熔絲記憶體單元及其之陣列。
相關申請的交叉引用
本申請要求2015年4月6日提交的第10-2015-0048676號的韓國申請的優先權，其通過引用其整體合併於此。
非易失性記憶體裝置即使沒有恆定電源的情況下也保持其儲存的資料。非易失性記憶體裝置的示例包括唯讀記憶體裝置(ROM)、一次可程式化(OTP)記憶體裝置和可重寫記憶體裝置。非易失性記憶體裝置已經使用互補金屬氧化物半導體(CMOS)可相容的製程來生產。
OTP記憶體裝置可以被分類為熔絲型OTP記憶體裝置或反熔絲型OTP記憶體裝置。熔絲型OTP記憶體裝置中的每個記憶體單元在其被程式化以前作為短路(即，存在電流路徑)開始。而在程式化時，可以根據該記憶體單元被如何程式化而保持短路或變為開路。相反地，反熔絲型OTP記憶體裝置中的每個記憶體單元在其被程式化以前作為開路開始，而在程式化時，根據該記憶體單元儲存的資料而是短路或開路。考慮到MOS電晶體的特性，CMOS製程可以適用於反熔絲型OTP記憶體裝置的製造。
各種實施例針對反熔絲記憶體單元及其之陣列。
根據實施例，反熔絲記憶體單元，包括：反熔絲元件，所述反熔絲元件包括：耦接至字元線的閘極端子、耦接至位元線的汲極端子和基體端子；以及閘極PN二極體，耦接在所述字元線與所述閘極端子之間。
根據實施例，反熔絲記憶體單元，包括：主動區，所述主動區沿第一方向延伸、並且具有第一導電類型的通道區和沿第一方向與所述通道區接觸的第二導電類型的雜質接合區；閘極電極，所述閘極電極沿第二方向延伸以與所述主動區交叉、並且具有與所述主動區的通道區重疊的第二導電類型的第一閘極電極和與沿第二方向第一閘極電極接觸而不與所述主動區重疊的第一導電類型的第二閘極電極；以及絕緣層，在所述主動區與所述閘極電極之間。
根據實施例，反熔絲記憶體單元，包括：主動區，沿第一方向延伸、並且具有第一導電類型的通道區和沿第一方向與所述通道區接觸的第二導電類型的雜質接合區；閘極電極，沿第二方向延伸以與所述主動區交叉、並且具有與所述主動區的通道區重疊的第二導電類型的第一閘極電極以及層疊在所述第一閘極電極上並且與所述第一閘極電極接觸的第一導電類型的第二閘極電極；以及絕緣層，在所述主動區與所述閘極電極之間。
根據實施例，提供一種反熔絲記憶體單元陣列，包括：交叉的多個字元線和多個位元線；以及在所述多個字元線與所述多個位元線的交點處的多個反熔絲記憶體單元，其中，所述多個反熔絲記憶體單元中的 每個包括：反熔絲元件，具有耦接至一個字元線的閘極端子、耦接至一個位元線的汲極端子和基體端子；以及閘極PN二極體，耦接在所述字元線與所述閘極端子之間。
根據實施例，提供一種反熔絲記憶體單元陣列，包括：沿多個列和多個行排列的多個反熔絲記憶體單元，該反熔絲記憶體單元陣列包括：多個主動區，分別設置在多個列中；多個閘極線，分別設置在多個行中以與主動區交叉，多個閘極線中的每個包括一種導電類型的第一閘極以及沿行方向交替排列的相反導電類型的第二閘極；以及在多個閘極線之間的主動區中的多個雜質接合區，其中，第一閘極與主動區重疊，而第二閘極在主動區之間並且不與主動區重疊。
100‧‧‧反熔絲型記憶體單元
110‧‧‧反熔絲元件
112‧‧‧閘極端子
114‧‧‧源極端子
116‧‧‧汲極端子
118‧‧‧基體端子
120‧‧‧字元線(WL)
130‧‧‧位元線(BL)
140‧‧‧塊體PN二極體
150‧‧‧閘極PN二極體
200‧‧‧反熔絲型記憶體單元
201‧‧‧基板
202‧‧‧溝槽隔離層
203‧‧‧主動區
204‧‧‧P型基體
210‧‧‧絕緣層
220‧‧‧閘極電極
221‧‧‧第一閘極電極
222‧‧‧第二閘極電極
231‧‧‧第一雜質接合區
232‧‧‧第二雜質接合區
233‧‧‧通道區
240‧‧‧塊體PN二極體
241‧‧‧第一矽化物層
242‧‧‧第二矽化物層
250‧‧‧閘極PN二極體
251‧‧‧第一接觸插塞
252‧‧‧第二接觸插塞
301‧‧‧阻性電流路徑
302‧‧‧阻性電流路徑
311、312‧‧‧箭頭
400‧‧‧反熔絲型記憶體單元
401‧‧‧基板
402‧‧‧溝槽隔離層
403‧‧‧主動區
404‧‧‧基體
410‧‧‧絕緣層
420‧‧‧閘極電極
421‧‧‧第一閘極電極
422‧‧‧第二閘極電極
431‧‧‧第一雜質接合區
432‧‧‧第二雜質接合區
433‧‧‧通道區
440‧‧‧塊體PN二極體
441‧‧‧第一矽化物層
442‧‧‧第二矽化物層
450‧‧‧閘極PN二極體
451‧‧‧第一接觸插塞
452‧‧‧第二接觸插塞
500’‧‧‧反熔絲型記憶體單元陣列
500-11~500-23‧‧‧反熔絲型記憶體單元
502-23‧‧‧阻性電流路徑
510-11‧‧‧反熔絲元件
512-11~512-23‧‧‧閘極端子
514-11‧‧‧源極端子
516-11~516-23‧‧‧汲極端子
518-11~518-22‧‧‧基體端子
540-11~540-22‧‧‧塊體PN二極體
550-11~550-23‧‧‧閘極PN二極體
591、592‧‧‧箭頭
600’‧‧‧傳統反熔絲型記憶體單元陣列
600-12~600-23‧‧‧反熔絲型記憶體單元
601-13~601-22‧‧‧阻性電流路徑
602-23‧‧‧阻性電流路徑
612-12~612-23‧‧‧閘極端子
616-12~616-23‧‧‧閘極端子
618-12~618-23‧‧‧基體端子
640-12~640-23‧‧‧塊體PN二極體
691~693‧‧‧箭頭
700’‧‧‧反熔絲型記憶體單元陣列
700-11~700-34‧‧‧反熔絲型記憶體單元
710-11~710-31‧‧‧反熔絲元件
712-11~712-31‧‧‧閘極端子
716-11~716-31‧‧‧汲極端子
718-11~718-31‧‧‧基體端子
740-11~740-31‧‧‧塊體PN二極體
750-12a、750-12b、750-12d、750-12f、750-23a、750-23b、750-23c、750-23e‧‧‧閘極PN二極體
791-792‧‧‧箭頭
800‧‧‧反熔絲型記憶體單元佈局
803-1、803-2和803-3‧‧‧主動區
820-1’、820-2’、820-3’、820-4’‧‧‧半導體圖案
820-1a、820-2a、820-3a和820-4a‧‧‧第一閘極
820-1b、820-2b、820-3b和820-4b‧‧‧第二閘極
820-1b’、820-2b’、820-3b’和820-4b’‧‧‧延伸部
830‧‧‧第三開口
831-11~831-33‧‧‧N型雜質接合區
841-11~841-33‧‧‧位元線接觸
851~854‧‧‧字元線接觸
910‧‧‧第一開口
920‧‧‧第二開口
a11,a21‧‧‧節點
鑒於附圖和所附詳細描述，本公開的各種實施例將變得更明顯，其中：圖1是圖示根據實施例的反熔絲型記憶體單元的等效電路圖；圖2是圖示根據實施例的反熔絲型記憶體單元的佈局圖；圖3是沿圖2的線I-I’截取的剖面圖；圖4是沿圖2的線Ⅱ-Ⅱ’截取的剖面圖；圖5是圖示圖2、圖3和圖4中所示的反熔絲型記憶體單元200的第一類型程式化操作以及圖示第一類型程式化單元的讀取操作的剖面透視圖；圖6是圖示根據實施例的反熔絲型記憶體單元的第一類型 程式化操作以及圖示第一類型程式化單元的讀取操作的等效電路圖；圖7是圖示根據實施例的反熔絲型記憶體單元的第二類型程式化操作以及圖示第二類型程式化單元的讀取操作的剖面透視圖；圖8是圖示根據實施例的反熔絲型記憶體單元的第二類型程式化操作以及第二類型程式化單元的讀取操作連同寄生電流阻擋機制(sneak current blocking mechanism)的等效電路圖；圖9是圖示根據另一個實施例的反熔絲型記憶體單元的佈局圖；圖10是沿圖9的線Ⅲ-Ⅲ’截取的剖面圖；圖11是沿圖9的線Ⅳ-Ⅳ’截取的剖面圖；圖12是圖示根據實施例的反熔絲型記憶體單元陣列的等效電路圖；圖13是圖示因在傳統反熔絲型記憶體單元陣列的讀取操作期間產生的寄生電流導致的故障的等效電路圖；圖14是圖示在圖12中所示的反熔絲型記憶體單元陣列的讀取操作期間寄生電流阻擋機制的等效電路圖；圖15是圖示根據另一個實施例的反熔絲型記憶體單元陣列的等效電路圖；圖16圖示在圖15中所示的反熔絲型記憶體單元陣列的讀取操作期間寄生電流阻擋機制的等效電路圖；圖17是用於實現圖15中所示的反熔絲型記憶體單元陣列的佈局圖；以及 圖18、圖19、圖20和圖21是圖示製造圖17中所示的反熔絲型記憶體單元陣列的方法的佈局圖。
將理解的是，雖然可以在本文中使用諸如“第一”、“第二”、“第三”等的術語來描述各種元件，但是這些元件不應當受限於這些術語。這些術語僅用於區分一個元件與另一個元件。因此，在一些實施例中的第一元件可以在其他實施例中被稱作第二元件，不脫離本公開的教導。
還將理解的是，當元件被稱為位於另一個元件“之下”、“下方”、“下面”、“下”、“上”、“之上”、“上面”、“上”、“側”、或“旁邊”時，其可以直接接觸另一元件，或者至少一個中間元件也可以存在於其間。因此，在本文中使用的諸如“之下”、“下方”、“下面”、“下”、“上”、“之上”、“上面”、“上方”、“側”和“旁邊”等的術語僅是出於描述特定實施例的目的，而非意在限制本公開的範圍。用於描述元件與層之間關係的其他詞應當以類似的方式來解釋(例如，”在…之間”與“直接在…之間”或“相鄰”與“直接相鄰”)。
還將理解的是，當元件被稱為“連接”或“耦接”至另一個元件時，其可以直接連接或耦接至另一個元件或者可以存在中間元件。相反地，當元件被稱為“直接連接”或“直接耦接”至另一個元件時，不存在中間元件。
圖1是圖示根據實施例的反熔絲型記憶體單元100的等效電路圖。參照圖1，反熔絲型記憶體單元100可以包括位於字元線(WL)120 與位元線(BL)130的交點處的反熔絲元件110和閘極PN二極體150。在某些實施例中，反熔絲元件110可以包括具有閘極端子112、源極端子114、汲極端子116和基體端子118的金屬氧化物半導體場效應電晶體(MOSFET)。反熔絲元件110可以包括耦接在基體端子118與汲極端子116之間的塊體PN電晶體140。塊體PN二極體140的陽極A1和陰極C1可以分別耦接至基體端子118和汲極端子116。汲極端子116可以耦接至位元線130，而源極端子114可以浮接。閘極端子112可以通過閘極PN二極體150耦接至字元線120。閘極PN二極體150可以具有分別由P型半導體和N型半導體形成的陽極A2和陰極C2。閘極PN二極體150的陽極A2和陰極C2可以分別耦接至字元線120和閘極端子112。在某些實施例中，可以直接組合閘極PN二極體150和閘極端子112來提供反熔絲元件110的閘極結構。即，反熔絲元件110的閘極結構可以包括具有N型導電性的第一閘極以及具有P型導電性的第二閘極。
在反熔絲型記憶體單元100中，如果將特定電壓之上的正程式化電壓施加至字元線120，且位元線130接地，則反熔絲元件110的閘極絕緣層可以斷裂以提供閘極端子112與基體端子118之間的阻性電流路徑(resistive current path)。結果，反熔絲型記憶體單元100可以被程式化。在反熔絲型記憶體單元100的程式化操作期間，因為在閘極PN二極體150的陽極A2與陰極C2之間施加了正向偏壓，所以可以在字元線120與閘極端子112之間提供短路。在字元線120與基體端子118之間可以形成電流路徑。另外，塊體PN電晶體140可以提供從基體端子118向汲極端子116的電流路徑。從而，可以在字元線120與位元線130之間形成電流路徑，並且 可以通過感測流過字元線120與位元線130之間的電流路徑的電流來實現反熔絲型記憶體單元100的讀取操作。
如果單元陣列通過以矩陣形式排列多個記憶體單元(諸如，反熔絲型記憶體單元100)來實現，則排列在單個列中的多個反熔絲型記憶體單元100的閘極端子112可以連接至單個字元線(例如，字元線120)，以及排列在單個行中的多個反熔絲型記憶體單元100的汲極端子116可以連接至單個位元線(例如，位元線130)。在這種情況下，如果在反熔絲記憶體單元100中不存在閘極PN二極體150，則在選中的反熔絲型記憶體單元被選擇性地讀出的同時寄生電流(即，漏電流的一種)可以從與選中的反熔絲型記憶體單元共用字元線或位元線的未選中的反熔絲型記憶體單元流過連接至選中的反熔絲型記憶體單元的位元線。結果，不能恰當地執行選中的反熔絲型記憶體單元的讀取操作。
當反熔絲型記憶體單元100被程式化時，不僅其閘極端子112與基體端子118之間的閘極絕緣層可以斷裂，而且其閘極端子112與汲極端子116之間的閘極絕緣層也可以斷裂。可以在反熔絲型記憶體單元100的閘極端子112與汲極端子116之間形成寄生電流流過的寄生電流路徑。因此，可以在反熔絲型記憶體單元100的閘極端子112與汲極端子116之間提供電氣短路。於是，如果在反熔絲記憶體單元100中不存在閘極PN二極體150，則可以在連接至反熔絲型記憶體單元100的字元線120與位元線130之間提供電氣短路，以及可以在字元線120與位元線130之間存在寄生電流路徑，而不管被施加至字元線120與位元線130之間的偏壓的極性如何。在這種情況下，如上描述的，不能恰當地執行選中的反熔絲型記憶體單元的 讀取操作。然而，根據本實施例的反熔絲型記憶體單元100可以包括閘極PN二極體150，所述閘極PN二極體150具有連接至字元線120的陽極A2以及連接至閘極端子112的陰極C2。因此，即使閘極端子112與汲極端子116之間的閘極絕緣層斷裂而提供寄生電流路徑，閘極PN二極體150也可以阻擋從位元線130流向字元線120的電流。因此，閘極PN二極體150可以防止因寄生電流導致的錯誤的讀取操作。
圖2是圖示根據實施例的反熔絲型記憶體單元200的佈局圖。圖3是沿圖2的線I-I’截取的剖面圖，圖4是沿圖2的線Ⅱ-Ⅱ’截取的剖面圖。參照圖2、圖3和圖4，P型基體204可以設置在基板201的上區域的部分中。在某些實施例中，基體204可以是井區，所述井區通過將雜質離子植入至基板201中並且利用退火處理來擴散所述雜質離子而形成。在其他實施例中，如果基板201是P型基板，則基板201可以充當基體204。溝槽隔離層202可以設置在基板201的特定上區域中。溝槽隔離層202可以定義主動區203。主動區203可以被定義在基體204中。
在某些實施例中，主動區203可以沿第一方向延伸以具有條形或線形。具有N型導電性的第一雜質接合區231以及具有N型導電性的第二雜質接合區232可以設置在主動區203中以彼此間隔開。第一雜質接合區231和第二雜質接合區232可以通過其間的通道區233而彼此分離。第一雜質接合區231、通道區233和第二雜質接合區232可以沿第一方向依序地排列。在某些實施例中，第一雜質接合區231和第二雜質接合區232可以分別對應於源極區和汲極區。可替換地，在某些其他實施例中，第一雜質接合區231和第二雜質接合區232可以分別是汲極區和源極區。在第一雜質接 合區231與第二雜質接合區232之間的通道區233可以對應於基體204的上區域的部分。因此，通道區233也可以具有P型導電性。雖然未在附圖中顯示，但是在某些實施例中，第一雜質接合區231和第二雜質接合區232中的每個可以具有輕摻雜汲極(LDD)結構。即，第一雜質接合區231和第二雜質接合區232中的每個可以包括輕摻雜了N型雜質的淺延伸區以及重摻雜了N型雜質的深區。
第一矽化物層241可以設置在第二雜質接合區232的部分上。第一接觸插塞251可以設置在第一矽化物層241上。第一接觸插塞251可以耦接至位元線BL。在某些實施例中，第一雜質接合區231可以電浮接。在其他實施例中，反熔絲型記憶體單元200中可以不存在第一雜質接合區231。具有P型導電性的基體204和具有N型導電性的第二雜質接合區232可以構成PN接合。即，基體204和第二雜質接合區232可以構成塊體PN二極體240。基體204可以對應於塊體PN二極體240的陽極，而第二雜質接合區232可以對應於塊體PN二極體240的陰極。
閘極電極220可以設置在通道區233上並且可以通過絕緣層210(即，閘極絕緣層)而與通道區233絕緣。閘極電極220可以被設置為與主動區203交叉並且延伸至隔離層202上。在某些實施例中，閘極電極220可以沿與第一方向交叉的第二方向延伸以具有條形或線形。閘極電極220可以包括第一閘極電極221和第二閘極電極222。第一閘極電極221可以具有N型導電性，而第二閘極電極222可以具有P型導電性。在某些實施例中，第一閘極電極221可以是摻雜有N型雜質的導電層(例如，N型多晶矽層)，而第二閘極電極222可以是摻雜有P型雜質的導電層(例如， P型多晶矽層)。第一閘極電極221和第二閘極電極222可以構成閘極PN二極體250。具有N型導電性的第一閘極電極221可以對應於閘極PN二極體250的陰極，而具有P型導電性的第二閘極電極222可以對應於閘極PN二極體250的陽極。第一閘極電極221可以與主動區203(即，通道區233)重疊，而第二閘極電極222可以不與主動區203重疊。第一閘極電極221也可以與電耦接至位元線BL的第二雜質接合區232的部分重疊。第二矽化物層242可以設置在第二閘極電極222上。第二接觸插塞252可以設置在第二矽化物層242上。第二接觸插塞252可以耦接至字元線WL。
反熔絲型記憶體單元200可以通過使閘極電極220與主動區203之間的絕緣層210斷裂來程式化。即，當執行反熔絲型記憶體單元200的程式化操作時，絕緣層210的介於閘極電極220與基體204(即，通道區233)之間的部分可以斷裂。在這種情況下，貫穿該說明書，程式化操作將被稱為第一類型程式化操作，並且反熔絲型記憶體單元200將被稱為第一類型程式化單元。可替換地，當執行反熔絲型記憶體單元200的程式化操作時，絕緣層210的介於閘極電極220與第二雜質接合區232之間的部分可以斷裂。在這種情況下，程式化操作將被稱為第二類型程式化操作，並且反熔絲型記憶體單元200將被稱為第二類型程式化單元。可以相同的程式化偏壓條件下執行第一類型程式化操作和第二類型程式化操作。無論在哪種情況下，包括閘極PN二極體250的反熔絲型記憶體單元200的讀取操作可以被恰當地執行而無因寄生電流導致的錯誤。
圖5是圖示圖2、圖3和圖4中所示的反熔絲型記憶體單元200的第一類型程式化操作以及第一類型程式化單元的讀取操作的剖面透 視圖，以及圖6是圖示圖2、圖3和圖4中所示的反熔絲型記憶體單元200的第一類型程式化操作以及第一類型程式化單元的讀取操作的等效電路圖。在程式化操作期間，可以根據程式化資料來使反熔絲型記憶體單元200斷裂或不斷裂。在圖5和圖6中描述了反熔絲型記憶體單元200斷裂以程式化第一程式化資料。參照圖5和圖6，為了程式化反熔絲型記憶體單元200，可以將正程式化電壓+Vpp施加至字元線WL，而位元線BL和基體204可以接地。正程式化電壓+Vpp可以被設置為高於用於導通具有MOSFET結構的反熔絲型記憶體單元200的導通電壓(即，臨界電壓)以使絕緣層210斷裂。在某些實施例中，正程式化電壓+Vpp可以在大約6伏至大約20伏的範圍內。如果將高於反熔絲型記憶體單元200的導通電壓的正程式化電壓+Vpp施加至字元線WL，則可以在通道區233中形成具有N型導電性的反轉層，並且穿隧電流可以流過絕緣層210。如果穿隧電流流過絕緣層210，則可以在絕緣層210中形成額外的捕獲以增加流過絕緣層210的穿隧電流量。結果，絕緣層210可以最終斷裂以在第一閘極電極221與基體204之間的絕緣層210中形成阻性電流路徑301。如果在絕緣層210中形成阻性電流路徑301，則可以利用第一程式化資料來程式化反熔絲型記憶體單元200。
為了讀取程式化的反熔絲型記憶體單元200(即，第一類型程式化單元)，可以將正讀取電壓+Vread施加至字元線WL，而位元線BL和基體204可以接地。正讀取電壓+Vread可以被設置為具有使得在絕緣層210中不能形成任何阻性電流路徑的這樣的電壓位準。在上述讀取偏壓條件下，當反熔絲型記憶體單元200斷裂以程式化第一程式化資料時，電流I1可以沿包括字元線WL、閘極PN二極體250(即，第一閘極電極221和第 二閘極電極222)、阻性電流路徑301、塊體PN二極體240(即，基體204和第二雜質接合區232)和位元線BL的電流路徑流動，如圖6中的箭頭311所指示的。因此，可以通過感測流過位元線BL的電流I1來用第一程式化資料程式化反熔絲型記憶體單元200。可替換地，當反熔絲型記憶體單元200未斷裂以程式化非第一程式化資料的第二程式化資料時，在絕緣層210中不存在阻性電流路徑301。在這種情況下，在上述讀取偏壓條件下，沒有電流通過絕緣層210從閘極電極220流向基體204。因此，沒有電流流過位元線BL。因此，如果沒有電流流過位元線BL，則可以利用第二程式化資料來程式化反熔絲型記憶體單元200。
圖7是圖示圖2、圖3和圖4中所示的反熔絲型記憶體單元200的第二類型程式化操作以及圖示第二類型程式化單元的讀取操作的剖面透視圖，以及圖8是圖示圖2、圖3和圖4中所示的反熔絲型記憶體單元200的第二類型程式化操作以及第二類型記憶體單元的讀取操作連同寄生電流阻擋機制的等效電路圖。在程式化操作期間，可以根據程式化資料來使反熔絲型記憶體單元200斷裂或不斷裂。在圖7和圖8中描述了使反熔絲型記憶體單元200斷裂以程式化第一程式化資料。參照圖7和圖8，為了程式化反熔絲型記憶體單元200，將正程式化電壓+Vpp施加至字元線WL，而位元線BL和基體204可以接地。正程式化電壓+Vpp可以被設置為高於用於導通具有MOSFET結構的反熔絲型記憶體單元200的導通電壓(即，臨界電壓)以使絕緣層210斷裂。在某些實施例中，正程式化電壓+Vpp可以在大約6伏至大約20伏的範圍內。在這種情況下，反熔絲型記憶體單元200可以通過與參照圖5和圖6描述的基本上相同的機制來程式化。圖5和圖6 中所示的先前實施例與圖7和圖8中所示的當前實施例之間唯一的不同之處在於：根據當前實施例阻性電流路徑302可以形成在第一閘極電極221與第二雜質接合區232之間的絕緣層210中，而根據圖5和圖6中所示的先前實施例阻性電流路徑301形成在第一閘極電極221與基體204之間的絕緣層210中。因此，在當前實施例中，可以在反熔絲型記憶體單元200的第一閘極電極221與第二雜質接合區232之間提供電氣短路，以及可以執行讀取操作而不管塊體PN二極體240如何。即，儘管可以在第一閘極電極221與第二雜質接合區232之間的絕緣層210中形成阻性電流路徑302，也可以利用第一程式化資料來程式化反熔絲型記憶體單元200。
為了讀取具有阻性電流路徑302的程式化反熔絲型記憶體單元200(即，第二類型程式化單元)，可以將正讀取電壓+Vread施加至字元線WL，而位元線BL和基體204可以接地。正讀取電壓+Vread可以被設置為具有使得在絕緣層210中不能形成任何阻性電流路徑的這樣的電壓位準。在上述讀取偏壓條件下，當反熔絲型記憶體單元200斷裂以程式化第一程式化資料時，電流I2可以沿包括字元線WL、閘極PN二極體250(即，第一閘極電極221和第二閘極電極222)、阻性電流路徑302和位元線BL的電流路徑流動，如圖8中的箭頭312所指示的。因此，可以通過感測流過位元線BL的電流I2來用第一程式化資料程式化反熔絲型記憶體單元200。可替換地，當反熔絲型記憶體單元200未斷裂以程式化非第一程式化資料的第二程式化資料時，在絕緣層210中不存在阻性電流路徑。在這種情況下，在上述讀取偏壓條件下，沒有電流通過絕緣層210而從閘極電極220流向位元線BL。因此，沒有電流流過位元線BL。因此，如果沒有電流流過位元 線BL，則可以利用第二程式化資料來程式化反熔絲型記憶體單元200。
雖然具有圖5和圖6中所示的阻性電流路徑301的程式化的反熔絲型記憶體單元200(即，第一類型程式化單元)在讀取偏壓條件下，但是從位元線BL流向字元線WL的電流可以被塊體PN二極體240和閘極PN二極體250阻擋。因此，即使從其他反熔絲型記憶體單元中產生的寄生電流流過位元線BL，所述寄生電流也不會流過字元線WL。與此同時，雖然具有圖7和圖8中所示的阻性電流路徑302的程式化的反熔絲型記憶體單元200(即，第二類型程式化單元)在讀取偏壓條件下，但是在閘極電極220與第二雜質接合區232之間可能發生電氣短路。因此，寄生電流可以通過絕緣層210中的阻性電流路徑302而從位元線BL流向閘極電極220。即，塊體PN二極體240不能阻擋從位元線BL流向閘極電極220的寄生電流。然而，儘管寄生電流Is流過位元線BL並且在絕緣層210中存在阻性電流路徑302，由於閘極PN二極體250的存在，所述寄生電流也不能流向字元線WL。
圖9是圖示根據另一個實施例的反熔絲型記憶體單元400的佈局圖。圖10是沿圖9的線Ⅲ-Ⅲ’截取的剖面圖，以及圖11是沿圖9的線Ⅳ-Ⅳ’截取的剖面圖。反熔絲型記憶體單元400的程式化操作和讀取操作可以與參照圖5、圖6、圖7和圖8描述的反熔絲型記憶體單元200的程式化操作和讀取操作基本上相同。參照圖9、圖10和圖11，P型基體404可以設置在基板401的上區域的部分中。在某些實施例中，基體404可以是井區，所述井區通過將雜質離子植入至基板401中並且利用退火處理來擴散所述雜質離子而形成。在其他實施例中，如果基板401是P型基板，則 基板401可以充當基體404。溝槽隔離層402可以設置在基板401的特定上區域中。溝槽隔離層402可以定義主動區403。主動區403可以被定義在基體404中。
在某些實施例中，主動區403可以沿第一方向延伸以具有條形或線形。具有N型導電性的第一雜質接合區431以及具有N型導電性的第二雜質接合區432可以設置在主動區403中以彼此間隔開。第一雜質接合區431和第二雜質接合區432可以通過其間的通道區433而彼此分離。第一雜質接合區431、通道區433和第二雜質接合區432可以沿第一方向順序地排列。在某些實施例中，第一雜質接合區431和第二雜質接合區432可以分別對應於源極區和汲極區。可替換地，在某些其他實施例中，第一雜質接合區431和第二雜質接合區432可以分別是汲極區和源極區。在第一雜質接合區431與第二雜質接合區432之間的通道區433可以對應於基體404的上區域的部分。因此，通道區433也可以具有P型導電性。雖然未在附圖中示出，但是在某些實施例中，第一雜質接合區431和第二雜質接合區432中的每個可以具有輕摻雜汲極(LDD)結構。即，第一雜質接合區431和第二雜質接合區432中的每個可以包括輕摻雜了N型雜質的淺延伸區以及重摻雜了N型雜質的深區。
第一矽化物層441可以設置在第二雜質接合區432的部分上。第一接觸插塞451可以設置在第一矽化物層441上。第一接觸插塞451可以耦接至位元線BL。在某些實施例中，第一雜質接合區431可以電浮接。在其他實施例中，反熔絲型記憶體單元400中可以不存在第一雜質接合區431。具有P型導電性的基體404和具有N型導電性的第二雜質接合區432 可以構成PN接合。即，基體404和第二雜質接合區432可以構成塊體PN二極體440。基體404可以對應於塊體PN二極體440的陽極，而第二雜質接合區432可以對應於塊體PN二極體440的陰極。
閘極電極420可以設置在通道區433上並且可以通過絕緣層410(即，閘極絕緣層)而與通道區433絕緣。閘極電極420可以被設置為與主動區403交叉並且延伸至隔離層402上。在某些實施例中，閘極電極420可以沿與第一方向交叉的第二方向延伸以具有條形或線形。閘極電極420可以包括依序層疊在絕緣層410上的第一閘極電極421和第二閘極電極422。即，第一閘極電極421的底表面可以與絕緣層410的頂表面接觸，以及第二閘極電極422的底表面可以與第一閘極電極421的頂表面接觸。第一閘極電極421可以具有N型導電性，而第二閘極電極422可以具有P型導電性。在某些實施例中，第一閘極電極421可以是摻雜有N型雜質的導電層(例如，N型多晶矽層)，而第二閘極電極422可以是摻雜有P型雜質的導電層(例如，P型多晶矽層)。第一閘極電極421和第二閘極電極422可以構成閘極PN二極體450。具有N型導電性的第一閘極電極421可以對應於閘極PN二極體450的陰極，而具有P型導電性的第二閘極電極422可以對應於閘極PN二極體450的陽極。第一閘極電極421可以與主動區403(具體地，通道區433)重疊，並且也可以與電耦接至位元線BL的第二雜質接合區432的部分重疊。第二矽化物層442可以設置在第二閘極電極422上。第二接觸插塞452可以設置在第二矽化物層442上。第二接觸插塞452可以耦接至字元線WL。
圖12是圖示根據實施例的反熔絲型記憶體單元陣列500’ 的等效電路圖。參照圖12，反熔絲型記憶體單元陣列500’可以包括沿一個方向(例如，附圖中的垂直方向)延伸的多個字元線(例如，第一字元線WL1至第四字元線WL4)以及沿與所述一個方向交叉的另一個方向(例如，附圖中的水準方向)延伸的多個位元線(即，第一位元線BL1至第三位元線BL3)。第一字元線WL1至第四字元線WL4中的每個可以沿行設置，而第一位元線BL1至第三位元線BL3中的每個可以沿列設置。所述列和所述行可以互換。因此，在某些實施例中的行(或列)在其他實施例中可以被稱為列(或行)，不脫離本公開的教導。例如，儘管在某些實施例中字元線分別沿列設置，但是在其他實施例中字元線可以分別沿行設置。而且，反熔絲型記憶體單元陣列500’中的字元線的數量和位元線的數量可以根據實施例而設置為不同。多個反熔絲型記憶體單元可以分別位於字元線WL1~WL4與位元線BL1~BL3交點處。排列在同一行中的反熔絲型記憶體單元可以彼此共用位元線BL1~BL3中的一個，以及排列在同一列中的反熔絲型記憶體單元可以彼此共用字元線WL1~WL4中的一個。
多個反熔絲型記憶體單元中的每個可以具有與參照圖1描述的相同的配置。例如，位於第一字元線WL1與第一位元線BL1的交點處的反熔絲型記憶體單元500-11可以包括反熔絲元件510-11和閘極PN二極體550-11。反熔絲元件510-11可以是具有閘極端子512-11、源極端子514-11、汲極端子516-11和基體端子518-11的MOSFET。基體端子518-11可以通過塊體PN二極體540-11而耦接至汲極端子516-11。塊體PN二極體540-11的陽極和陰極可以分別耦接至基體端子518-11和汲極端子516-11。汲極端子516-11可以耦接至第一位元線BL1。源極端子514-11可以浮接。閘極端子 512-11可以通過閘極PN二極體550-11而耦接至第一字元線WL1。閘極PN二極體550-11可以具有分別由P型半導體和N型半導體形成的陽極和陰極。閘極PN二極體550-11的陽極和陰極可以分別耦接至第一字元線WL1和閘極端子512-11。
為了利用第一程式化資料來選擇性地程式化反熔絲型記憶體單元500-11，可以將正程式化電壓施加至連接至選中的反熔絲記憶體單元500-11的第一字元線WL1，而連接至選中的反熔絲型記憶體單元500-11的第一位元線BL1可以接地。其餘字元線WL2~WL4和其餘位元線BL2和BL3可以浮接。作為選中的反熔絲型記憶體單元500-11的程式化操作的結果，阻性電流路徑可以形成在閘極端子512-11與基體端子518-11之間或者形成在閘極端子512-11與汲極端子516-11之間，如參照圖5至圖8所描述的。因為第二字元線WL2至第四字元線WL4浮接，所以排列在第一列而與選中的反熔絲型記憶體單元500-11共用第一位元線BL1的未選中的反熔絲型記憶體單元可以不被程式化。因為第二位元線BL2和第三位元線BL3浮接，所以排列在第一行而與選中的反熔絲型記憶體單元500-11共用第一字元線WL1的未選中的反熔絲型記憶體單元可以不被程式化。因為第二字元線WL2至第四字元線WL4以及第二位元線BL2和第三位元線BL2全都浮接，所以位於第二行至第四行與第二列和第三列交點處使得未選中的反熔絲型記憶體單元與選中的反熔絲型記憶體單元500-11不共用任意字元線或任意位元線的未選中的反熔絲型記憶體單元可以不被程式化。
為了讀出儲存在選中的反熔絲型記憶體單元500-11中的資料，可以將正讀取電壓施加至連接至選中的反熔絲型記憶體單元500-11的 第一字元線WL1，而連接至選中的反熔絲型記憶體單元500-11的第一位元線BL1可以接地。其餘字元線WL2~WL4和其餘位元線BL2和BL3可以浮接。如果利用第一程式化資料來程式化選中的反熔絲型記憶體單元500-11，則阻性電流路徑形成在閘極端子512-11與基體端子518-11之間或者形成在閘極端子512-11與汲極端子516-11之間。在上述讀取偏壓條件下，電流可以通過阻性電流路徑而從第一字元線WL1流向第一位元線BL1。因此，可以通過感測流過第一位元線BL1的電流來用第一程式化資料程式化選中的反熔絲型記憶體單元500-11。如果利用第二程式化資料來程式化選中的反熔絲型記憶體單元500-11，則阻性電流路徑不形成在閘極端子512-11與基體端子518-11之間以及閘極端子512-11與汲極端子516-11之間。在上述讀取偏壓條件下，沒有電流從第一字元線WL1流向第一位元線BL1。由於連接至其他反熔絲型記憶體單元(即，未選中的反熔絲型記憶體單元)的第二字元線WL2至第四字元線WL4浮接(所述其他反熔絲型記憶體單元沿第一列排列而與選中的反熔絲型記憶體單元500-11共用第一位元線BL1)，因此無寄生電流從第二字元線WL2至第四字元線WL4流向第一位元線BL1。因此，無論未選中的反熔絲型記憶體單元是否是程式化狀態，選中的反熔絲型記憶體單元500-11的讀取操作都不會受到與所述選中的反熔絲型記憶體單元500-11共用第一位元線BL1的未選中的反熔絲型記憶體單元的影響。
圖13是圖示由於在傳統反熔絲型記憶體單元陣列600’的讀取操作期間產生的寄生電流導致的故障的等效電路圖。在傳統反熔絲型記憶體單元陣列600’中，字元線WL1~WL4直接連接至電荷儲存元件的閘極端子而無閘極PN二極體介入。參照圖13，為了選擇性地讀出儲存在位於 第一列與第二行的交點處的反熔絲型記憶體單元600-12中的資料，將正讀取電壓+Vread施加至第二字元線WL2，而第一位元線BL1可以接地。其餘字元線WL1、WL3和WL4和其餘位元線BL2和BL3可以浮接。在上述讀取偏壓條件下，連接至第一位元線BL1的感測放大器(未示出)可以感測流過第一位元線BL1的電流以識別選中的反熔絲型記憶體單元600-12的程式化資料。如果利用第一程式化資料來程式化選中的反熔絲型記憶體單元600-12而在閘極端子612-12與基體端子618-12之間或者在閘極端子612-12與汲極端子616-12之間具有阻性電流路徑，則電流可以通過耦接在基體端子618-12與閘極端子612-12之間的塊體PN二極體640-12或者不穿過該塊體PN二極體640-12而從第二字元線WL2流向第一位元線BL1。相反地，如果利用第二程式化資料來程式化選中的反熔絲型記憶體單元600-12而在閘極端子612-12與基體端子618-12之間或者在閘極端子612-12與汲極端子616-12之間無阻性電流路徑，則沒有電流可以從第二字元線WL2流向第一位元線BL1。
在下文中，將描述利用第二程式化資料來程式化的選中的反熔絲型記憶體單元600-12的讀取操作。因此，當執行選中的反熔絲型記憶體單元600-12的讀取操作時，無電流可以流過第一位元線BL1。如果在讀取操作期間電流流過第一位元線BL1，則不能恰當地執行讀取操作並且導致選中的反熔絲型記憶體單元600-12被視為利用非第二程式化資料的第一程式化資料來程式化的故障。例如，當利用第一程式化資料來程式化未選中的反熔絲型記憶體單元600-22和600-13(所述非選中反熔絲型記憶體單元600-22和600-13分別與選中的反熔絲型記憶體單元600-12共用第二字元 線WL2和第一位元線BL1)以及未選中的反熔絲型記憶體單元600-23(所述非選中反熔絲型記憶體單元600-23與未選中的反熔絲型記憶體單元600-22共用第二位元線BL2並且與未選中的反熔絲型記憶體單元600-13共用第三字元線WL3)以具有阻性電流路徑時，可以執行選中的反熔絲型記憶體單元600-12的讀取操作。具體地，未選中的反熔絲型記憶體單元600-23被程式化以具有在閘極端子612-23與汲極端子616-23之間形成的阻性電流路徑602-23而在第三字元線WL3與第二位元線BL2之間提供電氣短路，如參照圖7和圖8描述的。在這種情況下，未選中的反熔絲型記憶體單元600-22(或600-13)的阻性電流路徑可以形成在閘極端子612-22(或612-13)與汲極端子616-22(或616-13)之間或者在閘極端子612-22(或612-13)與基體端子618-22(或618-13)之間。然而，作為示例將描述在閘極端子612-22(或612-13)與基體端子618-22(或618-13)之間形成未選中的反熔絲型記憶體單元600-22(或600-13)的阻性電流路徑601-22(或601-13)。
在上述讀取偏壓條件下，寄生電流Is可以通過未選中的反熔絲型記憶體單元600-22的閘極端子612-22、阻性電流路徑601-22、基體端子618-22、塊體PN二極體640-22和汲極端子616-22從第二字元線WL2流向第二位元線BL2，如箭頭691所指示的。該寄生電流Is可以通過未選中的反熔絲型記憶體單元600-23的汲極端子616-23、阻性電流路徑602-23和閘極端子612-23連續地從第二位元線BL2流向第三字元線WL3，如箭頭692所指示的。該寄生電流Is可以通過未選中的反熔絲型記憶體單元600-13的閘極端子612-13、阻性電流路徑601-13、基體端子618-13、塊體PN二極體640-13和汲極端子616-13連續地從第三字元線WL3流向第一位元線 BL1，如箭頭693所指示的。因此，儘管利用第二程式化資料來程式化選中的反熔絲型記憶體單元600-12，寄生電流Is可以通過連接至第一位元線BL1的感測放大器(未示出)被感測到而導致其中選中的反熔絲型記憶體單元600-12被視為利用第一程式化資料來程式化的錯誤的讀取操作。
圖14是圖示圖12中所示的反熔絲型記憶體單元陣列500’的讀取操作期間寄生電流阻擋機制的等效電路圖。參照圖14，為了選擇性地讀出儲存在位於第一列與第二行的交點處的反熔絲型記憶體單元500-12中的資料，可以將正讀取電壓+Vread施加至第二字元線WL2，而第一位元線BL1可以接地。其餘字元線WL1、WL3和WL4和其餘位元線BL2和BL3可以浮接。在上述讀取偏壓條件下，連接至第一位元線BL1的感測放大器(未示出)可以感測流過第一位元線BL1的電流以識別選中的反熔絲型記憶體單元500-12的程式化資料。如果利用第一程式化資料來程式化選中的反熔絲型記憶體單元500-12而具有在閘極端子512-12與基體端子518-12之間或者在閘極端子512-12與汲極端子516-12之間的阻性電流路徑，則電流可以通過耦接在基體端子518-12與汲極端子516-12之間的塊體PN二極體540-12或者不穿過該塊體PN二極體540-12而從第二字元線WL2流向第一位元線BL1。相反地，如果利用第二程式化資料來程式化選中的反熔絲型記憶體單元500-12而在閘極端子512-12與基體端子518-12之間或者在閘極端子512-12與汲極端子516-12之間無任何阻性電流路徑，則沒有電流可以從第二字元線WL2流向第一位元線BL1。
在本實施例中，在下文中將描述利用第二程式化資料來程式化的選中的反熔絲型記憶體單元500-12的讀取操作。因此，當執行選中的 反熔絲型記憶體單元500-12的讀取操作時，正常地，沒有電流會流過第一位元線BL1。如果在讀取操作期間異常電流流過第一位元線BL1，則異常電流可能導致其中選中的反熔絲型記憶體單元500-12被視為利用非第二程式化資料的第一程式化資料來程式化的故障。例如，當未選中的反熔絲型記憶體單元500-22和500-13(所述未選中的反熔絲型記憶體單元500-22和500-13分別與選中的反熔絲型記憶體單元500-12共用第二字元線WL2和第一位元線BL1)以及未選中的反熔絲型記憶體單元500-23(所述未選中的反熔絲型記憶體單元500-23與未選中的反熔絲型記憶體單元500-22共用第二位元線BL2以及與未選中的反熔絲型記憶體單元500-13共用第三字元線WL3)利用第一程式化資料來程式化而具有阻性電流路徑時，可以執行選中的反熔絲型記憶體單元500-12的讀取操作。具體地，未選中的反熔絲型記憶體單元500-23被程式化為具有形成在閘極端子512-23與汲極端子516-23之間的阻性電流路徑502-23以提供其間的電氣短路，如參照圖7和圖8所描述的。在這種情況下，未選中的反熔絲型記憶體單元500-22(或500-13)的阻性電流路徑可以形成在閘極端子512-22(或512-13)與汲極端子516-22(或516-13)之間或者閘極端子512-22(或512-13)與基體端子518-22(或518-13)之間。然而，作為示例將描述未選中的反熔絲型記憶體單元的500-22(或500-13)的阻性電流路徑501-22(或501-13)形成在閘極端子512-22(或512-13)與基體端子518-22(或518-13)之間。
在上述讀取偏壓條件下，可以提供通過未選中的反熔絲型記憶體單元500-22的閘極PN二極體550-22、閘極端子512-22、阻性電流路徑501-22、基體端子518-22、塊體PN二極體540-22以及汲極端子516-22而從 第二字元線WL2向第二位元線BL2的寄生電流Is的路徑，如箭頭591所指示的。可以額外地提供通過未選中的反熔絲型記憶體單元500-23的汲極端子516-23、阻性電流路徑502-23和閘極端子512-23而從第二位元線BL2向第三字元線WL3的寄生電流Is的路徑，如箭頭592所指示的。然而，因為未選中的反熔絲型記憶體單元500-23的閘極PN二極體550-23的存在，所以該寄生電流Is的路徑不會到達第三字元線WL3。因此，無論未選中的反熔絲型記憶體單元500-13是否是程式化單元，寄生電流Is都不會流過第一位元線BL1。因此，閘極PN二極體550-23可以抑制寄生電流Is的產生來使選中的反熔絲型記憶體單元500-12的讀取操作能夠成功地執行而無任何錯誤。
圖15是圖示根據另一個實施例的反熔絲型記憶體單元陣列700’的等效電路圖。參照圖15，反熔絲型記憶體單元陣列700’可以包括沿一個方向(例如，附圖中的垂直方向)延伸的多個字元線(例如，第一字元線WL1至第四字元線WL4)以及沿與所述一個方向交叉的另一個方向(例如，附圖中的水準方向)延伸的多個位元線(例如，第一位元線BL1至第三位元線BL3)。第一字元線WL1至第四字元線WL4中的每個可以沿行設置，而第一位元線BL1至第三位元線BL3中的每個可以沿列設置。所述列和所述行可互換。因此，在某些實施例中的行(或列)在其他實施例中可以被稱為列(或行)，不脫離本公開的教導。例如，儘管在某些實施例中字元線分別沿列設置，但是在其他實施例中字元線可以分別沿行設置。而且，反熔絲型記憶體單元陣列700’中的字元線的數量和位元線的數量可以不同。多個反熔絲型記憶體單元700-11~700-14、700-21~700-24和 700-31~700-34可以分別位於字元線WL1~WL4與位元線BL1~BL3交點處。
多個反熔絲型記憶體單元700-11~700-14、700-21~700-24和700-31~700-34中的每個可以具有與參照圖1描述的相同的配置。例如，位於第一字元線WL1(即，第一行)與第一位元線BL1(即，第一列)的交點處的反熔絲型記憶體單元700-11可以包括反熔絲元件710-11和閘極PN二極體750-12a。反熔絲元件710-11可以具有閘極端子712-11、汲極端子716-11和基體端子718-11。基體端子718-11可以通過塊體PN二極體740-11而耦接至汲極端子716-11。塊體PN二極體740-11的陽極和陰極可以分別耦接至基體端子718-11和汲極端子716-11。汲極端子716-11可以耦接至第一位元線BL1。閘極PN二極體750-12a可以耦接在閘極端子712-11和第一節點a11之間。第一節點a11可以是從第一字元線WL1分出的節點。閘極PN二極體750-12a可以具有耦接至第一節點a11的陽極以及耦接至閘極端子712-11的陰極。與反熔絲型記憶體單元700-11共用第一位元線BL1的反熔絲型記憶體單元700-12、700-13和700-14中的每個可以具有與反熔絲型記憶體單元700-11相同的配置。
位於第一字元線WL1(即，第一行)與第二位元線BL2(即，第二列)的交點處的反熔絲型記憶體單元700-21可以包括反熔絲元件710-21和閘極PN二極體750-12b和750-23a。反熔絲元件710-21可以具有閘極端子712-21、汲極端子716-21和基體端子718-21。基體端子718-21可以通過塊體PN二極體740-21而耦接至汲極端子716-21。塊體PN二極體740-21的陽極和陰極可以分別耦接至基體端子718-21和汲極端子716-21。汲極端子716-21可以耦接至第二位元線BL2。閘極PN二極體750-12b可以耦接在閘 極端子712-21和第一節點a11之間，且閘極PN二極體750-23a可以耦接在閘極端子712-21和第二節點a21之間。類似於第一節點a11，第二節點a21可以是從第一字元線WL1分出的節點。閘極PN二極體750-12b可以具有耦接至第一節點a11的陽極以及耦接至閘極端子712-21的陰極。閘極PN二極體750-23a可以具有耦接至第二節點a21的陽極以及耦接至閘極端子712-21的陰極。與反熔絲型記憶體單元700-21共用第二位元線BL2的反熔絲型記憶體單元700-22、700-23和700-24中的每個可以具有與反熔絲型記憶體單元700-21相同的配置。
位於第一字元線WL1(即，第一行)與第三位元線BL3(即，第三列)的交點處的反熔絲型記憶體單元700-31可以包括反熔絲元件710-31和閘極PN二極體750-23b。反熔絲元件710-31可以具有閘極端子712-31、汲極端子716-31和基體端子718-31。基體端子718-31可以通過塊體PN二極體740-31而耦接至汲極端子716-31。塊體PN二極體740-31的陽極和陰極可以分別耦接至基體端子718-31和汲極端子716-31。汲極端子716-31可以耦接至第三位元線BL3。閘極PN二極體750-23b可以耦接在閘極端子712-31和第二節點a21之間。閘極PN二極體750-23b可以具有耦接至第二節點a21的陽極以及耦接至閘極端子712-31的陰極。與反熔絲型記憶體單元700-31共用第三位元線BL3的反熔絲型記憶體單元700-32、700-33和700-34中的每個可以具有與反熔絲型記憶體單元700-31相同的配置。
為了利用第一程式化資料來選擇性地程式化反熔絲型記憶體單元700-11，可以將正程式化電壓施加至連接至選中的反熔絲型記憶體單元700-11的第一字元線WL1，而連接至選中的反熔絲型記憶體單元700-11 的第一位元線BL1可以接地。其餘字元線WL2~WL4和其餘位元線BL2和BL3可以浮接。作為反熔絲型記憶體單元700-11的程式化操作的結果，阻性電流路徑可以形成在閘極端子712-11與基體端子718-11之間或者形成在閘極端子712-11與汲極端子716-11之間，如參照圖5至圖8所描述的。因為第二字元線WL2至第四字元線WL4浮接，所以排列在第一列而與選中的反熔絲型記憶體單元700-11共用第一位元線BL1的未選中的反熔絲型記憶體單元700-12、700-13和700-14可以不被程式化。因為第二位元線BL2和第三位元線BL3浮接，所以排列在第一行而與選中的反熔絲型記憶體單元700-11共用第一字元線WL1的未選中的反熔絲型記憶體單元700-21和700-31可以不被程式化。因為第二字元線WL2至第四字元線WL4以及第二位元線BL2和第三位元線BL2全都浮接，所以位於第二行至第四行與第二列和第三列交點處而與選中的反熔絲型記憶體單元700-11不共用任意字元線或任意位元線的未選中的反熔絲型記憶體單元700-22至700-24和700-32至700-34可以不被程式化。
為了讀出儲存在選中的反熔絲型記憶體單元700-11中的資料，可以將正讀取電壓施加至連接至選中的反熔絲型記憶體單元700-11的第一字元線WL1，而連接至選中的反熔絲型記憶體單元700-11的第一位元線BL1可以接地。其餘字元線WL2~WL4和其餘位元線BL2和BL3可以浮接。如果利用第一程式化資料來程式化選中的反熔絲型記憶體單元700-11，則阻性電流路徑形成在閘極端子712-11與基體端子718-11之間或者形成在閘極端子712-11與汲極端子716-11之間。在上述讀取偏壓條件下，電流可以通過阻性電流路徑而從第一字元線WL1流向第一位元線BL1。因此，可 以通過感測流過第一位元線BL1的電流來用第一程式化資料程式化選中的反熔絲型記憶體單元700-11。如果利用第二程式化資料來程式化選中的反熔絲型記憶體單元700-11，則阻性電流路徑不形成在閘極端子712-11與基體端子718-11之間以及不形成在閘極端子712-11與汲極端子716-11之間。在上述讀取偏壓條件下，沒有電流從第一字元線WL1流向第一位元線BL1。由於連接至其他反熔絲型記憶體單元700-12、700-13和700-14(即，未選中的反熔絲型記憶體單元)的第二字元線WL2至第四字元線WL4浮接(所述其他反熔絲型記憶體單元700-12、700-13和700-14沿第一列排列而與選中的反熔絲型記憶體單元700-11共用第一位元線BL1)，因此無寄生電流可以從第二字元線WL2至第四字元線WL4流向第一位元線BL1。因此，無論未選中的反熔絲型記憶體單元700-12、700-13和700-14是否具有程式化狀態，選中的反熔絲型記憶體單元700-11的讀取操作都不會受到與所述選中的反熔絲型記憶體單元700-11共用第一位元線BL1的未選中的反熔絲型記憶體單元700-12、700-13和700-14的影響。
圖16是圖示在圖15中所示的反熔絲型記憶體單元陣列700’的讀取操作期間寄生電流阻擋機制的等效電路圖。參照圖16，為了選擇性地讀出儲存在位於第一列與第二行的交點處的反熔絲型記憶體單元700-12中的資料，可以將正讀取電壓+Vread施加至第二字元線WL2，而第一位元線BL1可以接地。其餘字元線WL1、WL3和WL4和其餘位元線BL2和BL3可以浮接。在上述讀取偏壓條件下，連接至第一位元線BL1的感測放大器(未示出)可以感測流過第一位元線BL1的電流以識別選中的反熔絲型記憶體單元700-12的程式化資料。如果利用第一程式化資料來程式化 選中的反熔絲型記憶體單元700-12而具有在閘極端子712-12與基體端子718-12之間或者在閘極端子712-12與汲極端子716-12之間的阻性電流路徑，則電流可以通過耦接在基體端子718-12與汲極端子716-12之間的塊體PN二極體740-12或者不穿過該塊體PN二極體740-12而從第二字元線WL2流向第一位元線BL1。相反地，如果利用第二程式化資料來程式化選中的反熔絲型記憶體單元700-12而在閘極端子712-12與基體端子718-12之間或者在閘極端子712-12與汲極端子716-12之間無任何阻性電流路徑，則沒有電流可以從第二字元線WL2流向第一位元線BL1。
在本實施例中，在下文中將描述利用第二程式化資料來程式化的選中的反熔絲型記憶體單元700-12的讀取操作。因此，當執行選中的反熔絲型記憶體單元700-12的讀取操作時，正常地，沒有電流會流過第一位元線BL1。如果在讀取操作期間異常電流流過第一位元線BL1，則異常電流可能導致其中選中的反熔絲型記憶體單元700-12被視為利用非第二程式化資料的第一程式化資料來程式化的故障。例如，當未選中的反熔絲型記憶體單元700-22和700-13(所述未選中的反熔絲型記憶體單元700-22和700-13分別與選中的反熔絲型記憶體單元700-12共用第二字元線WL2和第一位元線BL1)以及未選中的反熔絲型記憶體單元700-23(所述未選中的反熔絲型記憶體單元700-23與未選中的反熔絲型記憶體單元700-22共用第二位元線BL2以及與未選中的反熔絲型記憶體單元700-13共用第三字元線WL3)利用第一程式化資料來程式化而具有阻性電流路徑時，可以執行選中的反熔絲型記憶體單元700-12的讀取操作。具體地，未選中的反熔絲型記憶體單元700-23被程式化為具有形成在閘極端子712-23與汲極端子 716-23之間的阻性電流路徑702-23以提供其間的電氣短路，如參照圖7和圖8所描述的。在這種情況下，未選中的反熔絲型記憶體單元700-22(或700-13)的阻性電流路徑可以形成在閘極端子712-22(或712-13)與汲極端子716-22(或716-13)之間或者閘極端子712-22(或712-13)與基體端子718-22(或718-13)之間。然而，作為示例將描述未選中的反熔絲型記憶體單元的700-22(或700-13)的阻性電流路徑701-22(或701-13)形成在閘極端子712-22(或712-13)與基體端子718-22(或718-13)之間。
在上述讀取偏壓條件下，可以提供通過未選中的反熔絲型記憶體單元700-22的閘極PN二極體750-12d和750-23c、閘極端子712-22、阻性電流路徑701-22、基體端子718-22、塊體PN二極體740-22以及汲極端子716-22而從第二字元線WL2向第二位元線BL2的寄生電流Is的路徑，如箭頭791所指示的。可以額外地提供通過未選中的反熔絲型記憶體單元700-23的汲極端子716-23、阻性電流路徑702-23和閘極端子712-23而從第二位元線BL2向第三字元線WL3的寄生電流Is的路徑，如箭頭792所指示的。然而，因為未選中的反熔絲型記憶體單元700-23的閘極PN二極體750-12f和750-23e的存在，所以該寄生電流Is的路徑不會到達第三字元線WL3。因此，無論未選中的反熔絲型記憶體單元700-13是否是程式化單元，寄生電流Is都不會流過第一位元線BL1。因此，閘極PN二極體750-12f和750-23e可以抑制寄生電流Is的產生來使選中的反熔絲型記憶體單元700-12的讀取操作能夠成功地執行而無任何錯誤。
圖17是用於實現圖15中所示的反熔絲型記憶體單元陣列700’的佈局圖。參照圖17，反熔絲型記憶體單元佈局800可以包括多個主 動區，例如，沿第一方向延伸的第一主動區803-1、第二主動區803-2和第三主動區803-3。第一主動區803-1、第二主動區803-2和第三主動區803-3可以沿與第一方向交叉的第二方向排列為彼此間隔開。第一主動區803-1、第二主動區803-2和第三主動區803-3可以分別沿反熔絲型記憶體單元佈局800的第一列至第三列佈置。多個閘極線(例如，第一閘極線820-1、第二閘極線820-2、第三閘極線820-3和第四閘極線820-4)可以佈置為沿第二方向延伸。第一閘極線820-1、第二閘極線820-2、第三閘極線820-3和第四閘極線820-4可以沿第一方向排列為彼此間隔開。因此，第一閘極線820-1、第二閘極線820-2、第三閘極線820-3和第四閘極線820-4可以與第一主動區803-1、第二主動區803-2和第三主動區803-3交叉以提供多個反熔絲型記憶體單元所處的交點。第一閘極線820-1、第二閘極線820-2、第三閘極線820-3和第四閘極線820-4可以分別沿反熔絲型記憶體單元佈局800的第一列至第四列設置。
當“N”是奇數時，N型雜質接合區可以設置在設置在第N列的閘極線與設置在第(N+1)列的閘極線之間的主動區中。即，N型雜質接合區831-11、831-21和831-31可以分別設置在設置在第一行中的第一閘極線820-1與設置在第二行中的第二閘極線820-2之間的主動區803-1、803-2和803-3中，以及N型雜質接合區831-13、831-23和831-33可以分別設置在設置在第三行的第三閘極線820-3與設置在第四行的第四閘極線820-4之間的主動區803-1、803-2和803-3中。位元線接觸841-11和841-13可以分別設置在第一主動區803-1的N型雜質接合區831-11和831-13上，以及位元線接觸841-11和841-13可以連接至第一位元線BL1。位元線接觸841-21和 841-23可以分別設置在第二主動區803-2中的N型雜質接合區831-21和831-23上，以及位元線接觸841-21和841-23可以連接至第二位元線BL2。類似地，位元線接觸841-31和841-33可以分別設置在第三主動區803-3中的N型雜質接合區831-31和831-33上，以及位元線接觸841-31和841-33可以連接至第三位元線BL3。
設置在第一行中的第一閘極線820-1可以包括沿行方向交替排列的具有N型導電性的第一閘極820-1a和具有P型導電性的第二閘極820-1b。設置在第二行中的第二閘極線820-2可以包括沿行方向交替排列的具有N型導電性的第一閘極820-2a和具有P型導電性的第二閘極820-2b。設置在第三行中的第三閘極線820-3可以包括沿行方向交替排列的具有N型導電性的第一閘極820-3a和具有P型導電性的第二閘極820-3b。設置在第四行中的第四閘極線820-4可以包括沿行方向交替排列的具有N型導電性的第一閘極820-4a和具有P型導電性的第二閘極820-4b。在某些實施例中，第一閘極820-1a、820-2a、820-3a和820-4a中的每個可以包括摻雜有N型雜質的多晶矽層，以及第二閘極820-1b、820-2b、820-3b和820-4b中的每個可以包括摻雜有P型雜質的多晶矽層。
沿第一列排列的第一閘極820-1a、820-2a、820-3a和820-4a可以與第一主動區803-1重疊。沿第二列排列的第一閘極820-1a、820-2a、820-3a和820-4a可以與第二主動區803-2重疊。沿第三列排列的第一閘極820-1a、820-2a、820-3a和820-4a可以與第三主動區803-3重疊。第二閘極820-1b、820-2b、820-3b和820-4b都不與主動區803-1、803-2和803-3重疊。
設置在第一行中的第一閘極線820-1的第二閘極820-1b中的 每個可以具有向第二閘極線820-2(沿第二行設置)延伸的延伸部820-1b’，以及字元線接觸851可以設置在該延伸部820-1b’上。設置在延伸部820-1b’上的字元線接觸851可以連接至第一字元線WL1。設置在第二行中的第二閘極線820-2的第二閘極820-2b中的每個可以具有向第一閘極線820-1(沿第一行設置)延伸的延伸部820-2b’，以及字元線接觸852可以設置在該延伸部820-2b’上。設置在延伸部820-2b’上的字元線接觸852可以連接至第二字元線WL2。設置在第三行中的第三閘極線820-3的第二閘極820-3b中的每個可以具有向第四閘極線820-4(沿第四行設置)延伸的延伸部820-3b’，以及字元線接觸853可以設置在該延伸部820-3b’上。設置在延伸部820-3b’上的字元線接觸853可以連接至第三字元線WL3。設置在第四行中的第四閘極線820-4的第二閘極820-4b中的每個可以具有向第三閘極線820-3(沿第三行設置)延伸的延伸部820-4b’，以及字元線接觸854可以設置在該延伸部820-4b’上。設置在延伸部820-4b’上的字元線接觸854可以連接至第四字元線WL4。
圖18、圖19、圖20和圖21是圖示製造圖17中所示的反熔絲型記憶體單元佈局800的方法的佈局圖。參照圖18，可以在基板(未示出)中形成多個主動區(例如，第一主動區803-1、第二主動區803-2和第三主動區803-3)。可以通過在基板中形成溝槽隔離層來定義第一主動區803-1、第二主動區803-2和第三主動區803-3。第一半導體圖案820-1’、第二半導體圖案820-2’、第三半導體圖案820-3’和第四半導體圖案820-4’可以形成為與第一主動區803-1、第二主動區803-2和第三主動區803-3交叉。第一半導體圖案820-1’、第二半導體圖案820-2’、第三半導體圖案 820-3’和第四半導體圖案820-4’中的每個可以與第一主動區803-1、第二主動區803-2和第三主動區803-3部分地重疊。雖然在圖18中未示出，但是絕緣層可以設置在第一半導體圖案820-1’、第二半導體圖案820-2’、第三半導體圖案820-3’和第四半導體圖案820-4’與第一主動區803-1、第二主動區803-2和第三主動區803-3之間。第一半導體圖案820-1’、第二半導體圖案820-2’、第三半導體圖案820-3’和第四半導體圖案820-4’中的每個可以形成為具有位於主動區803-1、803-2和803-3之間的延伸部。
參照圖19，可以在包括第一半導體圖案820-1’、第二半導體圖案820-2’、第三半導體圖案820-3’和第四半導體圖案820-4’的基板上形成具有第一開口910的第一遮罩(未示出)，使得第一開口910曝露第一主動區803-1、第二主動區803-2和第三主動區803-3並且曝露第一半導體圖案820-1’、第二半導體圖案820-2’、第三半導體圖案820-3’和第四半導體圖案820-4’的與第一主動區803-1、第二主動區803-2和第三主動區803-3重疊的部分。隨後，可以將N型雜質離子植入至由第一開口910曝露的第一主動區803-1、第二主動區803-2和第三主動區803-3以及第一半導體圖案820-1’、第二半導體圖案820-2’、第三半導體圖案820-3’和第四半導體圖案820-4’中。結果，N型雜質接合區可以形成在第一半導體圖案820-1’和第二半導體圖案820-2’之間的第一主動區803-1、第二主動區803-2和第三主動區803-3'中以及形成在第三半導體圖案820-3’和第四半導體圖案820-4’之間的第一主動區803-1、第二主動區803-2和第三主動區803-3中。例如，N型雜質接合區831-11和831-13可以分別形成在第一半導體圖案820-1’和第二半導體圖案820-2’之間的第一主動區803-1中以及形 成在第三半導體圖案820-3’和第四半導體圖案820-4’之間的第一主動區803-1中，以及N型雜質接合區831-21和831-23可以分別形成在第一半導體圖案820-1’和第二半導體圖案820-2’之間的第二主動區803-2中以及形成在第三半導體圖案820-3’和第四半導體圖案820-4’之間的第二主動區803-2中。此外，N型雜質接合區831-31和831-33可以分別形成在第一半導體圖案820-1’和第二半導體圖案820-2’之間的第三主動區803-3中以及形成在第三半導體圖案820-3’和第四半導體圖案820-4’之間的第二主動區803-3中。另外，第一半導體圖案820-1’的與主動區803-1、803-2和803-3重疊的部分可以摻雜有N型雜質離子以形成第一閘極820-1a，以及第二半導體圖案820-2’的與主動區803-1、803-2和803-3重疊的部分可以摻雜有N型雜質離子以形成第一閘極820-2a。類似地，第三半導體圖案820-3’的與主動區803-1、803-2和803-3重疊的部分可以摻雜有N型雜質離子以形成第一閘極820-3a，以及第四半導體圖案820-4’的與主動區803-1、803-2和803-3重疊的部分可以摻雜有N型雜質離子以形成第一閘極820-4a。
可以在包括第一半導體圖案820-1’、第二半導體圖案820-2’、第三半導體圖案820-3’和第四半導體圖案820-4’的基板上形成具有第二開口920的第二遮罩(未示出)，使得第二開口920曝露第一半導體圖案820-1’、第二半導體圖案820-2’、第三半導體圖案820-3’和第四半導體圖案820-4’的介於第一主動區803-1、第二主動區803-2和第三主動區803-3之間的部分。隨後，可以將P型雜質離子植入至由第二開口920曝露的第一半導體圖案820-1’、第二半導體圖案820-2’、第三半導體圖案820-3’和第四半導體圖案820-4’中。結果，第一半導體圖案820-1’的介 於第一閘極820-1a之間的部分可以摻雜有P型雜質離子以形成第二閘極820-1b，以及第二半導體圖案820-2’的介於第一閘極820-2a之間的部分可以摻雜有P型雜質離子以形成第二閘極820-2b。類似地，第三半導體圖案820-3’的介於第一閘極820-3a之間的部分可以摻雜有P型雜質離子以形成第二閘極820-3b，以及第四半導體圖案820-4’的介於第一閘極820-4a之間的部分可以摻雜有P型雜質離子以形成第二閘極820-4b。
沿第一行交替排列的第一閘極820-1a和第二閘極820-1b可以組成第一閘極線820-1，以及沿第二行交替排列的第一閘極820-2a和第二閘極820-2b可以組成第二閘極線820-2。類似地，沿第三行交替排列的第一閘極820-3a和第二閘極820-3b可以組成第三閘極線820-3，以及沿第四行交替排列的第一閘極820-4a和第二閘極820-4b可以組成第四閘極線820-4。
參照圖20，可以使用具有第三開口830(曝露第二閘極820-1b、820-2b、820-3b和820-4b的部分和N型雜質接合區831-11、831-13、831-21、831-23、831-31和831-33的部分)的第三遮罩來執行自對準矽化物(SALICIDE)製程。結果，矽化物層(未示出)可以形成在第二閘極820-1b、820-2b、820-3b和820-4b和N型雜質接合區831-11、831-13、831-21、831-23、831-31和831-33的每個的部分上。
參照圖21，可以分別在形成在N型雜質接合區831-11、831-13、831-21、831-23、831-31和831-33上的矽化層上形成位元線接觸841-11、841-13、841-21、841-23、841-31和841-33。也可以分別在形成在第二閘極820-1b、820-2b、820-3b和820-4b上的矽化物層上形成字元線接觸851、852、853和854。可以使用互連製程來形成第一位元線BL1、第二位 元線BL2和第三位元線BL3，使得第一行中的位元線接觸841-11和841-13、第二行中的位元線接觸841-21和841-23以及第三行中的位元線接觸841-31和841-33分別電連接至第一位元線BL1、第二位元線BL2和第三位元線BL3。另外，可以形成第一字元線WL1、第二字元線WL2、第三字元線WL3和第四字元線WL4，使得第一閘極線820-1上的字元線接觸851、第二閘極線820-2上的字元線接觸852、第三閘極線820-3上的字元線接觸853以及第四閘極線820-4上的字元線接觸854分別電連接至第一字元線WL1、第二字元線WL2、第三字元線WL3和第四字元線WL4。
根據以上描述的實施例，儘管在程式化操作期間在閘極端子與基體之間或者在閘極端子與汲極端子之間發生反熔絲元件的閘極絕緣層的斷裂，耦接在閘極端子與字元線之間的閘極PN二極體也可以阻擋寄生電流以防止錯誤的讀取操作。
以上已經出於說明的目的公開了本公開的實施例。所屬技術領域中具有通常知識者將理解的是，在不脫離如所附申請專利範圍的本公開的範疇和精神的情況下，各種變型、添加和刪減是可能的。

Claims (5)

  1. 一種反熔絲記憶體單元，包括：主動區，沿第一方向延伸並且具有第一導電類型的通道區，所述主動區藉由溝槽隔離層而被界定；第二導電類型的第一雜質接合區以及第二導電類型的第二雜質接合區，其中所述第一雜質接合區和第二雜質接合區藉由在所述主動區的上區域中的所述通道區域而彼此分隔開；閘極電極，沿第二方向延伸以與主動區交叉、並且具有第二導電類型的第一閘極電極和第一導電類型的第二閘極電極，所述第一閘極電極與所述主動區的通道區重疊，所述第二閘極電極沿第二方向與所述第一閘極電極接觸而不與所述主動區重疊；絕緣層，在所述主動區與所述閘極電極之間，第一接觸插塞，在所述第二閘極電極上方並且耦接至字元線；以及第二接觸插塞，在所述第二雜質接合區上方並且耦接至位元線，其中所述第一雜質接合區是電浮接。
  2. 如申請專利範圍第1項所述的反熔絲記憶體單元，進一步包括：第一矽化物層，在所述第二閘極電極和所述第一接觸插塞之間；以及第二矽化物層，在所述雜質接合區和所述第二接觸插塞之間。
  3. 如申請專利範圍第1項所述的反熔絲記憶體單元，其中，所述第一導電類型是P型，而所述第二導電類型是N型。
  4. 如申請專利範圍第1項所述的反熔絲記憶體單元，其中，所述第二雜質接合區的邊緣與所述第一閘極電極的邊緣重疊。
  5. 如申請專利範圍第1項所述的反熔絲記憶體單元，進一步包括：所述第一導電類型的基體，具有定義在其上區域中的通道區，其中，所述絕緣層在所述基體上，而所述第二雜質接合區在所述基體的上區域中。
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