JP5842717B2 - 半導体記憶装置 - Google Patents
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Description
第1実施形態による半導体記憶装置について図1乃至図4を用いて説明する。図1は、本実施形態による半導体記憶装置を示す回路図である。図2は、本実施形態による半導体記憶装置のメモリセルの断面を示す概略図である。
ここで、Vrefは、オペアンプ26に入力する基準電圧であり、R11,R12は電気抵抗R11,R12の抵抗値であり、Rcellは、メモリトランジスタMTのゲート電極とソース/ドレインとの間における電気抵抗である。
第2実施形態による半導体記憶装置を図7及び図8を用いて説明する。図7は、本実施形態による半導体記憶装置を示す回路図である。図8は、ワード線ドライバに電源を供給する電源供給回路を示す回路図である。図1乃至図6に示す第1実施形態による半導体記憶装置と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
ここで、Veb2は、ダイオードD2の順方向電圧であり、VTは、ダイオードD2の熱起電力であり、R22,R23は、電気抵抗R22,R23の抵抗値であり、Nは、ダイオードD1とダイオードD2との面積比(個数比)である。
式(2)の右辺の第1項の値、即ち、ダイオードD2の順方向電圧Veb2は、温度に依存する。
上記実施形態に限らず種々の変形が可能である。
10…半導体基板
12a、12b…ゲート絶縁膜
14a、14b…ゲート電極
16a〜16c…ソース/ドレイン拡散層
18…デコーダ、行デコーダ
20…デコーダ、列デコーダ
22…センスアンプ
24a、24b…入力端子
26…オペアンプ
27…出力線
28a、28b…入力端子
30…帰還回路
32、32a…電源供給回路
34…BGR回路
36…オペアンプ
38a、38b…入力端子
40…出力線
42…オペアンプ
44a、44b…入力端子
D1、D2…ダイオード
MC…メモリセル
MC′…リファレンスセル
MT…メモリセルトランジスタ
MT′…トランジスタ
R11、R12、R21、R22、R23、R24、R25…電気抵抗
ST…選択トランジスタ
ST′…トランジスタ
Claims (5)
- 選択トランジスタと、前記選択トランジスタに接続され、前記選択トランジスタよりゲート耐圧が低く、ゲート絶縁膜の絶縁破壊により情報の書き込みが可能なメモリトランジスタとを有するメモリセルと、
前記選択トランジスタのゲートと前記メモリトランジスタのゲートとに接続されたワード線と、
前記選択トランジスタのソース/ドレインの一方に接続されたビット線と、
前記ワード線を駆動するワード線ドライバであって、前記ワード線を駆動する際に前記ワード線に印加する電圧が温度上昇に伴って低くなるワード線ドライバと
を有することを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
複数の前記ワード線に対応する複数の前記ワード線ドライバを含むデコーダを有し、
前記ワード線ドライバは、電源供給回路から供給される電圧に応じた電圧を対応するワード線に供給する
ことを特徴とする半導体記憶装置。 - 請求項2記載の半導体記憶装置において、
前記電源供給回路は、ゲート絶縁膜が絶縁破壊されたトランジスタが帰還回路に用いられたオペアンプを含み、温度変化に応じた前記トランジスタにおける電気抵抗の変化に基づいて、前記ワード線ドライバに供給する電源の電圧を変化させる
ことを特徴とする半導体記憶装置。 - 請求項3記載の半導体記憶装置において、
前記トランジスタは、前記メモリトランジスタと同構造のトランジスタである
ことを特徴とする半導体記憶装置。 - 請求項2記載の半導体記憶装置において、
前記電源供給回路は、ダイオードを含む回路が入力端子に接続されたオペアンプを含み、温度変化に応じた前記ダイオードの電気特性の変化に基づいて、前記ワード線ドライバに供給する電源の電圧を変化させる
ことを特徴とする半導体記憶装置。
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JP2012086561A JP5842717B2 (ja) | 2012-04-05 | 2012-04-05 | 半導体記憶装置 |
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Family Applications (1)
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JP2012086561A Active JP5842717B2 (ja) | 2012-04-05 | 2012-04-05 | 半導体記憶装置 |
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