JP4805733B2 - 半導体記憶装置及びそのテスト方法 - Google Patents

Description

この発明は、半導体記憶装置及びそのテスト方法に関する。例えば、フローティングゲートとコントロールゲートとを有するＭＯＳトランジスタを含む半導体メモリに関する。

従来から、電気的にデータの書き換えが可能な不揮発性半導体メモリとして、ＮＯＲ型フラッシュメモリが知られている。ＮＯＲ型フラッシュメモリにおいては、その動作信頼性を確保するために、出荷前にドレインストレステスト（drain stress test）が行われる。ドレインストレステストは、メモリセルのドレインに電圧を与えて電荷のリークの有無を検証するテストである。

従来、ドレインストレステストを行うために、通常の書き込み時と同じ経路により、ドレインストレステスト時の書き込み電圧をビット線に印加する方法が提案されている（例えば特許文献１参照）。しかし本構成では、例えばビット線が接地電位にショートしている不良が存在した場合、カラムゲートの導通抵抗は小さいため、他のビット線の電位も低下してしまうという問題があった。
特開２００５−３１０３０３号公報

この発明は、チップサイズの増加を抑制しつつ動作テストの信頼性を向上出来る半導体記憶装置及びそのテスト方法を提供する。

この発明の一態様に係る半導体記憶装置は、フローティングゲートと、前記フローティングゲート上に形成された制御ゲートとを備えた第１ＭＯＳトランジスタを含むメモリセルと、前記第１ＭＯＳトランジスタの前記制御ゲートに接続され、前記メモリセルのテスト動作時において非選択とされるワード線と、前記第１ＭＯＳトランジスタのドレインに接続され、前記メモリセルへのデータの書き込み動作時及び前記テスト動作時において第１電圧が印加されるビット線と、前記第１ＭＯＳトランジスタのソースに接続され、前記テスト動作時において前記ビット線よりも低い電位とされるソース線と、前記ビット線に接続された電流経路を有し、前記テスト動作時において前記第１電圧を前記ビット線に転送する第２ＭＯＳトランジスタを含むカラムゲートと、前記第２ＭＯＳトランジスタのゲートに対して、前記書き込み動作時には第２電圧を印加し、前記テスト動作時には前記第２電圧より電圧値の低い第３電圧を印加する電源デコード回路とを具備する。

また、この発明の一態様に係る半導体記憶装置のテスト方法は、フローティングゲートと、該フローティングゲート上に形成された制御ゲートとを備える第１ＭＯＳトランジスタを含むメモリセルと、前記第１ＭＯＳトランジスタのドレインに接続されたビット線と、前記ビット線を選択する第２ＭＯＳトランジスタと、前記メモリセルのソースに接続されたソース線とを備えた半導体記憶装置のテスト方法であって、第１電圧発生回路及び第２電圧発生回路が、それぞれ第１電圧及び第２電圧を発生するステップと、書き込み回路が、前記第１電圧を基準にして前記第２電圧を該第２電圧より電圧値の低い第３電圧に変換し、該第３電圧をデータ線に印加するステップと、カラムデコーダが、前記第２ＭＯＳトランジスタのゲートに前記第１電圧を印加することによって、前記データ線と前記ビット線とを接続するステップと、前記第２ＭＯＳトランジスタを介して前記ビット線に前記第３電圧を印加し、前記制御ゲートを非選択とし、前記ソース線を前記第３電圧よりも低い電位とすることにより、前記メモリセルのストレステストを行うステップとを具備する。

本発明によれば、チップサイズの増加を抑制しつつ動作テストの信頼性を向上出来る半導体記憶装置及びそのテスト方法を提供出来る。

以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。なお以下では、フローティングゲートに電荷が蓄えられた状態を「書き込み状態」、電荷が抜けた状態を「消去状態」と定義する。

この発明の一実施形態に係る半導体記憶装置及びそのテスト方法について説明する。図１は、本実施形態に係るＮＯＲ型フラッシュメモリのブロック図である。図示するようにフラッシュメモリ１０は、メモリセルアレイ１１、ロウデコーダ１２、カラムデコーダ１３、カラムゲート１４、ソース線ドライバ１５、データ線セレクタ１６、書き込み回路１７、読み出し回路１８、電源セレクタ１９、制御回路２０、及び電圧発生回路２１を備えている。

メモリセルアレイ１１は、マトリクス状に配置された複数のＮＯＲ型フラッシュメモリセルを備えている。各メモリセルは、ビット線、ワード線、及びソース線に接続されている。ロウデコーダ１２は、メモリセルアレイ１１のロウ方向を選択する。すなわち、ワード線を選択する。カラムデコーダ１３は、メモリセルアレイ１１のカラム方向を選択する。カラムゲート１４は、カラムデコーダ１３の選択動作に基づいてビット線を選択し、ビット線をデータ線に接続する。ソース線ドライバ１５はソース線に電圧を与える。データ線セレクタ１６は、ビット線とデータ線とを接続する。書き込み回路１７は、データ線に対して書き込みデータに応じた電圧を印加する。読み出し回路１８は、データ線に読み出されたデータをセンスして増幅する。電源セレクタ１９は、カラムデコーダ１３に対して与える電圧を選択する。制御回路２０は、上記回路ブロックの動作を制御する。電圧発生回路２１は、電圧ＶＤＤＨ（例えば１０Ｖ）、ＶＤＤＰ（例えば７Ｖ）、ＶＤＤＲ（例えば４．５Ｖ）、ＶＳＷ（例えば２〜１０Ｖ）、ＶＳＷＢＳ（例えば７．５Ｖ）、ＶＢＢ（例えば−７．５Ｖ）を発生する。

次に図２を用いてメモリセルアレイ１１、ロウデコーダ１２、カラムデコーダ１３、カラムゲート１４、及びソース線ドライバ１５の構成について説明する。図２はメモリセルアレイ１１、ロウデコーダ１２、カラムデコーダ１３、カラムゲート１４、及びソース線ドライバ１５の回路図である。

まずメモリセルアレイ１１について説明する。図示するように、メモリセルアレイ１１は（（ｍ＋１）×（ｎ＋１））個（ｍ、ｎは自然数）のメモリセルＭＣを備えている。メモリセルＭＣは、フローティングゲートと制御ゲートとを含む積層ゲートを備えたＭＯＳトランジスタである。そして、同一行にあるメモリセルＭＣの制御ゲートは、同一のワード線ＷＬ０〜ＷＬｍのいずれかに共通接続される。また同一列にあるメモリセルＭＣのドレインは、同一のビット線ＢＬ０〜ＢＬｎのいずれかに共通接続される。更にメモリセルＭＣのソースは、同一のソース線ＳＬに共通接続される。なお以下では説明の便宜上、ワード線ＷＬ０〜ＷＬｍをワード線ＷＬ、ビット線ＢＬ０〜ＢＬｎをビット線ＢＬと一括して呼ぶことがある。

メモリセルＭＣの断面構成について図３を用いて説明する。図３はメモリセルアレイ１１の一部領域の断面図である。図示するように、ｐ型半導体基板３０の表面領域内にｎ型ウェル領域３１が形成され、ｎ型ウェル領域３１の表面領域内にはｐ型ウェル領域３２が形成されている。ｐ型ウェル領域３２上にはゲート絶縁膜３３が形成され、ゲート絶縁膜３３上に、メモリセルＭＣのゲート電極が形成されている。メモリセルＭＣのゲート電極は、ゲート絶縁膜３３上に形成された多結晶シリコン層３４、多結晶シリコン層３４上にゲート間絶縁膜３５を介在して形成された多結晶シリコン層３６を有している。ゲート間絶縁膜４３は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。多結晶シリコン層３４はフローティングゲート（ＦＧ）として機能し、メモリセルＭＣ毎に分離されている。他方、多結晶シリコン層３６はビット線に直交する方向で隣接するもの同士で共通接続されており、コントロールゲート（ワード線ＷＬ）として機能する。隣接するゲート電極間に位置するｐ型ウェル領域３２表面内には、ｎ^＋型不純物拡散層３７が形成されている。不純物拡散層３７は隣接するトランジスタ同士で共用されており、ソース領域またはドレイン領域として機能する。そして、メモリセルＭＣのソース領域はソース線ＳＬに接続され、ドレインはビット線ＢＬに接続される。更にｐ型ウェル領域３２の表面領域内にはｐ^＋型不純物拡散層３８が形成され、ｎ型ウェル領域３１の表面領域内にはｎ^＋型不純物拡散層３９が形成されている。ｐ型ウェル領域３２に対しては、不純物拡散層３８を介してソース線ＳＬと同じ電位が与えられ、ｎ型ウェル領域３１に対しては、不純物拡散層３９を介してウェル電圧ＶＮＷが与えられる。

図２に戻って説明を続ける。ロウデコーダ１２は、データの書き込み動作時及び読み出し動作時において、ロウアドレス信号ＲＡに基づいていずれかのワード線ＷＬを選択し、電圧ＶＳＷを選択ワード線に印加する。またデータの消去動作時には、全てのワード線ＷＬを選択し、負電圧ＶＢＢを印加する。更にストレステスト時には全てのワード線ＷＬを非選択（０Ｖ）とする。

次にカラムゲート１４について説明する。図示するようにカラムゲート１４は、ビット線ＢＬ０〜ＢＬｎ毎に設けられたｎチャネルＭＯＳトランジスタ４０−０〜４０−ｎを備えている。ＭＯＳトランジスタ４０−０〜４０−ｎの電流経路の一端はそれぞれビット線ＢＬ０〜ＢＬｎに接続され、他端はデータ線ＤＬに共通接続されている。またゲートはカラム選択線ＣＳＬに接続されている。なお、図では便宜上、全てのＭＯＳトランジスタ４０−０〜４０−ｎが同一のカラム選択線ＣＳＬに接続されているが、各々異なるカラム選択線ＣＳＬに接続されていても良い。

次にカラムデコーダ１３について説明する。カラムデコーダ１３は、データの書き込み動作時及び読み出し動作時において、カラムアドレス信号ＣＡに基づいてカラム選択線ＣＳＬを選択する。そして選択カラム選択線ＣＳＬに対して、書き込み動作時には電圧ＶＤＤＨを、読み出し動作時には電圧ＶＤＤＲを印加する。またデータの消去動作時には、カラム選択線ＣＳＬを非選択（０Ｖ）とする。更にストレステスト時にはカラム選択線ＣＳＬに対して電圧ＶＳＷＢＳを印加し、全てのＭＯＳトランジスタ４０−０〜４０−ｎをオン状態とさせる。

次に、ソース線ドライバ１５について説明する。ソース線ドライバ１５は、インバータ４１及びｎチャネルＭＯＳトランジスタ４２〜４５を備えている。インバータ４１は、制御回路２０から与えられる消去信号ＥＲＳ＿ＯＮを反転して、反転消去信号／ＥＲＳ＿ＯＮを生成する。消去信号ＥＲＳ＿ＯＮは、消去動作時においてハイレベル“Ｈ”とされる。ＭＯＳトランジスタ４２は、ソースが接地電位に接続され、ドレインがソース線ＳＬに接続され、ゲートに信号／ＥＲＳ＿ＯＮが入力される。ＭＯＳトランジスタ４３は、ドレインに電圧ＶＤＤＨが与えられ、ソースがソース線ＳＬに接続され、ゲートに信号ＥＲＳ＿ＯＮが入力される。ＭＯＳトランジスタ４４、４５は、ｎ型ウェル領域３１のウェル電圧ＶＮＷを与える。ＭＯＳトランジスタ４４のソースはソース線ＳＬに接続され、ドレインがｎ型ウェル領域３１に接続され、ゲートに信号ＥＲＳ＿ＯＮが入力される。ＭＯＳトランジスタ４４は、ソースが接地電位に接続され、ドレインがｎ型ウェル領域３１に接続され、ゲートに信号／ＥＲＳ＿ＯＮが入力される。

次に、図４を用いて電源セレクタ１９の構成について説明する。図４は、電源セレクタ１９、カラムデコーダ１３、及びカラムゲート１４の回路図である。図示するように電源セレクタ１９は、ＯＲゲート５０、インバータ５１、及びｐチャネルＭＯＳトランジスタ５２〜５４を備えている。ＯＲゲート５０は、制御回路２０から与えられる反転書き込み信号／ＰＲＧ＿ＯＮと、テスト信号ＤＲＳＴＲＳとの論理和演算を行う。書き込み信号ＰＲＧ＿ＯＮは書き込み動作時及びドレインストレステスト時にハイレベル“Ｈ”とされる信号であり、テスト信号ＤＲＳＴＲＳはドレインストレステスト時にハイレベル“Ｈ”とされる信号である。インバータ５１は、信号ＤＲＳＴＲＳを反転する。ＭＯＳトランジスタ５２は、ソースに電圧ＶＤＤＨが与えられ、ドレインがカラムデコーダ１３に接続され、ゲートにＯＲゲート５０における演算結果が入力される。ＭＯＳトランジスタ５３は、ソースに電圧ＶＳＷＢＳが与えられ、ドレインがカラムデコーダ１３に接続され、ゲートにインバータ５１の出力信号が入力される。ＭＯＳトランジスタ５４は、ソースに電圧ＶＤＤＲが与えられ、ドレインがカラムデコーダ１３に接続され、ゲートに反転読み出し信号／ＲＥＡＤ＿ＯＮが入力される。読み出し信号ＲＥＡＤ＿ＯＮは制御回路２０から与えられ、読み出し動作時においてハイレベル“Ｈ”とされる。以上の構成において、書き込み動作時にはＭＯＳトランジスタ５２がオン状態とされ、電圧ＶＤＤＨがカラムデコーダ１３に与えられる。読み出し動作時にはＭＯＳトランジスタ５４がオン状態とされ、電圧ＶＤＤＲがカラムデコーダ１３に与えられる。ドレインストレステスト時にはＭＯＳトランジスタ５３がオン状態とされ、電圧ＶＳＷＢＳがカラムデコーダ１３に与えられる。そしてカラムデコーダ１３は、電源セレクタ１９から与えられる電圧ＶＤＤＨ、ＶＳＷＢＳ、ＶＤＤＲのいずれかを、選択カラム選択線ＣＳＬに印加する。

次に図５を用いて、データ線セレクタ１６、書き込み回路１７、読み出し回路１８、及び電圧発生回路２１について説明する。図５は、データ線セレクタ１６、書き込み回路１７、読み出し回路１８、及び電圧発生回路２１の回路図である。

まずデータ線セレクタ１６について説明する。データ線セレクタ１６は、ｎチャネルＭＯＳトランジスタ５５、５６を備えている。ＭＯＳトランジスタ５５は、電流経路一端がデータ線ＤＬに接続され、他端が書き込み回路１７に接続され、ゲートに信号ＰＲＧ＿ＯＮが入力される。ＭＯＳトランジスタ５６は、電流経路一端がデータ線ＤＬに接続され、他端が読み出し回路１８に接続され、ゲートに信号ＲＥＡＤ＿ＯＮが入力される。従ってデータ線ＤＬは、書き込み動作時及びドレインストレステスト時においてはＭＯＳトランジスタ５５を介して書き込み回路１７に接続され、読み出し動作時においてＭＯＳトランジスタ５６を介して読み出し回路１８に接続される。

次に書き込み回路１７について説明する。図示するように書き込み回路１７は、ＡＮＤゲート５７、ドライバ回路５８、及びｎチャネルＭＯＳトランジスタ５９を備えている。ＡＮＤゲート５７は、信号ＰＲＧ＿ＯＮと、書き込みデータＷＤの反転信号との論理積演算を行う。ドライバ回路５８は、ＡＮＤゲート５７の出力信号レベルを、電圧ＶＳＷＢＳに応じて制御して、ＭＯＳトランジスタ５９のゲートに入力する。ＭＯＳトランジスタ５９は、ソースがデータ線セレクタ１６におけるＭＯＳトランジスタ５５の電流経路の他端に接続され、ドレインには電圧ＶＤＤＰが与えられる。上記構成において、ドライバ回路５８の出力電圧は、ＭＯＳトランジスタ５９のソース電位がほぼ（ＶＤＤＰ−Ｖth）となる値とされる。換言すれば、ドライバ回路５８の出力電圧が上記条件を満たすように、電圧ＶＳＷＢＳの電圧値が設定される。一例としてＶＤＤＰ＝７Ｖ、ＶＳＷＢＳ＝７．５Ｖの条件下において、（ＶＤＤＰ−Ｖth）＝５Ｖである。

次に読み出し回路１８について説明する。図示するように読み出し回路１８は、プリチャージ回路６０、リファレンス電位発生回路６１、比較器６２、及びデータラッチ回路６３を備えている。プリチャージ回路６０は、ｎチャネルＭＯＳトランジスタ６４、６５、及びｐチャネルＭＯＳトランジスタ６６、６７を備えている。ＭＯＳトランジスタ６４のソースは接地電位に接続され、ゲートとドレインは共通接続されている。ＭＯＳトランジスタ６６のソースには電圧ＶＤＤが印加され、ゲートは接地電位に接続され、ドレインはＭＯＳトランジスタ６４のドレインに接続されている。ＭＯＳトランジスタ６５のソースは、データ線セレクタ１６におけるＭＯＳトランジスタ５６の電流経路の他端に接続され、ゲートはＭＯＳトランジスタ６４のドレインとＭＯＳトランジスタ６６のドレインとの共通接続ノードに接続されている。ＭＯＳトランジスタ６７のソースには電圧ＶＤＤが印加され、ゲート及びドレインはＭＯＳトランジスタ６５のドレインに接続されている。

リファレンス電位発生回路６１は、読み出しデータの“０”／“１”を判定するための参照電位を発生する。比較器６２は、ＭＯＳトランジスタ６５のドレインとＭＯＳトランジスタ６７のドレインの共通接続ノードにおける電位と、リファレンス電位発生回路６１が発生する参照電位とを比較する。データラッチ回路６３は、比較器６２における比較結果をラッチする。上記構成において、プリチャージ回路６０におけるＭＯＳトランジスタ６７が、データ線セレクタ１６及びカラムゲート１４を介してビット線をプリチャージする。そしてプリチャージ後、ビット線にデータが読み出されることによって生じる電位変化を、比較回路６２でセンス、増幅する。

引き続き図５を用いて電圧発生回路２１について説明する。図示するように電圧発生回路２１は、書き込み用昇圧回路７０、読み出し用昇圧回路７１、消去用昇圧回路７２、書き込み・消去用昇圧回路７３、ゲート用レギュレータ回路７４、及び書き込み用レギュレータ回路７５を備えている。書き込み用昇圧回路７０、読み出し用昇圧回路７１、消去用昇圧回路７２及び書き込み・消去用昇圧回路７３はそれぞれ、正電圧ＶＤＤＰ（７Ｖ）、正電圧ＶＤＤＲ（４．５Ｖ）、正電圧ＶＤＤＨ（１０Ｖ）、及び負電圧ＶＢＢ（−７．５Ｖ）を発生する。書き込み用レギュレータ回路７４は、電圧ＶＤＤＨをレギュレートして、必要に応じて２〜１０Ｖ程度の正電圧ＶＳＷを生成する。書き込み用レギュレータ回路７５は、電圧ＶＤＤＨをレギュレートして、書き込み回路１７におけるＭＯＳトランジスタ５９を制御するために必要な電圧ＶＳＷＢＳ（７．５Ｖ）を生成する。前述の通り、この電圧ＶＳＷＢＳは、電源セレクタ１９にも与えられる。

次に、上記構成のＮＯＲ型フラッシュメモリの動作について、特にドレインストレステストに着目し、あわせて書き込み動作及び読み出し動作についても説明する。以下では、カラムデコーダ１３、カラムゲート１４、データ線セレクタ１６、書き込み回路１７、読み出し回路１８、及び電源セレクタ１９に注目して説明する。まず、書き込み動作及び読み出し動作について簡単に説明する。

＜書き込み動作＞
図６は、“０”データの書き込み動作時におけるカラムデコーダ１３、カラムゲート１４、データ線セレクタ１６、書き込み回路１７、及び電源セレクタ１９の回路図である。図示するように、書き込み動作にあたって制御回路２０は書き込み信号ＰＲＧ＿ＯＮを“Ｈ”、テスト信号ＤＲＳＴＲＳを“Ｌ”、読み出し信号ＲＥＡＤ＿ＯＮを“Ｌ”とする。また、書き込みデータＷＤ＝“Ｌ”が書き込み回路１７に入力される。

すると、データ線セレクタ１６においてＭＯＳトランジスタ５５がオン状態とされるため、データ線ＤＬと書き込み回路１７とが電気的に接続される。他方、ＭＯＳトランジスタ５６はオフ状態であるので、データ線ＤＬと読み出し回路１８とは電気的に分離される。そして、書き込み回路１７においてＭＯＳトランジスタ５９がオン状態とされる。その結果、書き込み回路１７からデータ線ＤＬに対して電圧（ＶＤＤＰ−Ｖth）＝５Ｖが与えられる。更に、電源セレクタ１９においてはＭＯＳトランジスタ５２のみがオン状態とされるので、カラムデコーダ１３には電圧ＶＤＤＨが与えられる。

そして、カラムデコーダ１３がカラム選択線ＣＳＬを選択し、選択したカラム選択線ＣＳＬに対して電源セレクタ１９で選択された電圧ＶＤＤＨを印加する。その結果、ビット線ＢＬとデータ線ＤＬとが電気的に接続される。そして、ロウデコーダ１２によって選択されたワード線に接続されたメモリセルＭＣに対して、“０”データが書き込まれる。

＜読み出し動作＞
次に読み出し動作について図７を用いて説明する。図７は、読み出し動作時におけるカラムデコーダ１３、カラムゲート１４、データ線セレクタ１６、読み出し回路１８、及び電源セレクタ１９の回路図である。図示するように、読み出し動作にあたって制御回路２０は書き込み信号ＰＲＧ＿ＯＮを“Ｌ”、テスト信号ＤＲＳＴＲＳを“Ｌ”、読み出し信号ＲＥＡＤ＿ＯＮ＝“Ｈ”とする。

すると、データ線セレクタ１６においてＭＯＳトランジスタ５６がオン状態とされるため、データ線ＤＬと読み出し回路１８とが電気的に接続される。他方、ＭＯＳトランジスタ５５はオフ状態であるので、データ線ＤＬと書き込み回路１７とは電気的に分離される。また、電源セレクタ１９においてはＭＯＳトランジスタ５４のみがオン状態とされるので、カラムデコーダ１３には電圧ＶＤＤＲが与えられる。そして、カラムデコーダ１３がカラム選択線ＣＳＬを選択し、選択したカラム選択線ＣＳＬに対して電源セレクタ１９で選択された電圧ＶＤＤＲを印加する。その結果、ビット線ＢＬとデータ線ＤＬとが電気的に接続される。

そして、読み出し回路１８におけるＭＯＳトランジスタ６７によって、ビット線ＢＬがデータ線ＤＬを介してプリチャージされる。ビット線の電位が所定の電位に達するとプリチャージは終了する。その状態において、ロウデコーダ１２がいずれかのワード線ＷＬを選択する。すると、選択ワード線ＷＬに接続されたメモリセルＭＣの保持するデータに応じて、ビット線ＢＬの電位が変動する。この変動を、読み出し回路１８の比較器６２がセンス、増幅することによりデータの読み出しが行われる。

＜ドレインストレステスト＞
次にドレインストレステストについて図８及び図９を用いて説明する。図８はドレインストレステストのフローチャートであり、図９はドレインストレステスト時におけるカラムデコーダ１３、カラムゲート１４、データ線セレクタ１６、書き込み回路１７、及び電源セレクタ１９の回路図である。ドレインストレステストとは、ビット線とソース線との間に電圧を印加することによって、メモリセルやビット線に不良（リーク等）が存在しないか否かを確認するためのテストである。従って、ビット線とソース線は、“０”データ書き込みの際の電圧条件とされ、ワード線は非選択とされる。また本実施形態では、カラム選択線ＣＳＬの電圧が、書き込み時よりも低い電圧とされる。

まず、書き込み用昇圧回路７０及び書き込み・消去用昇圧回路７３がそれぞれ電圧ＶＤＤＰ（７Ｖ）、ＶＤＤＨ（１０Ｖ）を発生する（ステップＳ１）。また書き込み用レギュレータ回路７５は、電圧ＶＤＤＨをレギュレートして電圧ＶＳＷＢＳ（７．５Ｖ）を生成する（ステップＳ２）。

そして制御回路２０は、書き込み信号ＰＲＧ＿ＯＮ及びテスト信号ＤＲＳＴＲＳを共に“Ｈ”レベルとする。また書き込み回路１７に書き込みデータＷＤ＝“Ｌ”が入力される（ステップＳ３）。その結果図９に示すように、書き込み回路１７におけるＭＯＳトランジスタ５９がオン状態とされ、データ線セレクタ１６におけるＭＯＳトランジスタ５５がオン状態とされる。従って、データ線ＤＬの電位は、電圧ＶＤＤＰからＭＯＳトランジスタ５９の閾値電圧Ｖthだけ低下した電圧（ＶＤＤＰ−Ｖth）＝５Ｖとなる（ステップＳ４）。また、電源セレクタ１９ではＭＯＳトランジスタ５３のみがオン状態とされる。従って、カラムデコーダ１３には電圧ＶＳＷＢＳが与えられる。

更に、ロウデコーダ１２は全てのワード線ＷＬを非選択とし、全ワード線ＷＬを“Ｌ”レベルとする。また制御回路２０は、消去信号ＥＲＳ＿ＯＮを“Ｌ”レベルで維持する（ステップＳ５）。

そして、カラムデコーダ１３がカラム選択線ＣＳＬを選択し、カラム選択線ＣＳＬに対して電圧ＶＳＷＢＳを印加する（ステップＳ６）。これによりデータ線ＤＬとビット線ＢＬが接続される。すなわち、ビット線ＢＬの電位が（ＶＤＤＰ−Ｖth）とされ、ソース線ＳＬの電位が０Ｖとされて、ドレインストレステストが実施される。なお、全てのビット線ＢＬがデータ線ＤＬに接続されても良いし、いずれかのビット線ＢＬのみがデータ線ＤＬに接続される場合であっても良い。

上記のように、この発明の実施形態に係るＮＯＲ型フラッシュメモリであると、次の効果を得ることが出来る。
（１）ドレインストレステストの信頼性を向上出来る。
本実施形態に係るＮＯＲ型フラッシュメモリであると、ドレインストレステスト時におけるカラム選択線ＣＳＬの電圧（ＶＳＷＢＳ）が、書き込み時における電圧（ＶＤＤＨ）よりも低くされている。そのため、いずれかのビット線ＢＬにショートが発生したとしても、その他のビット線はショートの影響を受け難いので、正確なドレインストレステストを行うことが出来る。本効果について、図１０を用いて以下説明する。図１０は、ドレインストレステスト時におけるカラムゲート１４の回路図とビット線ＢＬを示しており、特にビット線ＢＬｎにおいて、接地電位とショートする不良が発生した様子を示している。

ドレインストレステスト時、カラムデコーダ１３に対しては、電源セレクタ１９から電圧ＶＳＷＢＳが与えられる。そしてカラムデコーダ１３はカラム選択線ＣＳＬに対して電圧ＶＳＷＢＳを印加する。電圧ＶＳＷＢＳは、書き込み時にカラム選択線ＣＳＬに印加される電圧ＶＤＤＨよりも小さく、データ線ＤＬの電位（ＶＤＤＰ−Ｖth）をビット線ＢＬに転送するために必要最低限の値とされる。

すると、カラム選択線ＣＳＬの電位が比較的低いため、カラムゲート１４内のＭＯＳトランジスタ４０−０〜４０−ｎの導通抵抗は、書き込み時に比べて高くなる。従って、例えビット線ＢＬｎがショートにより０Ｖになったとしても、ＭＯＳトランジスタ４０−ｎにおける電圧降下により、データ線ＤＬの電位はほぼ（ＶＤＤＰ−Ｖｔｈ）に維持される。従って、ビット線ＢＬｎ以外のビット線ＢＬ０〜ＢＬ（ｎ−１）の電位はほぼ５Ｖとなり、ビット線ＢＬ０〜ＢＬ（ｎ−１）についてのドレインストレステストは正常に行うことが出来る。

仮にドレインストレステスト時におけるカラム選択線ＣＳＬの電位を、書き込み時と同じ電圧ＶＤＤＨとした場合、ＭＯＳトランジスタ４０−０〜４０−ｎの導通抵抗は十分に低くなる。これは、書き込み時に書き込みデータを効率的にビット線に転送するために、一般的にＭＯＳトランジスタ４０−０〜４０−ｎのサイズが大きくされるからである。従って、ビット線ＢＬｎがショートにより０Ｖに低下すると、それに伴ってデータ線ＤＬの電位もほぼ０Ｖとなる。そのため、不良の存在しないビット線ＢＬ０〜ＢＬ（ｎ−１）の電位も０Ｖとなり、ビット線ＢＬ０〜ＢＬ（ｎ−１）についてのドレインストレステストが正確に行うことが困難となる。言い換えれば、不良の無いはずのビット線ＢＬ０〜ＢＬ（ｎ−１）についても、電位が低下したことにより不良と判定されるおそれがある。

しかし本実施形態では、ドレインストレステスト時におけるカラム選択線ＣＳＬの電位を制御することにより、ＭＯＳトランジスタ４０−０〜４０−ｎの導通抵抗を制御している。従って、ＭＯＳトランジスタ４０−０〜４０−ｎを、書き込み時の効率的なデータ転送に十分なサイズとしつつ、ドレインストレステスト時における導通抵抗を、他のビット線に影響を与えない程度に高くすることが出来る。

（２）チップ面積の増加を抑制出来る。
本実施形態に係る構成であると、ドレインストレステスト時におけるメモリセルのドレイン電圧を、書き込み時と同じ経路によって印加している。従って、従来のようにビット線毎に専用のＭＯＳトランジスタを追加する等の必要がなく、チップ面積の増加を抑制出来る。

また、ドレインストレステスト時にカラム選択線ＣＳＬに印加すべき電圧ＶＳＷＢＳは、書き込み回路１７のドライバ回路５８を制御する電圧を流用することが出来る。電圧ＶＳＷＢＳは、ドライバ回路５８が、ＭＯＳトランジスタ５９のソース電位が（ＶＤＤＰ−Ｖth）＝５ＶになるようにＭＯＳトランジスタ５９のゲート電圧を制御するための電圧値である。換言すれば、ＭＯＳトランジスタ５９が５Ｖを通過させるための電圧である。

他方、ドレインストレステスト時にカラムデコーダ１３がカラム選択線ＣＳＬに印加すべき電圧値は、カラムゲート１４内のＭＯＳトランジスタ４０−０〜４０−ｎが５Ｖを通過させることの出来る最低限の値である。

つまり、ドライバ回路５８に印加される電圧ＶＳＷＢＳに求められる条件は、ドレインストレステスト時においてカラム選択線ＣＳＬに印加されるべき電圧に求められる条件に等しい。従って、電圧ＶＳＷＢＳを、カラム選択線ＣＳＬに印加すべき電圧として使用することが出来る。よって、電圧発生回路２１において新たな電圧値を発生すべき昇圧回路等が不要である。そして電源セレクタ１９においてインバータ５１及びＭＯＳトランジスタ５３を追加するだけで、本実施形態を実施出来る。従って、チップ面積の増加を抑制しつつ、上記（１）の効果を得ることが出来る。

なお、上記実施形態ではＮＯＲ型フラッシュメモリを例に挙げて説明したが、上記が唯一の実施形態に限定されるものでは無く、例えばＦＮトンネリングによってデータの書き込みを行うフラッシュメモリにも適用出来る。例えば、ＮＡＮＤ型フラッシュメモリや、ＮＡＮＤ型フラッシュメモリの構成においてメモリセルトランジスタの数を１個とした３Ｔｒ−ＮＡＮＤ型フラッシュメモリ、また３Ｔｒ−ＮＡＮＤ型フラッシュメモリの構成においてビット線側の選択トランジスタを廃した２Ｔｒフラッシュメモリ等にも適用出来る。

更に、上記実施形態で説明した具体的な電圧値は一例に過ぎず、回路構成によって適宜選択出来る。つまり、ドレインストレステスト時にカラム選択線ＣＳＬに印加される電圧が、書き込み時に印加される電圧値よりも低ければそれで足りる。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

この発明の一実施形態に係るＮＯＲ型フラッシュメモリのブロック図。 この発明の一実施形態に係るＮＯＲ型フラッシュメモリの備えるメモリセルアレイ、カラムゲート、ソース線ドライバ、カラムデコーダ、及びロウデコーダの回路図。 この発明の一実施形態に係るＮＯＲ型フラッシュメモリの備えるメモリセルアレイの断面図。 この発明の一実施形態に係るＮＯＲ型フラッシュメモリの備えるカラムゲート、カラムデコーダ、及び電源セレクタの回路図。 この発明の一実施形態に係るＮＯＲ型フラッシュメモリの備えるデータ線セレクタ、書き込み回路、読み出し回路、及び電圧発生回路の回路図。 この発明の一実施形態に係るＮＯＲ型フラッシュメモリの備えるカラムゲート、データ線セレクタ、書き込み回路、カラムデコーダ、及び電源セレクタの回路図であり、書き込み動作時の様子を示す図。 この発明の一実施形態に係るＮＯＲ型フラッシュメモリの備えるカラムゲート、データ線セレクタ、読み出し回路、カラムデコーダ、及び電源セレクタの回路図であり、読み出し動作時の様子を示す図。 この発明の一実施形態に係るＮＯＲ型フラッシュメモリの、ドレインストレステストのフローチャート。 この発明の一実施形態に係るＮＯＲ型フラッシュメモリの備えるカラムゲート、データ線セレクタ、書き込み回路、カラムデコーダ、及び電源セレクタの回路図であり、ドレインストレステスト時の様子を示す図。 この発明の一実施形態に係るＮＯＲ型フラッシュメモリの備えるカラムゲートの回路図であり、ビット線に不良が存在する様子を示す図。

符号の説明

１０…フラッシュメモリ、１１…メモリセルアレイ、１２…ロウデコーダ、１３…カラムデコーダ、１４…カラムゲート、１５…ソース線ドライバ、１６…データ線セレクタ、１７…書き込み回路、１８…読み出し回路、１９…電源セレクタ、２０…制御回路、２１…電圧発生回路、３０…半導体基板、３１、３２…ウェル領域、３３…ゲート絶縁膜、３４、３６…多結晶シリコン層、３５…ゲート間絶縁膜、３７〜３９…不純物拡散層、４０−０〜４０−ｍ、４２〜４５、５２〜５６、５９、６４〜６７…ＭＯＳトランジスタ、４１、５１…インバータ、５０…ＯＲゲート、５７…ＡＮＤゲート、５８…ドライバ回路、６０…プリチャージ回路、６１…リファレンス電位発生回路、６２…比較器、６３…データラッチ回路、７０〜７３…昇圧回路、７４、７５…レギュレータ回路

Claims (5)

1. フローティングゲートと、前記フローティングゲート上に形成された制御ゲートとを備えた第１ＭＯＳトランジスタを含むメモリセルと、
   前記第１ＭＯＳトランジスタの前記制御ゲートに接続され、前記メモリセルのテスト動作時において非選択とされるワード線と、
   前記第１ＭＯＳトランジスタのドレインに接続され、前記メモリセルへのデータの書き込み動作時及び前記テスト動作時において第１電圧が印加されるビット線と、
   前記第１ＭＯＳトランジスタのソースに接続され、前記テスト動作時において前記ビット線よりも低い電位とされるソース線と、
   前記ビット線に接続された電流経路を有し、前記テスト動作時において前記第１電圧を前記ビット線に転送する第２ＭＯＳトランジスタを含むカラムゲートと、
   前記第２ＭＯＳトランジスタのゲートに対して、前記書き込み動作時には第２電圧を印加し、前記テスト動作時には前記第２電圧より電圧値の低い第３電圧を印加する電源デコード回路と
   を具備することを特徴とする半導体記憶装置。
2. 前記第１電圧より高い第４電圧を発生する書き込み電圧発生回路と、
   前記第３電圧を発生する制御電圧発生回路と、
   前記第３電圧に応じて前記第４電圧の電圧値を制御することにより前記第１電圧を得、前記カラムゲートを介して該第１電圧を前記ビット線へ印加する書き込み回路と
   を更に備えることを特徴とする請求項１記載の半導体記憶装置。
3. 第５電圧を発生する読み出し電圧発生回路を更に備え、
   前記電源デコード回路は、前記第２ＭＯＳトランジスタのゲートに電圧を転送するカラムデコーダと、
   前記書き込み動作時に前記第２電圧を前記カラムデコーダへ供給する第１スイッチ素子と、
   前記テスト動作時に前記第３電圧を前記カラムデコーダへ供給する第２スイッチ素子と、
   前記メモリセルからのデータの読み出し動作時に前記第５電圧を前記カラムデコーダへ供給する第３スイッチ素子と
   を備え、前記カラムデコーダは、前記第１乃至第３スイッチ素子のいずれかにより供給された電圧を前記第２ＭＯＳトランジスタのゲートに転送する
   ことを特徴とする請求項２記載の半導体記憶装置。
4. 前記書き込み回路は、電流経路の一端に前記第４電圧が印加され、他端が前記カラムゲートを介して前記ビット線に接続された第３ＭＯＳトランジスタと、
   前記第３電圧に応じて前記第３ＭＯＳトランジスタのゲート電圧を制御するドライバ回路と
   を備えることを特徴とする請求項２記載の半導体記憶装置。
5. フローティングゲートと、該フローティングゲート上に形成された制御ゲートとを備える第１ＭＯＳトランジスタを含むメモリセルと、前記第１ＭＯＳトランジスタのドレインに接続されたビット線と、前記ビット線を選択する第２ＭＯＳトランジスタと、前記メモリセルのソースに接続されたソース線とを備えた半導体記憶装置のテスト方法であって、
   第１電圧発生回路及び第２電圧発生回路が、それぞれ第１電圧及び第２電圧を発生するステップと、
   書き込み回路が、前記第１電圧を基準にして前記第２電圧を該第２電圧より電圧値の低い第３電圧に変換し、該第３電圧をデータ線に印加するステップと、
   カラムデコーダが、前記第２ＭＯＳトランジスタのゲートに前記第１電圧を印加することによって、前記データ線と前記ビット線とを接続するステップと、
   前記第２ＭＯＳトランジスタを介して前記ビット線に前記第３電圧を印加し、前記制御ゲートを非選択とし、前記ソース線を前記第３電圧よりも低い電位とすることにより、前記メモリセルのストレステストを行うステップと
   を具備することを特徴とする半導体記憶装置のテスト方法。

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