JP4805733B2 - 半導体記憶装置及びそのテスト方法 - Google Patents
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Description
図6は、“0”データの書き込み動作時におけるカラムデコーダ13、カラムゲート14、データ線セレクタ16、書き込み回路17、及び電源セレクタ19の回路図である。図示するように、書き込み動作にあたって制御回路20は書き込み信号PRG_ONを“H”、テスト信号DRSTRSを“L”、読み出し信号READ_ONを“L”とする。また、書き込みデータWD=“L”が書き込み回路17に入力される。
次に読み出し動作について図7を用いて説明する。図7は、読み出し動作時におけるカラムデコーダ13、カラムゲート14、データ線セレクタ16、読み出し回路18、及び電源セレクタ19の回路図である。図示するように、読み出し動作にあたって制御回路20は書き込み信号PRG_ONを“L”、テスト信号DRSTRSを“L”、読み出し信号READ_ON=“H”とする。
次にドレインストレステストについて図8及び図9を用いて説明する。図8はドレインストレステストのフローチャートであり、図9はドレインストレステスト時におけるカラムデコーダ13、カラムゲート14、データ線セレクタ16、書き込み回路17、及び電源セレクタ19の回路図である。ドレインストレステストとは、ビット線とソース線との間に電圧を印加することによって、メモリセルやビット線に不良(リーク等)が存在しないか否かを確認するためのテストである。従って、ビット線とソース線は、“0”データ書き込みの際の電圧条件とされ、ワード線は非選択とされる。また本実施形態では、カラム選択線CSLの電圧が、書き込み時よりも低い電圧とされる。
(1)ドレインストレステストの信頼性を向上出来る。
本実施形態に係るNOR型フラッシュメモリであると、ドレインストレステスト時におけるカラム選択線CSLの電圧(VSWBS)が、書き込み時における電圧(VDDH)よりも低くされている。そのため、いずれかのビット線BLにショートが発生したとしても、その他のビット線はショートの影響を受け難いので、正確なドレインストレステストを行うことが出来る。本効果について、図10を用いて以下説明する。図10は、ドレインストレステスト時におけるカラムゲート14の回路図とビット線BLを示しており、特にビット線BLnにおいて、接地電位とショートする不良が発生した様子を示している。
本実施形態に係る構成であると、ドレインストレステスト時におけるメモリセルのドレイン電圧を、書き込み時と同じ経路によって印加している。従って、従来のようにビット線毎に専用のMOSトランジスタを追加する等の必要がなく、チップ面積の増加を抑制出来る。
Claims (5)
- フローティングゲートと、前記フローティングゲート上に形成された制御ゲートとを備えた第1MOSトランジスタを含むメモリセルと、
前記第1MOSトランジスタの前記制御ゲートに接続され、前記メモリセルのテスト動作時において非選択とされるワード線と、
前記第1MOSトランジスタのドレインに接続され、前記メモリセルへのデータの書き込み動作時及び前記テスト動作時において第1電圧が印加されるビット線と、
前記第1MOSトランジスタのソースに接続され、前記テスト動作時において前記ビット線よりも低い電位とされるソース線と、
前記ビット線に接続された電流経路を有し、前記テスト動作時において前記第1電圧を前記ビット線に転送する第2MOSトランジスタを含むカラムゲートと、
前記第2MOSトランジスタのゲートに対して、前記書き込み動作時には第2電圧を印加し、前記テスト動作時には前記第2電圧より電圧値の低い第3電圧を印加する電源デコード回路と
を具備することを特徴とする半導体記憶装置。 - 前記第1電圧より高い第4電圧を発生する書き込み電圧発生回路と、
前記第3電圧を発生する制御電圧発生回路と、
前記第3電圧に応じて前記第4電圧の電圧値を制御することにより前記第1電圧を得、前記カラムゲートを介して該第1電圧を前記ビット線へ印加する書き込み回路と
を更に備えることを特徴とする請求項1記載の半導体記憶装置。 - 第5電圧を発生する読み出し電圧発生回路を更に備え、
前記電源デコード回路は、前記第2MOSトランジスタのゲートに電圧を転送するカラムデコーダと、
前記書き込み動作時に前記第2電圧を前記カラムデコーダへ供給する第1スイッチ素子と、
前記テスト動作時に前記第3電圧を前記カラムデコーダへ供給する第2スイッチ素子と、
前記メモリセルからのデータの読み出し動作時に前記第5電圧を前記カラムデコーダへ供給する第3スイッチ素子と
を備え、前記カラムデコーダは、前記第1乃至第3スイッチ素子のいずれかにより供給された電圧を前記第2MOSトランジスタのゲートに転送する
ことを特徴とする請求項2記載の半導体記憶装置。 - 前記書き込み回路は、電流経路の一端に前記第4電圧が印加され、他端が前記カラムゲートを介して前記ビット線に接続された第3MOSトランジスタと、
前記第3電圧に応じて前記第3MOSトランジスタのゲート電圧を制御するドライバ回路と
を備えることを特徴とする請求項2記載の半導体記憶装置。 - フローティングゲートと、該フローティングゲート上に形成された制御ゲートとを備える第1MOSトランジスタを含むメモリセルと、前記第1MOSトランジスタのドレインに接続されたビット線と、前記ビット線を選択する第2MOSトランジスタと、前記メモリセルのソースに接続されたソース線とを備えた半導体記憶装置のテスト方法であって、
第1電圧発生回路及び第2電圧発生回路が、それぞれ第1電圧及び第2電圧を発生するステップと、
書き込み回路が、前記第1電圧を基準にして前記第2電圧を該第2電圧より電圧値の低い第3電圧に変換し、該第3電圧をデータ線に印加するステップと、
カラムデコーダが、前記第2MOSトランジスタのゲートに前記第1電圧を印加することによって、前記データ線と前記ビット線とを接続するステップと、
前記第2MOSトランジスタを介して前記ビット線に前記第3電圧を印加し、前記制御ゲートを非選択とし、前記ソース線を前記第3電圧よりも低い電位とすることにより、前記メモリセルのストレステストを行うステップと
を具備することを特徴とする半導体記憶装置のテスト方法。
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