JP2005235836A - 半導体記憶装置 - Google Patents

Abstract

【課題】 書き込み電圧がソース・ドレイン耐圧以下で絶縁膜の破壊を可能とするとともに、書き込み前の初期絶縁性を保証できるアンチヒューズとして用いられる半導体記憶装置を提供する。
【課題の解決手段】 アンチヒューズとして用いられる半導体記憶装置は、半導体基板１と、この半導体基板１上に形成されたウェル２と、このウェル２内に存在する拡散層４１と、この拡散層４１上に絶縁膜４２，４３、導電体膜４４を順次積層した構造をもつＭＯＳキャパシタ４とを備え、このＭＯＳキャパシタ４の絶縁膜４２，４３は、中心部の絶縁膜４３の厚さが周辺部の絶縁膜４２の厚さより薄く形成する。
【選択図】 図１

Description

本発明は、ＭＯＳキャパシタの絶縁膜を絶縁破壊し、ＭＯＳキャパシタをアンチヒューズとして用いる半導体記憶装置に関するものである。

アンチヒューズ素子とは、初期に非導通状態であり、何らかの処理を施すことで導通状態とし、書き込み動作を行なうものであって、前記処理としては一般的に２つの方式が用いられる。第１の方式は、アモルファスシリコンのポリシリコンへの相変化を用いたもので、２つの電極間にアモルファスシリコン層を配置し、このアモルファスシリコン層に電流を流して発熱を起こし、ポリシリコンへと相変化させるものである。この場合、厳密には非導通状態から導通状態の変化とならないが、電極間の抵抗変化によりデータの書き込みが可能となる。

第２の方式はＭＯＳキャパシタのゲート絶縁膜を破壊し、ゲート−基板間を短絡することで書き込み動作を行なうものである。この第２の方式では、ゲートと基板間にゲート電圧（一般的には５Ｖ）よりも十分大きな書き込み電圧（一般的には１０Ｖ以上）を印加するか、またはレーザーを照射することで、ゲート絶縁膜を破壊する。レーザー照射によりゲート絶縁膜を破壊する方式では、被切断物が周囲の素子に飛散することや、回路の電気信号で書き込みを行なうことができないことが問題となる。本発明は、この第２の方式のうち、書き込み電圧を印加する方式に係る。

従来、ゲートと基板間にゲート電圧よりも十分大きな書き込み電圧を印加して絶縁膜を破壊する方式では、他のトランジスタが存在する場合には、高電圧によってこのトランジスタを破壊してしまう可能性があり、これを回避するためには書き込み電圧以上のソース・ドレイン耐圧を持つ高耐圧トランジスタを使用することが必要となる。しかしながら高耐圧トランジスタを形成するためには製造工程数を増やす必要があり、製造コストの増大や、製造所要日数の増大といった問題が生じる。

この問題を解消するために、従来、書き込み電圧をソース・ドレイン耐圧以下としても絶縁膜が破壊されるように、ＭＯＳキャパシタの絶縁膜を約５〜５０Åの薄膜にすることが提案されている。
米国特許出願公開第２００２／００９４６１１Ａ１号明細書

しかしながら、絶縁膜の膜厚が薄いと、例えばポリシリコンからなるキャパシタ電極加工時、キャパシタ電極側壁下部の絶縁膜がエッチングされ、側壁下部の絶縁膜の絶縁性が劣化し、書き込み前の初期絶縁性が保証できないという問題が生じる。本発明は、この問題を解決すべくなされたもので、書き込み電圧がソース・ドレイン耐圧以下で絶縁膜の破壊を可能とするとともに、書き込み前の初期絶縁性を保証できるアンチヒューズとして用いられる半導体記憶装置を提供することを目的とする。

上記の目的を達成するために、本発明に係るアンチヒューズとして用いられる半導体記憶装置は、半導体基板と、この半導体基板上に形成されたウェルと、このウェル内に存在する拡散層と、この拡散層上に絶縁膜、導電体膜を順次積層した構造をもつＭＯＳキャパシタとを備え、このＭＯＳキャパシタの前記絶縁膜は、中心部の厚さが周辺部の厚さより薄いことを特徴とする。

また、本発明に係るアンチヒューズとして用いられる半導体記憶装置は、半導体基板と、前記半導体基板上に形成されたウェルと、前記ウェル内に形成されたＭＯＳトランジスタと、前記ウェル内に存在し前記ＭＯＳトランジスタのソースまたはドレインと同じ導電型を持つ拡散層と、前記拡散層上に絶縁膜、導電体膜を順次積層した構造をもつＭＯＳキャパシタとを備え、前記ＭＯＳキャパシタの絶縁膜は、中心部の厚さが周辺部の厚さより薄いことを特徴とする。

上述のＭＯＳキャパシタの絶縁膜は、中心部の厚さを４ｎｍ以下とし、周辺部はそれより厚く、４ｎｍを超える厚さにすると好適である。また、上述のＭＯＳキャパシタの絶縁膜は、酸化シリコン（ＳｉＯ_２）、窒化シリコン（Ｓｉ_３Ｎ_４）、酸窒化シリコン（ＳｉＯ_ＸＮ_Ｙ）、酸化シリコン−窒化シリコン：ＯＮ膜（ＳｉＯ_２−Ｓｉ_３Ｎ_４）、酸化シリコン−窒化シリコン−酸化シリコン：ＯＮＯ膜（ＳｉＯ_２−Ｓｉ_３Ｎ_４−ＳｉＯ_２）のいずれか一つから選択すると好適である。さらに、上述のＭＯＳトランジスタのソースまたはドレインと同じ導電型を持つ拡散層を備えるＭＯＳキャパシタは、前記拡散層のソースまたはドレインいずれかの上に絶縁膜と導電体膜を順次積層すると好適である。

本発明によれば、ＭＯＳキャパシタにおける絶縁膜の中心部のみを薄くし、周辺部の膜厚は厚いので、キャパシタ電極形成時、側壁部の絶縁膜が残ることによって、キャパシタ絶縁膜の初期絶縁性は優れ、また、安定した破壊電圧を得られるので、高歩留まりのアンチヒューズを提供できる。さらに、本発明では、半導体集積回路内に１０Ｖ以上のソース・ドレイン耐圧をもつ高耐圧トランジスタを用いることなく、通常のＭＯＳトランジスタを用いて、アンチヒューズ素子の書き込み動作を行なうことが可能となるので、アンチヒューズ素子を含む半導体集積回路の製造において、高耐圧トランジスタを用いる場合と比較し、高耐圧トランジスタ形成のための一部の工程を削除することが可能となり、製造コストを低減することができる。

以下、本発明の第１実施形態を図１〜図４に基づいて説明する。図１に示すように、ｎ型の半導体基板１上には、ｐ型のウェル２が形成され、このウェル２の内部には、ＭＯＳトランジスタ３と、ＭＯＳキャパシタ４とが形成されている。前記ＭＯＳトランジスタ３は、ｎ^＋型の拡散層からなるドレイン３１及びソース３２と、前記ウェル２の上に形成されたゲート絶縁膜３３と、このゲート絶縁膜３３の上に形成されたｎ^＋型のポリシリコンゲート電極３４で構成される。

一方、ＭＯＳキャパシタ４は、ｎ^＋型の拡散層４１と、その上に形成されたキャパシタ周辺部の厚い絶縁膜４２と、キャパシタ中心部の薄い絶縁膜４３と、絶縁膜４２，４３の上に形成されたｎ^＋型のポリシリコンからなるキャパシタ電極４４で構成される。前記キャパシタ周辺部の厚い絶縁膜４２は、厚さ４ｎｍを超えるシリコン酸化膜（ＳｉＯ_２）からなり、前記キャパシタ中心部の薄い絶縁膜４３は、厚さ３ｎｍのシリコン酸化膜（ＳｉＯ_２）からなる。また、前記拡散層４１は、ＭＯＳトランジスタ３のソース３２と共通の拡散層を用いている。

ＭＯＳキャパシタ４の絶縁膜４２，４３において、中心部が薄いＳｉＯ_２の絶縁膜４３で、周辺部が厚いＳｉＯ_２の絶縁膜４２で形成されているのは次の理由による。ｎ^＋型のポリシリコンゲート電極であるキャパシタ電極４４を形成する際、絶縁膜４２，４３である下地ＳｉＯ_２の厚さが４ｎｍ以下、例えば３ｎｍであると、ドライエッチング時のオーバーエッチング及びその後のポリマー剥離によって、前記キャパシタ電極４４側壁下部の下地ＳｉＯ_２がエッチングされ、エッチング後の残った下地ＳｉＯ_２の厚さはほぼ０ｎｍとなる。このため、ＭＯＳキャパシタ４の絶縁性は劣化し、初期絶縁性のないキャパシタとなってしまう。したがって、このような事態を避けるために、ポリシリコンのエッチング側壁下部の領域、すなわちキャパシタ４周辺部を、中心部より厚い４ｎｍを超えるＳｉＯ_２で形成し、ポリシリコンエッチング時の絶縁破壊を防止するのである。

ここで、製造工程の詳細を図２〜図５に基づいて説明する。まず、図２に示すように、ｎ型半導体基板１内に所望の領域にｐ型ウエル２を形成し、その後所望の領域にイオン注入によりｎ^＋型の拡散層４１を兼用しているｎ^＋型ソース３２を形成する。その後、半導体基板１上にキャパシタ周辺部の厚い絶縁膜４２となるシリコン酸化膜を形成する。

続いて、キャパシタ４の中心部をフォトリソグラフィーによってレジストをパターニングし、その後中心部のみシリコン酸化膜をウエットエッチング液ＢＨＦにてエッチングし、レジストを除去する。その後、膜厚３ｎｍの熱酸化膜を形成し、キャパシタ４中心部の薄い絶縁膜４３及び膜厚が２５ｎｍのキャパシタ４周辺部の厚い絶縁膜４２を形成する。その後、ポリシリコン層を減圧ＣＶＤ法により成膜し、フォトリソグラフィーによりパターンニングし、反応ガスＨＢｒ、Ｃｌ_２を使用し、ＲＩＥによりドライエッチングする。その際、キャパシタ電極４４側壁の下地ＳｉＯ_２（絶縁膜４２）を１〜２ｎｍオーバーエッチングする。その後レジストを除去し、キャパシタ電極４４を形成する（図３参照）。

その後、ドライエッチング時に発生した反応物ポリマーを除去する。反応物ポリマーを除去する際、薬液ＳＣ−１（ＮＨ_４ＯＨ＋Ｈ_２Ｏ_２＋Ｈ_２Ｏ）を使用する。これにより、さらに絶縁膜４２を１〜２ｎｍエッチングする。したがってキャパシタ電極４４加工時、２〜４ｎｍのシリコン酸化膜（ＳｉＯ_２）をエッチングすることになる。キャパシタ電極４４エッチング側壁部は厚さ２５ｎｍの周辺部の厚いＳｉＯ_２上にあるため、２１〜２３ｎｍの絶縁膜４２が残る。それゆえ初期絶縁性に優れ、安定した破壊電圧を与えるＭＯＳキャパシタ４の絶縁膜４２，４３を提供できる。本実施形態においては周辺部の厚い絶縁膜４２の当初の膜厚を２５ｎｍとしたが、キャパシタ電極４４加工時、側壁部の下地ＳｉＯ_２が残るような膜厚すなわち４ｎｍを超える膜厚にすれば良い。

次に、詳細には説明しないが、ＭＯＳトランジスタ３形成のためにキャパシタ４周辺部の厚い絶縁膜４２を一部エッチングし、ゲート絶縁膜３３及びゲート電極３４を形成する（図４参照）。続いて、所望の領域にｎ^＋型ドレイン３１を形成し、さらに層間絶縁膜を堆積し、ゲート電極３４、ｎ^＋型ドレイン３１及びキャパシタ電極４４とコンタクトを形成する（図５参照）。その後の工程は図示しないが、通常の製造工程通り、メタル配線及びパシベーション膜を形成する。

このようにして製造したキャパシタ４における、中心部の薄い絶縁膜４３の厚さと絶縁破壊が起こる電圧（以下、破壊電圧と示す）との関係を図６に示す。この図６で理解できるように、厚さ３ｎｍの絶縁膜４３の破壊電圧は６Ｖ程度である。したがって、ＭＯＳトランジスタ３が、この破壊電圧の印加で、破壊される虞はない。なお、同様に図６で理解できるように、厚さ４ｎｍの絶縁膜４３の破壊電圧は８Ｖ程度、厚さ４．５ｎｍの絶縁膜４３の破壊電圧は９Ｖ程度、厚さ５ｎｍの絶縁膜４３の破壊電圧は１０Ｖ程度である。

次に、上述した第１実施形態における動作を図７に基づいて説明する。図７に示す回路は、ＭＯＳトランジスタ３と、このＭＯＳトランジスタ３のソースと接地の間に配置されたＭＯＳキャパシタ４と、前記ＭＯＳトランジスタ３のドレインに接続され、定電流を供給する定電流源５と、ドレイン電位Ｖ_Ｄを検出する検出部６とによって構成されている。

以下に説明する動作により、Ｖ_Ｄ＝７Ｖを初期状態、Ｖ_Ｄ＝０Ｖをデータの書き込まれた状態として使用することが可能である。ＭＯＳトランジスタ３はエンハンス型ｎチャンネルトランジスタである。初期状態ではゲート電圧Ｖ_Ｇ＝０Ｖとする。このときソースとドレイン間は非導通状態となる。また定電流源５はドレイン電位Ｖ_Ｄを一定値まで上昇させる。このときＶ_Ｄ＝７Ｖとなるような定電流源を用いることが望ましい。ドレイン電位検出部６がＶ_Ｄ＝７Ｖを検出している状態が初期状態となる。

次にデータ書き込み動作を説明する。Ｖ_Ｇに閾値以上の電圧を印加し、ＭＯＳトランジスタ３のソースとドレイン間を導通状態にする。これにより、ＭＯＳキャパシタ４の中心部の薄い絶縁膜４３（図１参照）にはＶ_Ｄ＝７Ｖが印加される。Ｖ_Ｄは薄い絶縁膜４３の破壊電圧６Ｖより大きいため、薄い絶縁膜４３は絶縁破壊を起こしＭＯＳキャパシタ４は短絡する。ＭＯＳキャパシタ４が短絡することでドレイン電位検出部６も接地電位となり、Ｖ_Ｄ＝０Ｖとなる。以上が書き込み動作となる。データの読み出しは、Ｖ_Ｄが７Ｖか０Ｖかを検出することにより行なわれる。

以上述べたところで明らかなように、従来のＭＯＳキャパシタ方式のアンチヒューズ素子では書き込みに１０Ｖ以上の電圧を必要とするが、本実施形態で述べた半導体記憶装置によれば、７Ｖの電圧を用いることで書き込みを行なうことができる。これにより、本実施形態では、ＭＯＳキャパシタ４に電圧を供給するＭＯＳトランジスタ３に、ソース・ドレイン耐圧が１０Ｖ以上の高耐圧トランジスタを用いる必要が無いことは明らかである。

続いて、本発明の第２実施形態を図８に基づいて説明する。この第２実施形態において、上述の第１実施形態と同一の構成要素については同一の符号を付するに止め、詳細な説明は省略する。本実施形態におけるソース３２は第１実施形態と同じくｎ^＋型の拡散層であるが、拡散層４１はｎ型の拡散層により形成されている。このようにソース３２と拡散層４１は、同じ導電型の拡散層で互いに接触し良好な導電性を示す限りにおいて、異なる工程で形成した拡散層を用いても構わない。第２実施形態におけるその他の構成及び回路の動作は、第１実施形態と同様である。

なお、本発明は上述した各実施形態に限定されるものではなく、例えば、キャパシタ４の絶縁膜４２，４３は、酸化シリコン（ＳｉＯ_２）のほか、窒化シリコン（Ｓｉ_３Ｎ_４）、酸窒化シリコン（ＳｉＯ_ＸＮ_Ｙ）、酸化シリコン−窒化シリコン：ＯＮ膜（ＳｉＯ_２−Ｓｉ_３Ｎ_４）、酸化シリコン−窒化シリコン−酸化シリコン：ＯＮＯ膜（ＳｉＯ_２−Ｓｉ_３Ｎ_４−ＳｉＯ_２）のうちのいずれかであっても良い。また、本発明における電極や拡散層の導電型（ｐ型、ｎ型、ｐ^＋型など）は、上述した各実施形態で示した構成に限らず、上述とは異なる導電型の組み合わせでもよいことはもちろんである。

第１実施形態を示す半導体記憶装置の概略的な断面図。 同じくキャパシタの製造工程を示す概略的な断面図。 同じくキャパシタの製造工程を示す概略的な断面図。 同じくキャパシタの製造工程を示す概略的な断面図。 同じくキャパシタの製造工程を示す概略的な断面図。 同じくキャパシタ中心部の絶縁膜の厚さと破壊電圧の関係を示す図。 同じく回路図。 本発明の第２実施形態を示す半導体記憶装置の概略的な断面図。

符号の説明

１ 半導体基板
２ ウェル
３ ＭＯＳトランジスタ
３１ ドレイン
３２ ソース
３３ ゲート絶縁膜
３４ ゲート電極
４ ＭＯＳキャパシタ
４１ 拡散層
４２ キャパシタ周辺部の厚い絶縁膜
４３ キャパシタ中心部の薄い絶縁膜
４４ キャパシタ電極
５ 定電流源
６ ドレイン電位検出部

Claims (5)

1. アンチヒューズとして用いられる半導体記憶装置において、
   半導体基板と、この半導体基板上に形成されたウェルと、このウェル内に存在する拡散層と、この拡散層上に絶縁膜、導電体膜を順次積層した構造をもつＭＯＳキャパシタとを備え、
   このＭＯＳキャパシタの前記絶縁膜は、中心部の厚さが周辺部の厚さより薄い
   ことを特徴とする半導体記憶装置。
2. アンチヒューズとして用いられる半導体記憶装置において、
   半導体基板と、この半導体基板上に形成されたウェルと、このウェル内に形成されたＭＯＳトランジスタと、前記ウェル内に存在し前記ＭＯＳトランジスタのソースまたはドレインと同じ導電型を持つ拡散層と、この拡散層上に絶縁膜、導電体膜を順次積層した構造をもつＭＯＳキャパシタとを備え、
   前記ＭＯＳキャパシタの絶縁膜は、中心部の厚さが周辺部の厚さより薄い
   ことを特徴とする半導体記憶装置。
3. ＭＯＳキャパシタの絶縁膜は、中心部の厚さが４ｎｍ以下であることを特徴とする請求項１または請求項２記載の半導体記憶装置。
4. ＭＯＳキャパシタの絶縁膜は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化シリコン−窒化シリコン、酸化シリコン−窒化シリコン−酸化シリコンのいずれか一つからなることを特徴とする請求項１〜請求項３のいずれか１項記載の半導体記憶装置。
5. ＭＯＳキャパシタは、拡散層のソースまたはドレインいずれかの上に絶縁膜と導電体膜を順次積層した構造をもつことを特徴とする請求項２〜請求項４のいずれか１項記載の半導体記憶装置。

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