JP2000228499A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JP2000228499A JP2000228499A JP11343912A JP34391299A JP2000228499A JP 2000228499 A JP2000228499 A JP 2000228499A JP 11343912 A JP11343912 A JP 11343912A JP 34391299 A JP34391299 A JP 34391299A JP 2000228499 A JP2000228499 A JP 2000228499A
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Abstract
(57)【要約】
【課題】 白金表面での水素に対する触媒反応を抑制す
る。 【解決手段】 半導体記憶装置１００は、トランジスタ
４２が集積化された半導体基板４１と、第１の保護絶縁
膜３と、１個以上のデータ記憶用容量素子３５と、第２
の保護絶縁膜７とを備え、容量素子３５は、下部電極４
と、容量膜５と、上部電極６とを含み、第２の保護絶縁
膜７は、上部電極６に通ずる第１コンタクトホール８と
下部電極４に通ずる第２コンタクトホール９とを有し、
半導体記憶装置１００は、第１および第２コンタクトホ
ール８、９に形成される水素バリア層１０、１１をさら
に備え、水素バリア層１０、１１は、上部電極６および
下部電極４が露出しないように形成される。
る。 【解決手段】 半導体記憶装置１００は、トランジスタ
４２が集積化された半導体基板４１と、第１の保護絶縁
膜３と、１個以上のデータ記憶用容量素子３５と、第２
の保護絶縁膜７とを備え、容量素子３５は、下部電極４
と、容量膜５と、上部電極６とを含み、第２の保護絶縁
膜７は、上部電極６に通ずる第１コンタクトホール８と
下部電極４に通ずる第２コンタクトホール９とを有し、
半導体記憶装置１００は、第１および第２コンタクトホ
ール８、９に形成される水素バリア層１０、１１をさら
に備え、水素バリア層１０、１１は、上部電極６および
下部電極４が露出しないように形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置お
よびその製造方法に関し、特に絶縁性金属酸化物を容量
膜とした半導体記憶装置およびその製造方法に関するも
のである。
よびその製造方法に関し、特に絶縁性金属酸化物を容量
膜とした半導体記憶装置およびその製造方法に関するも
のである。
【０００２】
【従来の技術】近年デジタル技術の進展に伴い、大容量
のデータを処理、保存する傾向が推進される中で電子機
器が一段と高度化し、使用される半導体装置もその半導
体素子の微細化が急速に進んできている。
のデータを処理、保存する傾向が推進される中で電子機
器が一段と高度化し、使用される半導体装置もその半導
体素子の微細化が急速に進んできている。
【０００３】それに伴ってダイナミックＲＡＭの高集積
化を実現するために、従来の珪素酸化物または窒化物の
代わりに高誘電体を容量絶縁膜として用いる技術が広く
研究開発されている。
化を実現するために、従来の珪素酸化物または窒化物の
代わりに高誘電体を容量絶縁膜として用いる技術が広く
研究開発されている。
【０００４】さらに従来にない低動作電圧かつ高速書き
込み読み出し可能な不揮発性ＲＡＭの実用化を目指し、
自発分極特性を有する強誘電体膜に関する研究開発が盛
んに行われている。
込み読み出し可能な不揮発性ＲＡＭの実用化を目指し、
自発分極特性を有する強誘電体膜に関する研究開発が盛
んに行われている。
【０００５】これらの半導体記憶装置を実現するための
最重要課題は、容量素子を特性劣化なくＣＭＯＳ集積回
路に集積化できるプロセスを開発することである。
最重要課題は、容量素子を特性劣化なくＣＭＯＳ集積回
路に集積化できるプロセスを開発することである。
【０００６】以下、従来の半導体記憶装置５００および
その製造方法について、図６を用いて説明する。
その製造方法について、図６を用いて説明する。
【０００７】図６に示すように、半導体記憶装置５００
は、ソース領域およびドレイン領域２１、ゲート電極２
２からなるトランジスタ３４が集積化された半導体基板
３３を備える。半導体基板３３の全面を覆うように第１
の保護絶縁膜２３が形成されている。
は、ソース領域およびドレイン領域２１、ゲート電極２
２からなるトランジスタ３４が集積化された半導体基板
３３を備える。半導体基板３３の全面を覆うように第１
の保護絶縁膜２３が形成されている。
【０００８】第１の保護絶縁膜２３上に、下部電極２
４、絶縁性金属酸化物からなる容量膜２５および上部電
極２６からなるデータ記憶用容量素子３５が形成されて
いる。
４、絶縁性金属酸化物からなる容量膜２５および上部電
極２６からなるデータ記憶用容量素子３５が形成されて
いる。
【０００９】データ記憶用容量素子３５を覆うように水
素バリア層２７が形成されている。第１の保護絶縁膜２
３および水素バリア層２７の全面を覆うように第２の保
護絶縁膜２８が形成されている。
素バリア層２７が形成されている。第１の保護絶縁膜２
３および水素バリア層２７の全面を覆うように第２の保
護絶縁膜２８が形成されている。
【００１０】第２の保護絶縁膜２８と水素バリア層２７
とをエッチングすることにより、上部電極２６に通ずる
コンタクトホール２９および下部電極２４に通ずるコン
タクトホール３０が形成される。第１の保護絶縁膜２３
と第２の保護絶縁膜２８とをエッチングすることによ
り、トランジスタへのコンタクトホール３１が形成され
る。最後に、トランジスタ３４および容量素子３５を接
続する配線層３２が所定の領域に形成される。
とをエッチングすることにより、上部電極２６に通ずる
コンタクトホール２９および下部電極２４に通ずるコン
タクトホール３０が形成される。第１の保護絶縁膜２３
と第２の保護絶縁膜２８とをエッチングすることによ
り、トランジスタへのコンタクトホール３１が形成され
る。最後に、トランジスタ３４および容量素子３５を接
続する配線層３２が所定の領域に形成される。
【００１１】
【発明が解決しようとする課題】以上のように従来の半
導体記憶装置５００では、水素バリア層２７が容量素子
３５を覆うように形成され、かつ、この水素バリア層２
７が配線層としての機能を有するとともに水素バリア層
２７は水素に対してバリアとなる材料を用いて形成され
るので、配線層３２を形成した後のプロセスでは、水素
バリア層２７は絶縁性金属酸化物からなる容量膜２５の
還元反応に伴う容量素子３５の特性劣化を抑制すること
ができる。
導体記憶装置５００では、水素バリア層２７が容量素子
３５を覆うように形成され、かつ、この水素バリア層２
７が配線層としての機能を有するとともに水素バリア層
２７は水素に対してバリアとなる材料を用いて形成され
るので、配線層３２を形成した後のプロセスでは、水素
バリア層２７は絶縁性金属酸化物からなる容量膜２５の
還元反応に伴う容量素子３５の特性劣化を抑制すること
ができる。
【００１２】しかしながら、配線層３２を形成する前の
プロセスにおいて上記の従来技術では解決できない新た
な課題を、発明者は見いだした。この課題について図７
を用いて説明する。
プロセスにおいて上記の従来技術では解決できない新た
な課題を、発明者は見いだした。この課題について図７
を用いて説明する。
【００１３】まず、図７（ａ）に示すように、上部電極
２６に用いられる白金電極上に形成された水素バリア層
２７と第２の保護絶縁膜２８とにコンタクトホール２９
を形成する際に、第２の保護絶縁膜２８上にレジスト６
１が形成される。
２６に用いられる白金電極上に形成された水素バリア層
２７と第２の保護絶縁膜２８とにコンタクトホール２９
を形成する際に、第２の保護絶縁膜２８上にレジスト６
１が形成される。
【００１４】次に、図７（ｂ）に示すように、レジスト
６１を酸素プラズマ中で除去する。この場合、レジスト
６１の除去中に発生するＯＨ基６２の一部が上部電極２
６の表面２６Ａでの触媒反応により分解され、活性な水
素６３が生成される（図６（ｃ））。
６１を酸素プラズマ中で除去する。この場合、レジスト
６１の除去中に発生するＯＨ基６２の一部が上部電極２
６の表面２６Ａでの触媒反応により分解され、活性な水
素６３が生成される（図６（ｃ））。
【００１５】図７（ｃ）に示すように、この活性な水素
６３は、上部電極２６中を拡散する。その結果、図７
（ｄ）に示すように、容量素子３５に水素６３が拡散す
る。即ち、活性な水素６３が、上部電極２６へのコンタ
クトホール２９および下部電極２４へのコンタクトホー
ル３０から容量膜２５へ拡散し、絶縁性金属酸化物であ
る容量膜２５を還元させてしまい、容量素子３５の特性
劣化を引き起こす。
６３は、上部電極２６中を拡散する。その結果、図７
（ｄ）に示すように、容量素子３５に水素６３が拡散す
る。即ち、活性な水素６３が、上部電極２６へのコンタ
クトホール２９および下部電極２４へのコンタクトホー
ル３０から容量膜２５へ拡散し、絶縁性金属酸化物であ
る容量膜２５を還元させてしまい、容量素子３５の特性
劣化を引き起こす。
【００１６】この水素６３に対する触媒反応は、図８に
示すような白金電極（上部電極２６、下部電極２４）が
露出するトランジスタ３４へのコンタクトホール３１の
エッチング後の酸素プラズマによるレジスト６１の除去
工程で必ず起こる。
示すような白金電極（上部電極２６、下部電極２４）が
露出するトランジスタ３４へのコンタクトホール３１の
エッチング後の酸素プラズマによるレジスト６１の除去
工程で必ず起こる。
【００１７】図８に示す除去工程で生ずる、上部電極２
６の表面２６Ａ、下部電極２４の表面２４Ａで活性な水
素６３が生成される触媒反応を、従来の半導体記憶装置
５００では抑制することができない。このため、絶縁性
金属酸化物からなる容量膜２５の還元反応に伴う容量素
子３５の特性劣化を生じるという課題を有していた。
６の表面２６Ａ、下部電極２４の表面２４Ａで活性な水
素６３が生成される触媒反応を、従来の半導体記憶装置
５００では抑制することができない。このため、絶縁性
金属酸化物からなる容量膜２５の還元反応に伴う容量素
子３５の特性劣化を生じるという課題を有していた。
【００１８】本発明は上記の課題を解決するものであ
り、簡単な構成により、白金表面での水素に対する触媒
反応を抑制することができ、絶縁性金属酸化物からなる
容量膜の還元反応に伴う容量素子の特性劣化を抑制する
ため、優れた特性を有する半導体記憶装置およびその製
造方法を実現することを目的とする。
り、簡単な構成により、白金表面での水素に対する触媒
反応を抑制することができ、絶縁性金属酸化物からなる
容量膜の還元反応に伴う容量素子の特性劣化を抑制する
ため、優れた特性を有する半導体記憶装置およびその製
造方法を実現することを目的とする。
【００１９】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、トランジスタが集積化された半導体基板と、前
記半導体基板を覆うように形成される第１の保護絶縁膜
と、前記第１の保護絶縁膜上に形成される１個以上のデ
ータ記憶用容量素子と、前記第１の保護絶縁膜および前
記容量素子を覆うように形成される第２の保護絶縁膜と
を備える半導体記憶装置であって、前記容量素子は、前
記第１の保護絶縁膜上に形成される下部電極と、前記下
部電極上に形成される容量膜と、前記容量膜上に形成さ
れる上部電極とを含み、前記容量膜は、絶縁性金属酸化
物を含み、前記第２の保護絶縁膜は、前記上部電極に通
ずる第１コンタクトホールと前記下部電極に通ずる第２
コンタクトホールとを有し、前記半導体記憶装置は、前
記第１および第２コンタクトホールに形成される水素バ
リア層をさらに備え、前記水素バリア層は、前記上部電
極および前記下部電極が露出しないように形成され、前
記半導体記憶装置は、前記トランジスタと前記容量素子
とを電気的に接続する配線層をさらに備え、そのことに
より上記目的が達成される。
装置は、トランジスタが集積化された半導体基板と、前
記半導体基板を覆うように形成される第１の保護絶縁膜
と、前記第１の保護絶縁膜上に形成される１個以上のデ
ータ記憶用容量素子と、前記第１の保護絶縁膜および前
記容量素子を覆うように形成される第２の保護絶縁膜と
を備える半導体記憶装置であって、前記容量素子は、前
記第１の保護絶縁膜上に形成される下部電極と、前記下
部電極上に形成される容量膜と、前記容量膜上に形成さ
れる上部電極とを含み、前記容量膜は、絶縁性金属酸化
物を含み、前記第２の保護絶縁膜は、前記上部電極に通
ずる第１コンタクトホールと前記下部電極に通ずる第２
コンタクトホールとを有し、前記半導体記憶装置は、前
記第１および第２コンタクトホールに形成される水素バ
リア層をさらに備え、前記水素バリア層は、前記上部電
極および前記下部電極が露出しないように形成され、前
記半導体記憶装置は、前記トランジスタと前記容量素子
とを電気的に接続する配線層をさらに備え、そのことに
より上記目的が達成される。
【００２０】前記水素バリア層は、水素に対する触媒反
応がなく、前記水素バリア層は、導電性の材料を含んで
もよい。
応がなく、前記水素バリア層は、導電性の材料を含んで
もよい。
【００２１】前記水素バリア層は、窒化チタン、窒化タ
ンタル、酸化イリジウム、酸化ルテニウムおよび酸化ロ
ジウムの少なくとも１つを含んでもよい。
ンタル、酸化イリジウム、酸化ルテニウムおよび酸化ロ
ジウムの少なくとも１つを含んでもよい。
【００２２】前記絶縁性金属酸化物は、ビスマス層状ペ
ロブスカイト構造を有する強誘電体、チタン酸ジルコン
鉛、チタン酸ストロンチウムバリウムおよび５酸化タン
タルのいずれかを含んでもよい。
ロブスカイト構造を有する強誘電体、チタン酸ジルコン
鉛、チタン酸ストロンチウムバリウムおよび５酸化タン
タルのいずれかを含んでもよい。
【００２３】前記上部電極および前記下部電極は、白
金、イリジウム、ルテニウム、ロジウムの少なくとも１
つを含んでもよい。
金、イリジウム、ルテニウム、ロジウムの少なくとも１
つを含んでもよい。
【００２４】本発明に係る半導体記憶装置の製造方法
は、トランジスタが集積化された半導体基板を覆うよう
に第１の保護絶縁膜を形成する第１工程と、前記第１の
保護絶縁膜上に下部電極、絶縁性金属酸化物からなる容
量膜および上部電極からなるデータ記憶用容量素子を形
成する第２工程と、前記第１の保護絶縁膜および前記容
量素子を覆う第２の保護絶縁膜を形成する第３工程と、
前記第２の保護絶縁膜に前記上部電極に通ずる第１コン
タクトホールと前記下部電極に通ずる第２コンタクトホ
ールとを形成する第４工程と、前記第１コンタクトホー
ルと前記第２コンタクトホールとに、前記上部電極と前
記下部電極とが露出しないように水素バリア層を形成す
る第５工程と、前記第２の保護絶縁膜および前記水素バ
リア層上にレジストを形成し、前記レジストに前記トラ
ンジスタに通ずる第３コンタクトホールを形成する第６
工程と、前記容量素子と前記トランジスタとを電気的に
接続する配線層を形成する第７工程とを包含し、そのこ
とにより上記目的が達成される。
は、トランジスタが集積化された半導体基板を覆うよう
に第１の保護絶縁膜を形成する第１工程と、前記第１の
保護絶縁膜上に下部電極、絶縁性金属酸化物からなる容
量膜および上部電極からなるデータ記憶用容量素子を形
成する第２工程と、前記第１の保護絶縁膜および前記容
量素子を覆う第２の保護絶縁膜を形成する第３工程と、
前記第２の保護絶縁膜に前記上部電極に通ずる第１コン
タクトホールと前記下部電極に通ずる第２コンタクトホ
ールとを形成する第４工程と、前記第１コンタクトホー
ルと前記第２コンタクトホールとに、前記上部電極と前
記下部電極とが露出しないように水素バリア層を形成す
る第５工程と、前記第２の保護絶縁膜および前記水素バ
リア層上にレジストを形成し、前記レジストに前記トラ
ンジスタに通ずる第３コンタクトホールを形成する第６
工程と、前記容量素子と前記トランジスタとを電気的に
接続する配線層を形成する第７工程とを包含し、そのこ
とにより上記目的が達成される。
【００２５】前記６工程は、前記レジストをＯ2プラズ
マによりアッシングする工程を包含してもよい。
マによりアッシングする工程を包含してもよい。
【００２６】本発明によれば、上部電極および下部電極
へのコンタクトホール内を水素バリア層で完全に覆うた
め、酸素プラズマによるレジスト除去時に上部電極およ
び下部電極表面での水素に対する触媒反応を抑制でき、
容量膜の還元反応による容量素子の特性劣化を防止でき
る。
へのコンタクトホール内を水素バリア層で完全に覆うた
め、酸素プラズマによるレジスト除去時に上部電極およ
び下部電極表面での水素に対する触媒反応を抑制でき、
容量膜の還元反応による容量素子の特性劣化を防止でき
る。
【００２７】また本発明によれば、上部電極および下部
電極表面での水素触媒反応を抑制でき、かつ上部電極お
よび下部電極と配線層とが接続する部分での良好な導電
性を確保することができる。
電極表面での水素触媒反応を抑制でき、かつ上部電極お
よび下部電極と配線層とが接続する部分での良好な導電
性を確保することができる。
【００２８】さらに本発明によれば、上部電極および下
部電極へのコンタクトホール形成後の酸素プラズマによ
るレジスト除去時に、上部電極および下部電極表面で水
素に対する触媒反応が起こっても、その後の酸素雰囲気
での熱処理により容量膜を再度酸化できるとともに、ト
ランジスタへのコンタクトホール形成後の酸素プラズマ
によるレジスト除去時には、上部電極および下部電極表
面を露出させないように水素バリア層が形成されている
ので、上部電極および下部電極表面で水素に対する触媒
反応が起こらず、容量膜が還元されることがない。この
ため、優れた特性を有する容量素子を実現することがで
きる。
部電極へのコンタクトホール形成後の酸素プラズマによ
るレジスト除去時に、上部電極および下部電極表面で水
素に対する触媒反応が起こっても、その後の酸素雰囲気
での熱処理により容量膜を再度酸化できるとともに、ト
ランジスタへのコンタクトホール形成後の酸素プラズマ
によるレジスト除去時には、上部電極および下部電極表
面を露出させないように水素バリア層が形成されている
ので、上部電極および下部電極表面で水素に対する触媒
反応が起こらず、容量膜が還元されることがない。この
ため、優れた特性を有する容量素子を実現することがで
きる。
【００２９】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図１、図２および図３を用いて説明する。図１は実
施の形態における半導体記憶装置１００の要部断面図で
ある。図２は、実施の形態における半導体記憶装置１０
０の製造工程図である。図３は、実施の形態における半
導体記憶装置１００の製造方法を示すフローチャートで
ある。
て、図１、図２および図３を用いて説明する。図１は実
施の形態における半導体記憶装置１００の要部断面図で
ある。図２は、実施の形態における半導体記憶装置１０
０の製造工程図である。図３は、実施の形態における半
導体記憶装置１００の製造方法を示すフローチャートで
ある。
【００３０】図１を参照して、実施の形態における半導
体記憶装置１００を説明する。半導体記憶装置１００
は、トランジスタ４２が集積化された半導体基板４１
と、半導体基板４１を覆うように形成される第１の保護
絶縁膜３と、第１の保護絶縁膜３上に形成されるデータ
記憶用容量素子４３と、第１の保護絶縁膜３および容量
素子４３を覆うように形成される第２の保護絶縁膜７と
を備える。
体記憶装置１００を説明する。半導体記憶装置１００
は、トランジスタ４２が集積化された半導体基板４１
と、半導体基板４１を覆うように形成される第１の保護
絶縁膜３と、第１の保護絶縁膜３上に形成されるデータ
記憶用容量素子４３と、第１の保護絶縁膜３および容量
素子４３を覆うように形成される第２の保護絶縁膜７と
を備える。
【００３１】容量素子４３は、第１の保護絶縁膜３上に
形成される下部電極４と、下部電極４上に形成される容
量膜５と、容量膜５上に形成される上部電極６とを含
む。容量膜５は、絶縁性金属酸化物を含む。
形成される下部電極４と、下部電極４上に形成される容
量膜５と、容量膜５上に形成される上部電極６とを含
む。容量膜５は、絶縁性金属酸化物を含む。
【００３２】第２の保護絶縁膜７は、上部電極６に通ず
るコンタクトホール８と下部電極４に通ずるコンタクト
ホール９とを有する。
るコンタクトホール８と下部電極４に通ずるコンタクト
ホール９とを有する。
【００３３】半導体記憶装置１００は、コンタクトホー
ル８．９にそれぞれ形成される水素バリア層１０，１１
をさらに備える。水素バリア層１０は、上部電極６が露
出しないように形成される。水素バリア層１１は、下部
電極４が露出しないように形成される。
ル８．９にそれぞれ形成される水素バリア層１０，１１
をさらに備える。水素バリア層１０は、上部電極６が露
出しないように形成される。水素バリア層１１は、下部
電極４が露出しないように形成される。
【００３４】半導体記憶装置１００は、トランジスタ４
２と容量素子４３とを電気的に接続する配線層１３をさ
らに備える。トランジスタ４２は、ソース領域またはド
レイン領域１およびゲート２を含む。
２と容量素子４３とを電気的に接続する配線層１３をさ
らに備える。トランジスタ４２は、ソース領域またはド
レイン領域１およびゲート２を含む。
【００３５】図２および図３を参照して、半導体記憶装
置１００の製造方法を説明する。
置１００の製造方法を説明する。
【００３６】図２（ａ）を参照して、ソース領域または
ドレイン領域１およびゲート２からなるトランジスタ４
２が集積化された半導体基板４１上の全面を覆うように
第１の保護絶縁膜３を形成する（Ｓ３０１）。
ドレイン領域１およびゲート２からなるトランジスタ４
２が集積化された半導体基板４１上の全面を覆うように
第１の保護絶縁膜３を形成する（Ｓ３０１）。
【００３７】次に、第１の保護絶縁膜３上にスパッタ法
により形成された白金からなる下部電極４、有機金属分
解法やスパッタ法により形成されたＳｒＢｉ2（Ｔａ1-x
Ｎｂ x）Ｏ9からなる容量膜５およびスパッタ法により形
成された白金からなる上部電極６を形成する。次に下部
電極４、容量膜５および上部電極６をドライエッチング
法により所定の形状に加工し、データ記憶用容量素子４
３を形成する（Ｓ３０２）。
により形成された白金からなる下部電極４、有機金属分
解法やスパッタ法により形成されたＳｒＢｉ2（Ｔａ1-x
Ｎｂ x）Ｏ9からなる容量膜５およびスパッタ法により形
成された白金からなる上部電極６を形成する。次に下部
電極４、容量膜５および上部電極６をドライエッチング
法により所定の形状に加工し、データ記憶用容量素子４
３を形成する（Ｓ３０２）。
【００３８】次に、第１の保護絶縁膜３および容量素子
４３の全面を覆うように第２の保護絶縁膜７を形成する
（Ｓ３０３）。次に、第２の保護絶縁膜７上全面にレジ
スト（図示せず）を形成し、そのレジストに上部電極６
および下部電極４に通ずるコンタクトホール８、９を形
成するためのマスクパターン（図示せず）をリソグラフ
ィ法により形成する。次に、第２の保護絶縁膜７をマス
クパターンにしたがってドライエッチング法により加工
し、上部電極６へのコンタクトホール８および下部電極
４へのコンタクトホール９を形成する（Ｓ３０４）。
４３の全面を覆うように第２の保護絶縁膜７を形成する
（Ｓ３０３）。次に、第２の保護絶縁膜７上全面にレジ
スト（図示せず）を形成し、そのレジストに上部電極６
および下部電極４に通ずるコンタクトホール８、９を形
成するためのマスクパターン（図示せず）をリソグラフ
ィ法により形成する。次に、第２の保護絶縁膜７をマス
クパターンにしたがってドライエッチング法により加工
し、上部電極６へのコンタクトホール８および下部電極
４へのコンタクトホール９を形成する（Ｓ３０４）。
【００３９】次に、酸素プラズマによりレジストをアッ
シング除去し、続いて酸素雰囲気下で６５０℃の熱処理
を行う（Ｓ３０５）。
シング除去し、続いて酸素雰囲気下で６５０℃の熱処理
を行う（Ｓ３０５）。
【００４０】次に、図２（ｂ）を参照して、水素バリア
層となる窒化チタンを基板４１全面にスパッタ法により
形成する。コンタクトホール８内の上部電極６およびコ
ンタクトホール９内の下部電極４が露出しないようにリ
ソグラフィ法によりマスクパターン（図示せず）を形成
する。続いてドライエッチング法により窒化チタンを所
定の形状に加工することにより、コンタクトホール８に
形成された窒化チタンからなる水素バリア層１０および
コンタクトホール９に形成された窒化チタンからなる水
素バリア層１１を形成する（Ｓ３０６）。
層となる窒化チタンを基板４１全面にスパッタ法により
形成する。コンタクトホール８内の上部電極６およびコ
ンタクトホール９内の下部電極４が露出しないようにリ
ソグラフィ法によりマスクパターン（図示せず）を形成
する。続いてドライエッチング法により窒化チタンを所
定の形状に加工することにより、コンタクトホール８に
形成された窒化チタンからなる水素バリア層１０および
コンタクトホール９に形成された窒化チタンからなる水
素バリア層１１を形成する（Ｓ３０６）。
【００４１】次に、図２（ｃ）を参照して、第２の保護
絶縁膜７および水素バリア層１０、１１上の全面にレジ
スト（図示せず）を形成し、レジストにトランジスタ４
２に通ずるコンタクトホール１２を形成するためのマス
クパターン（図示せず）をリソグラフィ法により形成す
る。次に、第１の保護絶縁膜３および第２の保護絶縁膜
７をマスクパターンにしたがってドライエッチング法に
より加工し、トランジスタ４２に通ずるコンタクトホー
ル１２を形成する（Ｓ３０７）。
絶縁膜７および水素バリア層１０、１１上の全面にレジ
スト（図示せず）を形成し、レジストにトランジスタ４
２に通ずるコンタクトホール１２を形成するためのマス
クパターン（図示せず）をリソグラフィ法により形成す
る。次に、第１の保護絶縁膜３および第２の保護絶縁膜
７をマスクパターンにしたがってドライエッチング法に
より加工し、トランジスタ４２に通ずるコンタクトホー
ル１２を形成する（Ｓ３０７）。
【００４２】続いて、酸素プラズマによりレジストをア
ッシング除去する（Ｓ３０８）。最後に、容量素子４３
およびトランジスタ４２を電気的に接続するために、図
面の下側からチタン、窒化チタン、アルミニウム、窒化
チタンを順次積層した配線層１３を形成する（Ｓ３０
９）。
ッシング除去する（Ｓ３０８）。最後に、容量素子４３
およびトランジスタ４２を電気的に接続するために、図
面の下側からチタン、窒化チタン、アルミニウム、窒化
チタンを順次積層した配線層１３を形成する（Ｓ３０
９）。
【００４３】以上のように本実施の形態によれば、上部
電極６および下部電極４へのコンタクトホール８，９の
形成後の酸素プラズマによるレジストのアッシング除去
時に、上部電極６および下部電極４の表面で水素に対す
る触媒反応が起こっても、アッシング除去後の酸素雰囲
気での熱処理により容量膜５を再度酸化することができ
る。
電極６および下部電極４へのコンタクトホール８，９の
形成後の酸素プラズマによるレジストのアッシング除去
時に、上部電極６および下部電極４の表面で水素に対す
る触媒反応が起こっても、アッシング除去後の酸素雰囲
気での熱処理により容量膜５を再度酸化することができ
る。
【００４４】さらに本実施の形態によれば、トランジス
タに通ずるコンタクトホール１２の形成後の酸素プラズ
マによるレジストのアッシング除去時には、上部電極６
および下部電極４の表面を露出させないように水素バリ
ア層１０，１１がコンタクトホールを完全に覆うように
形成されるため、上部電極６および下部電極４の表面で
水素に対する触媒反応が起こることはなく、容量膜５が
還元されることがない。
タに通ずるコンタクトホール１２の形成後の酸素プラズ
マによるレジストのアッシング除去時には、上部電極６
および下部電極４の表面を露出させないように水素バリ
ア層１０，１１がコンタクトホールを完全に覆うように
形成されるため、上部電極６および下部電極４の表面で
水素に対する触媒反応が起こることはなく、容量膜５が
還元されることがない。
【００４５】ここで、従来例における半導体記憶装置５
００と本発明における半導体記憶装置１００との特性比
較を行った結果を述べる。
００と本発明における半導体記憶装置１００との特性比
較を行った結果を述べる。
【００４６】図４は、図１の断面図に示した各アドレス
番号（横軸）に対応した容量素子４３の残留分極（縦
軸）を示したものである。なお、アドレス番号は、下部
電極４に通ずるコンタクトホール９に近いところから、
アドレス番号Ａ０，Ａ１，Ａ２というようにアドレス番
号Ａｎと定義した（図１参照）。アドレス番号Ａ０に対
応する容量素子４３の部分を容量素子部分Ａ０、アドレ
ス番号Ａ１に対応する部分を容量素子部分Ａ１、以下同
様に称する。
番号（横軸）に対応した容量素子４３の残留分極（縦
軸）を示したものである。なお、アドレス番号は、下部
電極４に通ずるコンタクトホール９に近いところから、
アドレス番号Ａ０，Ａ１，Ａ２というようにアドレス番
号Ａｎと定義した（図１参照）。アドレス番号Ａ０に対
応する容量素子４３の部分を容量素子部分Ａ０、アドレ
ス番号Ａ１に対応する部分を容量素子部分Ａ１、以下同
様に称する。
【００４７】グラフ中の線５１は、従来の半導体記憶装
置５００の残留分極、線５２は、上部電極６に通ずるコ
ンタクトホール８上にのみ窒化チタンからなる水素バリ
ア層１０を設けた半導体記憶装置の残留分極、および線
５３は、本発明の半導体記憶装置の残留分極である。
置５００の残留分極、線５２は、上部電極６に通ずるコ
ンタクトホール８上にのみ窒化チタンからなる水素バリ
ア層１０を設けた半導体記憶装置の残留分極、および線
５３は、本発明の半導体記憶装置の残留分極である。
【００４８】線５１で表される半導体記憶装置５００の
場合、全容量素子部分Ａ０〜 Ａｎに渡り残留分極は約
５μＣ／ｃｍ2程度であり、特性劣化が著しいことを示
している。これは、上部電極６および下部電極４の表面
で水素に対する触媒反応が起こり、容量膜５が還元され
るためである。
場合、全容量素子部分Ａ０〜 Ａｎに渡り残留分極は約
５μＣ／ｃｍ2程度であり、特性劣化が著しいことを示
している。これは、上部電極６および下部電極４の表面
で水素に対する触媒反応が起こり、容量膜５が還元され
るためである。
【００４９】線５２で表される半導体記憶装置の場合、
下部電極４に通ずるコンタクトホール９に近い容量素子
部分Ａ０およびＡ１において、残留分極の低下による特
性劣化が確認された。これは、コンタクトホール９内の
下部電極４の表面での水素に対する触媒反応により、コ
ンタクトホール９から水素が紙面の横方向に拡散し、容
量素子部分Ａ０およびＡ１まで達した結果、容量膜５の
還元が起こったことに起因している。
下部電極４に通ずるコンタクトホール９に近い容量素子
部分Ａ０およびＡ１において、残留分極の低下による特
性劣化が確認された。これは、コンタクトホール９内の
下部電極４の表面での水素に対する触媒反応により、コ
ンタクトホール９から水素が紙面の横方向に拡散し、容
量素子部分Ａ０およびＡ１まで達した結果、容量膜５の
還元が起こったことに起因している。
【００５０】線５３で表される本実施の形態の半導体記
憶装置１００の場合、すなわち、コンタクトホール８内
上部電極６の表面およびコンタクトホール９内下部電極
４の表面に窒化チタンからなる水素バリア層１０，１１
を設けた場合には、全アドレス番号に対応する容量素子
４３とも残留分極の低下による特性劣化は見られなかっ
た。これは、上部電極６および下部電極４の表面での水
素に対する触媒反応を完全に防止することができたた
め、容量膜５の還元が起こらないからである。
憶装置１００の場合、すなわち、コンタクトホール８内
上部電極６の表面およびコンタクトホール９内下部電極
４の表面に窒化チタンからなる水素バリア層１０，１１
を設けた場合には、全アドレス番号に対応する容量素子
４３とも残留分極の低下による特性劣化は見られなかっ
た。これは、上部電極６および下部電極４の表面での水
素に対する触媒反応を完全に防止することができたた
め、容量膜５の還元が起こらないからである。
【００５１】図５は、本実施の形態の半導体記憶装置１
００と従来の半導体記憶装置５００との不良ビット発生
率を示したものである。横軸は、図１の断面図に示した
各アドレス番号に対応する容量素子部分であり、縦軸
は、不良ビット発生率を表す。
００と従来の半導体記憶装置５００との不良ビット発生
率を示したものである。横軸は、図１の断面図に示した
各アドレス番号に対応する容量素子部分であり、縦軸
は、不良ビット発生率を表す。
【００５２】グラフ中の線５４は、従来の半導体記憶装
置５００の不良ビット発生率、線５５は、上部電極６に
通ずるコンタクトホール８上にのみ窒化チタンからなる
水素バリア層１０を設けた半導体記憶装置の不良ビット
発生率、および線５６は、本発明の半導体記憶装置の不
良ビット発生率である。
置５００の不良ビット発生率、線５５は、上部電極６に
通ずるコンタクトホール８上にのみ窒化チタンからなる
水素バリア層１０を設けた半導体記憶装置の不良ビット
発生率、および線５６は、本発明の半導体記憶装置の不
良ビット発生率である。
【００５３】線５４で表される従来例における半導体記
憶装置５００の場合は、残留分極の低下による特性劣化
が著しいため、全アドレスとも不良率１００％となっ
た。次に、線５５で表される半導体記憶装置の場合、下
部電極４へのコンタクトホール９に近い容量素子部分Ａ
０およびＡ１のみ不良が発生した。最後に、線５６で表
される本実施の形態の半導体記憶装置１００の場合、全
容量素子部分とも不良率０％を達成できた。
憶装置５００の場合は、残留分極の低下による特性劣化
が著しいため、全アドレスとも不良率１００％となっ
た。次に、線５５で表される半導体記憶装置の場合、下
部電極４へのコンタクトホール９に近い容量素子部分Ａ
０およびＡ１のみ不良が発生した。最後に、線５６で表
される本実施の形態の半導体記憶装置１００の場合、全
容量素子部分とも不良率０％を達成できた。
【００５４】すなわち、この図５に示す結果は、図４で
示したような容量素子の特性を反映したものになってお
り、本実施の形態によれば、半導体記憶装置の特性を著
しく向上させることができることがわかる。
示したような容量素子の特性を反映したものになってお
り、本実施の形態によれば、半導体記憶装置の特性を著
しく向上させることができることがわかる。
【００５５】図４および図５の実験結果で示すように、
本実施の形態の半導体記憶装置１００によれば、優れた
特性を有する容量素子４３を含んだ半導体記憶装置を実
現できる。
本実施の形態の半導体記憶装置１００によれば、優れた
特性を有する容量素子４３を含んだ半導体記憶装置を実
現できる。
【００５６】なお、本実施の形態の半導体記憶装置１０
０の製造工程において、アッシング除去後の熱処理は酸
素中で６５０℃で行ったが、本発明はこれに限定されな
い。温度が６００℃から８５０℃の範囲であれば、容量
膜５の酸化が可能であるために、同様の効果が得られ
る。
０の製造工程において、アッシング除去後の熱処理は酸
素中で６５０℃で行ったが、本発明はこれに限定されな
い。温度が６００℃から８５０℃の範囲であれば、容量
膜５の酸化が可能であるために、同様の効果が得られ
る。
【００５７】なお、本実施の形態では、水素バリア層１
０，１１として、窒化チタンを用いたが、本発明はこれ
に限定されない。水素に対する触媒反応がなく、かつ導
電性の材料である窒化タンタル、酸化イリジウム、酸化
ルテニウムおよび酸化ロジウムのいずれか、またはこれ
らの組み合わせによる積層膜を用いれば、同様の効果が
得られる。
０，１１として、窒化チタンを用いたが、本発明はこれ
に限定されない。水素に対する触媒反応がなく、かつ導
電性の材料である窒化タンタル、酸化イリジウム、酸化
ルテニウムおよび酸化ロジウムのいずれか、またはこれ
らの組み合わせによる積層膜を用いれば、同様の効果が
得られる。
【００５８】なお、本実施の形態では、容量膜５とし
て、ＳｒＢｉ2（Ｔａ1-xＮｂx）Ｏ9を用いたが、本発明
はこれに限定されない。これ以外のビスマス層状ペロブ
スカイト構造を有する強誘電体、チタン酸ジルコン鉛、
チタン酸ストロンチウムバリウムまたは５酸化タンタル
を用いれば、同様の効果が得られる。
て、ＳｒＢｉ2（Ｔａ1-xＮｂx）Ｏ9を用いたが、本発明
はこれに限定されない。これ以外のビスマス層状ペロブ
スカイト構造を有する強誘電体、チタン酸ジルコン鉛、
チタン酸ストロンチウムバリウムまたは５酸化タンタル
を用いれば、同様の効果が得られる。
【００５９】なお、本実施の形態では、上部電極６およ
び下部電極４として白金を用いたが、本発明はこれに限
定されない。イリジウム、ルテニウム、ロジウムのいず
れか、またはこれらの組み合わせによる積層膜を含むも
のであれば、同様の効果が得られる。
び下部電極４として白金を用いたが、本発明はこれに限
定されない。イリジウム、ルテニウム、ロジウムのいず
れか、またはこれらの組み合わせによる積層膜を含むも
のであれば、同様の効果が得られる。
【００６０】
【発明の効果】以上のように本発明によれば、半導体記
憶装置の製造工程において、酸素プラズマでのレジスト
除去時に発生する上部電極および下部電極の表面での水
素に対する触媒反応を抑制できるため、容量膜の還元反
応による特性劣化をなくすことができ、容易な方法で、
より優れた特性を有する半導体記憶装置を得ることがで
きる。
憶装置の製造工程において、酸素プラズマでのレジスト
除去時に発生する上部電極および下部電極の表面での水
素に対する触媒反応を抑制できるため、容量膜の還元反
応による特性劣化をなくすことができ、容易な方法で、
より優れた特性を有する半導体記憶装置を得ることがで
きる。
【図面の簡単な説明】
【図１】実施の形態における半導体記憶装置の部分断面
図。
図。
【図２】実施の形態における半導体記憶装置の製造工程
を説明する断面図。
を説明する断面図。
【図３】実施の形態における半導体記憶装置の製造方法
のフローチャート。
のフローチャート。
【図４】実施の形態における容量素子の電気特性を示す
図。
図。
【図５】実施の形態における半導体記憶装置の電気特性
を示す図。
を示す図。
【図６】従来の半導体記憶装置の部分断面図。
【図７】従来の半導体記憶装置の製造方法における不良
発生メカニズムの説明図。
発生メカニズムの説明図。
【図８】従来の半導体記憶装置の製造方法における不良
発生が起こる工程での半導体記憶装置の断面図。
発生が起こる工程での半導体記憶装置の断面図。
１ トランジスタのソースまたはドレイン領域 ２ トランジスタのゲート ３ 第１の保護絶縁膜 ４ 下部電極 ５ 容量膜 ６ 上部電極 ７ 第２の保護絶縁膜 ８ 上部電極へのコンタクトホール ９ 下部電極へのコンタクトホール １０ 上部電極へのコンタクトホール内の水素バリア層 １１ 下部電極へのコンタクトホール内の水素バリア層 １２ トランジスタへのコンタクトホール １３ 配線層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 27/10 ６５１
Claims (7)
- 【請求項１】 トランジスタが集積化された半導体基板
と、 前記半導体基板を覆うように形成される第１の保護絶縁
膜と、 前記第１の保護絶縁膜上に形成される１個以上のデータ
記憶用容量素子と、 前記第１の保護絶縁膜および前記容量素子を覆うように
形成される第２の保護絶縁膜とを備える半導体記憶装置
であって、 前記容量素子は、前記第１の保護絶縁膜上に形成される
下部電極と、前記下部電極上に形成される容量膜と、前
記容量膜上に形成される上部電極とを含み、 前記容量膜は、絶縁性金属酸化物を含み、 前記第２の保護絶縁膜は、前記上部電極に通ずる第１コ
ンタクトホールと前記下部電極に通ずる第２コンタクト
ホールとを有し、 前記半導体記憶装置は、前記第１および第２コンタクト
ホールに形成される水素バリア層をさらに備え、 前記水素バリア層は、前記上部電極および前記下部電極
が露出しないように形成され、 前記半導体記憶装置は、前記トランジスタと前記容量素
子とを電気的に接続する配線層をさらに備える半導体記
憶装置。 - 【請求項２】 前記水素バリア層は、水素に対する触媒
反応がなく、 前記水素バリア層は、導電性の材料を含む、請求項１記
載の半導体記憶装置。 - 【請求項３】 前記水素バリア層は、窒化チタン、窒化
タンタル、酸化イリジウム、酸化ルテニウムおよび酸化
ロジウムの少なくとも１つを含む、請求項１または請求
項２記載の半導体記憶装置。 - 【請求項４】 前記絶縁性金属酸化物は、ビスマス層状
ペロブスカイト構造を有する強誘電体、チタン酸ジルコ
ン鉛、チタン酸ストロンチウムバリウムおよび５酸化タ
ンタルのいずれかを含む、請求項１記載の半導体記憶装
置。 - 【請求項５】 前記上部電極および前記下部電極は、白
金、イリジウム、ルテニウム、ロジウムの少なくとも１
つを含む、請求項１記載の半導体記憶装置。 - 【請求項６】 トランジスタが集積化された半導体基板
を覆うように第１の保護絶縁膜を形成する第１工程と、 前記第１の保護絶縁膜上に下部電極、絶縁性金属酸化物
からなる容量膜および上部電極からなるデータ記憶用容
量素子を形成する第２工程と、 前記第１の保護絶縁膜および前記容量素子を覆う第２の
保護絶縁膜を形成する第３工程と、 前記第２の保護絶縁膜に前記上部電極に通ずる第１コン
タクトホールと前記下部電極に通ずる第２コンタクトホ
ールとを形成する第４工程と、 前記第１コンタクトホールと前記第２コンタクトホール
とに、前記上部電極と前記下部電極とが露出しないよう
に水素バリア層を形成する第５工程と、 前記第２の保護絶縁膜および前記水素バリア層上にレジ
ストを形成し、前記レジストに前記トランジスタに通ず
る第３コンタクトホールを形成する第６工程と、 前記容量素子と前記トランジスタとを電気的に接続する
配線層を形成する第７工程とを包含する半導体記憶装置
の製造方法。 - 【請求項７】 前記６工程は、前記レジストをＯ2プラ
ズマによりアッシングする工程をさらに包含する、請求
項６記載の半導体記憶装置の製造方法。
Priority Applications (3)
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|---|---|---|---|
| JP34391299A JP3400964B2 (ja) | 1998-12-03 | 1999-12-02 | 半導体記憶装置の製造方法 |
| AU65443/00A AU738960B2 (en) | 1999-10-14 | 2000-10-11 | Continuous casting nozzle |
| BR0004820-8A BR0004820A (pt) | 1999-10-14 | 2000-10-13 | Bocal de fundição contìnua |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34389698 | 1998-12-03 | ||
| JP10-343896 | 1998-12-03 | ||
| JP34391299A JP3400964B2 (ja) | 1998-12-03 | 1999-12-02 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000228499A true JP2000228499A (ja) | 2000-08-15 |
| JP3400964B2 JP3400964B2 (ja) | 2003-04-28 |
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ID=26577648
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34391299A Expired - Fee Related JP3400964B2 (ja) | 1998-12-03 | 1999-12-02 | 半導体記憶装置の製造方法 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005277315A (ja) * | 2004-03-26 | 2005-10-06 | Seiko Epson Corp | 強誘電体メモリ素子およびその製造方法 |
| US7161793B2 (en) | 2002-11-14 | 2007-01-09 | Fujitsu Limited | Layer capacitor element and production process as well as electronic device |
| DE102006013812A1 (de) * | 2005-12-20 | 2007-09-06 | Fujitsu Ltd., Kawasaki | Dünnfilmkondensator und Verfahren zur Herstellung desselben, elektronische Anordnung und Leiterplatte |
| JP2019208053A (ja) * | 2017-07-26 | 2019-12-05 | 株式会社村田製作所 | キャパシタ |
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|---|---|---|---|---|
| JP4025316B2 (ja) | 2004-06-09 | 2007-12-19 | 株式会社東芝 | 半導体装置の製造方法 |
-
1999
- 1999-12-02 JP JP34391299A patent/JP3400964B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7161793B2 (en) | 2002-11-14 | 2007-01-09 | Fujitsu Limited | Layer capacitor element and production process as well as electronic device |
| US7405921B2 (en) | 2002-11-14 | 2008-07-29 | Fujitsu Limited | Layer capacitor element and production process as well as electronic device |
| JP2005277315A (ja) * | 2004-03-26 | 2005-10-06 | Seiko Epson Corp | 強誘電体メモリ素子およびその製造方法 |
| DE102006013812A1 (de) * | 2005-12-20 | 2007-09-06 | Fujitsu Ltd., Kawasaki | Dünnfilmkondensator und Verfahren zur Herstellung desselben, elektronische Anordnung und Leiterplatte |
| US7456078B2 (en) | 2005-12-20 | 2008-11-25 | Fujitsu Limited | Thin-film capacitor and method for fabricating the same, electronic device and circuit board |
| JP2019208053A (ja) * | 2017-07-26 | 2019-12-05 | 株式会社村田製作所 | キャパシタ |
| US11217395B2 (en) | 2017-07-26 | 2022-01-04 | Murata Manufacturing Co., Ltd. | Capacitor |
| US11587738B2 (en) | 2017-07-26 | 2023-02-21 | Murata Manufacturing Co., Ltd. | Capacitor |
Also Published As
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|---|---|
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