JP5165836B2 - メモリーデバイスを操作する方法 - Google Patents
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Description
1.エレクトロン(電子)注入効果は、通常、ホール注入より優れているので、この発明のメモリーデバイスは、ホール注入によりプログラムまたは消去を行うメモリーデバイスと比べて高い効率ならびに速度を備えている。ゲート電流のドレイン電流に対する比率を計測すると、エレクトロン(電子)注入効果は10−2に達することができる。
2.エレクトロン(電子)トンネリングがトンネル酸化層に対して引き起こす損傷はホールトンネリングよりも少ないので、この発明のメモリーデバイスは、比較的良好な情報保持特性を備えている。
3.この発明のメモリーデバイスは、第1電子トンネリングおよび第2電子トンネリング間のバランスを達成することでリセットまたは消去されるので、メモリーデバイスが捕獲層に発生する可能性のあるキャリアをプラズマ放射(plasma radiation)する必要がない。
4.この発明にかかるメモリーデバイスは、メモリーセルが他のメモリーセルと同一ワード線および少なくとも1ビット線を共用することがないので、メモリーセルの読み出し又はプログラム期間に隣接するメモリーセルに対する撹乱(disturbance )が大幅に減少する。
202 基板
204 ソース(拡散領域)
206 ドレイン(拡散領域)
208 チャネル領域
210,610 ゲート構造
212,216,612,616 絶縁層
214,614 捕獲層
218,618 制御ゲート
500,600 メモリーデバイス
A,B,C,D,200 メモリーセル
B1,B2,B3 ビット線
W1,W2,W3,W4 ワード線
Claims (11)
- メモリーデバイスを操作する方法であって、そのうち、前記メモリーデバイスが、n型基板と、その上に形成された多数個のメモリーセルとを含み、各メモリーセルが、制御ゲートと、ソース領域と、ドレイン領域と、前記ソースおよびドレイン領域間に定義されたチャネル領域と、前記チャネル領域上に提供される捕獲層と、前記捕獲層および前記チャネル領域間に提供される第1絶縁層と、前記捕獲層および前記制御ゲート間に提供される第2絶縁層とを含んでおり、前記制御ゲートがワード線に対応し、前記ソース領域が第1ビット線に対応し、前記ドレイン領域が第2ビット線に対応するとともに、各メモリーセルが第1ビット部分および第2ビット部分を含んでそれぞれ1ビットの情報を保存するものにおいて、
(a)しきい値電圧がマイナス値であるエンハンスモードp−MOSを含むメモリーセルをリセットするステップと、
(b)前記リセットされたメモリーセルをプログラムするステップとを含み、
前記ステップ(a)は、メモリーセルの前記ワード線に第1負バイアスを供給し、
前記第1ビット線および第2ビット線に接地バイアスを供給することを含み、それにより、前記エンハンスモードp−MOSについて、リセット後にはそのしきい値電圧をプラス値とし、
前記ステップ(b)は、前記リセットされたメモリーセルの前記ワード線に第1正バイアスを供給し、
該メモリーセルの前記第1ビット部分に第2負バイアスを供給し、
該メモリーセルの前記第2ビット部分に接地バイアスを供給することにより、
該メモリーセルの第1ビット部分をプログラムするものであることを特徴とするメモリーデバイスを操作する方法。 - 前記ステップ(b)は、さらに、前記リセットされたメモリーセルの前記第1ビット部分を前記対応する第1ビット線に隣接する前記捕獲層の一部分として提供することと、
第2ビット部分を前記対応する第2ビット線に隣接する前記捕獲層の一部分として提供することと、
を含むものであることを特徴とする請求項1記載のメモリーデバイスを操作する方法。 - 前記ステップ(a)は、さらに、第1電子トンネリングプロセスおよび第2電子トンネリングプロセスにより前記メモリーセルをリセットすることを含むものであり、
前記第1電子トンネリングプロセスにおいて、電子が前記メモリーセルの前記制御ゲートから、前記メモリーセルの前記第2絶縁層を通って、前記メモリーセルの前記捕獲層へトンネルインするとともに、
前記第2電子トンネリングプロセスにおいて、電子が前記メモリーセルの前記捕獲層をトンネルアウトし、前記メモリーセルの前記第1絶縁層を通って、前記メモリーセルの前記チャネル領域へ入るものであることを特徴とする請求項1記載のメモリーデバイスを操作する方法。 - 前記ステップ(a)は、さらに、前記メモリーセルがリセットされた時、前記第1電子トンネリングプロセスおよび前記第2電子トンネリングプロセス間で動的バランスを保つことを含むものであることを特徴とする請求項3記載のメモリーデバイスを操作する方法。
- 前記メモリーデバイスを操作する方法が、さらに、
(c)前記プログラムされたメモリーセルを消去するステップを含み、
該ステップ(c)は、前記プログラムされたメモリーセルの前記ワード線に予め決定された高い値を有している第3負バイアスを供給し、
前記プログラムされたメモリーセルの前記第1ビット線および前記第2ビット線に前記接地バイアスを供給することを特徴とする請求項4記載のメモリーデバイスを操作する方法。 - 前記ステップ(c)は、さらに、前記第1負バイアスに等しい第3負バイアスを供給するものであることを特徴とする請求項5記載のメモリーデバイスを操作する方法。
- 前記ステップ(c)は、さらに、前記プログラムされたメモリーセルが消去される時、前記第1電子トンネリングプロセスおよび前記第2電子トンネリングプロセス間で動的バランスを保つことを含むものであることを特徴とする請求項6記載のメモリーデバイスを操作する方法。
- 前記ステップ(b)は、前記リセットされたメモリーセルの前記第1ビット線に隣接する前記捕獲層の一部分への電子トンネリングを引き起こすものであることを特徴とする請求項1記載のメモリーデバイスを操作する方法。
- 前記ステップ(b)は、さらに、第2正バイアスを前記リセットされたメモリーセルの前記ワード線に供給し、
第3負バイアスを該メモリーセルの前記第2ビット線に供給し、
前記接地バイアスを該メモリーセルの前記第1ビット線に供給することにより、
前記リセットされたメモリーセルの前記第2ビット部分をプログラムすることを包含することを特徴とする請求項1記載のメモリーデバイスを操作する方法。 - 前記メモリーデバイスを操作する方法が、さらに、
(d)前記プログラムされたメモリーセルの前記第1ビット部分を読み出すステップを含み、
該ステップ(d)は、第3正バイアスを前記プログラムされたメモリーセルの前記ワード線に供給し、
接地バイアスを該メモリーセルの前記第1ビット線に供給し、
第4負バイアスを該メモリーセルの前記第2ビット線に供給することを特徴とする請求項1記載のメモリーデバイスを操作する方法。 - 前記第3正バイアスは、前記プログラムされたメモリーセルの前記第1ビット部分のしきい値電圧より小さく、かつ、該メモリーセルのしきい値電圧より大きいものであることを特徴とする請求項10記載のメモリーデバイスを操作する方法。
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