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- イン・シトゥー・ドープシリコンによってボイドフリー高アスペクト比トレンチを形成するための方法であって、
高アスペクト比を有する深トレンチを提供するステップと、
前記トレンチ内に第1のドープアモルファスシリコン層を形成するステップであって、成膜直後(as−deposited)の状態で、前記形成された層がV状プロファイルを提示するように、前記層が100%より大きなステップカバレージを有するステップと、
前記トレンチを充填するために前記第1の層にわたって第2のドープアモルファスシリコン層を形成するステップと、
を備える方法。 - 前記第2のドープアモルファスシリコン層の前記膜が、前記第1のドープアモルファスシリコン層より低い、成膜直後の状態のドーパント濃度を有する、請求項1に記載の方法。
- 前記第1および第2のドープアモルファスシリコン層がヒ素(As)ドープ層である、請求項1に記載の方法。
- 前記深トレンチが25:1より大きなアスペクト比を有する、請求項1に記載の方法。
- 前記第1および第2のドープアモルファスシリコン層にわたって第3の無ドープ層を形成するステップをさらに含む、請求項1に記載の方法。
- 成膜直後の状態の前記第1のドープアモルファスシリコン層が100%より大きなステップカバレージを有する、請求項1に記載の方法。
- 前記形成ステップが平行マルチウェーハ処理チャンバで実施される、請求項1に記載の方法。
- 前記第1のドープアモルファスシリコン層のヒ素ドーパントの最小濃度が、熱アニーリング処理ステップを実行する前に少なくとも1×1020cm−3である、請求項1に記載の方法。
- 膜がボトムアップから堆積する第1のアモルファスシリコン堆積層を形成するステップを備える、深トレンチをボイドフリー充填するための方法。
- 高アスペクト比トレンチのボイドフリー充填を達成するために、複数ウェーハ処理チャンバで複数のウェーハを同時処理するための方法であって、
ウェーハサポートを含むプロセスチャンバを提供するステップであって、前記サポートが1つ以上のウェーハを保持可能であるステップと、
1つ以上のウェーハをプロセスチャンバに提供し、かつ前記ウェーハを前記サポート内に位置決めするステップであって、前記提供されたウェーハの各々が複数の高アスペクト比トレンチをその中に形成しているステップと、
アルシンソースガスおよびシランソースガスの混合物を前記ウェーハに同時に導入することによって、前記混合ガスが前記ウェーハにわたって流されるステップと、
前記トレンチ内の前記堆積層の前記ステップカバレージが100%より大きくなるように、前記ガスを一定温度に加熱することによって、前記シランおよびアルシンが前記ウェーハの前記表面および前記深トレンチ内で反応して、ヒ素ドープアモルファスシリコンの層を堆積するステップと、
を備える方法。 - 前記方法がさらに、前記トレンチの充填が完了される前記プロセスチャンバから前記ウェーハを除去せずに実行される第2の堆積ステップと、ヒ素ドープアモルファスシリコンの更なる層を堆積するためにより高い堆積レートで実施される第2の反応とを含む、請求項9に記載の方法。
- 前記プロセスチャンバから前記ウェーハを除去せずに、アモルファスシリコンの無ドープ層が前記充填されたトレンチの上部に堆積される第3の堆積ステップが実施される、請求項10に記載の方法。
- 前記第1の堆積膜の前記ステップカバレージが100%〜150%である、請求項9に記載の方法。
- 少なくとも25個のウェーハが同時に処理される、請求項9に記載の方法。
- 複数の深トレンチをその中でエッチングする半導体ウェーハであって、前記トレンチのうちの1つ以上が、
ウェーハサポートを含むプロセスチャンバを提供するステップであって、前記サポートが1つ以上のウェーハを保持可能であるステップと、
1つ以上のウェーハをプロセスチャンバに提供し、かつ前記ウェーハを前記サポート内に位置決めするステップであって、前記提供されたウェーハの各々が複数の高アスペクト比トレンチをその中に形成しているステップと、
アルシンソースガスおよびシランソースガスの混合物を前記ウェーハに同時に導入することによって、前記混合ガスが前記ウェーハにわたって流されるステップと、
前記トレンチ内の前記堆積層の前記ステップカバレージが100%より大きくなるように、前記ガスをある温度に加熱することによって、前記シランおよびアルシンが前記ウェーハの表面および前記深トレンチ内で反応して、ヒ素ドープアモルファスシリコンの層を堆積するステップと、
を備える方法に従って、ヒ素ドープアモルファスシリコン膜によって充填されている半導体ウェーハ。 - 深トレンチが誘電層によって裏打ちされ、かつヒ素ドープアモルファスシリコンによってボイドフリー充填される、深トレンチキャパシタ構造前駆体をその中に形成している半導体ウェーハを備える製品。
- 前記誘電層が、酸化物、窒化物および酸化物の個別層を含む、請求項16に記載の製品。
- 半導体ウェーハに配置された深トレンチのボイドフリー充填の方法であって、
ヒ素(As)ドープアモルファスシリコンを備える前記トレンチ内に第1の堆積コンフォーマル層を形成するステップであって、前記層がアルシン(AsH3)およびシラン(SiH4)の反応によって形成され、前記AsH3/SiH4比が2×10−4〜8×10−4であり、前記反応圧力が0.5トール〜10トールであり、前記堆積温度が520℃〜570℃であるステップと、
ヒ素(As)ドープアモルファスシリコンを備える前記トレンチ内に第2の堆積層を形成するステップであって、前記第2の層がアルシン(AsH3)およびシラン(SiH4)の反応によって形成され、前記AsH3/SiH4比が2×10−4〜8×10−4であり、前記反応圧力が0.5トール〜10トールであり、前記堆積温度が520℃〜570℃であるステップと、を含むことによって、
前記第2の堆積層の前記AsH3/SiH4比および圧力が、前記第2の層の前記堆積レートが前記第1の層の前記堆積レートよりも速くなるように選択され、かつ第2の堆積層形成ステップが、前記充填材料にボイドを形成せずに前記トレンチを充填するのに十分な時間継続される方法。 - 前記ウェーハ表面の平坦化の前に前記充填された深トレンチにわたって、厚い無ドープアモルファスシリコンキャップ層を形成する更なるステップを含む、請求項18に記載の方法。
- 窒素ガスが前記第1の堆積ステップ中に導入される、請求項18に記載の方法。
- 水素ガスが前記第1の堆積ステップ中に導入される、請求項18に記載の方法。
- イン・シトゥー・ドープシリコンによってボイドフリー高アスペクト比トレンチを形成するための方法であって、
電界領域および高アスペクト比深トレンチをその中に形成している基板を、処理流域を有する基板処理チャンバに提供するステップと、
前記高アスペクト比深トレンチにおいて100%より高いステップカバレージを有する前記高アスペクト比深トレンチ内に、第1のドープアモルファスシリコン層を堆積するステップであって、
前記基板を約520℃〜約570℃の温度に加熱する工程と、
第1のガスを前記処理領域に流す工程と、
シラン含有ガスを前記処理領域に流す工程と、
ヒ素(As)含有ガスを前記処理領域に流す工程であって、ヒ素の全濃度が第1の濃度に等しい工程と、を備えるステップと、
前記高アスペクト比深トレンチ内に第2のドープアモルファスシリコン層を堆積するステップであって、
前記基板を約520℃〜約570℃の温度に加熱する工程と、
第1のガスを前記処理領域に流す工程と、
シラン含有ガスを前記処理領域に流す工程と、
ヒ素(As)含有ガスを前記処理領域に流す工程であって、ヒ素の全濃度が前記第1の濃度未満の第2の濃度に等しい工程と、を備えるステップと
を備える方法。 - 前記第1の濃度が、前記電界領域上の前記第1のドープアモルファスシリコン層の堆積を阻害するのに十分高い、請求項21に記載の方法。
- 前記第1のガスが窒素、水素およびヘリウムからなる群より選択される、請求項21に記載の方法。
- 第1のドープアモルファスシリコン層がV状プロファイルを有する、請求項21に記載の方法。
- イン・シトゥー・ドープシリコンによってボイドフリー高アスペクト比トレンチを形成するための方法であって、
電界領域および高アスペクト比深トレンチをその中に形成している基板を、処理領域を有する基板処理チャンバに提供するステップと、
前記高アスペクト比深トレンチにおいて100%より大きなステップカバレージを有する前記高アスペクト比深トレンチ内に、第1のドープアモルファスシリコン層を堆積するステップであって、
前記基板を約520℃〜約570℃の温度に加熱する工程と、
シラン含有ガスを前記処理領域に流す工程と、
ヒ素(As)含有ガスを前記処理領域に流す工程と、
第1のガスを前記処理領域に流す工程と、
前記処理領域において第1の全圧に達するまで、前記第1のガス、前記シラン含有ガスおよび前記ヒ素(As)含有ガスの流れを適合させる工程と、を備えるステップと、
前記高アスペクト比深トレンチ内に第2のドープアモルファスシリコン層を堆積するステップであって、
前記基板を約520℃〜約570℃の温度に加熱する工程と、
シラン含有ガスを前記処理領域に流す工程と、
ヒ素(As)含有ガスを前記処理領域に流す工程と、
第1のガスを前記処理領域に流す工程と、
前記処理領域において第2の全圧に達するまで前記第1のガス、前記シラン含有ガスおよび前記ヒ素(As)含有ガスの流れを適合させる工程であって、前記第2の全圧が前記第1の全圧未満である工程と、を備えるステップと
を備える方法。 - 前記第1のガスが窒素、水素およびヘリウムからなる群より選択される、請求項25に記載の方法。
- 第1のドープアモルファスシリコン層がV状プロファイルを有する、請求項25に記載の方法。
- ボイドフリー充填ヒ素(As)ドープアモルファスシリコン深トレンチ構造。
- 前記深トレンチが40:1より大きなアスペクト比を有する、請求項28に記載の深トレンチ構造。
- 前記トレンチ内のヒ素ドーパントの最小濃度が熱アニーリング前に1×1020である、請求項28に記載の深トレンチ構造。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/011,550 | 2004-12-14 | ||
US11/011,550 US7109097B2 (en) | 2004-12-14 | 2004-12-14 | Process sequence for doped silicon fill of deep trenches |
PCT/US2005/044985 WO2006065776A2 (en) | 2004-12-14 | 2005-12-13 | Process sequence for doped silicon fill of deep trenches |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2008523640A JP2008523640A (ja) | 2008-07-03 |
JP2008523640A5 true JP2008523640A5 (ja) | 2011-08-18 |
JP5252417B2 JP5252417B2 (ja) | 2013-07-31 |
Family
ID=36584548
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007546817A Expired - Fee Related JP5252417B2 (ja) | 2004-12-14 | 2005-12-13 | 深トレンチのドープシリコン充填のプロセスシーケンス |
Country Status (6)
Country | Link |
---|---|
US (3) | US7109097B2 (ja) |
EP (1) | EP1829095A2 (ja) |
JP (1) | JP5252417B2 (ja) |
KR (1) | KR100930140B1 (ja) |
CN (1) | CN100561694C (ja) |
WO (1) | WO2006065776A2 (ja) |
Families Citing this family (36)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3998677B2 (ja) * | 2004-10-19 | 2007-10-31 | 株式会社東芝 | 半導体ウェハの製造方法 |
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US10480066B2 (en) | 2015-12-19 | 2019-11-19 | Applied Materials, Inc. | Metal deposition methods |
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US9768072B1 (en) | 2016-06-30 | 2017-09-19 | International Business Machines Corporation | Fabrication of a vertical fin field effect transistor with reduced dimensional variations |
KR102499035B1 (ko) | 2016-07-25 | 2023-02-13 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
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-
2004
- 2004-12-14 US US11/011,550 patent/US7109097B2/en not_active Expired - Fee Related
-
2005
- 2005-12-13 KR KR1020077015164A patent/KR100930140B1/ko not_active IP Right Cessation
- 2005-12-13 WO PCT/US2005/044985 patent/WO2006065776A2/en active Application Filing
- 2005-12-13 JP JP2007546817A patent/JP5252417B2/ja not_active Expired - Fee Related
- 2005-12-13 CN CNB2005800429745A patent/CN100561694C/zh not_active Expired - Fee Related
- 2005-12-13 EP EP05853813A patent/EP1829095A2/en not_active Withdrawn
-
2006
- 2006-05-30 US US11/420,893 patent/US7446366B2/en not_active Expired - Fee Related
-
2008
- 2008-08-27 US US12/199,402 patent/US7713881B2/en not_active Expired - Fee Related
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---|---|---|
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