KR20240008945A - 유동성 cvd 막 결함 감소 - Google Patents

유동성 cvd 막 결함 감소 Download PDF

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웬후이 리
파르켓 피. 자
만다르 비. 판딧
만-핑 차이
징메이 량
마이클 웬영 치앙
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

본원에서 개시되는 프로세싱 방법들은, 실리콘-함유 전구체 및 반응물에 기판 표면을 노출시킴으로써, 기판 표면 상에 핵형성 층 및 FCVD(flowable chemical vapor deposition) 막을 형성하는 단계를 포함한다. 전구체/반응물 압력비, 전구체/반응물 유동비(flow ratio), 및 기판 온도 중 적어도 하나를 제어함으로써, 소형 결함들의 형성이 최소화된다. 프로세스 파라미터들 중 적어도 하나를 제어하는 것은 소형 결함들의 수를 감소시킬 수 있다. FCVD 막은 평활한 FCVD 막을 형성하기 위해 임의의 적절한 경화 프로세스에 의해 경화될 수 있다.

Description

유동성 CVD 막 결함 감소
[0001] 본 개시내용은 일반적으로 막들의 프로세싱 방법들에 관한 것이다. 특히, 본 개시내용은 FCVD(flowable chemical vapor deposition) 박막들을 위한 프로세싱 방법들에 관한 것이다.
[0002] 마이크로전자 디바이스 제작에서, 평탄한 표면들 및 트렌치들을 갖는 표면들 둘 모두에 대해 평활한 기판 표면을 제공하기 위해, FCVD(flowable chemical vapor deposition)이 사용된다. 특히, 많은 애플리케이션들에 대해, 공극화(voiding) 없이 10:1보다 더 큰 종횡비(AR)들을 갖는 좁은 트렌치들을 충전할 필요가 있다. 하나의 애플리케이션은 STI(shallow trench isolation)를 위한 것이다. STI 애플리케이션들의 경우, 막은 매우 낮은 누설로 트렌치(예컨대, 2 미만의 습식 에칭 레이트 비(rate ratio)를 가짐) 전반에 걸쳐 고품질일 필요가 있다. 구조들의 치수들이 감소되고 구조들의 종횡비들이 증가됨에 따라, 증착 직후의 FCVD 막들의 사후 경화 방법들이 어려워져서, 충전된 트렌치 전체에 걸쳐 다양한 조성을 갖는 막들이 초래된다.
[0003] 유전체 막들의 종래의 PECVD(plasma-enhanced chemical vapor deposition)은 좁은 트렌치들의 최상부 상에 버섯 형상 막을 형성한다. 이는, 플라즈마가 깊은 트렌치들 내로 침투할 수 없기 때문이다. 그 결과, 최상부로부터 좁은 트렌치가 핀칭-오프(pinching-off)되어서, 트렌치의 최하부에 공극을 형성한다.
[0004] FCVD(flowable chemical vapor deposition)은 첨단 세대들의 반도체 디바이스들에서 널리 사용되어 왔다. 피쳐 사이즈들이 감소함에 따라, FCVD 막들의 요구되는 갭 충전 볼륨은 이전의 노드들과 비교하여 크게 감소될 수 있다(예를 들어, < 500 Å 또는 < 300 Å). 높은 갭 충전 성능뿐만 아니라 평활하고 균일한 표면을 갖는 얇은 FCVD 막들을 증착하는 것은 난제이다. FCVD 막의 초기 핵형성 동안, 소형 결함들이 FCVD 막 핵형성 층 상에 자체-생성된다. 대략 10 nm일 수 있는 이러한 소형 결함들은 FCVD 막 위의 라이너의 증착을 어닐링한 후에 크기가 4배 내지 6배 확대된다. FCVD 막의 불균일한 초기 핵형성은 표면 거칠기를 야기한다. 따라서, FCVD 막들에서 소형 결함들을 감소시키는 방법들이 필요하다.
[0005] 본 개시내용의 하나 이상의 실시예들은, 기판 프로세싱 방법들에 관한 것이며, 방법들은 실리콘-함유 전구체 및 반응물에 기판 표면을 노출시킴으로써 기판 표면 상에 핵형성 층 및 FCVD(flowable chemical vapor deposition) 막을 형성하는 단계; 소형 결함들의 형성을 최소화하기 위해, 전구체/반응물 압력비, 전구체/반응물 유동비(precursor/reactant flow ratio) 및 기판 온도 중 적어도 하나를 제어하는 단계; 그리고 FCVD 막을 경화시키는 단계를 포함한다.
[0006] 본 개시내용의 부가적인 실시예들은 프로세싱 방법들에 관한 것이며, 프로세싱 방법들은 실리콘-함유 전구체 및 반응물에 기판 표면을 노출시킴으로써 기판 표면 상의 갭에 핵형성 층 및 FCVD(flowable chemical vapor deposition) 막을 형성하는 단계; 소형 결함들의 형성을 최소화하기 위해, 전구체/반응물 압력비, 전구체/반응물 유동비 및 기판 온도 중 적어도 하나를 제어하는 단계; 그리고 FCVD 막을 경화시키는 단계를 포함한다.
[0007] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0008] 도 1은 본 개시내용의 하나 이상의 실시예들에 따른 기판의 단면도를 도시한다.
[0009] 도 2는 본 개시내용의 하나 이상의 실시예들에 따른 기판의 단면도를 도시한다.
[0010] 도 3은 본 개시내용의 하나 이상의 실시예들에 따른 기판 프로세싱 방법의 흐름도를 예시한다.
[0011] 도 4는 본 개시내용의 하나 이상의 실시예들에 따른 프로세싱 방법의 흐름도를 예시한다.
[0012] 도 5는 본 개시내용의 하나 이상의 실시예들에 따른 기판 프로세싱 챔버의 단면도를 예시한다.
[0013] 본 개시내용의 여러 예시적인 실시예들을 설명하기 전에, 본 개시내용은 다음 설명에서 제시되는 구성 또는 프로세스 단계들의 세부사항들에 제한되지 않는다고 이해되어야 한다. 본 개시내용은 다른 실시예들이 가능하며, 다양한 방식들로 실시되거나 또는 수행될 수 있다.
[0014] 본원에서 사용되는 바와 같은 "수평"이라는 용어는, 마스크 블랭크의 배향에 관계없이, 마스크 블랭크의 평면 또는 표면에 평행한 평면으로서 정의된다. "수직"이라는 용어는 방금 정의된 바와 같은 수평에 수직인 방향을 지칭한다. "위", "아래", "최하부", "최상부", "측면"("측벽"에서와 같이), "고(higher)", "하부(lower)", "상부(upper)", "상(over)" 및 "밑(under)"과 같은 용어들은 도면들에 도시된 바와 같이, 수평 평면에 대해 정의된다.
[0015] "~ 상에"라는 용어는 엘리먼트들 사이에 직접적인 접촉이 있음을 나타낸다. "바로 위에"라는 용어는 개재하는 엘리먼트들 없이 엘리먼트들 사이에 직접적인 접촉이 있음을 나타낸다. 당업자들은, 프로세스 구역들을 설명하기 위해 "제1" 및 "제2"와 같은 서수들을 사용하는 것이 프로세싱 챔버 내의 특정 위치 또는 프로세싱 챔버 내의 노출 순서를 의미하지 않는다는 것을 이해할 것이다.
[0016] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "기판"이라는 용어는 프로세스가 작용하는 표면 또는 표면의 일부를 의미한다. 또한, 문맥상 명확하게 달리 표시되지 않는 한, 기판에 대한 언급은 기판의 일부만을 지칭할 수 있다는 것이 당업자들에 의해 이해될 것이다. 부가적으로, 기판 상에 증착하는 것에 대한 참조는 베어(bare) 기판, 및 하나 이상의 막들 또는 피쳐(feature)들이 상부에 증착 또는 형성된 기판 둘 모두를 의미할 수 있다. 예컨대, 프로세싱이 수행될 수 있는 기판 표면은 애플리케이션에 따라, 실리콘, 실리콘 산화물, 변형된 실리콘, SOI(silicon on insulator), 탄소 도핑된 실리콘 산화물들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어와 같은 재료들, 및 금속들, 금속 질화물들, 금속 합금들 및 다른 전도성 재료들과 같은 임의의 다른 재료들을 포함한다. 기판들은 반도체 웨이퍼들을 포함한다(이에 제한되지 않음). 기판들은 기판 표면을 연마, 에칭, 환원, 산화, 수산화, 어닐링, UV 경화, e-빔 경화 및/또는 베이크(bake)하기 위한 전처리 프로세스에 노출될 수 있다.
[0017] 본 개시내용의 실시예들은 FCVD 막의 표면 거칠기를 개선하는 방법들을 제공한다. 일부 실시예들은 유리하게, 클러스터 툴 환경에서 수행될 수 있는 순환 증착-처리 프로세스들을 수반하는 방법들을 제공한다. 일부 실시예들은 유리하게, 작은 치수들을 갖는 고 종횡비(AR) 트렌치들/피쳐들을 충전하기 위해 사용될 수 있는 시임-프리(seam-free)의 고품질의 낮은 거칠기 막들을 제공한다.
[0018] 하나 이상의 실시예들에서, FCVD(flowable chemical vapor deposition) 전의 기판 표면 상의 표면 처리는 유리하게, 초기 핵형성의 균일성을 개선하고 유동성 CVD 막의 전체 평활도를 개선한다. 하나 이상의 실시예들에서, 불활성 또는 반응성 가스들을 이용한 플라즈마 처리가 효과적인 것으로 밝혀졌다. 하나 이상의 실시예들에서, 플라즈마 전처리는 아르곤(Ar), 헬륨(He), 암모니아(NH3), 질소(N2), 수소(H2) 또는 이들의 혼합물들과 같은 주변과 함께 RPS(remote plasma source) 또는 CCP(capacitively coupled plasma) 또는 ICP(inductively coupled plasma)에 의해 생성된다. 하나 이상의 실시예들에서, 반응물들이 도입되는 순서를 변화시키고 반응물들의 유동비를 변화시키며 그리고 증착 동안 챔버에서 반응물들의 보유 시간을 변화시킴으로써, 초기 핵형성 평활도가 추가로 개선될 수 있다.
[0019] 하나 이상의 실시예들에서, FCVD 막의 증착을 종료하는 것은 재료의 후속 층들의 매끄러운 증착을 가능하게 할 수 있다. 하나 이상의 실시예들에서, 증착의 종료 시에 라디칼 잔류물들의 신속한 제거 및 바람직하지 않은 프로세스 체제(regime)들에서의 반응을 회피하는 것은 표면 거칠기를 감소시킨다.
[0020] 본 개시내용의 하나 이상의 실시예들은, 고 종횡비 구조들(예컨대, AR > 8:1)을 충전할 수 있는 FCVD 막들이 증착되는 프로세스들에 관한 것이다. 본 개시내용의 실시예들은 평활한 표면을 형성하기 위해, FCVD 막의 형성 전에 기판 표면을 전처리하는 방법을 제공한다.
[0021] 하나 이상의 실시예들에서, 본 개시내용은 갭 충전 애플리케이션들에서의 FCVD 막들의 증착을 제공하지만, 본 개시내용은 갭 충전 애플리케이션들로 제한되지 않는다. 일부 실시예들에서, FCVD 막들의 증착은 평탄한 기판 또는 평탄한 기판 표면 상에, 예컨대 메사의 상부 표면 상에 발생한다. FCVD 막은 웨이퍼 상에 증착될 수 있으며(일부 실시예들에서, 웨이퍼의 온도는 -10℃ 내지 200℃의 온도임), 유동성으로 인해, FCVD 막의 폴리머들이 유동하여 피트(pit)들, 스크래치들 및 갭들을 채울 것이다. 그러나, 당해 기술분야에서 통상의 지식을 가진 자들은 설명된 전구체들 및 방법들이 갭 충전 애플리케이션들로 제한되지 않으며 임의의 FCVD 막 형성에 사용될 수 있다는 것을 이해할 것이다. 도 1은 피쳐(110)를 갖는 기판(100)의 부분 단면도를 도시한다. 도면들은 예시적인 목적들을 위해 단일 피쳐를 갖는 기판들을 도시하고 있지만, 당업자들은 하나 초과의 피쳐가 존재할 수 있다는 것을 이해할 것이다. 피쳐(110)의 형상은 트렌치들 및 원통형 비아들을 포함(그러나, 이에 제한되지 않음)하는 임의의 적절한 형상일 수 있다. 이와 관련하여 사용되는 바와 같이, "피쳐"라는 용어는 임의의 의도적인 표면 불규칙성을 의미한다. 피쳐들의 적절한 예들은, 최상부, 2개의 측벽들 및 최하부를 갖는 트렌치들, 최상부 및 2개의 측벽들을 갖는 피크들을 포함한다(그러나 이에 제한되지 않음). 피쳐들은 임의의 적절한 종횡비(피쳐의 깊이 대 피쳐의 폭의 비)를 가질 수 있다. 일부 실시예들에서, 종횡비는 약 5:1, 10:1, 15:1, 20:1, 25:1, 30:1, 35:1 또는 40:1 이상이다.
[0022] 하나 이상의 실시예들에서, 기판(100)은 기판 표면(120) 및 적어도 하나의 피쳐(110)를 포함한다. 적어도 하나의 피쳐(110)는 기판 표면(120)에 개구를 형성한다. 적어도 하나의 피쳐(110)는 기판 표면(120)으로부터 최하부 표면(112)까지 깊이(D)로 연장된다. 적어도 하나의 피쳐(110)는, 적어도 하나의 피쳐(110)의 폭(W)을 정의하는 제1 측벽(114) 및 제2 측벽(116)을 갖는다. 측벽들 및 최하부에 의해 형성된 개방 영역은 또한 갭으로 지칭된다.
[0023] 하나 이상의 실시예들에서, 소형 결함들이 측벽들 및 최하부에 의해 형성된 개방 영역에 존재할 수 있다. 하나 이상의 실시예들에서, 소형 결함들은 초기 핵형성 동안 FCVD 막 핵형성 층 상에 자체-생성된다. 하나 이상의 실시예들에서, 불균일한 핵형성은 소형 결함들을 포함한다. 하나 이상의 실시예들에 따르면, "소형 결함들"은 직경이 약 10 nm(예컨대, 약 5 nm 내지 약 15 nm의 범위 내)인 결함들을 지칭한다. 불-균일한 핵형성은 표면 거칠기의 증가를 야기할 수 있다. 하나 이상의 실시예들에서, 본원에서 설명되는 바와 같은 기판 프로세싱 방법 또는 프로세싱 방법을 사용하기 전에, 다수의 소형 결함들은, 프로세스 파라미터들을 제어하고 결함들의 수를 감소시키기 위해 본원에서 설명된 방법들 중 임의의 방법을 사용하지 않고 발생하는 최대 500개의 소형 결함들의 기준값을 포함할 수 있다. 프로세스 파라미터들 중 적어도 하나를 제어하는 것은, 소형 결함들의 기준값을 감소시켜 프로세스 파라미터들 중 적어도 하나가 본원에 설명된 바와 같이 제어되지 않을 때 획득되는 기준값과 비교하여 감소된 수의 소형 결함들을 제공한다. 하나 이상의 실시예들에서, 감소된 수의 소형 결함들은 약 0개의 결함들 내지 약 45개의 결함들의 범위이다. 하나 이상의 실시예들에서, 감소된 수의 소형 결함들은 약 0개의 결함들 내지 약 10개의 결함들의 범위이다.
[0024] 하나 이상의 실시예들에서, FCVD 막의 소형 결함들의 수를 카운팅하고, FCVD 막의 SEM 이미지로부터의 이미지 픽셀 수를 사용하여 소형 결함들의 사이즈를 측정하기 위해, SEM(scanning electron microscope)이 사용된다. 하나 이상의 실시예들에서, FCVD 막의 거칠기를 측정하기 위해, AFM(atomic force microscope)이 사용된다.
[0025] 프로세스 파라미터들 중 적어도 하나를 제어하는 것은 균일한 초기 핵형성을 개선한다는 것이 발견되었다. 하나 이상의 실시예들에서, 균일한 초기 핵형성은 소형 결함들의 수를 감소시킨다. 본 개시내용의 하나 이상의 실시예들은, 상부에 적어도 하나의 피쳐를 갖는 기판 표면이 제공되는 프로세싱 방법들에 관한 것이다. 이와 관련하여 사용되는 바와 같이, "제공되는"이라는 용어는 기판이 추가적인 프로세싱을 위한 포지션 또는 환경에 배치되는 것을 의미한다.
[0026] 도 2에 도시된 바와 같이, FCVD 막(150)이 기판 표면(120) 및 적어도 하나의 피쳐(110)의 제1 측벽(114), 제2 측벽(116) 및 최하부 표면(112) 상에 형성된다. FCVD 막(150)은 실질적으로 시임이 형성되지 않도록 적어도 하나의 피쳐(110)를 충전한다. 시임은 피쳐(110)의 측벽들 사이에서 피쳐에 형성되는 갭(그러나, 반드시 피쳐(110)의 측벽들의 중간에 형성되는 것은 아님)이다. 이와 관련하여 사용되는 바와 같이, "실질적으로 시임이 없다"라는 용어는 측벽들 사이의 막에 형성된 임의의 갭이 측벽의 단면적의 약 1% 미만임을 의미한다.
[0027] FCVD 막(150)은 임의의 적절한 프로세스에 의해 형성될 수 있다. 일부 실시예들에서, FCVD 막은 CVD(chemical vapor deposition)에 의해 형성된다. 일부 실시예들에서, FCVD 막은 PECVD(plasma-enhanced chemical vapor deposition)에 의해 형성된다. 달리 말하면, FCVD 막은 PECVD(plasma-enhanced chemical vapor deposition) 프로세스에 의해 증착될 수 있다.
[0028] 본 개시내용의 실시예들은 유리하게, 유동성 CVD 막들의 증착에 사용될 수 있는 평활한 전처리된 기판 표면을 형성하기 위해 기판 표면을 전처리하는 방법들을 제공한다. 하나 이상의 실시예들에서, 평활을 촉진하는 화학 결합(chemical bonding)들을 갖는 평활한 전처리된 기판 표면을 형성하기 위해, 플라즈마로 기판 표면이 전처리된다. 이어서, 전처리된 기판 표면을 전구체 및 반응물에 노출시킴으로써, 전처리된 기판 표면 상에 유동성 CVD 막이 형성된다. 이어서, 유동성 CVD 막이 경화된다.
[0029] 하나 이상의 실시예들에서, 기판 표면을 전처리하는 데 사용되는 플라즈마는 아르곤(Ar), 헬륨(He), 수소(H2), 질소(N2) 또는 암모니아(NH3) 중 하나 이상을 포함한다.
[0030] 하나 이상의 실시예들에서, 기판 표면을 전처리하는 것은 약 5 mTorr 내지 약 100 mTorr의 범위의 압력에서 발생한다. 기판 표면을 전처리하는 것은 약 25℃(또는 주변 온도) 내지 약 400℃의 범위의 온도에서 발생할 수 있다.
[0031] 하나 이상의 실시예들에서, 전처리된 기판 표면 상에 형성되는 유동성 CVD 막은 약 10 nm, 약 15 nm, 약 20 nm, 약 25 nm, 약 30 nm, 약 35 nm, 약 40 nm 또는 약 45 nm를 포함하는, 약 5 nm 내지 약 50 nm의 범위의 두께를 갖는다. 하나 이상의 실시예들에서, 유동성 CVD 막은 초박형이고, 약 50 nm 이하의 두께를 갖는다.
[0032] 도 2를 다시 참조하면, FCVD 막(150)은 임의의 적절한 온도에서 형성될 수 있다. 일부 실시예들에서, FCVD 막(150)은 약 10℃ 내지 약 150℃의 범위의 온도에서 형성된다. 온도는 형성되고 있는 디바이스의 열 버짓(thermal budget)을 보존하기 위해 낮게 유지될 수 있다. 일부 실시예들에서, FCVD 막을 형성하는 것은 약 300℃, 250℃, 200℃, 150℃, 100℃, 75℃, 50℃, 25℃, 또는 0℃ 미만의 온도에서 발생한다.
[0033] 유동성 CVD 막의 조성은 반응성 가스의 조성을 변화시킴으로써 조정될 수 있다. 일부 실시예들에서, 유동성 CVD 막은 실리콘 카바이드(SiC), 실리콘 옥시카바이드(SiOC), 실리콘 카보나이트라이드(SiCN), 실리콘 옥시카보나이트라이드(SiOCN), 실리콘 옥사이드(SiO) 및 실리콘 나이트라이드(SiN) 중 하나 이상을 포함한다. 산소 함유 막을 형성하기 위해, 공-반응물은 예컨대 산소, 오존 또는 물 중 하나 이상을 포함할 수 있다. 질소 함유 막을 형성하기 위해, 공-반응물은, 예를 들어 암모니아, 히드라진, NO2 또는 N2 중 하나 이상을 포함할 수 있다. 탄소 함유 막을 형성하기 위해, 반응성 가스는 예컨대 프로필렌 및 아세틸렌 중 하나 이상을 포함할 수 있다. 당업자들은 유동성 CVD 막의 조성을 변화시키기 위해 다른 종의 조합들이 반응성 가스 혼합물들에 포함될 수 있다는 것을 이해할 것이다.
[0034] 일부 실시예들에서, FCVD 막은 다른 원소로 도핑될 수 있다. 예컨대, 하나 이상의 실시예들에서, FCVD 막은 붕소(B), 비소(As), 또는 인(P) 중 하나 이상으로 도핑될 수 있다. FCVD 막들은, 막 특성들을 개선하기 위해 붕소(B) 및 인(P)과 같은 원소들로 도핑될 수 있다. 붕소 및 인을 함유하는 전구체들은 증착 프로세스 동안 트리실릴아민(TSA) 및 암모니아(NH3) 전구체들과 함께 공동-유동될 수 있거나, 또는 증착이 완료된 후에 침윤될 수 있다. 붕소-함유 전구체들은 아미노보란들/보란 화합물들일 수 있고, 인-함유 전구체들은 포스페이트/포스파이트 화합물들일 수 있다. 일부 실시예들에서, FCVD 막을 도핑하는 것은 도펀트 전구체를 트리실릴아민(TSA) 및 암모니아(NH3) 전구체들과 공동-유동시키는 것을 포함한다. 일부 실시예들에서, FCVD 막을 도핑하는 것은 별개의 프로세스에서의 도펀트 원소의 주입을 포함한다.
[0035] 이제 도 3을 참조하면, 기판 프로세싱 방법의 예시적인 실시예가 도시된다. 방법(300)은, 동작(310)에서, 실리콘-함유 전구체 및 반응물에 기판 표면을 노출시킴으로써, 동작(320)에서, 기판 표면 상에 핵형성 층 및 FCVD(flowable chemical vapor deposition) 막을 형성하는 단계를 포함한다. 방법(300)은, 동작(330)에서, 적어도 하나의 프로세스 파라미터를 제어하는 단계를 더 포함한다. 본원에서 사용되는 바와 같이, "프로세스 파라미터"는 전구체/반응물 압력비, 전구체/반응물 유동비, 및 기판 온도 중 적어도 하나를 포함한다. 방법(300)은, 동작(340)에서, FCVD 막을 경화시키는 단계를 포함한다.
[0036] 하나 이상의 실시예들에서, 전구체는 트리실릴아민(TSA)을 포함한다. 하나 이상의 실시예들에서, 반응물은 암모니아(NH3)를 포함한다. 일부 실시예들에서, 트리실릴아민(TSA) 전구체는 다양한 조성들의 막들을 증착하기 위해 유동성 프로세스에서 다른 전구체와 함께 사용될 수 있다(예컨대, 다른 Si-함유 전구체와의 공동-유동). 예로서, 실리콘 및 탄화수소 기들을 함유하는 전구체들은, FCVD 막 내로 탄소를 혼입시키기 위해 트리실릴아민(TSA)/NH3 프로세스에 사용될 수 있다. 하나 이상의 실시예들에서, TSA/NH3 프로세스로부터 획득된 FCVD 막들은 SiO 또는 SiN 막들이다. 탄소 및 실리콘을 함유하는 전구체의 첨가에 의해, SiOC, SiCON 또는 SiCN 막들이 증착될 수 있다.
[0037] 하나 이상의 실시예들에서, 트리실릴아민(TSA) 전구체는 CVD 챔버로 기화 전달될 수 있으며, 적절한 공-반응물(예컨대, 암모니아(NH3), 산소(O2), 이산화탄소(CO2), 일산화탄소(CO), 아르곤(Ar), 헬륨(He), 수소(H2) 또는 이들의 임의의 조합)이 예컨대 공-반응물들로서 플라즈마 활성 종을 생성할 RPS(remote plasma source)를 통해 챔버에 전달될 수 있다. 플라즈마 활성화된 공-반응물 분자들(라디칼들)은 고 에너지들을 가지며, 가스상(gas phase)의 트리실릴아민(TSA) 전구체 분자들과 반응하여 대응하는 유동성 폴리머들을 형성할 수 있다. 일부 실시예들에서, 플라즈마는, NH3, O2, CO2, CO, Ar, He, 또는 H2 중 하나 이상을 포함하는 플라즈마 가스를 이용하여 생성된다.
[0038] 하나 이상의 실시예들에서, 플라즈마는 프로세싱 챔버 내에서 생성 또는 점화될 수 있거나(예컨대, 직접 플라즈마), 또는 프로세싱 챔버 외부에서 생성되어 프로세싱 챔버 내로 유동될 수 있다(예컨대, 원격 플라즈마).
[0039] 하나 이상의 실시예들에서, 기판 표면을 실리콘-함유 전구체 및 반응물에 노출시키는 것은 아르곤(Ar), 헬륨(He), 산소(O2), 및 이들의 조합들로 구성된 군으로부터 선택된 캐리어 가스 중 하나 이상을 유동시키는 것을 포함한다.
[0040] 일부 실시예들에서, 프로세싱 방법은, FCVD 증착을 이용하여, 처리된 기판 위로 트리실릴아민(TSA)을 계속 유동시키면서, 기판 환경으로부터 산소(O2)를 제거하고 암모니아(NH3)의 유동을 차단하는 단계를 더 포함한다. 이론에 의해 구속되도록 의도하지 않으면서, 이러한 종결 프로세스를 이용하여 FCVD 막의 표면 거칠기가 개선되는 것으로 생각된다.
[0041] 다른 실시예들에서, 기판 표면을 노출시키는 것은 실질적으로 산소(O2)의 부재 시에 수행된다. 달리 말하면, 하나 이상의 실시예들에서, TSA 및 NH3가 기판 표면 위로 유동될 때, 기판 표면에는 산소(O2)가 실질적으로 없다. 본원에서 사용되는 바와 같이, "실질적으로 부재 시에"라는 용어 또는 "실질적으로 없는"이라는 용어는, 기판 표면을 둘러싸는 분위기(atmosphere)에 4% 미만, 3% 미만, 2% 미만, 1% 미만 및 0.5% 미만을 포함하는, 5% 미만의 산소가 존재함을 의미한다.
[0042] 하나 이상의 실시예들에서, 기판 표면을 노출시키는 것은 산소(O2)의 존재 시에 수행된다. 하나 이상의 실시예들에서, 산소(O2)는 실리콘 옥사이드(SiOx) 막들의 형성을 위해 존재한다. 하나 이상의 실시예들에서, 실리콘 질화물(SiNx) 막들의 형성을 위해 암모니아(NH3)가 존재한다.
[0043] 하나 이상의 실시예들에서, 아르곤(Ar)을 유동시키는 것은 적어도 약 1500 sccm의 아르곤(Ar)을 유동시키는 것을 포함한다. 하나 이상의 실시예들에서, 아르곤(Ar)을 유동시키는 것은 약 4000 sccm 이하의 아르곤(Ar)을 유동시키는 것을 포함한다.
[0044] 하나 이상의 실시예들에서, 헬륨(He)을 유동시키는 것은 적어도 약 2400 sccm의 헬륨(He)을 유동시키는 것을 포함한다. 하나 이상의 실시예들에서, 헬륨(He)을 유동시키는 것은 약 5000 sccm 이하의 헬륨(He)을 유동시키는 것을 포함한다.
[0045] 하나 이상의 실시예들에서, 산소(O2)를 유동시키는 것은 적어도 약 5 sccm의 산소(O2)를 유동시키는 것을 포함한다. 하나 이상의 실시예들에서, 산소(O2)를 유동시키는 것은 약 500 sccm 이하의 산소(O2)를 유동시키는 것을 포함한다. 하나 이상의 실시예들에서, 산소(O2)를 유동시키는 것은 약 200 sccm의 산소(O2)를 유동시키는 것을 포함한다.
[0046] 하나 이상의 실시예들에서, 전구체/반응물 압력은 약 0.35 Torr 내지 약 0.8 Torr의 범위이다. 하나 이상의 실시예들에서, 전구체/반응물 압력은 약 0.4 Torr 내지 약 0.65 Torr의 범위이다. 하나 이상의 실시예들에서, 전구체/반응물 압력은 약 0.45 Torr 내지 약 0.5 Torr의 범위이다.
[0047] 하나 이상의 실시예들에서, 전구체/반응물 유동비는 TSA/NH3의 유동비이다. 하나 이상의 실시예들에서, TSA/NH3의 유동비는 15/1 내지 50/1의 범위이다. 하나 이상의 실시예들에서, TSA/NH3의 전구체/반응물 유동비는 16/1 내지 49/1의 범위, 17/1 내지 48/1의 범위, 18/1 내지 47/1의 범위, 19/1 내지 46/1의 범위, 20/1 내지 45/1의 범위, 21/1 내지 44/1의 범위, 22/1 내지 43/1의 범위, 23/1 내지 42/1의 범위, 24/1 내지 41/1의 범위, 25/1 내지 40/1의 범위, 26/1 내지 39/1의 범위, 27/1 내지 38/1의 범위, 28/1 내지 37/1의 범위, 29/1 내지 36/1의 범위, 30/1 내지 35/1의 범위, 31/1 내지 34/1의 범위, 또는 32/1 내지 33/1의 범위이다.
[0048] 하나 이상의 실시예들에서, FCVD 막을 경화시키는 것은 막을 응고시키고, 실질적으로 무-시임 갭 충전(seam-free gap fill)을 형성한다.
[0049] 일부 실시예들에서, FCVD 막을 경화시키는 것은 열적 어닐링을 포함한다. 열적 어닐링은 임의의 적절한 온도 및 임의의 적절한 환경에서 발생할 수 있다. 일부 실시예들에서, FCVD 막은 아세틸렌/에틸렌 환경에서 열적 어닐링에 의해 경화된다.
[0050] 일부 실시예들에서, FCVD 막을 경화시키는 것은 플라즈마 또는 전자 빔에 대한 노출을 포함한다. 막을 경화시키기 위한 플라즈마 노출은 PECVD 플라즈마와 별개인 플라즈마를 포함한다. 플라즈마 종 및 프로세싱 챔버는 동일할 수 있으며, 플라즈마 경화는 PECVD 프로세스와 상이한 단계이다.
[0051] 일부 실시예들에서, FCVD 막을 경화시키는 것은 FCVD 막을 스팀 어닐링 및/또는 산소 플라즈마에 노출시키는 것을 포함한다. 스팀 어닐링 및/또는 산소 플라즈마의 사용은, 경화된 막이 증착 직후의 FCVD 막보다 더 낮은 탄소 함량을 갖도록 FCVD 막의 탄소 함량을 감소시킬 수 있다. 스팀 어닐링 및/또는 산소 플라즈마의 사용은 증착된 유동성 SiC, SiCN 또는 SiOC 막을 SiO로 변환시킬 수 있다.
[0052] 일부 실시예들에서, FCVD 막을 경화시키는 것은 UV 경화 프로세스에 막을 노출시키는 것을 포함한다. UV 경화 프로세스는 약 10℃ 내지 약 550℃의 범위의 온도에서 발생할 수 있다. UV 경화 프로세스는 FCVD 막을 충분히 응고시키는 데 필요한 임의의 적절한 시간 프레임 동안 발생할 수 있다. UV 경화는 상이한 파라미터들, 예컨대, 전력, 온도, 환경으로 수행될 수 있다. 일부 실시예들에서, UV 경화는 아세틸렌/에틸렌 환경에서 발생한다.
[0053] 하나 이상의 실시예들에서, 방법(300)은 선택적으로, 동작(350)에서, 기판 지지부(540)를 가열하는 것을 포함하여, 기판을 기판 아래로부터 가열하는 단계를 포함한다. 하나 이상의 실시예들에서, 방법(300)은 선택적으로, 동작(360)에서, 기판을 기판 위로부터 가열하는 단계를 포함한다. 하나 이상의 실시예들에서, 방법(300)은 동작(370)에서, 상부 표면과 기판 표면 사이의 공간을 유지하는 단계를 선택적으로 포함한다.
[0054] 하나 이상의 실시예들에서, 본원에서 설명되는 바와 같은 기판 프로세싱 방법들은, 예컨대, 기판 프로세싱 챔버에서 기판이 상부에 배치된 기판 지지부(540)를 가열함으로써, 기판을 기판 아래로부터 가열하는 단계를 더 포함한다. 하나 이상의 실시예들에서, 기판 지지부(540)는 페디스털(pedestal)을 포함한다. 하나 이상의 실시예들에서, 기판을 기판 아래로부터 가열하는 것은 기판을 기판 아래로부터 약 20℃ 내지 약 150℃의 범위의 온도로 가열하는 것을 포함한다. 하나 이상의 실시예들에서, 기판을 아래로부터 가열하는 것은 기판을 기판 아래로부터 약 30℃ 내지 약 120℃의 범위의 온도로 가열하는 것을 포함한다. 하나 이상의 실시예들에서, 기판을 기판 아래로부터 가열하는 것은 기판을 기판 아래로부터 약 45℃ 내지 약 100℃의 범위의 온도로 가열하는 것을 포함한다. 하나 이상의 실시예들에서, 기판을 기판 아래로부터 가열하는 것은 소형 결함들의 수를 감소시킨다. 기판을 기판 아래로부터 가열하는 것은 가열식 기판 지지부(540)(예컨대, 페디스털)를 사용할 수 있거나, 또는 보조 가열기들이 사용될 수 있다. 예시적인 실시예들에서, 저항성 가열기들 또는 복사(예컨대, 램프들) 가열기들이 활용될 수 있다.
[0055] 하나 이상의 실시예들에서, 본원에서 설명되는 바와 같은 기판 프로세싱 방법들은, 예컨대, 프로세스가 수행되는 기판 프로세싱 챔버의 상부 표면(560)을 가열함으로써, 기판을 기판 위로부터 가열하는 단계를 더 포함한다. 하나 이상의 실시예들에서, 상부 표면(560)은 돔(dome), 리드(lid), 또는 샤워헤드(showerhead) 중 하나 이상을 포함한다. 하나 이상의 실시예들에서, 기판을 기판 위로부터 가열하는 것은 기판을 기판 위로부터 약 20℃ 내지 약 150℃의 범위의 온도로 가열하는 것을 포함한다. 하나 이상의 실시예들에서, 기판을 기판 위로부터 가열하는 것은 기판을 기판 위로부터 약 30℃ 내지 약 120℃의 범위의 온도로 가열하는 것을 포함한다. 하나 이상의 실시예들에서, 기판을 기판 위로부터 가열하는 것은 기판을 기판 위로부터 약 45℃ 내지 약 100℃의 범위의 온도로 가열하는 것을 포함한다. 하나 이상의 실시예들에서, 기판을 기판 위로부터 가열하는 것은 소형 결함들의 수를 감소시킨다. 기판을 기판 위로부터 가열하는 것은 가열식 기판 지지부(540)를 사용할 수 있거나, 또는 보조 가열기들이 사용될 수 있다. 예시적인 실시예들에서, 저항성 가열기들 또는 복사(예컨대, 램프들) 가열기들이 활용될 수 있다.
[0056] 하나 이상의 실시예들에서, 본원에서 설명되는 바와 같은 기판 프로세싱 방법들은, 상부 표면(560)과 기판 표면(520) 사이의 공간(S)을 유지하는 단계를 더 포함한다. 하나 이상의 실시예들에서, 상부 표면(560)과 기판 표면(520) 사이의 공간(S)을 유지하는 것은 약 2.5 인치(6.35 cm) 내지 약 4.5 인치(11.43 cm)의 범위, 약 2.6 인치(6.60 cm) 내지 약 4.4 인치(11.18 cm)의 범위, 약 2.7 인치(6.86 cm) 내지 약 4.3 인치(10.92 cm)의 범위, 약 2.8 인치(7.11 cm) 내지 약 4.2 인치(10.67 cm)의 범위, 약 2.9 인치(7.37 cm) 내지 약 4.1 인치(10.41 cm)의 범위, 약 3.0 인치(7.62 cm) 내지 약 4.0 인치(10.16 cm)의 범위, 약 3.1 인치(7.87 cm) 내지 약 3.9 인치(9.91 cm)의 범위, 약 3.2 인치(8.13 cm) 내지 약 3.8 인치(9.65 cm)의 범위, 약 3.3 인치(8.38 cm) 내지 약 3.7 인치(9.40 cm)의 범위, 또는 약 3.4 인치(8.64 cm) 내지 약 3.6 인치(9.14 cm)의 범위의 공간을 유지하는 것을 포함한다. 하나 이상의 실시예들에서, 상부 표면(560)과 기판 표면(520) 사이의 공간(S)을 유지하는 것은 소형 결함들의 수를 감소시킨다.
[0057] 하나 이상의 실시예들에서, 상부 표면(560)과 기판 표면(520) 사이의 공간(S)을 유지하는 것은 약 3.10 인치(7.87 cm) 내지 약 3.95 인치(10.03 cm)의 범위의 공간을 유지하는 것을 포함한다. 하나 이상의 실시예들에서, 상부 표면(560)과 기판 표면(520) 사이의 공간(S)을 유지하는 것은 약 3.15 인치(8.00 cm) 내지 약 3.93 인치(9.98 cm)의 범위의 공간을 유지하는 것을 포함한다. 하나 이상의 실시예들에서, 상부 표면(560)과 기판 표면(520) 사이의 공간(S)을 유지하는 것은 약 3.19 인치(8.10 cm) 내지 약 3.92 인치(9.96 cm)의 범위의 공간을 유지하는 것을 포함한다. 하나 이상의 실시예들에서, 상부 표면(560)과 기판 표면(520) 사이의 공간(S)을 유지하는 것은 소형 결함들의 수를 감소시킨다.
[0058] 하나 이상의 실시예들에서, 초기 핵형성 동안 핵형성 층 및 FCVD 막 상에 소형 결함들이 자체-생성된다. 하나 이상의 실시예들에서, 불균일한 핵형성은 소형 결함들을 포함한다. 하나 이상의 실시예들에서, 불균일한 핵형성은 표면 거칠기의 증가를 야기할 수 있다. 하나 이상의 실시예들에서, 본원에서 설명되는 바와 같은 기판 프로세싱 방법 또는 프로세싱 방법을 사용하기 전에, 다수의 소형 결함들은 본원에서 설명되는 프로세스 파라미터들이 활용되지 않을 때 획득되는 최대 500개의 소형 결함들의 기본값을 포함할 수 있다. 하나 이상의 실시예들에서, 프로세스 파라미터들 중 적어도 하나를 제어하는 것은, 본원에 설명된 바와 같이 프로세스 파라미터들 중 적어도 하나를 제어하지 않으면서 획득된 기본값과 비교하여 소형 결함들의 수를 감소시킨다. 하나 이상의 실시예들에서, 소형 결함들의 수는 약 0개의 결함들 내지 약 45개의 결함들의 범위이다. 하나 이상의 실시예들에서, 소형 결함들의 수는 약 0개의 결함들 내지 약 10개의 결함들의 범위이다.
[0059] 본원에서 사용되는 바와 같이, 소형 결함은 직경이 약 5 nm 내지 약 15 nm의 범위인 결함이다. 하나 이상의 실시예들에서, FCVD 막의 소형 결함들의 수를 카운팅하고, FCVD 막의 SEM 이미지로부터의 이미지 픽셀 수를 사용하여 소형 결함들의 사이즈를 측정하기 위해, SEM(scanning electron microscope)이 사용된다. 하나 또는 그 초과의 실시예들에서, FCVD 막의 거칠기를 측정하기 위해 원자간력 현미경(AFM; atomic force microscope)이 사용된다.
[0060] 하나 이상의 실시예들에서, 프로세스 파라미터들 중 적어도 하나를 제어하는 것은 균일한 초기 핵형성을 개선한다. 하나 이상의 실시예들에서, 균일한 초기 핵형성은 소형 결함들의 수를 감소시킨다.
[0061] 이제 도 4를 참조하면, 프로세싱 방법의 예시적인 실시예가 도시된다. 방법(400)은 동작(410)에서, 기판 표면을 실리콘-함유 전구체 및 반응물에 노출시킴으로써, 동작(420)에서, 기판 지지부(540) 및 상부 표면(560)을 포함하는 CVD 프로세싱 챔버에서 기판 표면 상의 갭에 핵형성 층 및 유동성 화학 기상 증착(FCVD) 막을 형성하는 단계를 포함한다. 방법(400)은 동작(430)에서, 적어도 하나의 프로세스 파라미터를 제어하는 단계를 포함한다. 본원에서 사용되는 바와 같이, "프로세스 파라미터"는 전구체/반응물 압력비, 전구체/반응물 유동비, 및 기판 온도 중 적어도 하나를 포함한다. 방법(400)은 동작(400)에서, FCVD 막을 경화시키는 단계를 포함한다.
[0062] 하나 이상의 실시예들에서, 전구체는 트리실릴아민(TSA)을 포함한다. 하나 이상의 실시예들에서, 반응물은 암모니아(NH3)를 포함한다. 일부 실시예들에서, 트리실릴아민(TSA) 전구체는 다양한 조성들의 막들을 증착하기 위해 유동성 프로세스에서 다른 전구체와 함께 사용될 수 있다(예컨대, 다른 Si-함유 전구체와의 공동-유동). 예로서, 실리콘 및 탄화수소 기들을 함유하는 전구체들은, FCVD 막 내로 탄소를 혼입시키기 위해 트리실릴아민(TSA)/NH3 프로세스에 사용될 수 있다. 하나 이상의 실시예들에서, TSA/NH3 프로세스로부터 획득된 FCVD 막들은 SiO 또는 SiN 막들이다. 탄소 및 실리콘을 함유하는 전구체의 첨가에 의해, SiOC, SiCON 또는 SiCN 막들이 증착될 수 있다.
[0063] 하나 이상의 실시예들에서, 트리실릴아민(TSA) 전구체는 CVD 챔버로 기화될 수 있으며, 적절한 공-반응물(예컨대, 암모니아(NH3), 산소(O2), 이산화탄소(CO2), 일산화탄소(CO), 아르곤(Ar), 헬륨(He), 수소(H2) 또는 이들의 임의의 조합)이 예컨대 공-반응물들로서 플라즈마 활성 종을 생성할 RPS(remote plasma source)를 통해 챔버에 전달될 수 있다. 플라즈마 활성화된 공-반응물 분자들(라디칼들)은 고 에너지들을 가지며, 가스상의 트리실릴아민(TSA) 전구체 분자들과 반응하여 대응하는 유동성 폴리머들을 형성할 수 있다. 일부 실시예들에서, 플라즈마는, NH3, O2, CO2, CO, Ar, He, 또는 H2 중 하나 이상을 포함하는 플라즈마 가스를 이용하여 생성된다.
[0064] 하나 이상의 실시예들에서, 플라즈마는 프로세싱 챔버 내에서 생성 또는 점화될 수 있거나(예컨대, 직접 플라즈마), 또는 프로세싱 챔버 외부에서 생성되어 프로세싱 챔버 내로 유동될 수 있다(예컨대, 원격 플라즈마).
[0065] 하나 이상의 실시예들에서, 기판 표면을 실리콘-함유 전구체 및 반응물에 노출시키는 것은 아르곤(Ar), 헬륨(He), 산소(O2), 및 이들의 조합들로 구성된 군으로부터 선택된 캐리어 가스 중 하나 이상을 유동시키는 것을 포함한다.
[0066] 일부 실시예들에서, 프로세싱 방법은, FCVD 증착을 이용하여, 전처리된 기판 위로 트리실릴아민(TSA)을 계속 유동시키면서, 기판 환경으로부터 산소(O2)를 제거하고 암모니아(NH3)의 유동을 차단하는 단계를 더 포함한다. 이론에 의해 구속되도록 의도하지 않으면서, 이러한 종결 프로세스를 이용하여 FCVD 막의 표면 거칠기가 개선되는 것으로 생각된다.
[0067] 다른 실시예들에서, 기판 표면을 노출시키는 것은 실질적으로 산소(O2)의 부재 시에 수행된다. 다르게 말하면, 하나 이상의 실시예들에서, TSA 및 NH3가 기판 표면 위로 유동될 때, 기판 표면에는 산소(O2)가 실질적으로 없다. 본원에서 사용되는 바와 같이, "실질적으로 부재 시에"라는 용어 또는 "실질적으로 없는"이라는 용어는, 기판 표면을 둘러싸는 분위기에 4% 미만, 3% 미만, 2% 미만, 1% 미만 및 0.5% 미만을 포함하는, 5% 미만의 산소가 존재함을 의미한다.
[0068] 하나 이상의 실시예들에서, 기판 표면을 노출시키는 것은 산소(O2)의 존재 시에 수행된다. 하나 이상의 실시예들에서, 산소(O2)는 실리콘 옥사이드(SiOx) 막들의 형성을 위해 존재한다. 하나 이상의 실시예들에서, 실리콘 질화물(SiNx) 막들의 형성을 위해 암모니아(NH3)가 존재한다.
[0069] 하나 이상의 실시예들에서, 아르곤(Ar)을 유동시키는 것은 적어도 약 1500 sccm의 아르곤(Ar)을 유동시키는 것을 포함한다. 하나 이상의 실시예들에서, 아르곤(Ar)을 유동시키는 것은 약 4000 sccm 이하의 아르곤(Ar)을 유동시키는 것을 포함한다.
[0070] 하나 이상의 실시예들에서, 헬륨(He)을 유동시키는 것은 적어도 약 2400 sccm의 헬륨(He)을 유동시키는 것을 포함한다. 하나 이상의 실시예들에서, 헬륨(He)을 유동시키는 것은 약 5000 sccm 이하의 헬륨(He)을 유동시키는 것을 포함한다.
[0071] 하나 이상의 실시예들에서, 산소(O2)를 유동시키는 것은 적어도 약 5 sccm의 산소(O2)를 유동시키는 것을 포함한다. 하나 이상의 실시예들에서, 산소(O2)를 유동시키는 것은 약 500 sccm 이하의 산소(O2)를 유동시키는 것을 포함한다. 하나 이상의 실시예들에서, 산소(O2)를 유동시키는 것은 약 200 sccm의 산소(O2)를 유동시키는 것을 포함한다.
[0072] 하나 이상의 실시예들에서, 전구체/반응물 압력은 약 0.35 Torr 내지 약 0.8 Torr의 범위이다. 하나 이상의 실시예들에서, 전구체/반응물 압력은 약 0.4 Torr 내지 약 0.65 Torr의 범위이다. 하나 이상의 실시예들에서, 전구체/반응물 압력은 약 0.45 Torr 내지 약 0.5 Torr의 범위이다.
[0073] 하나 이상의 실시예들에서, TSA/NH3의 전구체/반응물 유동비는 15/1 내지 50/1의 범위이다. 하나 이상의 실시예들에서, TSA/NH3의 전구체/반응물 유동비는 16/1 내지 49/1의 범위, 17/1 내지 48/1의 범위, 18/1 내지 47/1의 범위, 19/1 내지 46/1의 범위, 20/1 내지 45/1의 범위, 21/1 내지 44/1의 범위, 22/1 내지 43/1의 범위, 23/1 내지 42/1의 범위, 24/1 내지 41/1의 범위, 25/1 내지 40/1의 범위, 26/1 내지 39/1의 범위, 27/1 내지 38/1의 범위, 28/1 내지 37/1의 범위, 29/1 내지 36/1의 범위, 30/1 내지 35/1의 범위, 31/1 내지 34/1의 범위, 또는 32/1 내지 33/1의 범위이다.
[0074] 하나 이상의 실시예들에서, FCVD 막을 경화시키는 것은 막을 응고시키고, 실질적으로 무-시임 갭 충전을 형성한다.
[0075] 일부 실시예들에서, FCVD 막을 경화시키는 것은 열적 어닐링을 포함한다. 열적 어닐링은 임의의 적절한 온도 및 임의의 적절한 환경에서 발생할 수 있다. 일부 실시예들에서, FCVD 막은 아세틸렌/에틸렌 환경에서 열적 어닐링에 의해 경화된다.
[0076] 일부 실시예들에서, FCVD 막을 경화시키는 것은 플라즈마 또는 전자 빔에 대한 노출을 포함한다. 막을 경화시키기 위한 플라즈마 노출은 PECVD 플라즈마와 별개인 플라즈마를 포함한다. 플라즈마 종 및 프로세싱 챔버는 동일할 수 있으며, 플라즈마 경화는 PECVD 프로세스와 상이한 단계이다.
[0077] 일부 실시예들에서, FCVD 막을 경화시키는 것은 FCVD 막을 스팀 어닐링 및/또는 산소 플라즈마에 노출시키는 것을 포함한다. 스팀 어닐링 및/또는 산소 플라즈마의 사용은, 경화된 막이 증착 직후의 FCVD 막보다 더 낮은 탄소 함량을 갖도록 FCVD 막의 탄소 함량을 감소시킬 수 있다. 스팀 어닐링 및/또는 산소 플라즈마의 사용은 증착된 유동성 SiC, SiCN 또는 SiOC 막을 SiO로 변환시킬 수 있다.
[0078] 일부 실시예들에서, FCVD 막을 경화시키는 것은 UV 경화 프로세스에 막을 노출시키는 것을 포함한다. UV 경화 프로세스는 약 10℃ 내지 약 550℃의 범위의 온도에서 발생할 수 있다. UV 경화 프로세스는 FCVD 막을 충분히 응고시키는 데 필요한 임의의 적절한 시간 프레임 동안 발생할 수 있다. UV 경화는 상이한 파라미터들, 예컨대, 전력, 온도, 환경으로 수행될 수 있다. 일부 실시예들에서, UV 경화는 아세틸렌/에틸렌 환경에서 발생한다.
[0079] 하나 이상의 실시예들에서, 방법(400)은 선택적으로, 동작(450)에서, 예컨대 기판 지지부(540)를 가열함으로써, 기판을 기판 아래로부터 가열하는 단계를 포함한다. 하나 이상의 실시예들에서, 방법(400)은 선택적으로, 동작(460)에서, 예컨대 상부 표면(560)을 가열함으로써 기판을 기판 위로부터 가열하는 단계를 포함한다. 하나 이상의 실시예들에서, 방법(400)은 선택적으로, 동작(470)에서, 상부 표면(560)과 기판 표면(520) 사이의 공간(S)을 유지하는 단계를 포함한다.
[0080] 하나 이상의 실시예들에서, 도 5에 도시된 바와 같이, 본원에 설명된 바와 같은 프로세싱 방법들은 기판 지지부(540)를 가열하는 단계를 더 포함한다. 하나 이상의 실시예들에서, 기판 지지부(540)는 페디스털을 포함한다. 하나 이상의 실시예들에서, 기판을 기판 아래로부터 가열하는 것은 기판을 기판 아래로부터 약 20℃ 내지 약 150℃의 범위의 온도로 가열하는 것을 포함한다. 하나 이상의 실시예들에서, 기판을 기판 아래로부터 가열하는 것은 기판을 기판 아래로부터 약 30℃ 내지 약 120℃의 범위의 온도로 가열하는 것을 포함한다. 하나 이상의 실시예들에서, 기판을 기판 아래로부터 가열하는 것은 기판을 기판 아래로부터 약 45℃ 내지 약 100℃의 범위의 온도로 가열하는 것을 포함한다.
[0081] 하나 이상의 실시예들에서, 도 5에 도시된 바와 같이, 본원에 설명된 바와 같은 프로세싱 방법들은 기판 프로세싱 챔버(500)의 상부 표면(560)을 가열하는 것을 더 포함한다. 하나 이상의 실시예들에서, 기판 프로세싱 챔버(500)의 상부 표면(560)은 돔, 리드, 또는 샤워헤드 중 하나 이상을 포함한다. 하나 이상의 실시예들에서, 기판을 기판 위로부터 가열하는 것은 기판을 기판 위로부터 약 20℃ 내지 약 150℃의 범위의 온도로 가열하는 것을 포함한다. 하나 이상의 실시예들에서, 기판을 기판 위로부터 가열하는 것은 기판을 기판 위로부터 약 30℃ 내지 약 120℃의 범위의 온도로 가열하는 것을 포함한다. 하나 이상의 실시예들에서, 기판을 기판 위로부터 가열하는 것은 기판을 기판 위로부터 약 45℃ 내지 약 100℃의 범위의 온도로 가열하는 것을 포함한다.
[0082] 하나 이상의 실시예들에서, 본원에서 설명되는 바와 같은 기판 프로세싱 방법들은, 상부 표면(560)과 기판 표면(520) 사이의 공간(S)을 유지하는 단계를 더 포함한다. 하나 이상의 실시예들에서, 상부 표면(560)과 기판 표면(520) 사이의 공간(S)을 유지하는 것은 약 2.5 인치(6.35 cm) 내지 약 4.5 인치(11.43 cm)의 범위, 약 2.6 인치(6.60 cm) 내지 약 4.4 인치(11.18 cm)의 범위, 약 2.7 인치(6.86 cm) 내지 약 4.3 인치(10.92 cm)의 범위, 약 2.8 인치(7.11 cm) 내지 약 4.2 인치(10.67 cm)의 범위, 약 2.9 인치(7.37 cm) 내지 약 4.1 인치(10.41 cm)의 범위, 약 3.0 인치(7.62 cm) 내지 약 4.0 인치(10.16 cm)의 범위, 약 3.1 인치(7.87 cm) 내지 약 3.9 인치(9.91 cm)의 범위, 약 3.2 인치(8.13 cm) 내지 약 3.8 인치(9.65 cm)의 범위, 약 3.3 인치(8.38 cm) 내지 약 3.7 인치(9.40 cm)의 범위, 또는 약 3.4 인치(8.64 cm) 내지 약 3.6 인치(9.14 cm)의 범위의 공간을 유지하는 것을 포함한다.
[0083] 하나 이상의 실시예들에서, 상부 표면(560)과 기판 표면(520) 사이의 공간(S)을 유지하는 것은 약 3.10 인치(7.87 cm) 내지 약 3.95 인치(10.03 cm)의 범위의 공간을 유지하는 것을 포함한다. 하나 이상의 실시예들에서, 상부 표면과 기판 사이의 공간(S)을 유지하는 것은 약 3.15 인치(8.00 cm) 내지 약 3.93 인치(9.98 cm)의 범위의 공간을 유지하는 것을 포함한다. 하나 이상의 실시예들에서, 상부 표면과 기판 사이의 공간(S)을 유지하는 것은 약 3.19 인치(8.10 cm) 내지 약 3.92 인치(9.96 cm)의 범위의 공간을 유지하는 것을 포함한다.
[0084] 하나 이상의 실시예들에 따르면, 기판은 층을 형성하기 전에 그리고/또는 층을 형성한 후에 프로세싱을 거친다. 이러한 프로세싱은 동일한 챔버에서 또는 하나 이상의 별개의 프로세싱 챔버들에서 수행될 수 있다. 일부 실시예들에서, 기판은 추가의 프로세싱을 위해 제1 챔버로부터 별개의 제2 챔버로 이동된다. 기판은 제1 챔버로부터 별개의 프로세싱 챔버로 직접적으로 이동될 수 있거나, 또는 기판은 제1 챔버로부터 하나 이상의 이송 챔버들로 이동된 다음, 별개의 프로세싱 챔버로 이동될 수 있다. 따라서, 프로세싱 장치는 이송 스테이션과 연통하는 다수의 챔버들을 포함할 수 있다. 이러한 종류의 장치는 "클러스터 툴(cluster tool)" 또는 "클러스터링된 시스템(clustered system)" 등으로 지칭될 수 있다.
[0085] 일반적으로, 클러스터 툴은 기판 중심-발견 및 배향, 탈기, 어닐링, 증착, 플라즈마 처리, UV 경화 및/또는 에칭을 포함하는 다양한 기능들을 수행하는 다수의 챔버들을 포함하는 모듈러 시스템이다. 하나 이상의 실시예들에 따르면, 클러스터 툴은 적어도 제1 챔버 및 중앙 이송 챔버를 포함한다. 중앙 이송 챔버는 프로세싱 챔버들과 로드 록 챔버들 사이에서 그리고 프로세싱 챔버들과 로드 록 챔버들 간에 기판들을 셔틀링(shuttle)할 수 있는 로봇을 하우징할 수 있다. 이송 챔버는 전형적으로, 진공 조건으로 유지되고, 하나의 챔버로부터 다른 챔버로 그리고/또는 클러스터 툴의 전단부에 포지셔닝된 로드 록 챔버로 기판들을 셔틀링하기 위한 중간 스테이지를 제공한다. 본 개시내용에 대해 적응될 수 있는 2개의 잘-알려진 클러스터 툴들은 Centura® 및 Endura®이며, 이들 둘 모두는 캘리포니아, 산타클라라의 어플라이드 머티어리얼스, 인코포레이티드로부터 입수가능하다. 그러나, 챔버들의 정확한 어레인지먼트 및 조합은 본원에서 설명되는 바와 같은 프로세스의 특정 단계들을 수행하는 목적들을 위해 변경될 수 있다. 사용될 수 있는 다른 프로세싱 챔버들은, CLD(cyclical layer deposition), ALD(atomic layer deposition), CVD(chemical vapor deposition), PVD(physical vapor deposition), 에칭, 사전-세정, 화학적 세정, RTP와 같은 열 처리, 플라즈마 질화, 탈기, 배향, 수산화 및 다른 기판 프로세스들을 포함한다(그러나, 이에 제한되지 않음). 클러스터 툴 상의 챔버에서 프로세스들을 수행함으로써, 후속 막을 증착하기 전에 산화 없이, 대기 불순물들에 의한 기판의 표면 오염이 방지될 수 있다.
[0086] 하나 이상의 실시예들에 따르면, 기판은 연속적으로 진공 또는 "로드 록(load lock)" 조건들 하에 있으며, 하나의 챔버로부터 다음 챔버로 이동될 때 주변 공기에 노출되지 않는다. 따라서, 이송 챔버들은 진공 하에 있고, 진공 압력 하에서 "펌핑 다운(pump down)"된다. 불활성 가스들이 프로세싱 챔버들 또는 이송 챔버들 내에 존재할 수 있다. 일부 실시예들에서, 불활성 가스는 반응물들 중 일부 또는 전부를 제거하기 위한 퍼지 가스로서 사용된다. 하나 이상의 실시예들에 따르면, 반응물들이 증착 챔버로부터 이송 챔버 및/또는 부가적인 프로세싱 챔버로 이동하는 것을 방지하기 위해, 퍼지 가스가 증착 챔버의 출구에서 주입된다. 따라서, 불활성 가스의 유동은 챔버의 출구에서 커튼을 형성한다.
[0087] 기판은, 다른 기판이 프로세싱되기 전에, 단일 기판이 로딩되고, 프로세싱되고, 언로딩되는 단일 기판 증착 챔버들에서 프로세싱될 수 있다. 기판은 또한, 다수의 기판들이 챔버의 제1 부분 내로 개별적으로 로딩되고, 챔버를 통해 이동하며, 챔버의 제2 부분으로부터 언로딩되는 컨베이어 시스템과 유사하게, 연속적인 방식으로 프로세싱될 수 있다. 챔버 및 연관된 컨베이어 시스템의 형상은 직선 경로 또는 곡선 경로를 형성할 수 있다. 부가적으로, 프로세싱 챔버는, 다수의 기판들이 중심 축을 중심으로 이동되고, 캐러셀(carousel) 경로 전체에 걸쳐 증착, 에칭, 어닐링, 세정 등의 프로세스들에 노출되는 캐러셀일 수 있다.
[0088] 프로세싱 동안, 기판은 가열 또는 냉각될 수 있다. 그러한 가열 또는 냉각은, 기판 지지부(540)의 온도를 변화시키는 것 및 가열된 또는 냉각된 가스들을 기판 표면으로 유동시키는 것을 포함(그러나 이에 제한되지 않음)하는 임의의 적절한 수단에 의해 달성될 수 있다. 일부 실시예들에서, 기판 지지부(540)는 기판 온도를 전도성으로 변화시키도록 제어될 수 있는 가열기/냉각기를 포함한다. 하나 이상의 실시예들에서, 이용되는 가스들(반응성 가스들 또는 불활성 가스들)은 기판 온도를 국부적으로 변화시키기 위해 가열 또는 냉각된다. 일부 실시예들에서, 기판 온도를 대류에 의해 변화시키기 위해, 챔버 내에 기판 표면에 인접하게 가열기/냉각기가 포지셔닝된다.
[0089] 기판은 또한, 프로세싱 동안 정지되어 있거나 또는 회전될 수 있다. 회전하는 기판은 연속적으로 또는 불연속적인 스텝들로 (기판 축을 중심으로) 회전될 수 있다. 예컨대, 기판은 전체 프로세스에 걸쳐 회전될 수 있거나, 또는 기판은 상이한 반응성 또는 퍼지 가스들에 대한 노출들 사이에서 소량으로 회전될 수 있다. 프로세싱 동안 (연속적으로 또는 단계적으로) 기판을 회전시키는 것은 예를 들어, 가스 유동 기하형상들에서의 국부적인 변동성의 영향을 최소화함으로써, 더 균일한 증착 또는 에칭을 생성하는 것을 도울 수 있다.
[0090] 본 명세서 전반에 걸쳐 "일 실시예", "특정 실시예들", "하나 이상의 실시예들" 또는 "실시예"에 대한 언급은 실시예와 관련하여 설명된 특정 특징, 구조, 재료 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 위치들에서 "하나 이상의 실시예들에서", "특정 실시예들에서", "일 실시예에서" 또는 "실시예에서"와 같은 문구들의 출현들이 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 특징들, 구조들, 재료들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다.
[0091] 본원에서의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 이 실시예들은 단지 본 개시내용의 애플리케이션들 및 원리들을 예시할 뿐이라는 것임이 이해되어야 한다. 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 이루어질 수 있다는 것이 당해 기술분야에서 통상의 지식을 가진 자들에게 명백할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 이들의 등가물들의 범위 내에 있는 수정들 및 변형들을 포함하는 것으로 의도된다.

Claims (20)

  1. 기판 프로세싱 방법으로서,
    실리콘-함유 전구체 및 반응물에 기판 표면을 노출시킴으로써 상기 기판 표면 상에 핵형성 층 및 FCVD(flowable chemical vapor deposition) 막을 형성하는 단계;
    소형 결함들의 형성을 최소화하기 위해, 상기 핵형성 층을 형성하는 동안 실리콘-함유 전구체/반응물 압력비, 전구체/반응물 유동비(precursor/reactant flow ratio) 및 기판 온도 중 적어도 하나를 제어하는 단계; 그리고
    상기 FCVD 막을 경화시키는 단계를 포함하는, 기판 프로세싱 방법.
  2. 제1항에 있어서, 상기 FCVD 막은 실리콘 산화물을 포함하는, 기판 프로세싱 방법.
  3. 제1항에 있어서, 상기 실리콘-함유 전구체는 트리실릴아민(TSA)을 포함하는, 기판 프로세싱 방법.
  4. 제1항에 있어서, 상기 반응물은 암모니아(NH3)를 포함하는, 기판 프로세싱 방법.
  5. 제1항에 있어서, 상기 실리콘-함유 전구체/반응물 압력비는 약 0.35 Torr 내지 약 0.8 Torr의 범위인, 기판 프로세싱 방법.
  6. 제1항에 있어서, 상기 기판을 상기 기판 아래로부터 약 20℃ 내지 약 150℃의 범위의 온도로 가열하는 단계를 더 포함하는, 기판 프로세싱 방법.
  7. 제6항에 있어서, 상기 기판은 가열 동안 페디스털(pedestal) 상에 있는, 기판 프로세싱 방법.
  8. 제1항에 있어서, 상기 기판을 상기 기판 위로부터 약 20℃ 내지 약 150℃의 범위의 온도로 가열하는 단계를 더 포함하는, 기판 프로세싱 방법.
  9. 제8항에 있어서, 상기 기판을 상기 기판 위로부터 가열하는 단계는 기판 프로세싱 챔버의 상부 표면을 가열하는 단계를 포함하는, 기판 프로세싱 방법.
  10. 제1항에 있어서, 15/1 내지 50/1의 범위의 TSA/NH3의 유동비가 존재하는, 기판 프로세싱 방법.
  11. 제1항에 있어서, 상기 기판 표면을 실리콘-함유 전구체 및 반응물에 노출시키는 것은, 아르곤(Ar), 헬륨(He), 산소(O2), 및 이들의 조합들로 구성된 군으로부터 선택된 캐리어 가스 중 하나 이상을 유동시키는 것을 포함하는, 기판 프로세싱 방법.
  12. 제11항에 있어서, 상기 헬륨(He)을 유동시키는 것은 적어도 약 2400 sccm의 헬륨(He)을 유동시키는 것을 포함하는, 기판 프로세싱 방법.
  13. 제11항에 있어서, 상기 산소(O2)를 유동시키는 것은 적어도 약 5 sccm의 산소(O2)를 유동시키는 것을 포함하는, 기판 프로세싱 방법.
  14. 제9항에 있어서, 상기 상부 표면과 상기 기판 표면 사이의 공간을 유지하는 단계를 더 포함하고, 상기 공간을 유지하는 단계는, 약 2.5 인치(6.35 cm) 내지 약 4.5 인치(11.43 cm)의 범위의 공간을 유지하는 단계를 포함하는, 기판 프로세싱 방법.
  15. 제14항에 있어서, 약 3.10 인치(7.87 cm) 내지 약 3.95 인치(10.03 cm)의 범위의 공간을 유지하는 단계를 포함하는, 기판 프로세싱 방법.
  16. 프로세싱 방법으로서,
    실리콘-함유 전구체 및 반응물에 기판 표면을 노출시킴으로써 상기 기판 표면 상의 갭에 핵형성 층 및 FCVD(flowable chemical vapor deposition) 막을 형성하는 단계;
    소형 결함들의 형성을 최소화하기 위해, 상기 핵형성 층을 형성하는 동안 전구체/반응물 압력비, 전구체/반응물 유동비, 및 기판 온도 중 적어도 하나를 제어하는 단계; 그리고
    상기 FCVD 막을 경화시키는 단계를 포함하는, 프로세싱 방법.
  17. 제16항에 있어서, 상기 FCVD 막은 실리콘 산화물을 포함하는, 프로세싱 방법.
  18. 제16항에 있어서, 상기 실리콘-함유 전구체는 트리실릴아민(TSA)을 포함하고, 상기 반응물은 암모니아(NH3)를 포함하는, 프로세싱 방법.
  19. 제16항에 있어서, 상기 상부 표면과 상기 기판 표면 사이의 공간을 유지하는 단계를 더 포함하고, 상기 공간을 유지하는 단계는 약 2.5 인치(6.35 cm) 내지 약 4.5 인치(11.43 cm)의 범위의 공간을 유지하는 단계를 포함하는, 프로세싱 방법.
  20. 제19항에 있어서, 약 3.10 인치(7.87 cm) 내지 약 3.95 인치(10.03 cm)의 범위의 공간을 유지하는 단계를 포함하는, 프로세싱 방법.
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